JP2014528180A - スルー基板ビアの形成方法 - Google Patents
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Abstract
Description
幾つかの実施形態においては、スルー基板ビアの形成方法は、基板内に形成されるスルー基板ビア開口の残存体積を充填するために、銅および少なくとも一つの銅以外の元素を別々に電着させるステップを含む。電着された銅および少なくとも一つの他の元素はアニールされ、合金を含む導電性スルー基板ビア構造を形成するうえで使用される銅および少なくとも一つの他の元素の合金を形成する。
Claims (35)
- 複数のスルー基板ビアを形成する方法であって、
基板内に形成される複数のスルー基板ビア開口の残存体積を充填するために、銅および少なくとも一つの銅以外の元素を別々に電着させるステップと、
前記銅および前記少なくとも一つの他の元素の合金を形成するために、前記電着された銅および前記少なくとも一つの他の元素をアニールするステップと、
前記合金を含む複数の導電性スルー基板ビア構造を形成するステップと、
を含む、
ことを特徴とする方法。 - 前記電着させるステップは、銅および唯一つの他の元素に対するものである、
ことを特徴とする請求項1に記載の方法。 - 前記合金は、銅および亜鉛もしくは銅および錫のいずれかで実質的に構成される、
ことを特徴とする請求項2に記載の方法。 - 前記合金は、銅および亜鉛で本質的に構成され、前記亜鉛は、前記合金において、重量で約0.5%から25%である、
ことを特徴とする請求項3に記載の方法。 - 合計二回の電着するステップを含む、
ことを特徴とする請求項2に記載の方法。 - 合計二回以上の電着するステップを含む、
ことを特徴とする請求項2に記載の方法。 - 合計三回以上の電着するステップを含む、
ことを特徴とする請求項6に記載の方法。 - 銅を電着させるステップと、前記他の元素を電着させるステップとを、交互に行うステップを含む、
ことを特徴とする請求項7に記載の方法。 - 前記電着させるステップは、銅および銅以外の複数の元素に対するものである、
ことを特徴とする請求項1に記載の方法。 - 合計三回の電着するステップを含む、
ことを特徴とする請求項9に記載の方法。 - 合計三回以上の電着するステップを含む、
ことを特徴とする請求項9に記載の方法。 - 不活性雰囲気中で前記アニールするステップを実施するステップを含む、
ことを特徴とする請求項1に記載の方法。 - 約0.5時間から約3時間、約150℃から450℃で前記アニールするステップを実施するステップを含む、
ことを特徴とする請求項1に記載の方法。 - 前記合金は均質である、
ことを特徴とする請求項1に記載の方法。 - 前記複数のスルー基板ビア開口内の全ての導電性材料は、前記合金の外側に放射状に存在しうる任意の導電性銅拡散バリア材料がなければ、前記合金で本質的に構成される、
ことを特徴とする請求項1に記載の方法。 - 前記合金は均質である、
ことを特徴とする請求項15に記載の方法。 - 複数のスルー基板ビアを形成する方法であって、
前記基板の第一側面から基板を部分的に通る複数のスルー基板ビア開口を形成するステップと、
誘電体で、前記複数のスルー基板ビア開口の複数の側壁を裏打ちするステップと、
前記複数のスルー基板ビア開口内の前記誘電体上に、導電性シード材料を横方向に裏打ちするステップと、
前記複数のスルー基板ビア開口の残存体積を充填するために、銅および少なくとも一つの銅以外の元素を別々に電着させるステップと、
前記銅および前記少なくとも一つの他の元素の合金を形成するために、前記電着された銅および前記少なくとも一つの他の元素をアニールするステップと、
前記アニールするステップの後、前記基板の第二側面から前記合金を含む複数の導電性スルー基板ビア構造を露出させ、突出させるために、前記第一側面とは逆の前記基板の前記第二側面から基板材料を除去するステップと、
を含む、
ことを特徴とする方法。 - 前記シード材料は銅を含む、
ことを特徴とする請求項17に記載の方法。 - 前記複数のスルー基板ビア開口内の前記導電性シード材料を提供するステップの前に、前記複数のスルー基板ビア開口内の前記誘電体上に拡散バリア材料を裏打ちするステップを含む、
ことを特徴とする請求項17に記載の方法。 - 前記別々に電着させるステップのうちの第一ステップは、銅に対するものである、
ことを特徴とする請求項17に記載の方法。 - 前記別々の電着させるステップのうちの第一ステップは、銅以外の元素に対するものである、
ことを特徴とする請求項17に記載の方法。 - 前記別々に電着させるステップのうちの最終ステップは、銅に対するものである、
ことを特徴とする請求項17に記載の方法。 - 前記別々に電着させるステップのうちの最終ステップは、銅以外の元素に対するものである、
ことを特徴とする請求項17に記載の方法。 - 前記少なくとも一つの他の元素は、錫もしくは亜鉛のうちの少なくとも一つを含む、
ことを特徴とする請求項17に記載の方法。 - 複数のスルー基板ビアを形成する方法であって、
基板内に形成された其々のスルー基板ビア開口内の金属ライニングを形成するために、銅もしくは銅以外の一元素のうちの一つを電着させるステップであって、前記金属ライニングは、前記其々のスルー基板ビア開口内の外側開放間隙を形成する、ステップと、
前記複数の間隙を充填するために、前記銅もしくは一元素のうちの他方を電着させるステップと、
前記銅および一元素の合金を形成するために、前記電着された銅および一元素をアニールするステップと、
前記合金を含む複数の導電性スルー基板ビア構造を形成するステップと、
を含む、
ことを特徴とする方法。 - 銅は、まず電着され、前記一元素は前記複数の間隙を充填するために、電着される、
ことを特徴とする請求項25に記載の方法。 - 前記一元素がまず電着され、銅は、前記複数の間隙を充填するために電着される、
ことを特徴とする請求項25に記載の方法。 - 前記複数の外側開放間隙および前記充填された複数の間隙は、前記複数のスルー基板ビア開口内に放射状に中心に配置される、
ことを特徴とする請求項25に記載の方法。 - 前記電着された一元素よりも横方向に厚くなるように、前記銅を電着させるステップを含む、
ことを特徴とする請求項25に記載の方法。 - 複数のスルー基板ビアを形成する方法であって、
基板内に形成された其々のスルー基板ビア開口内の第一の金属ライニングを形成するために、銅もしくは銅以外の元素のうちの一つを電着させるステップであって、前記第一の金属ライニングは、前記其々のスルー基板ビア開口内の複数の側壁上に形成された導電性シード材料の内側に横方向に形成され、前記導電性シード材料に直接相対し、前記第一の金属ライニングは、前記其々のスルー基板ビア開口内の第一の外側開放間隙を形成する、ステップと、
前記其々のスルー基板ビア開口内の第二の金属ライニングを形成するために、前記銅もしくは他の元素のうちの他方を電着させるステップであって、前記第二の金属ライニングは、前記第一の金属ライニングの内側に横方向に形成され、前記第一の金属ライニングと直接相対し、前記第二の金属ライニングは、前記其々のスルー基板ビア開口内の第二の外側開放間隙を形成する、ステップと、
電着された金属で前記複数の第二の間隙を充填するステップと、
少なくとも銅および前記他の元素を含む合金を形成するために前記基板をアニールするステップと、
前記合金を含む複数の導電性スルー基板ビア構造を形成するステップと、
を含む、
ことを特徴とする方法。 - 前記合金は、銅および前記他の元素で本質的に構成される、
ことを特徴とする請求項30に記載の方法。 - 前記複数の第二の間隙を充填するステップは、
前記其々のスルー基板ビア開口内の第三の金属ライニングを形成するために、前記銅もしくは他の元素のうちの一つを電着させるステップであって、前記第三の金属ライニングは、前記第二の金属ライニングの内側に横方向に形成され、前記第二の金属ライニングに直接相対し、前記第三の金属ライニングは、前記其々のスルー基板ビア開口内の第三の外側開放間隙を形成する、ステップと、
電着された金属で前記複数の第三の間隙を充填するステップと、
を含む、
ことを特徴とする請求項30に記載の方法。 - 前記合金は、銅および前記他の元素で本質的に構成される、
ことを特徴とする請求項32に記載の方法。 - 前記複数の第三の間隙を充填するステップは、
前記其々のスルー基板ビア開口内の第四の金属ライニングを形成するために、前記銅もしくは他の元素のうちの他方を電着させるステップであって、前記第四の金属ライニングは、前記第三の金属ライニングの内側に横方向に形成され、前記第三の金属ライニングに直接相対し、前記第四の金属ライニングは、前記其々のスルー基板ビア開口内の第四の外側開放間隙を形成する、ステップと、
電着された金属で前記複数の第四の間隙を充填するステップと、
を含む、
ことを特徴とする請求項32に記載の方法。 - 前記合金は、銅および前記他の元素で本質的に構成される、
ことを特徴とする請求項34に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/247,769 US20130075268A1 (en) | 2011-09-28 | 2011-09-28 | Methods of Forming Through-Substrate Vias |
| US13/247,769 | 2011-09-28 | ||
| PCT/US2012/053792 WO2013048685A1 (en) | 2011-09-28 | 2012-09-05 | Methods of forming through-substrate vias |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014528180A true JP2014528180A (ja) | 2014-10-23 |
| JP5921696B2 JP5921696B2 (ja) | 2016-05-24 |
Family
ID=47910054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014533547A Active JP5921696B2 (ja) | 2011-09-28 | 2012-09-05 | スルー基板ビアの形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20130075268A1 (ja) |
| EP (1) | EP2761646B1 (ja) |
| JP (1) | JP5921696B2 (ja) |
| KR (1) | KR101611108B1 (ja) |
| CN (1) | CN103797566B (ja) |
| TW (1) | TWI469258B (ja) |
| WO (1) | WO2013048685A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9305865B2 (en) * | 2013-10-31 | 2016-04-05 | Micron Technology, Inc. | Devices, systems and methods for manufacturing through-substrate vias and front-side structures |
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- 2012-09-05 KR KR1020147010132A patent/KR101611108B1/ko active Active
- 2012-09-05 EP EP12836871.9A patent/EP2761646B1/en active Active
- 2012-09-05 JP JP2014533547A patent/JP5921696B2/ja active Active
- 2012-09-05 WO PCT/US2012/053792 patent/WO2013048685A1/en not_active Ceased
- 2012-09-05 CN CN201280045165.XA patent/CN103797566B/zh active Active
- 2012-09-24 TW TW101134975A patent/TWI469258B/zh active
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| US20130075268A1 (en) | 2013-03-28 |
| TWI469258B (zh) | 2015-01-11 |
| EP2761646A1 (en) | 2014-08-06 |
| TW201320243A (zh) | 2013-05-16 |
| CN103797566A (zh) | 2014-05-14 |
| EP2761646A4 (en) | 2015-08-12 |
| JP5921696B2 (ja) | 2016-05-24 |
| CN103797566B (zh) | 2018-06-15 |
| EP2761646B1 (en) | 2018-02-28 |
| KR20140070604A (ko) | 2014-06-10 |
| KR101611108B1 (ko) | 2016-04-08 |
| WO2013048685A1 (en) | 2013-04-04 |
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