JP2014518458A - 光子計数ｕｖ−ａｐｄ - Google Patents

Abstract

アバランシェフォトダイオード（ＡＤＰ）は、第１のドーピング型を有する第１の半導体基板を有する。第１の半導体層は第１の半導体基板の上部にある。第１の半導体層は、第１のドーピング型をドープされる。第２のエピタキシャル層は第１の半導体層の上部にある。第２のエピタキシャル層は、第１の半導体層内の第１のドーピング型の濃度より高い濃度で、第１のドーピング型を原位置でドープされる。第３のエピタキシャル層は第２のエピタキシャル層の上部にある。第３のエピタキシャル層は、第２のドーピング型を原位置でドープされる。第３のエピタキシャル層のドーピングは、第２のエピタキシャル層のドーピングと共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は第１のｐ−ｎ接合を含み、第３のエピタキシャル層は、光子のための吸収領域を形成する。第１の埋設領域は第３のエピタキシャル層内にある。埋設領域は第２のドーピング型をドープされる。
【選択図】図３Ｆ

Description

本開示は、一般に、アバランシェフォトダイオード（ＡＤＰ）に関し、より具体的には、アレイ化デバイスで使用されるＡＰＤに関する。

ＡＰＤは、光を電気信号に変換する半導体光検出器である。基本的ＡＰＤは、２つの主要な領域、すなわち、吸収領域と増倍領域を有する。ＡＰＤの設計に応じて、吸収領域は、増倍領域の一方の面だけかまたは両面にあるとすることができる。吸収領域で吸収される光子は、電子−正孔対を生成する。電子（吸収領域がｐ型である場合）は、低レベル電界によって増倍領域までドリフトするかまたは運ばれる。増倍領域内の強い電界は、増倍領域内の衝撃イオン化を通してより多くの電子−正孔対を生成するのに十分なエネルギーを電子が有する点まで電子を加速する。半導体およびＡＰＤの設計に応じて、増倍領域に達する電子、正孔、または両方は、さらなる電子−正孔対を生成することができる点まで加速されることができる。このプロセスは、無期限にまたは全てのキャリアが、さらなるキャリアを生成することなく、増倍領域から掃き出されるまで継続することができる。衝撃イオン化のこのプロセスを通して、１つの電子−正孔対は、数百か数千以上の（またはかなり多くの）電子−正孔対を生成することができる。電子および正孔が端子に達すると、電流が生成され、電流が、検出され測定されることができる。

単一の吸収光子から生成される電子−正孔対の数（すなわちＡＰＤ利得）は、ＡＰＤの設計および動作点に基づいて変動する。ＡＰＤについて２つの主要な動作モード、すなわち、アナログモードおよびガイガーモードが存在する。

アナログモードでは、ＡＰＤの利得は、ＡＰＤ構造およびＡＰＤに印加される逆バイアスの関数である。通常、逆バイアスが高ければ高いほど利得が高い。たとえば、ＡＰＤは、１２５Ｖで２０の利得、また、１８５Ｖで３００の利得を示す場合がある。１０００まで又はそれ以上の利得が、ＡＰＤの材料、製造プロセス、および設計に応じて可能である。アナログモードでは、増倍領域内の電界が、無期限に電子−正孔対を生成するほど強くないことに留意されたい。最終的に、キャリアの全ては、デバイスから掃き出され、別の光子が増倍領域に達する電子を生成するまで電流がゼロまで降下することになる。

ガイガーモードでは、ＡＰＤは、アナログモードの場合より高くかつＡＰＤ絶縁破壊電圧を超えて逆バイアスされる。逆バイアスが、１０^５または１０^６の利得をもたらす場合がある非常に強い電界を生成する、または、上述した衝撃イオン化プロセスが、ＡＰＤをさらに「ラッチし(latch)」、自己持続的になる場合がある。プロセスが自己持続的になる場合、電界が維持される限り、電子−正孔対が生成され続け、電流がＡＰＤを通って流れ続けることになる。

ＡＰＤの動作モードに加えて、ＡＰＤに印加される逆バイアスはまた、生成される電子または正孔が衝撃イオン化プロセスを通して検出可能な信号を生成する確率を決定することができる。一部のＡＰＤでは、逆バイアスは、１つのキャリア（たとえば、正孔）がＡＰＤをトリガーする確率を、他のキャリア（たとえば、電子）がＡＰＤをトリガーする確率と比較して減少させるように設定することができる。

光子が、生成される電子または正孔によって、自己持続的な衝撃イオン化プロセスを生成する場合、ＡＰＤはクエンチを使用してそれ自身をリセットすることができる。特にＡＰＤは受動又は能動クエンチを使うことができる。

受動クエンチは、ＡＰＤのカソードまたはアノードとＡＰＤに逆バイアスを供給する電圧源との間で直列に接続された値が高い抵抗器によって実装することができる。増倍領域内で自己持続的な衝撃イオン化プロセスをトリガーする電子を光子が生成すると、電流がＡＰＤを通して流れ始める。電流は、値が高い抵抗器を通してかなりの電圧降下を引起すことになる。値が高い抵抗器の両端の電圧降下は、増倍領域内で電界を減少することになり、そのことは、増倍領域内の電子および正孔がさらなる電子−正孔対を生成することになる機会を減少させることになる。電界が十分に低く降下すると、衝撃イオン化プロセスが終了し、ＡＰＤがリセットすることになる。その理由は、値が高い抵抗器が、その両端に電圧降下がもはやなくなるからである。

能動クエンチは、ラッチされるＡＰＤを検出するクエンチ回路を使用する。ＡＰＤがラッチされたことをクエンチ回路が検出すると、回路は、電圧源からＡＰＤを切離すかまたはＡＰＤに印加される逆バイアスを減少させることができる。これらの動作のいずれかが、増倍領域内の電界を減少させることになる。電界が十分に低く降下すると、自己持続的な衝撃イオン化プロセスが終了し、ＡＰＤが伝導を停止することになる。その後、クエンチ回路は、ＡＰＤに対して逆バイアスを回復して、次の光子のためにＡＰＤをリセットすることができる。

利得以外に、ＡＰＤの性能を記述するいくつかの他の重要なパラメータが存在する。たとえば、量子効率は、光子が吸収領域内で電子−正孔対を生成し、電子または正孔が増倍領域に達し、早期に終了しない衝撃イオン化プロセスを始動することになる確率である。暗計数率は、非光子生成キャリアが衝撃イオン化プロセスを始動する率である。これらの信号を、光子によって生成される信号から区別することは不可能である。

個々の離散的デバイスとしてＡＰＤを使用することに加えて、複数のＡＰＤを、統合化アレイにおいて使用することができる。アレイ化ＡＰＤは、たとえばイメージング用途において有用である場合がある。シリコン光電子増倍管(silicon photomultiplier)（ＳｉＰＭ）は、ＡＰＤのアレイを使用するデバイスの例である。ＡＰＤのアレイでは、各ＡＰＤは、アレイのピクセルとして知られる場合がある。

個々のＡＰＤの性能パラメータに加えて、他の性能パラメータが、アレイ化ＡＰＤにとって重要である場合がある。たとえば、クロストークは、１つのＡＰＤ内の衝撃イオン化プロセスが、隣のＡＰＤ内の衝撃イオン化プロセスをトリガーすることになる確率である。

ＡＰＤのさらなる記述は、米国特許第７，７５９，６２３号および本発明の譲受人に譲渡された米国特許公報第２００８／００１２０８７号として公開された２００７年３月２０日に出願された米国特許出願第１１／７２５，６６１号に見出すことができ、その両方が、全ての目的について、参照によりその全体を本明細書に組込まれる。

アバランシェフォトダイオード（ＡＤＰ）の例示的な実施形態は、第１のドーピング型を有する第１の半導体基板を有する。第１の半導体層は第１の半導体基板の上部にある。第１の半導体層は、第１のドーピング型をドープされる。第２のエピタキシャル層は第１の半導体層の上部にある。第２のエピタキシャル層は、第１の半導体層内の第１のドーピング型の濃度より高い濃度で、第１のドーピング型を原位置でドープされる。第３のエピタキシャル層は第２のエピタキシャル層の上部にある。第３のエピタキシャル層は、第２のドーピング型を原位置でドープされる。第３のエピタキシャル層のドーピングは、第２のエピタキシャル層のドーピングと共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は第１のｐ−ｎ接合を含み、第３のエピタキシャル層は、光子のための吸収領域を形成する。第１の埋設領域は第３のエピタキシャル層内にある。埋設領域は第２のドーピング型をドープされる。

ＡＰＤの第１の実施形態を作製するための例示的なプロセスの種々のステージを示す図である。 ＡＰＤの第２の例示的な実施形態を作製するための別の例示的なプロセスの早期ステージを示す図である。 ＡＰＤの第２の例示的な実施形態のオプションの特徴を示す図である。 ＡＰＤの第３の実施形態を作製するための別の例示的なプロセスの種々のステージを示す図である。 カソードに対する背面接触がアノードに対する受動または能動クエンチを可能にする第３の実施形態を示す図である。 アノードに対する背面ビアが前面にある状態の、図１Ｅに示す第１の実施形態と同様の第４の実施形態を示す図である。 ＡＰＤの５×５アレイの平面図である。 ＡＰＤの５×５アレイの断面図である。

以下の説明は、当業者が種々の実施形態を作り使用することを可能にするために提示される。特定のデバイス、技法、および適用形態の説明は、例としてだけ提供される。本明細書で述べる例に対する種々の変更は、当業者にとって容易に明らかになると思われ、また、本明細書で規定される一般的な原理は、種々の実施形態の精神および範囲から逸脱することなく、他の例および適用形態に適用することができる。そのため、種々の実施形態は、本明細書で述べ示される例に限定されることを意図されるのではなく、特許請求の範囲に矛盾しない範囲を与えられる。

以下の議論は、４００〜５００ｎｍの波長を有する光子を検出するために設計された、シリコンで作られ、ｐ型吸収領域（たとえば、ボロンをドープされた）を有するＡＰＤの例示的な実施形態を参照する。しかし、以下で論じる概念を、他の半導体（たとえば、ＧｅまたはＩｎＧａＡｓ）、他のドーピングスキーム（たとえば、ｎ型吸収領域を使用する）、および他の波長を検出することに同様に適用することができることを当業者は認識するであろう。

図１Ａ〜１Ｅは、ＡＰＤを作製するための例示的なプロセス中の種々のステージにおけるＡＰＤの第１の実施形態を示す。図１Ａ〜１Ｅは、基板上の単一のＡＰＤデバイスを示すが、製造中、多くのＡＰＤが単一基板またはウェハ上に共に製造されることが理解されるべきである。さらに、以下の議論は、ＡＰＤを作製するのに必要な全てのステップをカバーしない。当業者は、ＡＰＤを作製するために他の必要なステップを認識するであろう。

例示的なプロセスの第１のステップは、開始材料を設けることである。図１Ａは、第１の実施形態について基板を形成するウェハ１００を示す。ウェハ１００は、約４５０μｍ厚であり、約５０ｍΩ−ｃｍ又はそれ以下の抵抗率をもたらすｎ型ドーピングを有する。代替的に、ウェハ１００は、約２００〜５００μｍ厚であり、約１０^１９ｃｍ^−３〜１０^２０ｃｍ^−３のドーピング濃度を有する。他のウェハ厚、抵抗率、およびドーピング型もまた使用することができる。

図１Ｂは、ウェハ１００の上部で成長した３つのエピタキシャル層１０２、１０４、および１０６を示す。層１０２、１０４、および１０６（ならびに開始材料）の厚さ、ドーピング、および材料は、光子の一定の波長を排除するかまたは含むために変動する場合がある。目下の実施形態では、ＡＰＤは、４００〜５００ｎｍの波長を有する光子がシリコンに吸収されるときに生成される電子に基づいて、これらの光子を検出するためシリコンを使用するように設計される。これらの型の光子についてのシリコン内の吸収深さは、１μｍ未満である。さらに、目下の実施形態では、生成される正孔に対するＡＰＤの応答を最小にするように設計される。したがって、第１の例示的な実施形態は、ｐ型半導体内でＡＰＤの表面の１μｍ以内に吸収領域を有する。しかし、他の波長の光子を検出するように設計された他の実施形態では、吸収領域の場所は、層１０２、１０４、１０６の厚さまたはこれらの層のドーピングおよび開始材料を変動させることによって調節することができる。たとえば、吸収領域を、他の光子波長が検出されるように、層１０４と１０６との間のｐ−ｎ接合の下に移動することができる。吸収領域を、ウェハ１００ならびに層１０２、１０４、および１０６のドーピング型を逆にすることによって移動することができる。

層１０２は、層１０６と１０４との間のｐ−ｎ接合によって形成される空乏領域を広げる。空乏領域を広げることによって、第１の実施形態のキャパシタンスが減少し、第１の実施形態が動作する速度を増加することができる。層１０２は、開始材料と同じドーピング型（ｎ型）を有し、５０〜５００Ω−ｃｍの抵抗率または約１０^１２ｃｍ^−３〜１０^１５ｃｍ^−３のドーピング濃度および１０〜５０μｍの厚さを有することができる。層１０２を、そのエピタキシャル成長中に原位置でドープすることができる。

層１０４は、増倍領域の一部を形成する。層１０４は、開始材料と同じドーピング型（ｎ型）を有し、２〜２０Ω−ｃｍの抵抗率または約１０^１４ｃｍ^−３〜１０^１６ｃｍ^−３のドーピング濃度および約３〜１５μｍの成長厚さを有することができる。層１０６は、吸収領域および増倍領域の一部を形成する。層１０６は、開始材料、層１０２、および層１０４と反対のドーピング型（ｐ型）を有し、２〜２０Ω−ｃｍの抵抗率または約１０^１４ｃｍ^−３〜１０^１６ｃｍ^−３のドーピング濃度および３〜１５μｍの成長厚を有することができる。層１０４および１０６を、同様にエピタキシャル成長中に原位置でドープすることができる。層１０６を成長させている間に、層１０４からのドーピングは、層１０６に拡散するため、層１０６と１０４との間の物理的境界にｐ−ｎ接合を形成する代わりに、ｐ−ｎ接合が層１０６内に形成される。このｐ−ｎ接合の接合深さは、たとえば、表面下で１〜１０μｍとすることができる。

吸収領域は、層１０４および１０６によって形成されるｐ−ｎ接合の他の面に移動するかまたは他の面を含むことができる。これは、特定の適用形態についてＡＰＤを調節することができる。たとえば、目下の実施形態では、光子検出が、生成される電子に加えて、生成される正孔に基づく場合、ｐ−ｎ接合の他の面で生成される正孔は、ＡＰＤに印加される逆バイアスが十分に高く、正孔がＡＰＤをトリガーすることを可能にするよう電界が整形される場合、同様にＡＰＤをトリガーすることができる。代替的に、層１０２、１０４、および１０６、ならびにウェハ１００のドーピングが逆にされて、ｐ−ｎ接合の下で生成される電子がＡＰＤをトリガーすることを可能にすることができる。これは、たとえば、シリコン内で他の光子波長を検出するのに有用である場合がある。

吸収領域および増倍領域における電界の適切な整形を、ＡＰＤの性能を調節するために同様に使用することができる。たとえば、吸収領域又は増倍領域における電界の適切な形状は、ＡＰＤに印加される逆バイアスがたとえ高くても、吸収領域またはｐ−ｎ接合の他の面で生成される正孔によってＡＰＤがトリガーされる確率を低減することができる。これは、たとえば生成される正孔がＡＰＤをトリガーするという低い確率を維持しながら、生成される電子がＡＰＤをトリガーする確率を増加させるためＡＰＤの逆バイアスを増加させるときに有用である場合がある。

層１０２、１０４、１０６は全て、１つのプロセスステップで同時に成長することができる（すなわち、ウェハ１００は、３つ全ての層が正長するまでエピタキシチャンバから除去されない）。代替的に、層は、異なるエピタキシチャンバ内で異なる時間に成長することができる。層１０４の成長と層１０６の成長との間にさらなる処理ステップを有するプロセスの例の場合、以下の図２に関する第２の実施形態の議論を参照されたい。

図１Ｃは、チャネル停止領域１０８が埋設された後のウェハ１００を示す。これらの領域は、漏洩経路を防止することができる。領域１０８は、層１０４（ｎ型）と同じ型のドーピングとすることができる。

図１Ｄは、１つまたは複数のインプラントが層１０６内に領域１１０を形成した後のウェハ１００を示す。この領域は、増倍領域内で電界を整形するのを助ける。領域１１０は、層１０６と同じドーピング型（ｐ型）とすることができる。領域１１０を、増倍領域が層１０６の露出表面まで延在しないことを保証するために同様に形成することができる。層１０６の露出表面の近くの領域１１０内のピークドーピングは、約１０^２０ｃｍ^−３とすることができる。

領域１１０のいずれかの端部におけるオプションの領域１１２は、増倍領域が横方向に延長するのを防止するために電界をさらに整形することができる。領域１１２が含まれる場合、領域１１２は、領域１１０を形成する同じインプラントによってまたは異なるインプラントによって形成することができる。たとえば、領域１１２の深さは、領域１１０の上の層１０６の表面と比較して領域１１２の上の層１０６の表面が異なるスクリーン酸化物厚を有する場合、領域１１０の深さに依存して変動する場合がある。

図１Ｅは、ウェハ１００上に、アノード電極１１８、カソード電極１２０、絶縁層１１４、および反射防止被覆１１６を形成した後のＡＰＤの第１の実施形態１２２を示す。アノード電極１１８は領域１１０および１１２に電気的に接続し、カソード電極１２０はウェハ１００に電気的に接続する。第１の実施形態１２２は、吸収領域１２６（点線の箱）および増倍領域１２４（点線の箱）を含む。第１の実施形態１２２は、１５〜１００μｍ幅とすることができる。やはり、第１の実施形態は、吸収領域１２６において４００〜５００ｎｍの波長を有する光子によって生成される電子を検出するように設計される。

上述したように形成されるデバイスの動作は次の通りである。カソード電極１２０とアノード電極１１８との間に大きな（たとえば、＞１００Ｖ）逆バイアスが印加されると、強い電界が、層１０４および１０６によって形成されるｐ−ｎ接合の周りの増倍領域内に形成されることになる。光子が、吸収領域１２６に吸収される場合、電子−正孔対を生成することができる。正孔は、弱い電界によってアノード電極１１８に掃き出されることができる。電子は、弱い電界によって増倍領域１２４にドリフトするかまたは掃き出されることができ、そこで、強い電界が電子を加速する。電子が、十分なエネルギーを獲得(gain)する場合、増倍領域１２４内での衝撃イオン化を通してさらなる電子−正孔対を生成することができる。これらのキャリアは、強い電界によって分離されることになり、電極によって収集され、電流を生成する前に衝撃イオン化を通してさらなる電子−正孔対をトリガーすることができる。逆バイアスが十分に大きく、デバイスが適切に設計される場合、このプロセスは、自己持続的とすることができる。場合によっては、逆バイアスは、生成される電子がＡＰＤをトリガーすることになる機会を増加させるのに十分に高いが、正孔がＡＰＤを最小になるようトリガーする確率を維持することになる。

図１Ｆは、図１Ａ〜１Ｅに関して先に論じたのと同様なプロセスによって作製された第１の実施形態の変形であるＡＰＤ１２８を示す。ＡＰＤ１２８は、ＡＰＤ１２８において、領域１３０が増倍領域内で電界をさらに整形することを除いて第１の実施形態１２２と同様である。領域１３０は、層１０６が成長する前に、層１０４に最初に埋設することによって形成することができる。インプラントが、十分に浅い場合、層１０６内に、また、層１０６が成長するにつれてさらに層１０４内に拡散することになる。

領域１２０は、層１０４のドーピングと同じドーピング型（ｎ型）とすることができる。ＡＰＤ１２８では、領域１２０が電界を整形したため、増倍領域は、領域１１０および領域１２０の接合に集中する場合がある。

図２Ａ〜２Ｄは、別の例示的なプロセスによるＡＰＤの第２の実施形態におけるいくつかの早期ステージを示す。第５の実施形態は、第１の実施形態のエピタキシャル層１０２（図１Ｂ）が第５の実施形態において共に２つのウェハを接合することによって形成されることを除いて第１の実施形態と同様である。

特に、図２Ａは、２つのウェハ２００および１００を示す。ウェハ１００は、図１Ａおよび第１の実施形態に関して述べた同じウェハ１００とすることができる。ウェハ２００は、ウェハ１００と同じドーピングタイプ（ｎ型）のウェハとすることができ、約５０〜５００Ω−ｃｍの抵抗率を有する。ウェハ２００は、上部露出表面２０２および下部露出表面２０４を有する。ウェハ１００は上部露出表面２０６を有する。

図２Ｂは、ウェハボンディングプロセスがウェハ１００の表面２０６をウェハ２００の表面２０４に接合した後にウェハ２００および１００で作られる接合済みウェハ２０８を示す。ウェハボンディングプロセスは、たとえば熱および印加電圧と共にウェハの一方で非水素化中間層を使用して、２つのウェハ間に永久的接合部を生成することができる。ウェハボンディングプロセスのさらなる説明は、米国特許第７，１９２，８４１号において入手可能であり、その特許は、全ての目的のために、参照によりその全体が本明細書に組込まれる。

図２Ｃは、化学機械的研磨(chemical-mechanical polishing)（ＣＭＰ）、エッチバック、またはＣＭＰとエッチバックの両方の組合せなどの薄化技法を通して、ウェハ２００が１０〜７０μｍの厚さまで薄化された後の接合済みウェハ２０８を示す。上部露出表面２０２（図２Ｂ）は、薄化プロセスにおいて除去された。ウェハ２００を薄化することによって、層２１０が形成され、層２１０は、第１の実施形態の層１０２（図１Ｂ）に対する類似層である。

図２Ｄは、層２１０上にエピタキシャル層１０４および１０６が成長した後の接合済みウェハ２０８を示す。層１０４および１０６は、上記図１Ｂに関して述べた同じ層とすることができる。図２Ｄに示すステージ後、接合済みウェハ２０８の処理は、図１Ｃ〜１Ｅまたは図２に関して先に説明したように継続することができる。

図２Ｅおよび図２Ｆは、図２Ａおよび図２Ｂに関して述べた接合式ウェハプロセスに適用することができるオプションの変形を示す。特に、図２Ｅは、ウェハを共に接合する前にウェハ２００またはウェハ１００の表面上にあることができる絶縁層２１２を示す。絶縁層２１２の付加は、第５の実施形態を使用するＡＰＤのアレイのクロストーク性能を改善することができる。ＡＰＤのアレイは、図６および図７に関して以下で論じられる。絶縁層２１２は、たとえば二酸化シリコンとすることができる。図２Ｆは、ウェハ２００内で形成されるインプラント領域２１４に加えて、絶縁層２１２を有する接合済みウェハ２０８を示す。インプラント領域２１４は、第５の実施形態のアレイが使用されるときに個々のＡＰＤに対する背面接触を可能にすることができる。ＡＰＤのアレイは、図６および図７に関して以下で論じられる。インプラント領域２１４の形成は、図３Ａ〜３Ｆおよびインプラント領域３０６に関して以下で論じられる。インプラント領域２１４を使用することによって、図３Ｆおよび図４に関して以下で述べる背面接触スキームは、図１Ｅに関して先にまた図５に関して以下で述べた接触スキームに対する代替法として使用することができる。

図３Ａ〜３Ｆは、別の例示的なプロセスによるＡＰＤの第３の実施形態の作製における種々のステージを示す。この例示的なプロセスは、図３Ａのウェハ３００を開始材料として設けることによって始まる。ウェハ３００は、第３の実施形態では、大多数の吸収領域を形成することができる。ウェハ３００は、約４５０μｍ厚であり、ｎ型ドーピングを有することができ、約１０〜５００Ω−ｃｍの抵抗率または約１０^１３ｃｍ^−３〜１０^１６ｃｍ^−３のドーピング濃度をもたらす。ウェハ３００はまた、前面３０２および背面３０４を有する。増倍領域および吸収領域がウェハ３００内に形成されることになるため、高品質ウェハ（たとえば、フロートゾーンシリコンウェハ）が望ましい場合がある。

図３Ｂは、インプラント領域３０６が背面３０４上に埋設された後のウェハ３００を示す。インプラント領域３０６は、同じドーピング型（ｎ型）であるが、ウェハ３００と比較してより高い濃度であることになる。たとえば、インプラント領域３０６は、１０^１６ｃｍ^−３〜１０^１９ｃｍ^−３のピークドーピングを有することができる。

図３Ｃは、ハンドルウェハ３０８がウェハ３００の背面３０４に接合された後のウェハ３００を示す。絶縁層３１０は、ウェハ３００とハンドルウェハ３０８との間にあるとすることができる。絶縁層３１０は、たとえば二酸化シリコンとすることができる。ウェハ３００およびハンドルウェハ３０８は、よく知られているウェハボンディング技法を使用して共に接合することができる。

図３Ｄは、ウェハ３００が約８５μｍまで薄化された後のウェハ３００を示すが、ウェハ３００は、約１０〜９０μｍの厚さまで薄化することができる。ウェハ３００をハンドルウェハ３０８に最初に接合することによって、薄化される脆いウェハを処理する困難を回避することができる。ウェハ３００を、研削、化学機械的研磨（ＣＭＰ）、エッチバック、またはこれらの技法の組合せなどの従来の薄化技法によって薄化することができる。前表面３１１を高品質シリコン表面に戻すさらなる処理が必要とされる場合がある。たとえば、前表面３１１の熱酸化は、薄化プロセスによって損傷を受ける任意のシリコンを消費することができる。

図３Ｅは、いくつかのさらなるプロセスステップ後のウェハ３００を示す。領域３１２は、ウェハ３００と同じ型（ｎ型）のドーピングを注入される。領域３１２は、領域３１２および３１４によって形成されるｐ−ｎ接合にある増倍領域内で電界を整形するのを助ける。領域３１４は、ウェハ３００と反対のドーピング型（ｐ型）を注入される。領域３１４は、図１Ｃに関して先に論じた領域１１０と同様である。領域３１４は、領域３１２および３１４によって形成されるｐ−ｎ接合の上部領域を形成する。上部領域は、ウェハ３００の表面に隣接する。チャネル停止領域３１６は、図１Ｃに関して上述したチャネル停止領域１０８と同様とすることができる。アノード電極３１８、反射防止層３２０、および絶縁層３２２は、図１Ｅのアノード電極１１８、反射防止層１１４、および絶縁層１１６と同様とすることができる。

図３Ｅに示す構造に対する代替として、第３の実施形態は、ウェハ３００とハンドルウェハ３０８との間に酸化物層３１０が存在していれば、カソード電極１２０（図１Ｅ）が省略されることを除いて、図１Ｂ〜１Ｅに関して上述したように図３Ｄに示すウェハ３００を処理することによって処理されうる。

図３Ｅにおいて付加される特徴部が、インプラント領域３０６におおまかに整列されるため、領域３１２と３１４との間に形成されるｐ−ｎ接合がインプラント領域３０６にオーバラップすることに留意されたい。増倍領域および他の特徴部がウェハ３００内にまたウェハ３００上にどのように形成されるかによらず、これらの特徴部をインプラント領域３０６に整列させるための何らかの方法が存在しなければならない。たとえば、アライメントは、ウェハ３００を薄化する前に、ハンドルウェハ３０８に対して背面アライメントマークを付加することによって達成することができる。他のアライメントスキームを、同様に使用することができる。

図３Ｆは、ＡＰＤの第３の実施形態３２４を示す。ｐ−ｎ接合のカソードは、インプラント領域３０６に接触するように、ハンドルウェハ３０８を貫通して形成されるビア３２４を通して接触されることができる。深掘り反応性イオンエッチング(deep reactive-ion etching)（ＤＲＩＥ）プロセスは、ビア３２４用の穴をエッチングするために使用することができる。その後、穴は、ビアを形成するために金属プラグで穴を充填する前に酸化物３２６で内張りされる。

図４は、オプションの背面ビア４００を付加する第３の実施形態を示す。ビア４００は、高抵抗率材料を充填されて、受動クエンチとして働くかまたは低抵抗率材料を充填されて、能動クエンチを可能にすることができる。

図５は、前面アノードを有する代わりに、アノード電極がビア５０２を通してｐ−ｎ接合のアノードに接触することができることを除いて、第１の実施形態と同様の構造を有するＡＰＤに対する背面接点を付加する第４の実施形態５００を示す。そして、カソード電極を、ハンドルウェハ３０８の背面に形成することができる。第４の実施形態の背面ビアを、同様にＡＰＤの他の実施形態と共に使用することができる。たとえば、図５に示す背面ビアを使用することは、接合済みウェハ間の絶縁層が使用されていない場合、第３の実施形態に関して特に有用である場合がある。

ＡＰＤの第３の実施形態は、ＡＰＤのアレイにおいて特に有用である場合がある。通常、ＡＰＤアレイでは、いつ各ＡＰＤが、他のＡＰＤと独立して光子を吸収するかを検出することが望ましい。これは、アレイ内の各ＡＰＤが、そのＡＰＤが光子を吸収したときを決定することを外部回路が可能にする少なくとも１つの検出ラインを有することを必要とする。アレイが多数のＡＰＤを有する場合、これらのラインは、アレイの表面積のかなりの部分を占める場合がある。これらのラインをアレイの背面に移動させることによって、アレイは、より小さくなるかまたはＡＰＤが光子を収集するために利用可能なより多くのエリアを有する場合がある。図３Ｆまたは図４に示す第３の実施形態あるいは図５に示す第４の実施形態は、背面ラインを有するアレイに特に適する。その理由は、共通の背面接点を有する図１Ｅおよび図２の第１および第２の実施形態と対照的に、各ＡＰＤが自分自身の個々の背面接点を有することになるからである。

図６は、アノード電極、絶縁層、および反射防止層が、例示を明確にするために表面から省略されたことを除いて、第３の実施形態と同様の構造を有するＡＰＤの５×５アレイ６００の平面図を示す。各ＡＰＤは、増倍領域を画定するのを助ける領域１１４によって画定される。上から見た図はまた、ウェハ１００（図１Ａ）のドーピングによって規定されるドーピングレベルを有する領域である領域６０２を示す。チャネル停止領域１１６もまた示される。図７は、切断ライン６０４（図６）を通る５×５アレイ６００の断面図である。１００×１００又はそれ以上のアレイもまた可能である。各ＡＰＤは、離散的埋め込みインプラント領域７０６、７０８、および７１０にそれぞれ垂直にオーバラップする離散的ｐ−ｎ接合７００、７０２、および７０４を有する。

Claims (34)

1. アバランシェフォトダイオード（ＡＤＰ）であって、
   第１のドーピング型を有する第１の半導体基板と、
   前記第１の半導体基板の上部の第１の半導体層であって、前記第１のドーピング型をドープされる、第１の半導体層と、
   前記第１の半導体層の上部の第２のエピタキシャル層であって、前記第１の半導体層内の前記第１のドーピング型の濃度より高い濃度で、前記第１のドーピング型を原位置で(in-situ)ドープされる、第２のエピタキシャル層と、
   前記第２のエピタキシャル層の上部の第３のエピタキシャル層であって、第２のドーピング型を原位置でドープされ、第３のエピタキシャル層のドーピングは、第２のエピタキシャル層のドーピングと共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は前記第１のｐ−ｎ接合を含み、第３のエピタキシャル層は、光子のための吸収領域を形成する、第３のエピタキシャル層と、
   前記第３のエピタキシャル層内の第１の埋設領域であって、前記第２のドーピング型をドープされる、第１の埋設領域とを備えるＡＰＤ。
2. 前記第１の半導体層は、第１のエピタキシャル層であり、前記第１のドーピング型を原位置でドープされる請求項１に記載のＡＰＤ。
3. 前記第１の半導体層は、前記第１の半導体基板に接合される第２の半導体基板である請求項１に記載のＡＰＤ。
4. 前記第１または第２の半導体基板は、表面上に絶縁層を有し、前記絶縁層は、前記第２および第１の半導体基板にそれぞれ接合される請求項３に記載のＡＰＤ。
5. 前記第２の半導体基板内に埋め込みインプラント領域をさらに備え、前記埋め込みインプラント領域は、前記第２の半導体基板の前記接合表面に隣接し、前記埋め込みインプラント領域は、前記第１のドーピング型をドープされる請求項４に記載のＡＰＤ。
6. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体基板はシリコンで作られる請求項１に記載のＡＰＤ。
7. 前記第３のエピタキシャル層の上部表面上で前記第１の埋設領域に電気的に接続するアノード電極と、
   前記半導体基板の下部表面上で前記半導体基板に電気的に接続するカソード電極とをさらに備える請求項６に記載のＡＰＤ。
8. 前記カソード電極は、前記アノード電極より高くバイアスされる請求項７に記載のＡＰＤ。
9. 前記第２のエピタキシャル層および前記第３のエピタキシャル層の部分にオーバラップする前記第１のドーピング型の第２の埋設領域をさらに備え、前記第２の埋設領域は、前記第１の埋設領域と共に第２のｐ−ｎ接合を形成する請求項１に記載のＡＰＤ。
10. アバランシェフォトダイオードを作製するためのプロセスであって、
    第１のドーピング型を有する半導体ウェハを準備すること、
    第１のエピタキシャル層であって、前記第１のドーピング型を原位置でドープされる、第１のエピタキシャル層を前記半導体ウェハの上部で成長させること、
    第２のエピタキシャル層であって、前記第１のエピタキシャル層内の前記第１のドーピング型の濃度より高い濃度で、前記第１のドーピング型を原位置でドープされる、第２のエピタキシャル層を前記第１のエピタキシャル層の上部で成長させること、
    第３のエピタキシャル層であって、第２のドーピング型を原位置でドープされ、第３のエピタキシャル層は、第２のエピタキシャル層と共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は前記第１のｐ−ｎ接合を含み、第３のエピタキシャル層は吸収領域を形成する、第３のエピタキシャル層を前記第２のエピタキシャル層の上部で成長させること、および、
    前記第３のエピタキシャル層内の第１の領域に、前記第２のドーピング型のイオンを注入することを含むプロセス。
11. エピタキシチャンバは、前記第１、第２、および第３のエピタキシャル層を成長させ、前記第１、第２、および第３のエピタキシャル層は、前記エピタキシチャンバ内で同時に成長される請求項１０に記載のプロセス。
12. 前記第２のエピタキシャル層内の第２の領域に、前記第１のドーピング型のイオンを注入することをさらに含み、前記第２の領域は、前記第３のエピタキシャル層を成長させる前に注入され、前記第２の領域は、前記第１の領域と共に第２のｐ−ｎ接合を形成する請求項１０に記載のプロセス。
13. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体ウェハはシリコンで作られる請求項１０に記載のプロセス。
14. アノード電極であって、前記第１の領域に電気的に接続する、アノード電極を前記第３のエピタキシャル層の上部に形成すること、および、
    カソード電極を前記半導体ウェハの下部に形成することをさらに含む請求項１３に記載のプロセス。
15. アバランシェフォトダイオードを作製するためのプロセスであって、
    第１のウェハを準備すること、
    第１のドーピング型を有する第２の半導体ウェハを準備すること、
    前記第１のウェハを前記第２の半導体ウェハに接合すること、
    前記第２の半導体ウェハを薄化すること、
    第１のエピタキシャル層であって、前記第２の半導体ウェハ内の前記第１のドーピング型の濃度より高い濃度で、前記第１のドーピング型を原位置でドープされる、第１のエピタキシャル層を前記第２の半導体ウェハの上部で成長させること、
    第２のエピタキシャル層であって、第２のドーピング型を原位置でドープされ、第２のエピタキシャル層は、第１のエピタキシャル層と共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は前記第１のｐ−ｎ接合を含み、第２のエピタキシャル層は吸収領域を形成する、第２のエピタキシャル層を前記第１のエピタキシャル層の上部で成長させること、および、
    前記第２のエピタキシャル層内の第１の領域に、前記第２のドーピング型のイオンを注入することを含むプロセス。
16. エピタキシチャンバは、前記第１および第２のエピタキシャル層を成長させ、前記第１および第２のエピタキシャル層は、前記エピタキシチャンバ内で同時に成長される請求項１５に記載のプロセス。
17. 前記第１のエピタキシャル層内の第２の領域に、前記第１のドーピング型のイオンを注入することをさらに含み、前記第２の領域は、前記第２のエピタキシャル層を成長させる前に注入され、前記第２の領域は、前記第１の領域と共に第２のｐ−ｎ接合を形成する請求項１５に記載のプロセス。
18. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記第２の半導体ウェハはシリコンで作られる請求項１５に記載のプロセス。
19. アノード電極であって、前記第１の領域に電気的に接続する、アノード電極を前記第２のエピタキシャル層の上部に形成すること、および、
    カソード電極を前記第１のウェハの下部に形成することをさらに含む請求項１８に記載のプロセス。
20. 前記第１のウェハは、絶縁層を通して前記第２の半導体ウェハに接合され、前記絶縁層は、接合するステップの前に、前記第１のウェハか前記第２の半導体ウェハのいずれか一部であった請求項１５に記載のプロセス。
21. アバランシェフォトダイオードのアレイであって、
    第１のドーピング型、第１の表面、および第２の表面を有する第１の半導体基板と、
    第１の表面および第２の表面を有する第２の基板であって、第２の基板の第１の表面は、前記第１の半導体基板の第２の表面に接合される、第２の基板と、
    前記第１の半導体基板と前記第２の基板との間の接合部における電気絶縁性界面であって、接合する前に、前記絶縁層は、前記第１の半導体基板か前記第２の基板のいずれか一部であった、電気絶縁性界面と、
    前記第１の基板の第２の面における複数の離散的埋め込みインプラント領域であって、第１のドーピング型である、複数の離散的埋め込みインプラント領域と、
    前記第１の基板内で複数のキャリア増倍領域を形成する複数の離散的ｐ−ｎ接合であって、ｐ−ｎ接合のそれぞれは、前記複数の離散的埋め込みインプラント領域の異なるインプラント領域に垂直にオーバラップし、ｐ−ｎ接合のそれぞれは、吸収領域に隣接する、複数の離散的ｐ−ｎ接合と、
    前記第２の基板を貫通する複数の第１のビアであって、第１のビアのそれぞれは、前記複数の離散的埋め込みインプラント領域の異なるインプラント領域に接触する、複数の第１のビアとを備えるアレイ。
22. 前記複数の第１のビアは金属を含む請求項２１に記載のアレイ。
23. 前記第２の基板を貫通する複数の第２のビアをさらに備え、前記第２のビアのそれぞれは、前記複数の離散的埋め込みインプラント領域の異なるインプラント領域に接触し、前記第２のビアのそれぞれは、高抵抗材料を含み、それにより、受動クエンチとして働く請求項２１に記載のアレイ。
24. さらに、前記ｐ−ｎ接合のそれぞれは、逆ビアスされる請求項２１に記載のアレイ。
25. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体基板はシリコンで作られる請求項２１に記載のアレイ。
26. アバランシェフォトダイオードのアレイを作製するためのプロセスであって、
    第１のドーピング型をドープされ、第１の表面および前記第１の表面に対向する第２の表面を有する第１の半導体ウェハを準備すること、
    複数の離散的インプラント領域を形成するために、第１のドーピング型のイオンを、前記第１の半導体ウェハの第２の表面に注入すること、
    第１の表面および前記第１の表面に対向する第２の表面を有する第２のウェハを準備すること、
    絶縁層を、前記第１の半導体ウェハの第２の表面または前記第２のウェハの第１の表面に形成すること、
    前記第１の半導体ウェハの第２の表面を前記第２のウェハの第１の表面に接合することであって、前記絶縁層が、前記第１の半導体ウェハと前記第２のウェハとの間にある、接合すること、
    前記第１の半導体ウェハ内に複数のキャリア増倍領域を形成するために複数の離散的ｐ−ｎ接合を形成することであって、前記ｐ−ｎ接合のそれぞれは、前記複数の離散的インプラント領域の異なるインプラント領域に垂直にオーバラップし、前記ｐ−ｎ接合のそれぞれは、吸収領域に隣接する、形成すること、
    前記第２のウェハを貫通して複数の第１のビアをエッチングすることであって、前記第１のビアのそれぞれは、前記複数の離散的インプラント領域の異なるインプラント領域で終端する、エッチングすること、および、
    前記複数の第１のビア内にフィル材料を堆積させることを含むプロセス。
27. 前記フィル材料は金属である請求項２６に記載のプロセス。
28. 前記第２のウェハを貫通して複数の第２のビアをエッチングすることであって、前記第２のビアのそれぞれは、前記複数の離散的インプラント領域の異なるインプラント領域で終端する、エッチングすることをさらに含む請求項２６に記載のプロセス。
29. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体ウェハはシリコンで作られる請求項２６に記載のプロセス。
30. アバランシェフォトダイオードのアレイであって、
    第１のドーピング型を有する半導体基板と、
    前記半導体基板内に複数のキャリア増倍領域を形成する複数の離散的ｐ−ｎ接合であって、各ｐ−ｎ接合は、前記半導体基板の上部表面に隣接して配置される前記ｐ−ｎ接合の一方の面を形成する上部領域を有し、前記上部領域は第２の型のドーピングを有する、複数の離散的ｐ−ｎ接合と、
    前記半導体基板を貫通する複数のビアであって、前記ビアのそれぞれは、前記複数の離散的ｐ−ｎ接合の異なるｐ−ｎ接合の異なる上部領域に電気的に接続し、各ビアは、絶縁層で部分的に内張りされる、複数のビアと、
    前記半導体基板の下部表面に形成された電極であって、前記半導体基板に電気的に接続する、電極とを備えるアレイ。
31. 前記ｐ−ｎ接合は、逆バイアスされる請求項３０に記載のアレイ。
32. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体基板はシリコンで作られる請求項３０に記載のアレイ。
33. アバランシェフォトダイオードのアレイを作製するためのプロセスであって、
    第１のドーピング型を有する半導体ウェハを準備すること、
    前記半導体基板内に複数のキャリア増倍領域を形成するために複数の離散的ｐ−ｎ接合を形成することであって、各ｐ−ｎ接合は、前記半導体基板の上部表面に隣接して配置される前記ｐ−ｎ接合の一方の面を形成する上部領域を有し、前記上部領域は第２の型のドーピングを有する、形成すること、
    半導体ウェハを貫通する複数の第１のビアをエッチングすることであって、前記ビアのそれぞれは、前記複数の離散的ｐ−ｎ接合の異なるｐ−ｎ接合の異なる上部領域に電気的に接続し、各ビアは、絶縁層で部分的に内張りされる、エッチングすること、および、
    前記複数の第１のビア内に金属を堆積させることを含むプロセス。
34. 前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体ウェハはシリコンで作られる請求項３３に記載のプロセス。

Images