JP2014239191A

JP2014239191A - 半導体装置の製造方法

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Publication number: JP2014239191A
Application number: JP2013122016A
Authority: JP
Inventors: 福田　昌俊; Masatoshi Fukuda; 昌俊福田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2013-06-10
Filing date: 2013-06-10
Publication date: 2014-12-18
Also published as: US20140363984A1

Abstract

【課題】基板上にレジストパターンを精度良く形成する。【解決手段】半導体装置の製造方法は、フォトマスクを基板の上方の第１の位置に配置し、前記フォトマスクに形成されたマスクパターンを前記基板上方に形成された第１のレジストに露光転写し、前記基板上方に第１のレジストパターンを形成する工程と、前記フォトマスクを前記基板上方の第２の位置に配置し、前記フォトマスクの前記マスクパターンを前記基板上方に形成された第２のレジストに露光転写し、前記基板上方に第２のレジストパターンを形成する工程と、を備える。【選択図】図５５

Description

本発明は、半導体装置の製造方法に関する。

フォトマスク（レチクル）を用いて基板上にレジストパターンを形成し、レジストパターンを用いて基板上に半導体素子を形成することにより半導体集積回路が製造される。半導体集積回路の微細化に伴い、高解像度の露光技術の開発が求められている。例えば、液浸露光、ＥＵＶ（Extreme Ultra Violet）露光等の露光装置により、多重露光技術を用いて微細なレジストパターンを基板上に形成している。露光技術の進展に伴い、フォトマスクのマスクパターンの高精度化が求められている。

特開２００４−８６０９７号公報

フォトマスク全体のいずれの箇所においてもマスクパターンの高い精度が望まれており、フォトマスクのマスクパターン間の距離が一致していることが求められる。しかし、フォトマスクの歪みや表面ラフネスの影響により、フォトマスク上の離れた箇所では、マスクパターン間の距離が異なってくる。すなわち、フォトマスクのマスクパターン間の距離にズレが発生する。１枚目のフォトマスクのマスクパターン間の距離にズレが発生している場合、１枚目のフォトマスクのマスクパターン間の距離のズレを考慮して、２枚目のフォトマスクのマスクパターンを作り込む。しかし、フォトマスクの歪みや表面ラフネスの影響により、２枚目のフォトマスクにおいても、フォトマスクのマスクパターン間の距離にズレが発生する。そして、フォトマスクのマスクパターン間の距離のズレは、１枚目のフォトマスクと２枚目のフォトマスクとで一致しない。そのため、１枚目のフォトマスクのマスクパターン間の距離のズレを考慮して、２枚目のフォトマスクのマスクパターンを作り込むことは容易ではない。本件は、基板上にレジストパターンを精度良く形成する技術を提供することを目的とする。

本件の一観点による半導体装置の製造方法は、フォトマスクを基板の上方の第１の位置に配置し、前記フォトマスクに形成されたマスクパターンを前記基板上方に形成された第１のレジストに露光転写し、前記基板上方に第１のレジストパターンを形成する工程と、前記フォトマスクを前記基板上方の第２の位置に配置し、前記フォトマスクの前記マスクパターンを前記基板上方に形成された第２のレジストに露光転写し、前記基板上方に第２のレジストパターンを形成する工程と、を備える。

本件によれば、基板上にレジストパターンを精度良く形成することができる。

図１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３は、フォトマスクの一例を示す図である。図４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図７は、フォトマスクの一例を示す図である。図８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１１は、フォトマスクの一例を示す図である。図１２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１５は、フォトマスクの一例を示す図である。図１６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３２は、レジストパターン１１の形成位置と、レジストパターン１５の形成位置とを示す図である。図３３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３６は、フォトマスクの一例を示す図である。図３７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４０は、フォトマスクの一例を示す図である。図４１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図４９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５６の（Ａ）は、実施例１に係る半導体装置を示す平面図である。図５６の（Ｂ）は、実施例１に係る半導体装置を示す断面図である。図５７の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図５７の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図５８の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図５８の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図５９の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図５９の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図６０の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図６０の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図６１の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図６１の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図６２の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図６２の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図６３の（Ａ）は、変形例１に係る半導体装置の製造方法を示す平面図である。図６３の（Ｂ）は、変形例１に係る半導体装置の製造方法を示す断面図である。図６４は、フォトマスクの一例を示す図である。図６５の（Ａ）は、変形例１に係る半導体装置の製造方法を示す平面図である。図６５の（Ｂ）は、変形例１に係る半導体装置の製造方法を示す断面図である。図６６の（Ａ）は、変形例１に係る半導体装置の製造方法を示す平面図である。図６６の（Ｂ）は、変形例１に係る半導体装置の製造方法を示す断面図である。

以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例１及び実施例２の構成は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法は実施例１及び実施例２の構成に限定されない。

〈実施例１〉
図１から図５６を参照して、実施例１に係る半導体装置及び半導体装置の製造方法について説明する。実施例１では、半導体素子の一例であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを備える半導体装置を例として説明する。

図１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１に示す工程において、例えば、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板１の素子分離絶縁膜２を形成する。半導体基板１は、例えば、シリコン（Ｓｉ）基板である。半導体基板１は、基板の一例である。素子分離絶縁膜２は、例えば、シリコン酸化膜（ＳｉＯ₂）である。

素子分離絶縁膜２の形成は、例えば、以下の方法により行ってもよい。まず、半導体基板１上にレジストを形成（塗布）する。露光装置を用いて、素子分離用のフォトマスクのマスクパターンをレジストに露光転写する。素子分離用のフォトマスクのマスクパターンが転写されたレジストを現像することにより、半導体基板１上にレジストパターンを形成する。半導体基板１上のレジストパターンをマスクとして、異方性ドライエッチングを行うことにより、半導体基板１に溝を形成する。例えば、ＴＥＯＳ（tetra ethoxy silane
）を原料とするＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１の全面に
シリコン酸化膜を形成する。ＣＭＰ（Chemical Mechanical Polishing）により、半導体
基板１の全面に形成されたシリコン酸化膜を平坦化することにより、半導体基板１に素子分離絶縁膜２が形成される。半導体基板１に素子分離絶縁膜２が形成されることにより、半導体基板１にアクティブ領域（素子形成領域）が画定される。図１では、半導体基板１
の表面の高さと、素子分離絶縁膜２の高さとが一致している例を示している。この例に限らず、半導体基板１の表面の高さが、素子分離絶縁膜２の高さよりも高くなっていてもよいし、半導体基板１の表面の高さが、素子分離絶縁膜２の高さよりも低くなっていてもよい。

図２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２に示す工程において、半導体基板１上にシリコン酸化膜（ＳｉＯ₂）３、ダミーゲート４、ハードマスク５及びハードマスク６を順次形
成する。ダミーゲート４は、例えば、アモルファスシリコン膜（α−Ｓｉ）である。ハードマスク５は、例えば、シリコン酸化膜（ＳｉＯ₂）である。ハードマスク６は、例えば
、シリコン窒化膜（ＳｉＮ）である。シリコン酸化膜３の膜厚は、例えば、約２ｎｍである。ダミーゲート４の膜厚は、例えば、約５０ｎｍである。ハードマスク５の膜厚は、例えば、約５０ｎｍである。ハードマスク６の膜厚は、例えば、約５０ｎｍである。シリコン酸化膜３、ダミーゲート４及びハードマスク５、６の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により行う。図２に示す工程において、半導体基板１上方であ
ってハードマスク６上にレジストを形成（塗布）した後、露光装置を用いて、図３に示すフォトマスク２１に形成されたマスクパターン３１をレジストに露光転写する。フォトマスク２１は、半導体基板１の上方の第１の位置に配置される。なお、レジストとハードマスク６との間に反射防止膜を形成してもよい。図２に示す工程において、図３に示すフォトマスク２１のマスクパターン３１が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク６上に第１のレジストパターンを形成する。第１のレジストパターンは、複数のレジストパターン１１を含んでいる。レジストパターン１１は、第１パターンの一例である。複数のレジストパターン１１は、半導体基板１の平面方向で並ぶようにしてハードマスク６上に形成される。レジストパターン１１の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、ハードマスク６上に複数のレジストパターン１１が形成される。

図４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４に示す工程において、レジストパターン１１をマスクとして異方性ドライエッチングを行い、ハードマスク６を部分的に除去して、ハードマスク６を加工する。すなわち、レジストパターン１１のパターン形状をハードマスク６に転写することにより、ハードマスク５上に複数のハードマスク６を形成する。したがって、ハードマスク６の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、ハードマスク６上に複数のハードマスク６が形成される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによ
って行われる。

図５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５に示す工程において、例えば、アッシングによりレジストパターン１１を除去する。

図６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図６の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図６に示す工程において、半導体基板１上方であってハードマスク５上にレジストを形成（塗布）した後、露光装置を用いて、図７に示すフォトマスク２２に形成されたマスクパターン３２をレジストに露光転写する。なお、レジストとハードマスク５との間に反射防止膜を形成してもよい。図６に示す工程において、
フォトマスク２２のマスクパターン３２が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５上にレジストパターン１２を形成する。

図８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図８の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図８に示す工程において、レジストパターン１２をマスクとして異方性ドライエッチングを行い、レジストパターン１２が開口した部分から露出するハードマスク６を除去する。これにより、ハードマスク６の両端部が除去され、ハードマスク６の長手方向の長さが縮小される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図９の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図９に示す工程において、例えば、アッシングによりレジストパターン１２を除去する。

図１０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１０の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１０に示す工程において、半導体基板１上方であってハードマスク５上にレジストを形成（塗布）した後、露光装置を用いて、図１１に示すフォトマスク２３に形成されたマスクパターン３３をレジストに露光転写する。なお、レジストとハードマスク５との間に反射防止膜を形成してもよい。図１０に示す工程において、フォトマスク２３のマスクパターン３３が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５上にレジストパターン１３を形成する。

図１２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１２の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１２に示す工程において、レジストパターン１３をマスクとして異方性ドライエッチングを行い、レジストパターン１３が開口した部分から露出するハードマスク６を除去する。これにより、隣接する少なくとも２つのハードマスク６が除去される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図１３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１３の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１３に示す工程において、例えば、アッシングによりレジストパターン１３を除去する。

図１４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１４の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１４に示す工程において、半導体基板１上方であってハードマスク５上にレジストを形成（塗布）した後、露光装置を用いて、図１５に示すフォトマスク２４に形成されたマスクパターン３４をレジストに露光転写する。なお、レジストとハードマスク５との間に反射防止膜を形成してもよい。図１４に示す工程において、フォトマスク２４のマスクパターン３４が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５上に第３のレジストパターンを形成する。第３のレジストパターンは、レジストパターン１４を含んでいる。レジストパターン１４は、第３パターンの一例である。レジストパターン１４は、図１２に示す工程でハードマスク６が除去された箇所を覆っている。したがって、複数のレジストパターン１１
のうちの少なくとも二つのレジストパターン１１の形成位置と、レジストパターン１４の形成位置とが半導体基板１の垂直方向で重なるようにして、ハードマスク５上にレジストパターン１４が形成される。レジストパターン１４の短手方向の幅は、レジストパターン１１の短手方向の幅よりも大きい。したがって、レジストパターン１４の短手方向の幅は、ハードマスク６の短手方向の幅よりも大きい。実施例１では、レジストパターン１４の短手方向の幅が、レジストパターン１１の短手方向の幅と、隣接するレジストパターン１１間の距離との合計値であるレジストパターン１１のピッチの１倍である例を示している。この例に限らず、レジストパターン１４の短手方向の幅は、レジストパターン１１のピッチの整数倍であってもよい。

図１６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１６の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１６に示す工程において、ハードマスク６及びレジストパターン１４をマスクとして異方性ドライエッチングを行い、ハードマスク５を部分的に除去して、ハードマスク５を加工する。すなわち、ハードマスク６及びレジストパターン１４のパターン形状をハードマスク５に転写することにより、ダミーゲート４上に複数のハードマスク５を形成する。したがって、ハードマスク５の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、ダミーゲート４上に複数のハードマスク５が形成される。複数のハードマスク５は、ハードマスク５Ｂよりも幅が小さいハードマスク５Ａと、ハードマスク５Ａよりも幅が大きいハードマスク５Ｂとを含む。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図１７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１７の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１７に示す工程において、例えば、アッシングによりレジストパターン１４を除去する。

図１８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１８の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１８に示す工程において、ハードマスク５Ｂ、６をマスクとして異方性ドライエッチングを行い、ダミーゲート４を部分的に除去して、ダミーゲート４を加工する。すなわち、ハードマスク５Ｂ、６のパターン形状をダミーゲート４に転写することにより、シリコン酸化膜３上に複数のダミーゲート４を形成する。したがって、ダミーゲート４の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、シリコン酸化膜３上に複数のダミーゲート４が形成される。複数のダミーゲート４は、ダミーゲート４Ｂよりも幅が小さいダミーゲート４Ａと、ダミーゲート４Ａよりも幅が大きいダミーゲート４Ｂとを含む。異方性ドライエッチングは、例えば、Ｃｌ₂、ＨＢｒ、ＣＦ₄又はＳＦ₆を含むガスによって行われる。

図１９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図１９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図１９の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図１９に示す工程において、例えば、ＣＶＤ法により、半導体基板１の全面にスペーサー絶縁膜７を成膜する。これにより、ダミーゲート４及びハードマスク５、６を覆うようにしてスペーサー絶縁膜７が形成される。スペーサー絶縁膜７の膜厚は、約１０ｎｍである。スペーサー絶縁膜７は、例えば、シリコン窒化膜である。スペーサー絶縁膜７は、シリコン酸化膜（ＳｉＯ₂）又はＨｆＯ₂、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ₂Ｏ₃、ＺｒＯ、ＴｉＯ、ＴａＯ等の高誘電率絶縁膜であってもよい。

図２０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２０の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２０に示す工程において、スペーサー絶縁膜７に対して異方性ドライエッチングを行うことにより、ダミーゲート４及びハードマスク５、６の側面にサイドウォール８を形成する。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図２１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図であって、図２０の（Ａ）に示すシリコン酸化膜３を透視した状態を示している。図２１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２１の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２１の（Ｂ）は、図２０の（Ｂ）に示すシリコン酸化膜３を透視した状態を示している。

図２２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２２の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２２に示す工程において、不純物注入を行うことにより、半導体基板１のアクティブ領域にＬＤＤ領域４１及びソース・ドレイン領域４２を形成する。図２２に示す工程において、不純物注入を行うことにより、半導体基板１のアクティブ領域にエクステンション（Extension）領域、ポケット（Pocket）領域
及びハロー（Halo）領域を形成してもよい。図２２に示す工程において、半導体基板１のアクティブ領域に炭素（Ｃ）等を注入するCo-implantationを行ってもよい。なお、図２
２では、エクステンション領域、ポケット領域及びハロー領域の図示を省略している。また、図２２では、素子分離絶縁膜２、ハードマスク６及びサイドウォール８等に注入された不純物の図示を省略している。図２２に示す工程において、ソース・ドレイン領域４２に対して、エッチング、デポジション及びエピタキシャル成長（Ｓｉ、ＳｉＧｅ、ＳｉＣ等）等のストレスエンジニアリングや低抵抗化処理を行ってもよい。

図２３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２３の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２３に示す工程において、例えば、ＣＶＤ法により、半導体基板１の全面にコンタクトエッチストップレイヤ（ＣＥＳＬ、Contact Etch Stop Layer）４３を形成する。これにより、シリコン酸化膜３、ハードマスク６及
びサイドウォール８が、コンタクトエッチストップレイヤ４３によって覆われる。コンタクトエッチストップレイヤ４３は、例えば、シリコン窒化膜である。コンタクトエッチストップレイヤ４３の膜厚は、例えば、約１０ｎｍである。コンタクトエッチストップレイヤ４３は、シリコン酸化膜又はＨｆＯ₂、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ₂Ｏ₃、ＺｒＯ、
ＴｉＯ、ＴａＯ等の高誘電率絶縁膜であってもよい。

図２４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２４の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２４に示す工程において、例えば、ＣＶＤ法により、半導体基板１の全面に層間絶縁膜４４を成膜する。これにより、コンタクトエッチストップレイヤ４３を覆うようにして層間絶縁膜４４が形成される。層間絶縁膜４４は、例えば、シリコン酸化膜である。また、層間絶縁膜４４は、例えば、ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＳｉＯＣ、ポーラスＬｏｗ‐ｋ等の材料を用いて形成してもよい。

図２５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２５の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２５に示す工程において、ＣＭＰにより、層間絶縁膜４４を平坦化し、層間絶縁膜４４からハードマスク６及びコンタクトエッチス
トップレイヤ４３を露出させる。

図２６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２６の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２６に示す工程において、ＣＭＰにより、ハードマスク５、６を除去し、サイドウォール８、コンタクトストップエッチレイヤ４３及び層間絶縁膜４４の上部を除去する。この除去処理を行うことにより、層間絶縁膜４４からハードマスク４、サイドウォール８及びコンタクトエッチストップレイヤ４３を露出させる。

図２７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２７の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２７に示す工程において、異方性ドライエッチングを行うことにより、ダミーゲート４を除去する。ダミーゲート４を除去することにより、サイドウォール８からシリコン酸化膜３を露出させる。異方性ドライエッチングは、例えば、Ｃｌ₂、ＨＢｒ、ＣＦ₄又はＳＦ₆を含むガスによって行われる。

図２８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２８の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２８に示す工程において、例えば、ＣＶＤ法により、半導体基板１の全面にゲート絶縁膜４５を成膜し、例えば、スパッタリングにより、半導体基板１の全面にゲート電極金属４６を形成する。これにより、シリコン酸化膜３の上及びサイドウォール８の側面にゲート絶縁膜４５が形成され、サイドウォール８によって囲まれた部分にゲート電極金属４６が埋め込み形成される。ゲート絶縁膜４５は、例えば、ＨｆＯ₂、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ₂Ｏ₃、ＺｒＯ、ＴｉＯ、ＴａＯ等の
高誘電率絶縁膜の単層膜又は積層膜である。ゲート電極金属４６は、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｗ、Ｃｕ、Ａｌ、Ｒｕ等の金属を単層又は積層で用いる。

図２９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図２９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図２９の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図２９に示す工程において、ＣＭＰにより、ゲート電極金属４６の表面の不要な金属を除去し、ゲート電極金属４６を分離することにより、半導体基板１上方に複数のゲート電極４７を形成する。ゲート電極４７の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、半導体基板１上方に複数のゲート電極４７が形成される。複数のゲート電極４７は、ゲート電極４７Ｂよりも幅が小さいゲート電極４７Ａと、ゲート電極４７Ａよりも幅が大きいゲート電極４７Ｂとを含む。

図３０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３０の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３０に示す工程において、例えば、ＣＶＤ法により、半導体基板１の全面に層間絶縁膜４８を成膜する。これにより、ゲート電極４７を覆うようにして層間絶縁膜４８が形成される。層間絶縁膜４８の膜厚は、約３０ｎｍである。層間絶縁膜４８は、例えば、シリコン酸化膜である。また、層間絶縁膜４８は、例えば、ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＳｉＯＣ、ポーラスＬｏｗ‐ｋ等の材料を用いて形成してもよい。

図３１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３１の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３１に示す工程において、層間絶縁膜４８
上にハードマスク５１、５２、５３を順次形成する。ハードマスク５１は、例えば、アモルファスシリコン膜である。ハードマスク５２は、例えば、シリコン酸化膜である。ハードマスク５３は、例えば、シリコン窒化膜である。ハードマスク５１、５２、５３のそれぞれの膜厚は、例えば、約５０ｎｍである。ハードマスク５１、５２、５３の形成は、例えば、ＣＶＤ法により行う。図３１に示す工程において、半導体基板１上方であってハードマスク５３上にレジストを形成（塗布）した後、露光装置を用いて、図３に示すフォトマスク２１に形成されたマスクパターン３１をレジストに露光転写する。フォトマスク２１は、半導体基板１の上方の第２の位置に配置される。なお、レジストとハードマスク５３との間に反射防止膜を形成してもよい。図３１に示す工程において、図３に示すフォトマスク２１のマスクパターン３１が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５３上に第２のレジストパターンを形成する。第２のレジストパターンは、複数のレジストパターン１５を含んでいる。レジストパターン１５は、第２パターンの一例である。複数のレジストパターン１５は、半導体基板１の平面方向で並ぶようにしてハードマスク５３上に形成される。レジストパターン１５の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、ハードマスク５３上に複数のレジストパターン１５が形成される。

レジストパターン１５を形成する際に用いるフォトマスク２１は、レジストパターン１１を形成する際に用いている。この場合、レジストパターン１１を形成する際のフォトマスク２１が配置された第１の位置からフォトマスク２１を所定方向に移動させて、フォトマスク２１を第２の位置に配置し、フォトマスク２１のマスクパターン３１をレジストに露光転写する。所定方向は、半導体基板１のアクティブ領域の長手方向と一致する方向である。この場合、レジストパターン１５の形成位置が、レジストパターン１１の形成位置からハーフピッチずれるように、フォトマスク２１を移動させる。ハーフピッチは、レジストパターンの幅と、隣接するレジストパターン間の距離との合計値であるレジストパターンのピッチの１／２の値である。図３１に示す例では、レジストパターン１１を形成する際のフォトマスク２１が配置された第１の位置からフォトマスク２１を平面視で右方向に移動させて、フォトマスク２１を第２の位置に配置し、レジストパターン１５を形成している。図３１に示す例に限らず、レジストパターン１１を形成する際のフォトマスク２１が配置された第１の位置からフォトマスク２１を平面視で左方向に移動させて、フォトマスク２１を第２の位置に配置し、レジストパターン１５を形成してもよい。

図３２は、レジストパターン１１の形成位置と、レジストパターン１５の形成位置とを示す図であって、半導体基板１の平面図である。図３２では、半導体基板１、素子分離絶縁膜２及びレジストパターン１１、１５を図示し、それ以外の構成要素についての図示を省略している。図３２に示すように、レジストパターン１５の形成位置が、レジストパターン１１の形成位置からハーフピッチずれて、半導体基板１上方にレジストパターン１１、１５が形成される。したがって、複数のレジストパターン１５の形成位置のそれぞれが、隣接する複数のレジストパターン１１の形成位置の間に位置することになる。

ここで、フォトマスク２１の位置合わせについて、３つの例を説明する。まず、位置合わせの第１の例を説明する。位置合わせの第１の例では、素子分離用のフォトマスクに１種類の位置合わせマークＡを形成し、フォトマスク２１に１種類の位置合わせマークＢを形成しておく。図１に示す工程で、素子分離用のフォトマスクを露光装置に装着した際の素子分離用のフォトマスクの位置合わせマークＡの座標を記録する。図２に示す工程で、フォトマスク２１を露光装置に装着する際、素子分離用のフォトマスクの位置合わせマークＡの座標にフォトマスク２１の位置合わせマークＢを合わせる。図３１に示す工程で、フォトマスク２１を露光装置に装着する際、素子分離用のフォトマスクの位置合わせマークＡの座標にフォトマスク２１の位置合わせマークＢを合わせる。素子分離用のフォトマスクの位置合わせマークＡの座標から、フォトマスク２１の位置合わせマークＢがハーフ
ピッチずれるように、露光装置によってフォトマスク２１を移動させる。この位置合わせにより、レジストパターン１５の形成位置が、レジストパターン１１の形成位置からハーフピッチずれるように、フォトマスク２１が移動することになる。

次に、位置合わせの第２の例を説明する。位置合わせの第２の例では、素子分離用のフォトマスクに２種類の位置合わせマークＡ、Ｂを形成し、フォトマスク２１に２種類の位置合わせマークＣ、Ｄを形成しておく。素子分離用のフォトマスクの位置合わせマークＡの形成位置と、フォトマスク２１の位置合わせマークＣの形成位置とは一致している。素子分離用のフォトマスクの位置合わせマークＢの形成位置と、フォトマスク２１の位置合わせマークＤの形成位置とは、ハーフピッチずれている。図１に示す工程で、素子分離用のフォトマスクを露光装置に装着した際の素子分離用のフォトマスクの位置合わせマークＡ、Ｂの座標を記録する。図２に示す工程で、フォトマスク２１を露光装置に装着する際、素子分離用のフォトマスクの位置合わせマークＡの座標にフォトマスク２１の位置合わせマークＣを合わせる。図３１に示す工程で、フォトマスク２１を露光装置に装着する際、素子分離用のフォトマスクの位置合わせマークＢの座標にフォトマスク２１の位置合わせマークＤを合わせる。この位置合わせにより、レジストパターン１５の形成位置が、レジストパターン１１の形成位置からハーフピッチずれるように、フォトマスク２１が移動することになる。

次に、位置合わせの第３の例を説明する。位置合わせの第３の例では、素子分離用のフォトマスクに１種類の位置合わせマークＡを形成し、フォトマスク２１に２種類の位置合わせマークＢ、Ｃを形成しておく。図１に示す工程で、素子分離用のフォトマスクを露光装置に装着した際の素子分離用のフォトマスクの位置合わせマークＡの座標を記録する。図２に示す工程で、フォトマスク２１を露光装置に装着する際、素子分離用のフォトマスクの位置合わせマークＡの座標にフォトマスク２１の位置合わせマークＢを合わせる。図３１に示す工程で、フォトマスク２１を露光装置に装着する際、フォトマスク２１の位置合わせマークＣの座標を合わせる。フォトマスク２１の位置合わせマークＣの座標から、ハーフピッチずれるように、露光装置によってフォトマスク２１を移動させる。この位置合わせにより、レジストパターン１５の形成位置が、レジストパターン１１の形成位置からハーフピッチずれるように、フォトマスク２１が移動することになる。

図３３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３３の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３３に示す工程において、レジストパターン１５をマスクとして異方性ドライエッチングを行い、ハードマスク５３を部分的に除去して、ハードマスク５３を加工する。すなわち、レジストパターン１５のパターン形状をハードマスク５３に転写することにより、ハードマスク５２上に複数のハードマスク５３を形成する。したがって、ハードマスク５３の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、ハードマスク５２上に複数のハードマスク５３が形成される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図３４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３４の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３４に示す工程において、例えば、アッシングによりレジストパターン１５を除去する。

図３５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３５の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３５に示す工程において、半導体基板１上
方であってハードマスク５２上にレジストを形成（塗布）した後、露光装置を用いて、図３６に示すフォトマスク２５が形成されたマスクパターン３５をレジストに露光転写する。なお、レジストとハードマスク５２との間に反射防止膜を形成してもよい。図３５に示す工程において、フォトマスク２５のマスクパターン３５が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５２上にレジストパターン１６を形成する。

図３７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３７の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３７に示す工程において、レジストパターン１６をマスクとして異方性ドライエッチングを行い、レジストパターン１６が開口した部分から露出するハードマスク５３を除去する。これにより、ハードマスク５３の両端部が除去され、ハードマスク５３の長手方向の長さが縮小される。この場合、ハードマスク５３の長手方向の長さは、図８に示す工程において形成されるハードマスク６の長手方向の長さよりも短い。これに限らず、ハードマスク５３の長手方向の長さが、ハードマスク６の長手方向の長さと同程度であってもよいし、ハードマスク６の長手方向の長さよりも長くてもよい。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図３８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３８の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３８に示す工程において、例えば、アッシングによりレジストパターン１６を除去する。

図３９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図３９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図３９の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図３９に示す工程において、半導体基板１上方であってハードマスク５２上にレジストを形成（塗布）した後、露光装置を用いて、図４０に示すフォトマスク２６が形成されたマスクパターン３６をレジストに露光転写する。なお、レジストとハードマスク５２との間に反射防止膜を形成してもよい。図３９に示す工程において、フォトマスク２６のマスクパターン３６が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５２上にレジストパターン１７を形成する。

図４１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４１の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４１に示す工程において、レジストパターン１７をマスクとして異方性ドライエッチングを行い、レジストパターン１７が開口した部分から露出するハードマスク５３を除去する。これにより、少なくとも１つのハードマスク５３が除去される。除去する対象となるハードマスク５３は、ゲート電極４７Ｂの上方に形成されているハードマスク５３である。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図４２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４２の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４２に示す工程において、例えば、アッシングによりレジストパターン１７を除去する。

図４３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４３の（Ａ
）の一点鎖線Ｘ−Ｙ間の断面を示している。図４３に示す工程において、ハードマスク５３をマスクとして異方性ドライエッチングを行い、ハードマスク５２を部分的に除去して、ハードマスク５３を加工する。すなわち、ハードマスク５３のパターン形状をハードマスク５２に転写することにより、ハードマスク５１上に複数のハードマスク５２を形成する。したがって、ハードマスク５２の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、ハードマスク５１上に複数のハードマスク５２が形成される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃
Ｆを含むガスによって行われる。

図４４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４４の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４４に示す工程において、異方性ドライエッチングを行い、ハードマスク５３を除去する。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図４５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４５の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４５に示す工程において、ハードマスク５２をマスクとして異方性ドライエッチングを行い、ハードマスク５１を部分的に除去して、ハードマスク５１を加工する。すなわち、ハードマスク５２のパターン形状をハードマスク５１に転写することにより、層間絶縁膜４８上に複数のハードマスク５１を形成する。したがって、ハードマスク５１の長手方向と、半導体基板１のアクティブ領域の長手方向とが直交するようにして、層間絶縁膜４８上に複数のハードマスク５１が形成される。異方性ドライエッチングは、例えば、Ｃｌ₂、ＨＢｒ、ＣＦ₄又はＳＦ₆を含むガスによっ
て行われる。

図４６の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４６の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４６の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４６に示す工程において、例えば、ＣＶＤ法により、層間絶縁膜４８上にハードマスク５４を形成する。ハードマスク５４の膜厚は、例えば、約２０ｎｍである。ハードマスク５４は、例えば、シリコン窒化膜である。ハードマスク５４は、シリコン酸化膜又はＨｆＯ₂、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ₂Ｏ₃、
ＺｒＯ、ＴｉＯ、ＴａＯ等の高誘電率絶縁膜であってもよい。

図４７の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４７の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４７の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４７に示す工程において、例えば、ＣＶＤ法により、ハードマスク５４上に層間絶縁膜５５を形成する。層間絶縁膜５５は、例えば、シリコン酸化膜である。また、層間絶縁膜５５は、例えば、ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＳｉＯＣ、ポーラスＬｏｗ‐ｋ等の材料を用いて形成してもよい。

図４８の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４８の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４８の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４８に示す工程において、ＣＭＰにより、層間絶縁膜５５を平坦化し、層間絶縁膜５５の上部を除去することにより、層間絶縁膜５５からハードマスク５４を露出させる。

図４９の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４９の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図４９の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図４９に示す工程において、ＣＭＰにより、
ハードマスク５２を除去し、ハードマスク５４及び層間絶縁膜５５の上部を除去する。この除去処理を行うことにより、ハードマスク５４からハードマスク５１を露出させる。

図５０の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５０の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５０の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５０に示す工程において、異方性ドライエッチングを行うことにより、ハードマスク５１を除去する。ハードマスク５１を除去することにより、ハードマスク５４から層間絶縁膜４８を露出させる。異方性ドライエッチングは、例えば、Ｃｌ₂、ＨＢｒ、ＣＦ₄又はＳＦ₆を含むガスによって行われる。

図５１の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５１の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５１の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５１に示す工程において、ハードマスク５４をマスクとして、層間絶縁膜４４、４８に対して異方性ドライエッチングを行うことにより、層間絶縁膜４４、４８にコンタクトストップエッチレイヤ４３まで達する溝を形成する。異方性ドライエッチングが行われることにより、ハードマスク５４上の層間絶縁膜５５が除去される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、Ｃ
ＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図５２の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５２の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５２の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５２に示す工程において、ハードマスク５４をマスクとして、コンタクトストップエッチレイヤ４３に対して異方性ドライエッチングを行うことにより、コンタクトストップエッチレイヤ４３にシリコン酸化膜３まで達する溝を形成する。コンタクトストップエッチレイヤ４３に溝を形成することにより、コンタクトストップエッチレイヤ４３からシリコン酸化膜３を露出させる。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって
行われる。

図５３の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図であって、図５２の（Ａ）に示すシリコン酸化膜３を透視した状態を示している。図５３の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５３の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５３の（Ｂ）は、図５３の（Ｂ）に示すシリコン酸化膜３を透視した状態を示している。

図５４の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５４の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５４の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５４に示す工程において、ドライエッチングやＨＦ等を用いた溶液処理を行うことにより、コンタクトストップエッチレイヤ４３から露出するシリコン酸化膜３を除去する。図５４に示す工程において、シリコン酸化膜３から露出する半導体基板１の表面に金属を堆積し、熱処理を行うことにより、半導体基板１の表面にシリサイド５６を形成する。半導体基板１の表面に堆積する金属は、例えば、Ｎｉ、Ｃｏ、Ｔｉ、Ｒｕ、Ｗ、Ｔａ等である。シリサイド５６は、例えば、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴａＳｉ、ＲｕＳｉ等である。図５４に示す工程において、層間絶縁膜４４、４８及びコンタクトストップエッチレイヤ４３に形成された溝にバリアメタル５７を堆積するとともに、層間絶縁膜４４、４８及びコンタクトストップエッチレイヤ４３に形成された溝にソース・ドレイン電極金属５８を埋め込み形成する。バリアメタル５７は、例えば、Ｔｉ、ＴｉＮ、Ｒｕ、Ｔａ等である。ソース・ドレイン電極金属５８は、例えば、Ｗ、Ｃｕ、Ａｌ等である。また、半導体基板１にシリサイド５６を形成する前に、半導体基板１の表面にＳｉＧｅ、Ｇｅ等を埋め込んで、半導体基板１の表面に半
導体層を形成してもよい。

図５５の（Ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図５５の（Ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図であって、図５５の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５５に示す工程において、ＣＭＰにより、ソース・ドレイン電極金属５８の表面の不要な金属を除去し、ソース・ドレイン電極金属５８を分離することにより、半導体基板１上方に複数のソース・ドレイン電極５９を形成する。層間絶縁膜４８上に配線を形成した後、所望のバックエンドプロセスが行われ、半導体装置が製造される。

図５６の（Ａ）は、実施例１に係る半導体装置を示す平面図である。図５６の（Ｂ）は、実施例１に係る半導体装置を示す断面図であって、図５６の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５６の（Ａ）及び（Ｂ）では、半導体基板１、素子分離絶縁膜２、ゲート電極４７Ａ、４７Ｂ及びソース・ドレイン電極５９を図示し、それ以外の構成要素の図示を省略している。

複数のゲート電極４７Ａが、規則正しくゲート電極ピッチ（ゲート電極４７Ａのピッチ）で整列して半導体基板１上方に設けられている。ゲート電極４７Ｂが、ゲート電極４７Ａの短手方向において隣接する２つのゲート電極４７Ａの間に位置するようにして、半導体基板１上方に設けられている。複数のソース・ドレイン電極５９が、規則正しくゲート電極ピッチで整列して半導体基板１上方に設けられている。２つのソース・ドレイン電極５９が、ゲート電極４７Ａの短手方向において一つのゲート電極４７Ａを挟むようにして半導体基板１上方に設けられている。したがって、ゲート電極４７Ａは、隣接する２つのソース・ドレイン電極５９の間に位置するようにして、半導体基板１上方に設けられている。２つのソース・ドレイン電極５９が、ゲート電極４７Ｂの短手方向において一つのゲート電極４７Ｂを挟むようにして半導体基板１上方に設けられている。したがって、ゲート電極４７Ｂは、隣接する２つのソース・ドレイン電極５９の間に位置するようにして、半導体基板１上方に設けられている。

実施例１に示す例では、半導体基板１上方に整列して設けられた複数のゲート電極４７Ａのうちの一つ（図５６に示す例では、一番左のゲート電極４７Ａ）の片側（図５６に示す例では左側）にはドレイン電極５９が形成されていない。図５６に示す例では、一番右のゲート電極４７Ａの右側にはドレイン電極５９が形成されている。ゲート電極４７Ｂの短手方向の幅は、ゲート電極ピッチの整数倍（図５６では１倍）である。ゲート電極４７Ａ、４７Ｂの幅は、レイアウト上又はフォトマスク上の補正により、所定範囲内で変更してもよい。

従来、ゲート電極用のレジストパターン及びソース・ドレイン電極用のレジストパターンを２枚のフォトマスクを用いて形成している。また、半導体基板上方の複数箇所にゲート電極用のレジストパターン及びソース・ドレイン電極用のレジストパターンを形成する場合がある。これらの場合、フォトマスクの歪みや表面ラフネスの影響で、ゲート電極用のレジストパターンとソース・ドレイン電極用のレジストパターンとの間の距離が、半導体基板上方におけるパターン形成位置によって異なる。

実施例１によれば、フォトマスク２１のマスクパターン３１を半導体基板１上方に塗布されたレジストに露光転写して形成されたレジストパターン１１を用いて、半導体基板１上方にゲート電極４７Ａが形成される。また、フォトマスク２１のマスクパターン３１を半導体基板１上方に塗布されたレジストに露光転写して形成されたレジストパターン１５を用いて、半導体基板１上方にソース・ドレイン電極５９が形成される。レジストパターン１１の形成位置と、レジストパターン１５の形成位置とがハーフピッチずれるように、
フォトマスク２１を移動させて、レジストパターン１５を形成している。このように、ゲート電極４７Ａを形成する際のレジストパターン１１及びソース・ドレイン電極５９を形成する際のレジストパターン１５は、１枚のフォトマスク２１を用いて形成されている。

実施例１によれば、１枚のフォトマスク２１を用いてレジストパターン１１、１５を形成することにより、フォトマスクに歪みや表面ラフネスが発生している場合であっても、半導体基板１上方の複数箇所に形成されるレジストパターン１１とレジストパターン１５との間の距離を一定にすることができる。すなわち、フォトマスクに歪みや表面ラフネスが発生している場合であっても、半導体基板１上方にレジストパターン１１及び１５を精度良く形成することができる。これにより、フォトマスクに歪みや表面ラフネスが発生している場合であっても、半導体基板１上方の複数箇所に形成されるゲート電極４７Ａとソース・ドレイン電極５９との間の距離を一定にすることができる。すなわち、フォトマスクに歪みや表面ラフネスが発生している場合であっても、半導体基板１上方にゲート電極４７Ａ及びソース・ドレイン電極５９を精度良く形成することができる。このため、半導体基板１上方に形成されるゲート電極４７Ａとソース・ドレイン電極５９との電気的な短絡を抑止することができる。また、１枚のフォトマスクを用いて、ゲート電極４７Ａ及びソース・ドレイン電極５９を形成することができるため、フォトマスクを製造するコストを抑えることができる。

〈実施例２〉
図５７から図６２を参照して、実施例２に係る半導体装置及び半導体装置の製造方法について説明する。実施例２では、半導体素子の一例であるＭＯＳトランジスタを備える半導体装置を例として説明する。実施例２に係る半導体装置の製造方法では、実施例１の図１から図５０に示す工程と同様の工程を行い、その後の工程が異なる。

図５７の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図５７の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図であって、図５７の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５７に示す工程は、実施例１の図１から図５０に示す工程と同様の工程を行った後の工程である。図５７に示す工程において、ハードマスク５４をマスクとして、層間絶縁膜４８に対して異方性ドライエッチングを行うことにより、層間絶縁膜４８に、層間絶縁膜４８の厚さ方向の途中まで達する溝を形成する。異方性ドライエッチングが行われることにより、ハードマスク５４上の層間絶縁膜５５が除去される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図５８の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図５８の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図であって、図５８の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５８に示す工程において、ケミカルドライエッチング等の等方性エッチングを行い、ハードマスク５４の開口部を広げる。

図５９の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図５９の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図であって、図５９の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図５９に示す工程において、ハードマスク５４をマスクとして、層間絶縁膜４４、４８に対して異方性ドライエッチングを行うことにより、層間絶縁膜４４、４８にコンタクトストップエッチレイヤ４３まで達する溝を形成する。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図６０の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図６０の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図であって、図６０の（Ａ
）の一点鎖線Ｘ−Ｙ間の断面を示している。図６０に示す工程において、ハードマスク５４をマスクとして、コンタクトストップエッチレイヤ４３に対して異方性ドライエッチングを行うことにより、コンタクトストップエッチレイヤ４３にシリコン酸化膜３まで達する溝を形成する。コンタクトストップエッチレイヤ４３に溝を形成することにより、コンタクトストップエッチレイヤ４３からシリコン酸化膜３を露出させる。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって
行われる。

図６１の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図６１の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図であって、図６１の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図６１に示す工程において、ドライエッチングやＨＦ等を用いた溶液処理を行うことにより、コンタクトストップエッチレイヤ４３から露出するシリコン酸化膜３を除去する。図６１に示す工程において、シリコン酸化膜３から露出する半導体基板１の表面に金属を堆積し、熱処理を行うことにより、半導体基板１の表面にシリサイド５６を形成する。半導体基板１の表面に堆積する金属は、例えば、Ｎｉ、Ｃｏ、Ｔｉ、Ｒｕ、Ｗ、Ｔａ等である。シリサイド５６は、例えば、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴａＳｉ、ＲｕＳｉ等である。図６１に示す工程において、層間絶縁膜４４、４８及びコンタクトストップエッチレイヤ４３に形成された溝にバリアメタル５７を堆積するとともに、層間絶縁膜４４、４８及びコンタクトストップエッチレイヤ４３に形成された溝にソース・ドレイン電極金属５８を埋め込み形成する。バリアメタル５７は、例えば、Ｔｉ、ＴｉＮ、Ｒｕ、Ｔａ等である。ソース・ドレイン電極金属５８は、例えば、Ｗ、Ｃｕ、Ａｌ等である。また、半導体基板１の表面にシリサイド５６を形成する前に、半導体基板１の表面にＳｉＧｅ、Ｇｅ等を埋め込んで、半導体基板１の表面に半導体層を形成してもよい。

図６２の（Ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図６２の（Ｂ）は、実施例２に係る半導体装置の製造方法を示す断面図であって、図６２の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図６２に示す工程において、ＣＭＰにより、ソース・ドレイン電極金属５８の表面の不要な金属を除去し、ソース・ドレイン電極金属５８を分離することにより、半導体基板１に複数のソース・ドレイン電極５９を形成する。層間絶縁膜４８上に配線を形成した後、所望のバックエンドプロセスが行われ、半導体装置が製造される。

実施例２に係る半導体装置の製造方法によれば、実施例１に係る半導体装置と比較して、実施例２に係る半導体装置が備えるソース・ドレイン電極５９の平面方向における断面積を大きくすることができる。

上記説明した実施例１及び２を以下のように変形してもよい。以下の変形例１から変形例５を組み合わせて、実施例１及び２に係る半導体装置及び半導体装置の製造方法に適用してもよい。

〈変形例１〉
図６３から図６６を参照して、実施例１及び２に係る半導体装置の製造方法の変形例１について説明する。変形例１では、図６から図１２に示す工程に替えて、図６３から図６６に示す工程を行うようにしてもよい。

図６３の（Ａ）は、変形例１に係る半導体装置の製造方法を示す平面図である。図６３の（Ｂ）は、変形例１に係る半導体装置の製造方法を示す断面図であって、図６３の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図６３に示す工程は、実施例１の図１から図５に示す工程と同様の工程を行った後の工程である。図６３に示す工程において、半導体
基板１上方であってハードマスク５上にレジストを形成（塗布）した後、露光装置を用いて、図６４に示すフォトマスク２７が形成されたマスクパターン３７をレジストに露光転写する。なお、レジストとハードマスク５との間に反射防止膜を形成してもよい。図６３に示す工程において、フォトマスク２７のマスクパターン３７が転写されたレジストを現像することにより、半導体基板１上方であってハードマスク５上にレジストパターン１８を形成する。

図６５の（Ａ）は、変形例１に係る半導体装置の製造方法を示す平面図である。図６５の（Ｂ）は、変形例１に係る半導体装置の製造方法を示す断面図であって、図６５の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図６５に示す工程において、レジストパターン１８をマスクとして異方性ドライエッチングを行い、レジストパターン１８が開口した部分から露出するハードマスク６を除去する。これにより、ハードマスク６の両端部が除去され、ハードマスク６の長手方向の長さが縮小されるとともに、隣接する少なくとも２つのハードマスク６が除去される。異方性ドライエッチングは、例えば、ＣＦ₄、Ｃ₄Ｆ₈
、ＣＨ₂Ｆ₂、ＣＨＦ₃又はＣＨ₃Ｆを含むガスによって行われる。

図６６の（Ａ）は、変形例１に係る半導体装置の製造方法を示す平面図である。図６６の（Ｂ）は、変形例１に係る半導体装置の製造方法を示す断面図であって、図６６の（Ａ）の一点鎖線Ｘ−Ｙ間の断面を示している。図６６に示す工程において、例えば、アッシングによりレジストパターン１８を除去する。

変形例１によれば、１枚のフォトマスク２７を用いて、ハードマスク６の長手方向の長さを縮小するとともに、隣接する少なくとも２つのハードマスク６を除去することができる。したがって、変形例１によれば、実施例１及び２と比較して、フォトリソグラフィ工程及びエッチング工程の回数を少なくすることができる。

〈変形例２〉
実施例１及び２に係る半導体装置の製造方法の変形例２について説明する。変形例２では、実施例１及び２に係る半導体装置の製造方法におけるハードマスク５の形成工程及び加工工程を省略してもよい。すなわち、変形例２では、ダミーゲート４上にハードマスク６を形成するようにしてもよい。変形例２によれば、実施例１及び２と比較して、ハードマスクの形成工程及びエッチング工程の回数を少なくすることができる。なお、変形例２では、ハードマスク６及びレジストパターン１４をマスクとして異方性エッチングを行うことにより、ダミーゲート４を加工し、ダミーゲート４Ａ及び４Ｂを形成する。

〈変形例３〉
実施例１及び２に係る半導体装置の製造方法の変形例３について説明する。変形例３では、図１０から図１３に示す工程を省略してもよい。すなわち、変形例３では、レジストパターン１３の形成工程及びレジストパターン１３をマスクとしたエッチング工程を省略してもよい。変形例３によれば、実施例１及び２と比較して、レジストパターンの形成工程及びエッチング工程の回数を少なくすることができる。なお、変形例３では、図１４に示す工程において、隣接する少なくとも２つのハードマスク６を覆うようにレジストパターン１４を形成するようにしてもよい。

〈変形例４〉
実施例１及び２に係る半導体装置の製造方法の変形例４について説明する。変形例４では、図３５から図４１に示す工程に替えて、変形例１と同様に、１枚のフォトマスクを用いて、ハードマスク５３の長手方向の長さを縮小するとともに、隣接する少なくとも２つのハードマスク５３を除去してもよい。したがって、変形例４によれば、実施例１及び２と比較して、フォトリソグラフィ工程及びエッチング工程の回数を少なくすることができ
る。

〈変形例５〉
実施例１及び２に係る半導体装置の製造方法の変形例５について説明する。変形例５では、実施例１及び２に係る半導体装置の製造方法におけるハードマスク５２の形成工程及び加工工程を省略してもよい。すなわち、変形例５では、ハードマスク５１上にハードマスク５３を形成するようにしてもよい。変形例５によれば、実施例１及び２と比較して、ハードマスクの形成工程及びエッチング工程の回数を少なくすることができる。なお、変形例５では、ハードマスク５３をマスクとして異方性エッチングを行うことにより、ハードマスク５１を加工する。

１半導体基板
２素子分離絶縁膜
３シリコン酸化膜
４、４Ａ、４Ｂダミーゲート
５、５Ａ、５Ｂ、６、５１〜５４ハードマスク
７スペーサー絶縁膜
８サイドウォール
１１〜１８レジストパターン
２１〜２７フォトマスク
３１〜３７マスクパターン
４１ＬＤＤ領域
４２ソース・ドレイン領域
４３コンタクトストップエッチレイヤ
４４、４８、５５層間絶縁膜
４５ゲート絶縁膜
４６ゲート電極金属
４７、４７Ａ、４７Ｂゲート電極
５６シリサイド
５７バリアメタル
５８ソース・ドレイン電極金属
５９ソース・ドレイン電極

Claims

フォトマスクを基板の上方の第１の位置に配置し、前記フォトマスクに形成されたマスクパターンを前記基板上方に形成された第１のレジストに露光転写し、前記基板上方に第１のレジストパターンを形成する工程と、
前記フォトマスクを前記基板上方の第２の位置に配置し、前記フォトマスクの前記マスクパターンを前記基板上方に形成された第２のレジストに露光転写し、前記基板上方に第２のレジストパターンを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
第２のフォトマスクに形成された第２のマスクパターンを基板上方に形成された第３のレジストに露光転写し、第３のレジストパターンを前記基板上方に形成する工程を備え、
前記第１のレジストパターンは、複数の第１パターンを含み、
前記第３のレジストパターンは、前記第１パターンの幅よりも大きい幅を有する第３パターンを含み、
前記複数の第１パターンのうちの少なくとも二つの前記第１パターンの形成位置と、前記第３パターンの形成位置とが前記基板の垂直方向で重なるようにして、前記第３のレジストパターンが形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１のレジストパターンは、複数の第１パターンを含み、
前記第２のレジストパターンは、複数の第２パターンを含み、
前記複数の第２パターンの形成位置のそれぞれが、隣接する前記複数の第１パターンの形成位置の間に位置することを特徴とする請求項１に記載の半導体装置の製造方法。