JP2014232824A - 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】表示パネル用基板等においてＴＦＴの小型化等を図る。【解決手段】ＴＦＴ６０は、チャネル層を提供する半導体層９１と、半導体層９１の上面の一部を覆う保護膜９２と、半導体層９１の上面のうちで保護膜９２に覆われていない部分に接続されているソース電極６２と、保護膜９２上およびソース電極６２上に配置されている層間絶縁膜９３と、層間絶縁膜９３上に配置されることでソース電極６２とは異なる層に配置されているとともに、層間絶縁膜９３および保護膜９２を貫いて半導体層９１に至るコンタクトホール９４を介して半導体層９１に接続されている、ドレイン電極６３とを含んでいる。【選択図】図８

Description

本発明は、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」とも呼ぶ）と、その製造方法とに関する。さらに本発明は、当該ＴＦＴを利用した表示装置と、当該表示装置を構成する表示パネルおよび表示パネル用基板とに関する。

液晶表示装置（Liquid Crystal Display：以下「ＬＣＤ」とも呼ぶ）等の電気光学装置は、スイッチング素子としてＴＦＴを用いたＴＦＴ基板を含んでいる。なお、ＴＦＴ基板はＴＦＴアレイ基板またはＴＦＴアクティブ基板と呼ばれる場合もある。また、ＴＦＴがマトリックス状に配列されたＴＦＴ基板は、ＴＦＴマトリックス基板またはＴＦＴアクティブマトリックス基板と呼ばれる場合もある。

ＴＦＴ等の半導体装置は、低消費電力および薄型であるという特徴がある。そのような特徴はフラットパネルディスプレイにおいて活かされ、フラットパネルディスプレイはＣＲＴ（Cathode Ray Tube）に取って代わることとなった。

フラットパネルディスプレイの一例であるＬＣＤでは、一般に、ＴＦＴ基板と対向基板との間に液晶層が設けられている。ＴＦＴ基板にはＴＦＴが例えばマトリックス状に配列されている。ＴＦＴ基板および対向基板の外側にはそれぞれ偏光板が設けられている。なお、透過型および半透過型のＬＣＤでは、ＴＦＴ基板または対向基板の外側にバックライトユニットが設けられている。また、カラー表示のＬＣＤでは、例えば対向基板に１色または２色以上のカラーフィルタが設けられている。

ＬＣＤ用のＴＦＴ基板の代表的な構造が、例えば特許文献１の図１に開示されている。当該ＴＦＴ基板はボトムゲートのバックチャネル型ＴＦＴを有し、ＴＦＴと電気的に接続された画素電極が最上層に形成されている。この構造は、５回の写真製版工程を用いて製造することができる。

従来から、ＬＣＤ用のＴＦＴ基板では、アモルファスシリコンがスイッチング素子のチャネル層（「活性層」とも呼ばれる）として用いられている。また、近年では、酸化物半導体をチャネル層に用いたＴＦＴの開発が盛んになされている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。酸化物半導体として例えば、酸化亜鉛（ＺｎＯ）系材料がある。また、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化すず（ＳｎＯ_２）等を添加した材料も、酸化物半導体として利用される。酸化物半導体をチャネル層に用いる技術は、例えば特許文献２，３および非特許文献１に開示されている。

特開平１０−２６８３５３号公報 特開２００５−７７８２２号公報 特開２００７−２８１４０９号公報

Ｋｅｎｊｉ Ｎｏｍｕｒａ等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ ２００４年，第４３２巻，第４８８頁〜第４９２頁

ＴＦＴにおいて、チャネル層にはソース電極およびドレイン電極が接続される。これらの電極は、例えば、金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金が例示される）を公知のスパッタリング法または真空蒸着法で形成し、当該金属膜をパターニングすることによって、形成される。

チャネル層を成す酸化物半導体膜（上記ではＺｎ−Ｏ系およびＩｎ−Ｇａ−Ｚｎ−Ｏ系を例示した）上に直接、スパッタリング法または真空蒸着法によって金属膜を形成すると、当該酸化物半導体膜の表面に、構造および／または組成比が乱れたダメージ層が形成される。

また、金属膜によって酸化物半導体膜に還元反応が起こると、当該酸化物半導体膜の表面に、酸素が欠乏した層（以下「酸素欠乏層」と呼ぶ場合もある）が形成される。酸素欠乏層によれば、キャリア密度が増加し、抵抗率が低下する。

酸素欠乏層およびダメージ層は、バックチャネルエッチ型のＴＦＴにおいて、次のような問題を招く。

バックチャネルエッチ型のＴＦＴでは金属膜がエッチング等によって除去されるので、金属膜の除去後においてもバックチャネル表面に酸素欠乏層、換言すれば低抵抗層が残る。そのため、ＴＦＴのオフ電流が増加することになる。その結果、表示ムラ、クロストーク等の表示不良が発生するという問題がある。

また、チャネル層とソース電極との界面近傍およびチャネル層とドレイン電極との界面近傍で酸素欠乏によって、電子キャリア濃度が高い状態が発生すると、電極端部に電界集中が生じやすい。例えば、ゲート電極に深い負のバイアスが印加された場合、ドレイン電極の側端部に電界が集中する。その結果、オフ電流が増大して良好なＴＦＴ特性が得られないという問題がある。

また、ダメージ層がバックチャネル表面に残っていると、閾値のシフト等が生じ、ＴＦＴ特性が劣化する。その場合にも、表示不良が発生するという問題がある。

このような問題を解決するために、バックチャネル表面に表面処理（例えば、酸素のイオン注入、酸素プラズマの照射、酸素雰囲気中での熱処理）を行うことが考えられる。それによれば、酸素欠乏層に酸素が注入され、バックチャネル表面の抵抗が上がる。また、ダメージ層における構造および／または組成比の乱れが緩和される。しかしながら、そのような表面処理によっても、改善の効果が充分に得られない場合がある。また、表面処理のための工程を追加する必要があるので、製造コストの上昇を招いてしまう。

ここで、バックチャネルエッチ型のＴＦＴには、次のような問題もある。すなわち、耐酸性が低いＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、金属膜をエッチングする際に一緒に除去されてしまうという問題がある。

そのような酸性のエッチング薬液に酸化物半導体を暴露させないための手法として、酸化物半導体から成るチャネル層をエッチングストッパ膜（「チャネル保護膜」とも呼ばれる）で被覆する手法が知られている。例えば、エッチングストッパ型構造と、リフトオフ法である。

エッチングストッパ型構造では、バックチャネル表面に相当する領域を酸化シリコン、窒化シリコン等の膜で被覆してから金属膜を形成する。エッチングストッパ型構造によれば、酸素欠乏による低抵抗化の問題も解決できる。リフトオフ法では、酸化物半導体を感光性樹脂膜で被覆し、当該感光性樹脂膜上に金属膜を形成し、当該感光性樹脂膜を除去することによって、金属膜をパターニングする。これらの手段はバックチャネル表面にダメージを与えないので、ＴＦＴ特性の劣化を回避できる。

しかしながら、エッチングストッパ膜を形成する必要があるので、製造コストの上昇を招くという問題がある。

また、ＴＦＴのチャネル長がエッチングストッパ層の幅で決定されるので、上記のバックチャネルエッチ型に比べて、ＴＦＴのサイズが大きくなるという問題がある。

ところで、バックチャネルエッチ型とエッチングストッパ型のいずれにおいても、ドレイン電極が金属（上記ではＣｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金を例示した）で形成されるので、ドレイン電極を、画素電極を成す透明導電膜と電気的に接続するための領域が必要になる。そのため、ＴＦＴのサイズが大きくなるという問題、および、画素開口率が低下してしまうという問題がある。なお、画素開口率の低下は、チャネル層が酸化物半導体で形成される場合だけでなく、チャネル層がアモルファスシリコンで形成される場合にも、生じる。

本発明は、上記のような問題を解決するためになされたものであり、ＴＦＴの小型化等を実現するための技術を提供することを目的とする。

本発明の一態様に係る薄膜トランジスタは、チャネル層を提供する半導体層と、前記半導体層の上面の一部を覆う保護膜と、前記半導体層の前記上面のうちで前記保護膜に覆われていない部分に接続されているソース電極と、前記保護膜上および前記ソース電極上に配置されている層間絶縁膜と、前記層間絶縁膜上に配置されることで前記ソース電極とは異なる層に配置されているとともに、前記層間絶縁膜および前記保護膜を貫いて前記半導体層に至るコンタクトホールを介して前記半導体層に接続されている、ドレイン電極とを含んでいる。

上記一態様によれば、ソース電極とドレイン電極とは異なる層に配置されている。このため、当該薄膜トランジスタのチャネル幅は、ソース電極の形成ステップと、ドレイン電極が配置されるコンタクトホールの形成ステップと、の組み合わせによって、制御可能である。このため、ソース電極とドレイン電極とが同じ金属膜をパターニングして同じ層に形成された構成に比べて、チャネル幅を小さくすることができる。それにより、エッチングストッパ型の薄膜トランジスタを小型化することができる。

また、例えば上記一態様に係る薄膜トランジスタを表示パネルの表示領域に配置する場合には、高い開口率が得られる。

本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１に係る液晶表示装置を説明する分解斜視図である。 実施の形態１に係るＴＦＴ基板を説明する平面図である。 実施の形態１に係る画素を説明する回路図である。 実施の形態１に係るＴＦＴ基板を説明する拡大平面図である。 実施の形態１に係る画素ＴＦＴを説明する拡大平面図である。 実施の形態１に係る画素ＴＦＴを説明する拡大平面図である。 実施の形態１に係る画素ＴＦＴを説明する拡大平面図である。 図４中のVIII−VIII線における断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明する断面図である。 比較例１に係るＴＦＴを説明する断面図である。 比較例１に係るＴＦＴの製造方法を説明する断面図である。 比較例１に係るＴＦＴの製造方法を説明する断面図である。 比較例１に係るＴＦＴの製造方法を説明する断面図である。 比較例１に係るＴＦＴの製造方法を説明する断面図である。 比較例１に係るＴＦＴの製造方法を説明する断面図である。 実施の形態２に係るＴＦＴ基板を説明する拡大平面図である。 図２１中のXXII−XXII線における断面図である。 実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。 比較例２に係るＴＦＴを説明する断面図である。 比較例２に係るＴＦＴの製造方法を説明する断面図である。 比較例２に係るＴＦＴの製造方法を説明する断面図である。 実施の形態３に係るＴＦＴ基板を説明する拡大平面図である。 図２９中のXXX−XXX線における断面図である。 実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態３に係るＴＦＴ基板の製造方法を説明する断面図である。 比較例３に係るＴＦＴを説明する断面図である。 比較例３に係るＴＦＴの製造方法を説明する断面図である。 比較例３に係るＴＦＴの製造方法を説明する断面図である。 実施の形態４に係るＴＦＴ基板を説明する断面図である。 実施の形態４に係る他のＴＦＴ基板を説明する断面図である。 実施の形態５に係るＴＦＴ基板を説明する拡大平面図である。 実施の形態５に係るＴＦＴ基板を説明する拡大平面図である。 図３９中のXLI−XLI線における断面図である。 実施の形態５に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態５に係るＴＦＴ基板の製造方法を説明する断面図である。 実施の形態５に係るＴＦＴ基板の製造方法を説明する断面図である。

以下に本発明の実施の形態を説明するが、説明を分かりやすくするために、液晶表示装置を例示する。但し、後述するように、本発明は液晶表示装置以外の表示装置にも適用可能である。なお、以下では液晶表示装置を「ＬＣＤ」と呼ぶ場合もある。

＜実施の形態１＞
＜ＬＣＤ＞
図１に、実施の形態１に係るＬＣＤ１の模式的な分解斜視図を示す。図１の例では、ＬＣＤ１は液晶パネル１０とバックライトユニット２０とを含んでいる。なお、ＬＣＤ１が直視型である場合を想定するが、ＬＣＤ１は投写型であってもよい。

液晶パネル１０は、液晶の配向状態を制御することによって表示動作を行う表示パネルである。液晶パネル１０は、画素が例えばマトリックス状に配列されている表示領域１１と、表示領域１１の外側に位置し表示領域１１を取り囲む額縁領域（「周辺領域」とも呼ばれる）１２とに大別される。なお、画素の配列はマトリックス状に限定されるものではない。

一般に液晶の配向状態を制御する方式として、ＴＮ（Twisted-Nematic）方式、ＦＦＳ（Fringe-Field-Switching）方式、ＩＰＳ（In-Plane-Switching）方式、ＶＡ（Vertical-Alignment）方式、等が知られている。実施の形態１〜４ではＴＮ方式を例示し、実施の形態５ではＦＦＳ方式を例示するが、液晶パネル１０の液晶配向制御方式はこれらの例に限定されるものではない。

図１の例ではバックライトユニット２０が設けられていることから分かるように、液晶パネル１０が透過型または半透過型の場合を例示する。但し、液晶パネル１０は反射型であってもよく、その場合、バックライトユニット２０は省略される。

図１には液晶パネル１０が平坦である場合を例示しているが、液晶パネル１０は湾曲していてもよい。

バックライトユニット２０は、液晶パネル１０の背面に配置され、液晶パネル１０に照明光を供給する面状光源装置である。なお、液晶パネル１０において、ユーザが表示内容を視認する側の主面が前面であり、前面とは反対側の主面が背面である。

図１では、液晶パネル１０の前面から見て、バックライトユニット２０が液晶パネル１０と同じ寸法である場合を例示している。但し、液晶パネル１０の表示領域１１に照明光を供給可能であれば、バックライトユニット２０の寸法および形状は図１の例に限定されるものではない。

液晶パネル１０およびバックライトユニット２０は、不図示の筐体内に収容されている。また、必要に応じて、液晶パネル１０用の外付け装置が筐体の内部および／または外部に設けられる。バックライトユニット２０用の外付け装置についても同様である。外付け装置は電源回路、信号処理回路等である。

＜液晶パネル＞
液晶パネル１０において、２枚の表示パネル用基板３０，４０が一定の間隙（「セルギャップ」とも呼ばれる）を介して貼り合わされ、これら２枚の基板３０，４０の間に液晶が閉じ込められている。基板３０，４０の外面上には、偏光板、位相差板等が配置されている。なお、図１では基板３０の側にバックライトユニット２０が配置されているが、基板４０の側にバックライトユニット２０を配置することも可能である。以下では基板３０がＴＦＴ（Thin Film Transistor）基板であり、基板４０が対向基板であるものとして説明する。

ＴＦＴ基板３０は各画素における液晶の配向状態を制御するための構造を有している。概略として、ＴＦＴ基板３０には画素ごとに、画素電極、当該画素電極に接続されたスイッチング素子の一例であるＴＦＴ（「画素ＴＦＴ」とも呼ばれる）、配向膜等が設けられている。ＴＦＴ基板３０については後に詳述する。

対向基板４０は例えば、カラーフィルタ、ブラックマトリックス、配向膜等を有したカラーフィルタ基板である。ＴＮ方式では、ＴＦＴ基板３０の画素電極とともに液晶配向を制御する電界を発生させるための電極が、対向基板４０に設けられる。対向基板４０の当該電極は、各画素に、共通の電圧を供給するので、「共通電極」と呼ばれる。また、対向基板４０に設けられた共通電極は「対向電極」とも呼ばれる。対向電極は、一般的には、表示領域１１の全面に広がる（あるいは、さらに対向基板の全面に広がる）１つの電極として形成される。なお、対向基板４０の構成は上記例に限定されるものではなく、公知の各種構造を採用可能である。

＜ＴＦＴ基板＞
図２にＴＦＴ基板３０の模式的な平面図を示す。液晶パネル１０の表示領域１１および額縁領域１２に合わせて、ＴＦＴ基板３０についても表示領域および額縁領域が規定される。ＴＦＴ基板３０の表示領域および額縁領域にも符号１１，１２をそれぞれ用いることにする。

ＴＦＴ基板３０は透明基板５０を含み、当該透明基板５０の一方の主面（すなわち液晶層に向く主面）上に各種の要素が配置されている。透明基板５０はガラス等の透明かつ絶縁性の材料で構成されている。なお、透明基板５０の形状は、図２に例示した長方形に、限定されるものではない。

ＴＦＴ基板３０はさらに、複数のゲート配線５１と、複数のソース配線５２と、複数の補助容量配線５３とを含んでいる。なお、ゲート配線およびソース配線は「走査信号線」および「表示信号線」とそれぞれ呼ばれる場合もある。

ゲート配線５１は、互いに平行を成して延在している。図２の例では、ゲート配線５１のそれぞれは透明基板５０の長辺と平行に延在し、それら複数のゲート配線５１は透明基板５０の短辺と平行な方向に並んでいる。ゲート配線５１は表示領域１１内の全体に渡って延在しているとともに、ゲート配線５１の少なくとも一端が額縁領域１２に引き出されている。

ソース配線５２は、互いに平行を成して延在している。図２の例では、ソース配線５２のそれぞれは透明基板５０の短辺と平行に、換言すればゲート配線５１と直交する方向に延在している。また、それら複数のソース配線５２は透明基板５０の長辺と平行な方向に、換言すればゲート配線５１の延在方向に並んでいる。ソース配線５２は表示領域１１内の全体に渡って延在しているとともに、ソース配線５２の少なくとも一端が額縁領域１２に引き出されている。

補助容量配線５３は、図２の例では、ゲート配線５１と交互に配置されている。すなわち、補助容量配線５３は、隣接する２本ゲート配線５１の間に延在している。このため、補助容量配線５３のそれぞれはゲート配線５１と平行に延在し、それら複数の補助容量配線５３はゲート配線５１の配列方向と同じ方向に並んでいる。補助容量配線５３は表示領域１１内の全体に渡って延在しているとともに、補助容量配線５３の少なくとも一端が額縁領域１２に引き出されている。複数の補助容量配線５３は、額縁領域１２において、電気的に共通に接続されている。

図２の例では、隣接する２本のゲート配線５１と隣接する２本のソース配線５２とで囲まれた領域に、１つの画素ＰＸが規定される。このため、複数の画素ＰＸがマトリックス状に配置されている。

ここで、図３に、画素ＰＸを説明する回路図を示す。各画素ＰＸには少なくとも１つの画素ＴＦＴ６０が設けられ、図３には１つの画素ＴＦＴ６０が例示されている。画素ＴＦＴ６０は、ゲート配線５１とソース配線５２との交差点近傍に配置されている。画素ＴＦＴ６０のゲート電極６１はゲート配線５１に接続され、画素ＴＦＴ６０のソース電極６２はソース配線５２に接続されている。

画素ＴＦＴ６０のドレイン電極６３は画素電極７３に接続されている。画素電極７３は共通電極７４との組み合わせによって、いわゆる液晶容量７０を構成している。なお、共通電極７４は、ＴＮ方式等では対向基板４０に設けられ、ＦＦＳ方式、ＩＰＳ方式等ではＴＦＴ基板３０に設けられる。また、画素電極７３は補助容量電極８３との組み合わせによって補助容量８０を構成している。補助容量電極８３は補助容量配線５３に接続されている。

図２に戻り、ＴＦＴ基板３０は額縁領域１２に、走査信号駆動回路５５と、表示信号駆動回路５６と、接続基板５７，５８とを含んでいる。

走査信号駆動回路５５は、ゲート配線５１が額縁領域１２に引き出されている側に配置され、ゲート配線５１と接続されている。表示信号駆動回路５６は、ソース配線５２が額縁領域１２に引き出されている側に配置され、ソース配線５２と接続されている。なお、図面の煩雑化を避けるため、図２では、走査信号駆動回路５５とゲート配線５１との接続の様子、および、表示信号駆動回路５６とソース配線５２との接続の様子については、図示を省略している。

なお、走査信号駆動回路５５を例えばＴＣＰ（Tape Carrier Package）によって提供してもよい。この場合、走査信号駆動回路５５は、上記の例とは異なり、ＴＦＴ基板３０とは別の場所に配置される。かかる例は表示信号駆動回路５６についても同様である。

接続基板５７，５８は、ＴＦＴ基板３０を外部と接続するための部材であり、ＦＰＣ（Flexible Printed Circuit）等の配線基板によって構成されている。接続基板５７は、走査信号駆動回路５５の近傍に配置され、走査信号駆動回路５５に接続されている。接続基板５８は、表示信号駆動回路５６の近傍に配置され、表示信号駆動回路５６に接続されている。

＜表示動作＞
接続基板５７，５８を介して、走査信号駆動回路５５および表示信号駆動回路５６に外部からの各種信号が供給される。走査信号駆動回路５５は、外部から入力される制御信号に基づいて、ゲート信号（「走査信号」とも呼ばれる）をゲート配線５１に供給する。このゲート信号によって、ゲート配線５１が順次選択される。表示信号駆動回路５６は、外部から入力される、制御信号、表示データ、等に基づいて、表示信号をソース配線５６に供給する。これにより、表示データに応じた表示電圧が、各画素ＰＸに供給される。

画素ＴＦＴ６０は、画素電極７３に表示電圧を供給するためのスイッチング素子として機能する。画素ＴＦＴ６０のＯＮとＯＦＦとは、ゲート配線５１から入力されるゲート信号によって、制御される。

ゲート配線５１に所定の電圧が印加されて画素ＴＦＴ６０がＯＮすると、ソース配線５２に電流が流される、そうすると、ソース配線５２から、画素ＴＦＴ３０のドレイン電極６３に接続された画素電極７３に表示電圧が印加される。それにより、画素電極７３と共通電極７４との間に、印加された表示電圧に応じた電界が生じる。画素電極７３に表示電圧が印加されると液晶容量７０および補助容量８０が充電され、それにより、その画素ＰＸにおいて表示電圧が一定期間保持される。

画素電極７３と対向電極７４との間の電界によって、液晶が駆動される。すなわち、液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。具体的には、バックライトユニット２０の出力光は、ＴＦＴ基板３０側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。液晶層を通過した光の偏光状態によって、対向基板４０側の偏光板を通過する光量が変化する。すなわち、液晶パネル１０を通過した光のうちで視認側の偏光板を通過できた光によって、視認される光量が決まる。

液晶の配向方向は、印加される表示電圧によって変化する。したがって、表示電圧を制御することによって、視認される光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。

＜ＴＦＴ基板の具体的構成＞
図４にＴＦＴ基板３０の拡大平面図を例示する。なお、図面を見やすくするために、図４では、画素電極７３およびドレイン電極６３を構成する透明導電膜の輪郭を太線で示し、画素ＴＦＴ６０においてチャネル層を提供する半導体層９１にハッチングを施している。

また、図４中の画素ＴＦＴ６０を図５に拡大して示す。なお、画素ＴＦＴ６０の平面視構造を見やすくするために、図５から画素電極７３およびソース電極６２を取り除いた状態を図６に示す。また、図６から、後述の保護膜９２を取り除いた状態を図７に示す。

また、図４中のVIII−VIII線における断面を図８に示す。

ここでは、画素ＴＦＴ６０がエッチングストッパ型の場合を例示する。

図４〜図８の例によれば、透明基板５０の一方の主面（以下「素子配置面」と呼ぶ場合もある）上に、ゲート配線５１と、ゲート電極６１と、補助容量配線５３と、補助容量電極８３とが配置されている。

具体的には、ゲート配線５１は一方向（図４の例では横方向）に直線状に延在している。ゲート配線５１は自身の延在方向に直交する方向に突出した部分を有しており、その突出部分がゲート電極６１を構成している。

補助容量配線５３は、ゲート配線５１から離れた位置において、ゲート配線５１と平行に直線状に延在している。補助容量配線５３はゲート配線５１の側へ向けて突出した部分を有しており、その突出部分が補助容量電極８３を構成している。図４の例では、その突出部分は補助容量配線５３の延在方向に直交する方向に突出している。なお、図４の例では、１つの画素ＰＸについて２つの突出部分が設けられている。

ゲート配線５１とゲート電極６１と補助容量配線５３と補助容量電極８３とは、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、ゲート配線５１とゲート電極６１と補助容量配線５３と補助容量電極８３とを構成してもよい。

ゲート配線５１とゲート電極６１と補助容量配線５３と補助容量電極８３との上に、ゲート絶縁膜９０が配置されている。具体的には、ゲート絶縁膜９０は、ゲート配線５１とゲート電極６１と補助容量配線５３と補助容量電極８３とを覆って、透明基板５０の素子配置面上に配置されている。ゲート絶縁膜９０は、ここでは透明基板５０の素子配置面の全体に広がっている。

ゲート絶縁膜９０は、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、ゲート絶縁膜９０を構成してもよい。

ゲート絶縁膜９０上に、半導体層９１が配置されている。具体的には、半導体層９１は、ゲート絶縁膜９０を介してゲート電極６１に対向するように配置されている。また、半導体層９１は、平面視（図４参照）においてゲート電極６１の配置領域内に半導体装置９１の全体が収まるように配置されており、このため島状に配置されている。

半導体層９１とゲート絶縁膜９０とゲート電極６１との積層構造によって、画素ＴＦＴ３０のＭＩＳ（Metal-Insulator-Semiconductor）構造が構成されている。すなわち、半導体層９１は、画素ＴＦＴ３０のチャネル層（「チャネル領域」とも呼ばれる）を提供する層である。

半導体層９１は、アモルファスシリコン、多結晶シリコン、酸化物半導体、窒化物半導体等によって構成されている。ここでは、半導体層９０が酸化物半導体で構成されている場合を例示する。酸化物半導体として、例えば、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）および酸化すず（ＳｎＯ_２）を添加したＩｎ―Ｚｎ−Ｓｎ−Ｏ系の酸化半導体、または、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化半導体、が挙げられる。

半導体層９１上に、保護膜９２とソース電極６２とが配置されている。具体的には、保護膜９２は、半導体層９１の上面（すなわち、透明基板５０に向いた面とは反対側の面）の一部を覆うように、島状に配置され、半導体層９１に接している。ソース電極６２は、半導体層９１の上面のうちで保護膜９２に覆われない部分に配置されており、それによりソース電極６２と半導体層９１とが接続されている。保護膜９２は後述のコンタクトホール９４を構成する開口を有しているが、ソース電極６２は当該開口には及んでいない。

保護膜９２は、半導体層９１上から半導体層９１近傍のゲート絶縁膜９０上にも広がっており、半導体層９１の側面も覆っている。また、ソース電極６２は、半導体層９１上から半導体層９１近傍のゲート絶縁膜９０上にも広がっており、半導体層９１の側面も覆っている。また、ソース電極６２は保護膜６２上に乗り上げている。このため、半導体層９１の上面および側面は、保護膜９２の上記開口部分を除いて、保護膜９２とソース電極６２によって覆われている。

ここで、平面視（図４〜図７参照）において、保護膜９２のうちでソース電極６２の側の輪郭は、保護膜９２の上記開口（コンタクトホール９４を構成する）の輪郭、換言すれば半導体層９１とドレイン電極６４とが接続する領域の輪郭に追従している。図４〜図７の例では、保護膜９２の開口はコンタクトホール９４と同じ八角形をしている。そして、当該八角形の辺から一定距離を保った位置をなぞるように、保護膜９２はソース電極６２の側の輪郭を有している。なお、保護膜９２の開口は他の形状であってもよい。例えば円形の場合、保護膜９２のソース電極６２の側の輪郭は円弧状になる。

後述のように保護膜９２の開口を介して半導体層９１とドレイン電極６３とが接続されており、それにより半導体層９１はドレイン電極６３とソース電極６２との間にチャネル層（換言すれば、チャネル領域）を提供する。このため、保護膜９２の上記輪郭形状によれば、チャネル長を一定に揃えることができる。

なお、機能上問題が生じなければ、保護膜９２を半導体層９１の全体を覆うように配置し、ドレイン電極６３が半導体層９１に接続される部分だけでなく、ソース電極６２が半導体層９１に接続される部分も、保護膜９２の開口によって提供してもよい。

保護膜９２は、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、保護膜９２を構成してもよい。

ソース電極６２は、図４に例示するように、ソース配線５２の一部を使って構成されている。具体的には、ソース配線５２は、ゲート絶縁膜９０（図８参照）上を、ゲート配線５１および補助容量配線５３に直交する方向に、直線状に延在している。ソース配線５２は、半導体層９１上に乗り上げる部分を有しており、その部分がソース電極６２を構成している。図４の例では、ソース配線５２のうちでソース電極６２を構成する部分は、ソース配線５２の延在方向に直交する方向、かつ、保護膜９２から遠ざかる方向に突出している。

ソース配線５２およびソース電極６２は、例えばＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、ソース配線５２およびソース電極６２を構成してもよい。

ソース配線５２とソース電極６２と保護膜９２との上に、層間絶縁膜９３が配置されている。具体的には、層間絶縁膜９３は、ソース配線５２とソース電極６２と保護膜９２とを覆って、ゲート絶縁膜９０上に配置されている。層間絶縁膜９３は、ゲート絶縁膜９０の全体に広がっている。

層間絶縁膜９３は、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、層間絶縁膜９３を構成してもよい。

層間絶縁膜９３は保護膜９２の上記開口に通じる開口を有しており、これらの一連の開口によって、コンタクトホール９４が構成されている。すなわち、コンタクトホール９４は、層間絶縁膜９３および保護膜９２を厚さ方向に貫き、層間絶縁膜９３の上面（すなわち、透明基板５０に向いた面とは反対側の面）から半導体層の上面に至る。

層間絶縁膜９３上のコンタクトホール９４近傍に、ドレイン電極６３が配置されている。具体的には、ドレイン電極６３は、層間絶縁膜９３上だけでなく、コンタクトホール９４内にも延在しており、コンタクトホール９４内において半導体層９１の上面に接続されている。

ドレイン電極６３は、さらに層間絶縁膜９３上においてゲート配線５１と補助容量配線５３とソース配線５３とに囲まれた領域に面状に広がっており、その面状部分が画素電極７３を構成している。

このため、ドレイン電極６３および画素電極７３は同じ材料、特に透明導電材料で構成されている。透明導電材料として、ＩＴＯ、ＩＺＯ等の金属酸化物が例示される。

画素電極７３は平面視（図４参照）において、補助容量電極８３と重なる部分を有している。すなわち、画素電極７３は層間絶縁膜９３およびゲート絶縁膜９０を介して補助容量電極８３と対向しており、それにより補助容量８０（図３参照）が構成されている。

ここで、ドレイン電極６３および画素電極７３は層間絶縁膜９３の上に配置され、ソース電極６２およびソース配線５２は層間絶縁膜９３の下に配置されている。したがって、ドレイン電極６３および画素電極７３は、ソース電極６２およびソース配線５２とは異なる層に配置されている。

図１〜図８に加えて図９〜図１４を参照して、ＴＦＴ基板３０の製造方法を説明する。図９〜図１４は図８に対応する断面図である。

まず、透明基板５０の素子配置面上の全面に導電膜を形成し、当該導電膜をパターニングすることによって、ゲート配線５１とゲート電極６１と補助容量配線５３と補助容量電極８３とを上記所定場所に上記所定形状で形成する（図９参照）。

上記導電膜は例えば、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、上記導電膜を構成してもよい。上記導電膜の成膜には、スパッタ法、蒸着法等が用いられる。例えばスパッタ法でＭｏ合金膜を２００ｎｍの厚さで形成することによって、上記導電膜を形成する。

上記導電膜のパターニングは、写真製版技術および微細加工技術によって、行われる。すなわち、パターニング対象である上記導電膜上にフォトレジストを塗布し、塗布したフォトレジストをフォトマスク越しに露光してレジストを感光し、感光したフォトレジストを現像してフォトレジストをパターニングする。これら一連の工程が写真製版技術である。その後、フォトレジストパターンをマスクにして上記導電膜をエッチングし、その後、フォトレジストパターンを除去する。これらの一連の工程が微細加工技術である。

次に、ゲート配線５１とゲート電極６１と補助容量配線５３と補助容量電極８３とを覆うように、透明基板５０の素子配置面上の全面に、ゲート絶縁膜９０を形成する（図１０参照）。ゲート絶縁膜９０は、上記のように、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、ゲート絶縁膜９０を構成してもよい。ゲート絶縁膜９０の成膜には、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ等が用いられる。

なお、ピンホール等の膜欠陥（短絡の原因になる）を防止するため、複数回の成膜によってゲート絶縁膜９０を形成することが好ましい。例えば、プラズマＣＶＤ法で窒化シリコン膜を２００ｎｍの厚さで形成し、その上にプラズマＣＶＤ法で酸化シリコン膜を１００ｎｍの厚さで形成し、それらの積層膜をゲート絶縁膜９０とする。

次に、ゲート絶縁膜９０上の全面に、ここでは酸化物半導体層を形成し、当該酸化物半導体層をパターニングすることによって、半導体層９１を形成する（図１１参照）。酸化物半導体層の成膜には、スパッタ法、蒸着法、ミストＣＶＤ法、塗布法等が用いられる。例えば、スパッタ法でＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体（原子組成比に関してＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）を４０ｎｍの厚さで形成する。

その後、写真製版技術および微細加工技術を用いて酸化物半導体層をパターニングすることによって、半導体層９１を上記所定場所に上記所定形状で形成する。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体は、カルボン酸（シュウ酸等）を含むエッチング薬液に対して可溶である。このため、そのようなエッチング薬液によって、パターニングが可能である。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体は、リン酸を含む薬液、例えばリン酸と硝酸と酢酸の混酸（Phosphoric acid，Acetic acid，Nitric acid：以下「ＰＡＮ」と呼ぶ）薬液に対しても溶解する。ここで、ＰＡＮ系薬液は、Ａｌ、Ｍｏ、ＡｇおよびＣｕ系の電極材料として一般的に用いられる金属膜のエッチング薬液としても公知である。このため、そのような電極材料で構成されるソース電極６２を形成する前に、半導体層９１を保護膜９２で保護する（図１２参照）。

すなわち、半導体層９１を覆ってゲート絶縁膜９０上の全面に絶縁膜を形成し、当該絶縁膜をパターニングすることによって、保護膜９２を上記所定場所に上記所定形状で形成する（図１２参照）。

保護膜９２用の上記絶縁膜は、上記のように、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、当該絶縁膜を構成してもよい。当該絶縁膜の成膜には、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ等が用いられる。例えばプラズマＣＶＤ法で酸化シリコン膜を１００ｎｍの厚さで形成することによって、保護膜９２用の上記絶縁膜を形成する。

その後、写真製版技術および微細加工技術を用いて当該絶縁膜をパターニングすることによって、保護膜９２を上記所定場所に上記所定形状で形成する。

次に、保護膜９２および半導体層９１を覆ってゲート絶縁膜９０上の全面に導電膜を形成し、当該導電膜をパターニングすることによって、ソース配線５２およびソース電極６２を形成する（図１３参照）。

ソース配線５２およびソース電極６２用の上記導電膜は、上記のように、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、上記導電膜を構成してもよい。上記導電膜の成膜には、スパッタ法、蒸着法等が用いられる。例えば、スパッタ法でＭｏ合金膜を１００ｎｍの厚さで形成し、それらの積層膜をソース配線５２およびソース電極６２用の導電膜とする。

その後、写真製版技術および微細加工技術を用いて当該導電膜をパターニングすることによって、ソース配線５２およびソース電極６２を上記所定場所に上記所定形状で形成する。

次に、ソース配線５２とソース電極６２と保護膜９２とを覆うように、ゲート絶縁膜９０上の全面に、層間絶縁膜９３を形成する（図１４参照）。層間絶縁膜９３は、上記のように、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、層間絶縁膜９３を構成してもよい。例えばプラズマＣＶＤ法で窒化シリコン膜を３００ｎｍの厚さで形成することによって、層間絶縁膜９３を形成する。

その後、写真製版および微細加工技術を用いて、層間絶縁膜９３および保護膜９２を貫くコンタクトホール９４を、半導体層９１上に形成する。コンタクトホール９４の直径は例えば７μｍである。

なお、額縁領域１２では、走査信号駆動回路５５と接続するためのゲート端子が、ゲート配線５１と同じ層に形成されており、当該ゲート端子用のコンタクトホール１０１が、コンタクトホール９４と同時に形成される（図４参照）。同様に、額縁領域１２では、表示信号駆動回路５６と接続するためのソース端子が、ソース配線５２と同じ層に形成されており、当該ソース端子用のコンタクトホール１０２が、コンタクトホール９４と同時に形成される（図４参照）。

次に、層間絶縁膜９３上の全面およびコンタクトホール９４内に透明導電膜を形成し、当該透明導電膜をパターニングすることによって、ドレイン電極６３および画素電極７３を形成する（図８参照）。

上記透明導電膜は、ＩＴＯ、ＩＺＯ等であり、スパッタ法等によって形成される。例えば、スパッタ法でＩＺＯ膜を８０ｎｍの厚さで形成することによって、上記透明導電膜を形成する。特に、当該透明導電膜は、コンタクトホール９４内に露出している半導体層９１に到達するように、形成する。

その後、写真製版技術および微細加工技術を用いて上記透明導電膜をパターニングすることによって、ドレイン電極６３および画素電極７３を上記所定場所に上記所定形状で形成する。

ドレイン電極６３と半導体層９１との接続抵抗が高い場合には、コンタクトホール９４の形成後、または、ドレイン電極６３用の透明導電膜を成膜する前に、還元処理を行ってもよい。還元処理として、水素プラズマ処理、水素雰囲気アニール処理、等が例示される。酸化物半導体は、酸素が還元されることによって、キャリア濃度が上昇し、それにより良好な接続抵抗を得ることができる。

なお、上記透明導電膜は、額縁領域１２において、ゲート端子用のコンタクトホール１０１内およびソース端子用のコンタクトホール１０２内にも形成される（図４参照）。そして、パターニングされることによって、ゲート端子用のパッド１０３およびソース端子用のパッド１０４が形成される（図４参照）。

以上の工程を経て、ＴＦＴ基板３０が完成する。

なお、その後の工程において、ＴＦＴ基板３０上に配向膜を形成する。また、別途製造された対向基板４０上にも配向膜を形成する。これらの配向膜に対して配向処理（「ラビング処理」とも呼ばれる）を施すことによって、配向膜の表面（すなわち、液晶との接触面）に一方向にミクロな傷をつける。次に、シール材を塗布して、ＴＦＴ基板３０と対向基板４０とを貼り合せる。そして、真空注入法等を用いて液晶注入口から液晶を注入し、注入終了後に液晶注入口を封止する。その後、ＴＦＴ基板３０および対向基板４０に偏光板を貼り付ける。駆動回路およびバックライトユニット２０を取り付けることによって、液晶表示装置１が完成する。

＜比較用ＴＦＴ＞
ここで、比較例１に係るＴＦＴ６０Ｐを、図１５〜図２０の断面図を参照して説明する。なお、ＴＦＴ６０Ｐは、従来のエッチングストッパ型である。

まず図１５を参照すると、ＴＦＴ６０Ｐでは、透明基板５０Ｐ上に、ゲート電極６１Ｐと、ゲート絶縁膜９０Ｐと、半導体層９１Ｐとがこの順序で積層されている。透明基板５０Ｐの材料、形状等は上記透明基板５０（図８参照）と同じであるものとする。同様に、ゲート電極６１Ｐ、ゲート絶縁膜９０Ｐおよび半導体層９１Ｐの材料、形状等は、上記のゲート電極６１、ゲート絶縁膜９０および半導体層９１（図８参照）と同じであるものとする。

また、半導体層９１Ｐ上には、保護膜９２Ｐと、ソース電極６２Ｐとが配置されている。特にＴＦＴ６０Ｐでは、ドレイン電極６３Ｐも半導体層９１Ｐ上に配置されている。具体的には、保護膜９２Ｐは平面視において半導体層９１Ｐを二分する位置に配置されており、保護膜９２Ｐの一方側においてソース電極６２Ｐが半導体層９１Ｐに接続しており、保護膜９２Ｐの他方側においてドレイン電極６３Ｐが半導体層９１Ｐに接続している。

保護膜９２Ｐおよびソース電極６２Ｐの材料は、上記の保護膜９２およびソース電極６２（図８参照）と同じであるものとする。特に、上記のドレイン電極６３（図８参照）は透明導電材料で構成されているのに対し、ＴＦＴ６０Ｐのドレイン電極６３Ｐはソース電極６２Ｐと同じ材料で構成されている。

保護膜９２Ｐとソース電極６２Ｐとドレイン電極６３Ｐとは、層間絶縁膜９３Ｐに覆われている。層間絶縁膜９３Ｐの材料、形状等は、上記層間絶縁膜９３（図８参照）と同じであるものとする。

ＴＦＴ６０Ｐの当該構造によれば、ソース電極６２Ｐとドレイン電極６３Ｐとは同じ層に配置されることになる。

なお、ＴＦＴ６０Ｐを画素ＴＦＴとして利用する場合、層間絶縁膜９３Ｐ上に透明導電材料から成る画素電極が配置される。また、画素電極は、層間絶縁膜９３Ｐに設けられたコンタクトホールを介してドレイン電極６３Ｐに接続されるように、配置される。

次に、図１６〜図２０を参照して、比較例１に係るＴＦＴ６０Ｐの製造方法を説明する。

まず、透明基板５０Ｐ上に、ゲート電極６１Ｐと、ゲート絶縁膜９０Ｐと、半導体層９１Ｐとをこの順序で形成する（図１６〜図１８参照）。ゲート電極６１Ｐ、ゲート絶縁膜９０Ｐおよび半導体層９１Ｐは、上記のゲート電極６１、ゲート絶縁膜９０および半導体層９１と同様にして形成される（図９〜図１１参照）。

次に、半導体層９１Ｐ上に、保護膜９２Ｐを形成する（図１９参照）。保護膜９２Ｐは上記の保護膜９２と同様にして形成されるが（図１２参照）、保護膜９２Ｐの上記形状に応じてフォトレジストパターンが形成される。

次に、半導体層９１Ｐの上記箇所に接するように、ソース電極６２Ｐおよびドレイン電極６３Ｐを形成する（図２０参照）。具体的には、保護膜９２Ｐおよび半導体層９１Ｐを覆ってゲート絶縁膜９０Ｐ上の全面に導電膜を形成し、当該導電膜をパターニングすることによって、ソース電極６２Ｐおよびドレイン電極６３Ｐを形成する。当該導電膜の材料は、上記ソース電極６２用の導電膜と同じであるものとする。

ここで、上記画素ＴＦＴ６０の製造ではソース電極６２の形成時にドレイン電極６３は形成されないのに対し（図１３参照）、比較例１に係るＴＦＴ６０Ｐではソース電極６２Ｐとドレイン電極６３Ｐが同時に形成される。

その後、保護膜９２Ｐとソース電極６２Ｐとドレイン電極６３Ｐとを覆うように、ゲート絶縁膜９３Ｐ上に、層間絶縁膜９３Ｐを形成する。層間絶縁膜９３Ｐは、上記層間絶縁膜９３と同様にして形成される。

＜効果等＞
画素ＴＦＴ６０では、ソース電極６２とドレイン電極６３とは異なる層に配置されている（図８参照）。換言すれば、ソース電極６２とドレイン電極６３とは異なる形成ステップによって形成されている。このため、画素ＴＦＴ６０のチャネル幅は、ソース電極６２の形成ステップと、ドレイン電極６３が配置されるコンタクトホール９４の形成ステップと、の組み合わせによって、制御可能である。

これに対し、比較例１に係るＴＦＴ６０Ｐ（図１５参照）では、ソース電極６２Ｐとドレイン電極６３Ｐとは同じ層に配置され、同じ金属膜にパターニングして同時に形成される。このため、チャネル幅は、パターン解像度、重ね合わせ精度、電極６２，６３のサイドエッチング量によって、制限される。

したがって、実施の形態１に係る画素ＴＦＴ６０によれば、比較例１に係るＴＦＴ６０Ｐに比べてチャネル幅を小さくすることができ、それによりエッチングストッパ型ＴＦＴを小型化することができる。また、画素ＴＦＴ６０は表示領域１１内に設けられていることに鑑みると、小型の画素ＴＦＴ６０によって、画素開口率が向上する。

また、画素開口率の向上によって、明るい画面が得られる。換言すれば、バックライトユニット２０の光量を低減しても同じ明るさが得られるので、バックライトユニット２０の消費電力を削減できる。

なお、実施の形態１に係る画素ＴＦＴ６０は、比較例１に係るＴＦＴ６０Ｐと同等の電気特性を有している。ここでいう同等とは、チャネル幅およびチャネル長を同じ寸法に換算した場合に同等であることを言う。

また、画素ＴＦＴ６０のドレイン電極６３は、ＴＦＴ６０Ｐのドレイン電極６３Ｐとは異なり、透明導電膜で構成されている。このため、ドレイン電極６３が遮光原因になることがない。したがって、透明なドレイン電極６３は、画素開口率の向上に貢献する。

また、ドレイン電極６３を半導体層９１に導くコンタクトホール９４が、半導体層９１上に設けられている。換言すれば、平面視（図４参照）において、コンタクトホール９４は半導体層９１の配置範囲内に収まっている。このため、コンタクトホール９４およびドレイン電極６３が、それらの配置位置に起因する遮光原因になることがない。この点も画素開口率の向上に貢献する。

ここで、画素ＴＦＴ６０のソース電極６２の形成ステップは、比較例１として挙げた従来のＴＦＴ６０Ｐのソース電極６２Ｐおよびドレイン電極６３Ｐの形成ステップに対応する。また、画素ＴＦＴ６０のドレイン電極６３と画素電極７３とは１つの形成ステップによって同時に形成可能である。また、保護膜９１，９１Ｐは、平面視パターンが異なるが、１つの形成ステップによって同時に形成可能である。したがって、画素ＴＦＴ６０は、従来のエッチングストッパ型のＴＦＴ６０Ｐの製造方法に形成ステップを追加することなく、形成可能である。このため、画素ＴＦＴ６０を有した液晶パネル１０を容易に、かつコスト増加無しに、製造できる。

形成ステップの追加が無いので、実施の形態１に係るＴＦＴ６０と、従来のＴＦＴ６０Ｐとを、１つのＴＦＴ基板３０上に併設することが可能である。例えば、実施の形態１に係るＴＦＴ６０を上記のように表示領域１１内の画素ＴＦＴに適用し、従来のＴＦＴ６０Ｐを額縁領域１２内のＴＦＴ、例えば駆動回路５５，５６を構成するＴＦＴに適用することが可能である。

ここで、従来のＴＦＴ６０Ｐではソース電極６２Ｐとドレイン電極６３Ｐとは同じ金属膜から形成される。したがって、平面視においてソース電極６２Ｐとドレイン電極６３Ｐとの間の領域の寸法（チャネル長およびチャネル幅に対応する）を正確に実現することが可能である。このため、従来のＴＦＴ６０Ｐによれば、実施の形態１に係るＴＦＴ６０に比べて、高いＴＦＴ駆動能力が得られる。かかる点に鑑みると、従来のＴＦＴ６０Ｐは、より高いＴＦＴ駆動能力が求められる駆動回路５５，５６において利用するのが好ましい。

他方、金属膜で構成された従来のドレイン電極６３Ｐは、遮光原因になってしまう。また、ドレイン電極６３Ｐはソース電極６２Ｐと同じ層に配置されること、および、ドレイン電極６３Ｐと画素電極とを接続するための領域を確保しなければならないこと、に鑑みると、従来のＴＦＴ６０Ｐは、実施の形態１に係るＴＦＴ６０に比べて、小型化および画素開口率向上には不向きかもしれない。このため、従来のＴＦＴ６０Ｐは画素開口率に関与しない部位、すなわち額縁領域１２において利用するのが好ましい。

したがって、実施の形態１に係るＴＦＴ６０を表示領域１１内の画素ＴＦＴに適用し、従来のＴＦＴ６０Ｐを額縁領域１２内の駆動回路５５，５６を構成するＴＦＴに適用することによって、高い画素開口率が得られるとともに駆動回路５５，５６が安定的に動作する液晶パネル１０およびＬＣＤ１を提供できる。

上記のように、実施の形態１に係る画素ＴＦＴ６０は、従来のエッチングストッパ型のＴＦＴ６０Ｐの製造方法に形成ステップを追加することなく、形成可能である。このため、画素ＴＦＴ６０の製造に公知のハーフトーン技術等を適用すれば、製造工程数を削減可能である。例えば、ハーフトーン技術によれば、ソース電極６２および半導体層９１のパターニングを１回の写真製版工程によって実施できる。それにより、工程数を削減でき、製造コストを抑制できる。その場合、ソース電極６２およびソース配線５２の下層に半導体層９１が残った構造になるが、上記の各種効果を得ることはできる。

上記では半導体層９１に酸化物半導体を用いた例を説明したが、例えばアモルファスシリコン、多結晶シリコン、窒化物半導体等の半導体材料も用いることが可能である。例えばアモルファスシリコンおよび多結晶シリコンの場合、半導体層９１とソース電極６２との間、および、半導体層９１とドレイン電極６３との間に、オーミックコンタクト層を形成すれば良い。その場合、半導体層９１とドレイン電極６３との間のオーミックコンタクト層は、コンタクトホール９４の形成後に、形成する必要があり、製造工程が増加する。

換言すれば、半導体層９１に酸化物半導体を用いれば、そのようなオーミックコンタクト層は不要であり、簡略にＴＦＴ基板３０を製造することができる。

また、上記ではソース電極６２およびソース配線５２を金属膜で構成する例を説明したが、透明導電膜を用いてもよい。その場合、表示信号（換言すればソース信号）の遅延を抑えるために、透明導電膜と金属膜との積層構造を採用するのが好ましい。

また、上記ではドレイン電極６３を画素電極７３とともに透明導電膜で構成する例を説明した。これに対し、当該透明導電膜のうちで画素電極７３を構成する部分を除いて、すなわち当該透明導電膜のうちでドレイン電極６３を構成する部分に、金属膜を適用してもよい。例えば、透明導電膜から成るドレイン電極６３上に金属膜を積層することによって、ドレイン電極６３を２層構造にしてもよい。その場合、コンタクトホール９４によるドレイン電極６３の断線を防止することができる。

＜実施の形態２＞
上記の実施の形態１では、エッチングストッパ型の画素ＴＦＴ６０（図４および図８参照）を例示した。実施の形態２では、バックチャネルエッチ型の画素ＴＦＴを例示する。図２１に、バックチャネルエッチ型の画素ＴＦＴ６０Ｂを有したＴＦＴ基板３０Ｂの拡大平面図を例示し、図２１中のXXII−XXII線における断面を図２２に示す。なお、図２１では、図面を見やすくするために、画素電極７３およびドレイン電極６３を構成する透明導電膜の輪郭を太線で示し、半導体層９１にハッチングを施している。

ＴＦＴ基板３０Ｂは、画素ＴＦＴ６０Ｂを除いて、上記のＴＦＴ基板３０（図４および図８参照）と基本的に同じ構成を有している。このため、以下では画素ＴＦＴ６０Ｂを中心に説明する。なお、ＴＦＴ基板３０Ｂは、ＴＦＴ基板３０に代えて、液晶パネル１０および液晶表示装置１（図１参照）を構成可能である。

図２１および図２２を図４および図８と比較すると分かるように、画素ＴＦＴ６０Ｂは、実施の形態１に係る画素ＴＦＴ６０から保護膜９２を取り除いた構成を有している。このため、層間絶縁膜９３は、ソース電極６２とソース配線５２と半導体層９１とを覆うように配置されている。また、コンタクトホール９４は層間絶縁膜９３のみで構成されている。

また、平面視（図２１参照）において、ソース電極６２のうちでコンタクトホール９４の側の輪郭が、コンタクトホール９４の輪郭、換言すれば半導体層９１とドレイン電極６４とが接続する領域の輪郭に追従している。これによれば、画素ＴＦＴ６０と同様に、チャネル長を一定に揃えることができる。

次に、図２３〜図２５も参照して、ＴＦＴ基板３０Ｂの製造方法を説明する。図２３〜図２５は図２２に対応する断面図である。なお、概略としては、ＴＦＴ基板３０の製造方法から保護膜９２の形成工程を省略することによって、ＴＦＴ基板３０Ｂを製造可能である。

まず、例えば実施の形態１で例示した製造方法を利用して、透明基板５０上に、ゲート電極６１と、ゲート配線５１と、補助容量電極８３と、補助容量配線５３と、ゲート絶縁膜９０とを形成する（図２３参照）。

次に、ゲート絶縁膜９０上の全面に、ここでは酸化物半導体層を形成し、当該酸化物半導体層をパターニングすることによって、半導体層９１を形成する（図２３参照）。酸化物半導体層の成膜には、スパッタ法、蒸着法、ミストＣＶＤ法、塗布法等が用いられる。実施の形態２では、例えば、スパッタ法でＩｎ―Ｚｎ−Ｓｎ−Ｏ酸化物半導体（原子組成比に関してＩｎ：Ｚｎ：Ｓｎ：Ｏ＝２：６：２：１３）を４０ｎｍの厚さで形成する。

その後、写真製版技術および微細加工技術を用いて酸化物半導体層をパターニングすることによって、半導体層９１を所定場所に所定形状で形成する。

ここで、実施の形態２では、半導体層９１は、ソース電極６２を形成するためのエッチングプロセスで使用される酸性薬品に対して耐性を有する酸化物材料によって形成する。例えば、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）および酸化すず（ＳｎＯ_２）を添加したＩｎ―Ｚｎ−Ｓｎ−Ｏ系の酸化物を用いる。

Ｉｎ−Ｚｎ−Ｓｎ−Ｏ酸化物半導体は、カルボン酸（シュウ酸等）を含むエッチング薬液に対して可溶である。このため、そのようなエッチング薬液によって、パターニングが可能である。その一方で、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ酸化物半導体は、Ａｌ、Ｍｏ、ＡｇおよびＣｕ系の電極材料として一般的に用いられる金属膜のエッチング薬液としても公知であるＰＡＮ系薬液に対しては、不溶または難溶性である。これらに鑑みると、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ酸化物半導体は、バックチャネルエッチ型ＴＦＴの半導体層９１として好適である。

次に、半導体層９１を覆ってゲート絶縁膜９０上の全面に導電膜を形成し、当該導電膜をパターニングすることによって、ソース電極６２およびソース配線５２を形成する（図２４参照）。ソース配線５２およびソース電極６２用の当該導電膜の材料選定およびパターニングは、実施の形態１と同様に行うことができる。

ここで、透明基板５０に対して、酸素（Ｏ_２）または水蒸気（Ｈ_２Ｏ）を含む雰囲気下で熱処理を行ってもよい。熱処理は２００℃以上４００℃以下の温度で行われるのが好ましい。あるいは、紫外線（ＵＶ）の照射処理を行ってもよいし、Ｏ_２ガスまたはＮ_２Ｏガスを用いたプラズマ処理を行ってもよい。これらの処理によれば、半導体層９１のチャネル領域の表面における、酸素欠乏状態、原子配列の乱れ等を緩和することができる。その結果、ＴＦＴ特性を向上させることができる。

次に、ソース電極６２とソース配線５２と半導体層９１とを覆うように、ゲート絶縁膜９０上の全面に、層間絶縁膜９３を形成する（図２５参照）。層間絶縁膜９３は、上記のように、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって、層間絶縁膜９３を構成してもよい。例えばプラズマＣＶＤ法で窒化シリコン膜を３００ｎｍの厚さで形成することによって、層間絶縁膜９３を形成する。その後、写真製版および微細加工技術を用いて、層間絶縁膜９３を貫くコンタクトホール９４を、半導体層９１上に形成する（図２５参照）。層間絶縁膜９３およびコンタクトホール９４の形成は、実施の形態１と同様に行うことができる。

次に、層間絶縁膜９３上の全面およびコンタクトホール９４内に透明導電膜を形成し、当該透明導電膜をパターニングすることによって、ドレイン電極６３および画素電極７３を形成する（図２２参照）。ドレイン電極６３および画素電極７３の形成は、実施の形態１と同様に行うことができる。

以上の工程を経て、ＴＦＴ基板３０Ｂが完成する。

ここで、比較例２に係るＴＦＴ６０Ｑを、図２６〜図２８の断面図を参照して説明する。なお、ＴＦＴ６０Ｑは、従来のバックチャネルエッチ型である。まず図２６を図１５と比較すると分かるように、ＴＦＴ６０Ｑは、比較例１に係るＴＦＴ６０Ｐから保護膜９２Ｐを取り除いた構成を有している。このため、概略としては、比較例１に係るＴＦＴ６０Ｐの製造方法から保護膜９２Ｐの形成ステップを省略することによって、ＴＦＴ６０Ｑを製造可能である（図２７〜図２８参照）。但し、半導体層９１Ｐの材料は、画素ＴＦＴ６０Ｂの半導体層９１と同じものを用いるものとする。

実施の形態２に係る画素ＴＦＴ６０Ｂによっても、実施の形態１に係る画素ＴＦＴ６０と同様の効果を得ることができる。

具体的には、画素ＴＦＴ６０Ｂでは、ソース電極６２とドレイン電極６３とは異なる層に配置されている（図２２参照）。換言すれば、ソース電極６２とドレイン電極６３とは異なる形成ステップによって形成されている。このため、画素ＴＦＴ６０Ｂのチャネル幅は、ソース電極６２の形成ステップと、ドレイン電極６３が配置されるコンタクトホール９４の形成ステップと、の組み合わせによって、制御可能である。

これに対し、比較例２に係るＴＦＴ６０Ｑ（図２６参照）では、ソース電極６２Ｐとドレイン電極６３Ｐとは同じ層に配置され、同じ金属膜にパターニングして同時に形成される。このため、チャネル幅は、パターン解像度、重ね合わせ精度、電極６２，６３のサイドエッチング量によって、制限される。

したがって、実施の形態２に係る画素ＴＦＴ６０Ｂによれば、比較例２に係るＴＦＴ６０Ｑに比べてチャネル幅を小さくすることができ、それによりバックチャネルエッチ型ＴＦＴを小型化することができる。また、画素ＴＦＴ６０Ｂは表示領域１１内に設けられていることに鑑みると、小型の画素ＴＦＴ６０Ｂによって、画素開口率が向上する。

また、画素開口率の向上によって、明るい画面が得られる。換言すれば、バックライトユニット２０の光量を低減しても同じ明るさが得られるので、バックライトユニット２０の消費電力を削減できる。

なお、実施の形態２に係る画素ＴＦＴ６０Ｂは、比較例２に係るＴＦＴ６０Ｑと同等の電気特性を有している。ここでいう同等とは、チャネル幅およびチャネル長を同じ寸法に換算した場合に同等であることを言う。

また、画素ＴＦＴ６０Ｂのドレイン電極６３は、ＴＦＴ６０Ｑのドレイン電極６３Ｐとは異なり、透明導電膜で構成されている。このため、ドレイン電極６３が遮光原因になることがない。したがって、透明なドレイン電極６３は、画素開口率の向上に貢献する。

また、ドレイン電極６３を半導体層９１に導くコンタクトホール９４が、半導体層９１上に設けられている。換言すれば、平面視（図２１参照）において、コンタクトホール９４は半導体層９１の配置範囲内に収まっている。このため、コンタクトホール９４およびドレイン電極６３が、それらの配置位置に起因する遮光原因になることがない。この点も画素開口率の向上に貢献する。

ここで、画素ＴＦＴ６０Ｂのソース電極６２の形成ステップは、比較例２として挙げた従来のＴＦＴ６０Ｑのソース電極６２Ｐおよびドレイン電極６３Ｐの形成ステップに対応する。また、画素ＴＦＴ６０Ｂのドレイン電極６３と画素電極７３とは１つの形成ステップによって同時に形成可能である。また、保護膜９１，９１Ｐは、平面視パターンが異なるが、１つの形成ステップによって同時に形成可能である。したがって、画素ＴＦＴ６０Ｂは、従来のバックチャネルエッチ型のＴＦＴ６０Ｑの製造方法に形成ステップを追加することなく、形成可能である。このため、画素ＴＦＴ６０Ｂを有した液晶パネル１０を容易に、かつコスト増加無しに、製造できる。

形成ステップの追加が無いので、実施の形態２に係るＴＦＴ６０Ｂと、従来のＴＦＴ６０Ｑとを、１つのＴＦＴ基板３０上に併設することが可能である。例えば、実施の形態２に係るＴＦＴ６０Ｂを上記のように表示領域１１内の画素ＴＦＴに適用し、従来のＴＦＴ６０Ｑを額縁領域１２内のＴＦＴ、例えば駆動回路５５，５６を構成するＴＦＴに適用することが可能である。

ここで、従来のＴＦＴ６０Ｑではソース電極６２Ｐとドレイン電極６３Ｐとは同じ金属膜から形成される。したがって、平面視においてソース電極６２Ｐとドレイン電極６３Ｐとの間の領域の寸法（チャネル長およびチャネル幅に対応する）を正確に実現することが可能である。このため、従来のＴＦＴ６０Ｑによれば、実施の形態２に係るＴＦＴ６０Ｂに比べて、高いＴＦＴ駆動能力が得られる。かかる点に鑑みると、従来のＴＦＴ６０Ｑは、より高いＴＦＴ駆動能力が求められる駆動回路５５，５６において利用するのが好ましい。

他方、金属膜で構成された従来のドレイン電極６３Ｐは、遮光原因になってしまう。また、ドレイン電極６３Ｐはソース電極６２Ｐと同じ層に配置されること、および、ドレイン電極６３Ｐと画素電極とを接続するための領域を確保しなければならないこと、に鑑みると、従来のＴＦＴ６０Ｑは、実施の形態２に係るＴＦＴ６０Ｂに比べて、小型化および画素開口率向上には不向きかもしれない。このため、従来のＴＦＴ６０Ｑは画素開口率に関与しない部位、すなわち額縁領域１２において利用するのが好ましい。

したがって、実施の形態２に係るＴＦＴ６０Ｂを表示領域１１内の画素ＴＦＴに適用し、従来のＴＦＴ６０Ｑを額縁領域１２内の駆動回路５５，５６を構成するＴＦＴに適用することによって、高い画素開口率が得られるとともに駆動回路５５，５６が安定的に動作する液晶パネル１０およびＬＣＤ１を提供できる。

上記のように、実施の形態２に係る画素ＴＦＴ６０Ｂは、従来のバックチャネルエッチ型のＴＦＴ６０Ｑの製造方法に形成ステップを追加することなく、形成可能である。このため、画素ＴＦＴ６０Ｂの製造に公知のハーフトーン技術等を適用すれば、製造工程数を削減可能である。例えば、ハーフトーン技術によれば、ソース電極６２および半導体層９１のパターニングを１回の写真製版工程によって実施できる。それにより、工程数を削減でき、製造コストを抑制できる。その場合、ソース電極６２およびソース配線５２の下層に半導体層９１が残った構造になるが、上記の各種効果を得ることはできる。

なお、実施の形態１でも述べたように、半導体層９１に、例えばアモルファスシリコン、多結晶シリコン、窒化物半導体等の半導体材料も用いることが可能である。但し、半導体層９１に酸化物半導体を用いれば、実施の形態１で述べたオーミックコンタクト層は不要であり、簡略にＴＦＴ基板３０Ｂを製造することができる。

また、実施の形態１でも述べたように、ソース電極６２およびソース配線５２に、透明導電膜を用いてもよい。

また、実施の形態１でも述べたように、ドレイン電極６３に金属膜を適用してもよい。

＜実施の形態３＞
実施の形態３では、実施の形態２と同様に、バックチャネルエッチ型の画素ＴＦＴを例示する。図２９に、バックチャネルエッチ型の画素ＴＦＴ６０Ｃを有したＴＦＴ基板３０Ｃの拡大平面図を例示し、図２９中のXXX−XXX線における断面を図３０に示す。なお、図２９では、図面を見やすくするために、画素電極７３およびドレイン電極６３を構成する透明導電膜の輪郭を太線で示し、半導体層９１にハッチングを施している。

ＴＦＴ基板３０Ｃは、画素ＴＦＴ６０Ｃを除いて、上記のＴＦＴ基板３０Ｂ（図２１および図２２参照）と基本的に同じ構成を有している。このため、以下では画素ＴＦＴ６０Ｃを中心に説明する。なお、ＴＦＴ基板３０Ｃは、ＴＦＴ基板３０に代えて、液晶パネル１０および液晶表示装置１（図１参照）を構成可能である。

図２９および図３０を図２１および図２２と比較すると分かるように、画素ＴＦＴ６０Ｃは、実施の形態２に係る画素ＴＦＴ６０Ｂにおいて半導体層９１とソース電極６２との積層順序（換言すれば配置レイヤー）を入れ替えた構成を有している。このため、ソース電極６２の全体がゲート絶縁膜９０上に配置されている。これに対し、半導体層９１の一部がソース電極６２上に乗り上げている。なお、平面視（図２９参照）において、ソース電極６２のうちでコンタクトホール９４の側の輪郭は、実施の形態２と同様の形状をしている。

次に、図３１〜図３３も参照して、ＴＦＴ基板３０Ｃの製造方法を説明する。図３１〜図３３は図３０に対応する断面図である。なお、概略としては、実施の形態２に係るＴＦＴ基板３０Ｂの製造方法において、半導体層９１の形成ステップと、ソース電極６２およびソース配線５２の形成ステップと、を入れ替えることによって、ＴＦＴ基板３０Ｃを製造可能である。

すなわち、まず、実施の形態１，２で例示した製造方法を利用して、透明基板５０上に、ゲート電極６１と、ゲート配線５１と、補助容量電極８３と、補助容量配線５３と、ゲート絶縁膜９０とを形成する（図３１参照）。

そして、ゲート絶縁膜９０上にソース電極６２およびソース配線５２を形成し（図３１参照）、その後、半導体層９１を形成する（図３２参照）。ソース配線５２、ソース電極６２および半導体層９１の形成は、実施の形態１，２と同様に行うことができる。

ここで、半導体層９１の材料として、実施の形態１と同じものを用いることが可能である。例えば、スパッタ法でＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体（原子組成比に関してＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）を４０ｎｍの厚さで形成する。この例は、半導体層９１の形成後に、Ａｌ、Ｍｏ、ＡｇおよびＣｕ系の電極材料として一般的に用いられる金属膜をエッチングするステップが無いことに鑑みたものである。すなわち、金属膜のエッチングに用いられるＰＡＮ薬液に対して耐性の無い材料によって、半導体層９１を形成することができる。このように、ＰＡＮ薬品に対する耐性が無い酸化物半導体材料を利用しても、バックチャネルエッチ型のＴＦＴを形成することができる。

その後、実施の形態２と同様にして、層間絶縁膜９３と、コンタクトホール９４と、ドレイン電極６３と、画素電極７３とを形成する（図３３および図３０参照）。以上の工程を経て、ＴＦＴ基板３０Ｃが完成する。

ここで、比較例３に係るＴＦＴ６０Ｒを、図３４〜図３６の断面図を参照して説明する。なお、ＴＦＴ６０Ｒは、従来のバックチャネルエッチ型である。

まず図３４を図２６と比較すると分かるように、ＴＦＴ６０Ｒは、比較例２に係るＴＦＴ６０Ｑにおいて半導体層９１Ｐの配置レイヤーをソース電極６２Ｐおよびドレイン電極６３Ｐの配置レイヤーと入れ替えた構成を有している。このため、ソース電極６２Ｐの全体およびドレイン電極６３Ｐの全体がゲート絶縁膜９０Ｐ上に配置されている。これに対し、半導体層９１Ｐは、ソース電極６２Ｐ上およびドレイン電極６３Ｐ上に配置されているとともに、ソース電極６２Ｐとドレイン電極６３Ｐとの間においてゲート絶縁膜９０Ｐ上に配置されている。

このため、概略としては、比較例２に係るＴＦＴ６０Ｑの製造方法において、半導体層９１Ｐの形成ステップと、ソース電極６２Ｐおよびドレイン電極６３Ｐの形成ステップと、を入れ替えることによって、ＴＦＴ６０Ｒを製造可能である。但し、半導体層９１Ｐの材料は、画素ＴＦＴ６０Ｃの半導体層９１と同じものを用いるものとする。

上記のように実施の形態３に係る画素ＴＦＴ６０Ｃは、半導体層９１とソース電極６２との積層順序が逆であることを除いて、実施の形態２に係る画素ＴＦＴ６０Ｂと同様の構成を有している。このため、実施の形態３に係る画素ＴＦＴ６０Ｃによっても、実施の形態２に係る画素ＴＦＴ６０Ｂと同様の効果を得ることができる。なお、実施の形態２ではＴＦＴ６０Ｂ，６０Ｑが対比されたのと同様に、実施の形態３ではＴＦＴ６０Ｃ，６０Ｒが対比される。

また、半導体層９１とソース電極６２との積層順序が逆であることによれば、上記のように、ＰＡＮ薬品に対する耐性が無い酸化物半導体材料を利用しても、バックチャネルエッチ型のＴＦＴを形成することができる。

＜実施の形態４＞
図３７に、実施の形態４に係るＴＦＴ基板３０Ｄの断面図を例示する。図３７は図８の断面図に対応する。

ＴＦＴ基板３０Ｄは、層間絶縁膜９３の材料および形成方法を除いて、実施の形態１に係るＴＦＴ基板３０（図８参照）と基本的に同じ構成を有している。このため、以下では層間絶縁膜９３を中心に説明する。なお、実施の形態４に係る層間絶縁膜９３は、実施の形態２，３に係るＴＦＴ基板３０Ｂ，３０Ｃにも適用可能である。また、ＴＦＴ基板３０Ｄは、ＴＦＴ基板３０に代えて、液晶パネル１０および液晶表示装置１（図１参照）を構成可能である。

実施の形態４では、層間絶縁膜９３は樹脂（シロキサンポリマー、ポリイミド、エポキシ、等）で構成されている。例えば、樹脂をソース電極６２とソース配線５２と保護膜９２とを覆うようにゲート絶縁膜９０上の全面に塗布し、塗布した樹脂を焼成することによって、樹脂製の層間絶縁膜９３を形成することができる。樹脂の塗布にはスピンコート法、スリットコート法等を利用可能である。また、焼成温度は例えば２５０℃〜３００℃である。また、層間絶縁膜９３の厚さは例えば２〜３μｍである。使用する樹脂は、透過率、耐熱性等の観点から、非感光性で、平坦性に優れることが好ましい。なお、樹脂製の層間絶縁膜９３も、実施の形態１と同様にして、コンタクトホール９４を形成可能である。

このような樹脂製の層間絶縁膜９３によれば、実施の形態１で例示したＣＶＤ法によって形成した層間絶縁膜９３と比べて、最表面、すなわちドレイン電極６３および画素電極７３を配置する面を平坦にすることができる。

また、樹脂製の層間絶縁膜９３によれば、ＣＶＤ法によって形成した層間絶縁膜９３と比べて、容易に膜厚を大きくすることができる。このため、平面視でソース電極６２とドレイン電極６３とが重畳している領域において、ソース電極６２とドレイン電極６３とを厚さ方向に離すことができる。また、一般的に、樹脂膜は無機絶縁膜に比べて比誘電率が低い。これらに鑑みると、ソース電極６２とドレイン電極６３とによって構成される寄生容量を、実施の形態１に比べて低減することができる。その結果、輝度（換言すれば透過率）の変化が少ない良好な液晶パネル１０およびＬＣＤ１を得ることができる。

さらに、平面視でソース配線５２と画素電極７３とが重畳している場合にも、同様に寄生容量を低減できる。それにより画素電極面積を拡大することができ、実施の形態１に比べて画素開口率を向上することができる。

上記では層間絶縁膜９３の材料として非感光性の樹脂を例示した。これに対し、加工性の観点から、感光性の樹脂（アクリル樹脂、エポキシ樹脂、ポリイミドを主体とする感光性を有する樹脂、等）を用いてもよい。

感光性樹脂によれば、コンタクトホール９４を、写真製版技術を用いて形成可能である。具体的には、感光性樹脂をスピンコート法、スリットコート法等を用いて、対象面の全体に塗布する。塗布した感光性樹脂に対して、コンタクトホール９４のパターンで露光を行い、そして現像を行う。その後、２３０℃〜２５０℃で焼成を行う。

さらに、このようにして形成されたコンタクトホール９４を有する層間絶縁膜９３を、エッチングマスクとして利用可能である。すなわち、コンタクトホール９４が形成された層間絶縁膜９３をマスクに用いてドライエッチングを行うことによって、コンタクトホール９４内に露出した保護膜９２を除去する。

感光性樹脂によれば、コンタクトホール９４の断面形状を、緩やかな曲面を持ったテーパー形状にすることが容易である。この場合、コンタクトホール９４において上面側の開口が下面側の開口に比べて大きくなり、このためコンタクトホール９４の配置領域が大きくなる。しかしながら、開口率向上効果は確保できる。

ここで、成膜を塗布によって行いうる絶縁材料を「塗布型絶縁材料」と呼ぶことにする。塗布型絶縁材料の例として、上記の各種樹脂が挙げられる。なお、塗布型絶縁材料は、感光性であってもよいし、非感光性であってもよい。かかる点に鑑みると、実施の形態４に係る層間絶縁膜９３は、塗布型絶縁材料によって構成されていることになる。

図３８に、実施の形態４に係る他のＴＦＴ基板３０ＤＤの断面図を例示する。図３８は図３７の断面図に対応する。ＴＦＴ基板３０ＤＤの層間絶縁膜９３は、第１の層間絶縁膜９３ａと第２の層間絶縁膜９３ｂとの積層構造をしている。

第１の層間絶縁膜９３ａは、実施の形態１で例示した無機絶縁材料（酸化シリコン、窒化シリコン等）で構成されている。例えば、プラズマＣＶＤ法で窒化シリコン膜を１００ｎｍの厚さで形成することによって、第１の層間絶縁膜９３ａが形成される。第２の層間絶縁膜９３ｂは、上記の非感光性または感光性の樹脂材料で構成されている。例えば、シロキサンポリマーを２．０μｍの厚さで形成することによって、第２の層間絶縁膜９３ｂが形成される。

図３８の例では樹脂製である第２の層間絶縁膜９３ｂが上層（すなわち、ドレイン電極６３および画素電極７３に近い側の層）に配置されているが、第２の層間絶縁膜９３ｂは下層（すなわち、ゲート絶縁膜９０に近い側の層）に配置することも可能である。

このように一部が塗布型絶縁材料で構成された層間絶縁膜９３によっても、上記の各種効果を得ることができる。

＜実施の形態５＞
実施の形態１〜４ではＴＮ方式を例示した。実施の形態５ではＦＦＳ方式を例示する。具体的には、実施の形態１〜４に係るＴＦＴをＦＦＳ方式のＴＦＴ基板に応用する例を説明する。

まず、ＦＦＳ方式の概略を説明する。ＦＦＳ方式では、ＴＦＴ基板は電極間絶縁膜を介して対向する２種類の電極を有している。電極間絶縁膜の上層に配置された電極（すなわち、液晶層に近い側に配置された電極）は、スリット状の開口が設けられている。他方、電極間絶縁膜の下層に配置された電極は、上層電極の開口に対向する領域にも延在している。上層電極と下層電極との間に電圧を与えると、液晶層にも及ぶ電界（いわゆるフリンジ電界）が発生し、このフリンジ電界によって液晶層の配向制御を行う。

スリット状の開口を有する上層電極に表示電圧を印加する場合、上層電極を画素電極と呼び、下層電極を共通電極と呼ぶ。逆に、上層電極に共通電圧を印加する場合、上層電極を共通電極と呼び、下層電極を画素電極と呼ぶ。共通電極はＴＮ方式における補助容量電極を兼ねており、画素電極と共通電極との重畳領域によって補助容量が形成される。

以下では、スリット状の開口を有する上層電極が画素電極であり、下層電極が共通電極である場合を例示する。逆の場合にも実施の形態１〜４に係るＴＦＴを適用可能である。

図３９に実施の形態５に係るＴＦＴ基板３０Ｅの拡大平面図を例示する。なお、図面を見やすくするために、図３９では画素電極７３の輪郭を太線で示し、半導体層９１にハッチングを施している。

また、ＴＦＴ基板３０Ｅの平面視構造を見やすくするために、図３９から画素電極７３を取り除いた状態を図４０に示す。なお、図４０では共通電極７４およびドレイン電極６３の輪郭を太線で示している。

また、図３９中のXLI−XLI線における断面を図４１に示す。ＴＦＴ基板３０Ｅは実施の形態１に係る画素ＴＦＴ６０を採用しているが、実施の形態２〜４に係る画素ＴＦＴ６０Ｂ，６０Ｃを採用することも可能である。また、ＴＦＴ基板３０Ｅは、ＴＦＴ基板３０に代えて、液晶パネル１０および液晶表示装置１（図１参照）を構成可能である。

図３９〜図４１から分かるように、ＴＦＴ基板３０Ｅは、実施の形態１に係るＴＦＴ基板３０（図４および図８参照）から、補助容量配線５３および補助容量電極８３を取り除いた構成を有している。

また、ＴＦＴ基板３０Ｅでは、実施の形態１に係るＴＦＴ基板３０の層間絶縁膜９３を、実施の形態４で例示した２層構造（図３８参照）に変更している。

また、ＴＦＴ基板３０Ｅは、実施の形態１に係るＴＦＴ基板３０に、共通電極７４と電極間絶縁膜９５とを追加した構成を有している。

また、ＴＦＴ基板３０Ｅでは、ドレイン電極６３と画素電極７３とが別々の透明導電膜で構成されている。

以下では、これらの相違点を中心に説明する。

まず、ＴＦＴ基板３０Ｅでは、上記のように層間絶縁膜９３が２層構造になっている。ここでは、下層の第１の層間絶縁膜９３ａが無機絶縁材料で構成され、上層の第２の層間絶縁膜９３ｂが樹脂材料で構成されている。樹脂製の第２の層間絶縁膜９３ｂは２〜３μｍと厚く形成することが可能であり、画素ＴＦＴ６０の段差が平坦化されている。なお、２層構造の層間絶縁膜９３および保護膜９２を貫いて、コンタクトホール９４（「第１のコンタクトホール９４」と呼ぶ場合もある）が設けられている。

層間絶縁膜９３上には、ドレイン電極６３と共通電極７４とが配置されている。すなわち、ドレイン電極６３と共通電極７４とは同じ層に配置されている。

ドレイン電極６３は、コンタクトホール９４近傍の層間絶縁膜９３上に島状に配置されているとともにコンタクトホール９４内にも配置され、コンタクトホール９４内において半導体層９１に接続されている。

共通電極７４は、平面視（図３９および図４０参照）において画素ＴＦＴ６０およびその近傍を避けたパターンで以て、表示領域１１内に全面的に広がっている。共通電極７４はドレイン電極６３と同じ透明導電材料（例えば、ＩＴＯ、ＩＺＯ等の金属酸化物）によって構成されている。上記のように共通電極７４は補助容量電極を兼ねている。また、上記のように共通電極７４は、表示領域１１の全面に広がっていることにより、補助容量配線も兼ねている。

ドレイン電極６３および共通電極７４を覆うように、電極間絶縁膜９５が配置されている。電極間絶縁膜９５は、窒化シリコン、酸化シリコン等の絶縁材料によって構成されている。電極間絶縁膜９５には、コンタクトホール９４に通じるコンタクトホール９６（「第２のコンタクトホール９６」と呼ぶ場合もある）が形成されている。具体的には、第２のコンタクトホール９６は、平面視において、第１のコンタクトホール９４と重畳し、かつ、第１のコンタクトホール９４よりも大きい。

電極間絶縁膜９５上には、画素電極７３が配置されている。画素電極７３は第２のコンタクトホール９６内にも配置され、第２のコンタクトホール９６内においてドレイン電極６３と接続されている。なお、図４１の例では、画素電極７３は、第１のコンタクトホール９４内にも配置され、第１のコンタクトホール９４内においてもドレイン電極６３と接続している。

画素電極７３のうちで電極間絶縁膜９５上の部分は、スリット状の開口を有している。図３９の例では、画素電極７３の開口はソース配線５２に沿っている。スリット状開口の個数は図視の例に限定されるものではない。画素電極８は透明導電材料（例えば、ＩＴＯ、ＩＺＯ等の金属酸化物）によって構成されている。

上記のように、電極間絶縁膜９５を介して画素電極７３と共通電極７４とが対向する構造によって、補助容量８０（図３参照）が構成されている。

次に、図４２〜図４４も参照して、ＴＦＴ基板３０Ｅの製造方法を説明する。図４２〜図４４は図４１に対応する断面図である。

まず、実施の形態１，４で例示した製造方法を利用して、第１のコンタクトホール９４を有した層間絶縁膜９３まで形成する（図４２参照）。なお、第１のコンタクトホール９４の直径は例えば７μｍである。

なお、第１のコンタクトホール９４の形成と同時に、額縁領域１２においてゲート端子用コンタクトホール１０１およびソース端子用コンタクトホール１０２を形成する（図３９および図４０参照）。

次に、層間絶縁膜９３上および第１のコンタクトホール９４内に、ＩＴＯ、ＩＺＯ等の透明導電膜をスパッタ法等によって基板の全面に形成する。例えば、スパッタ法でＩＺＯ膜を８０ｎｍの厚さで形成する。そして、当該透明導電膜を写真製版技術および微細加工技術によってパターニングすることによって、ドレイン電極６３および共通電極７４を形成する（図４３参照）。

なお、ドレイン電極６３および共通電極７４の形成と同時に、額縁領域１２では、ゲート端子用コンタクトホール１０１内にゲート端子用パッド１０３を形成し、ソース端子用コンタクトホール１０２内にソース端子用パッド１０４を形成する。

次に、ドレイン電極６３および共通電極７４を覆うように層間絶縁膜９３上に、電極間絶縁膜９５を形成する（図４４参照）。例えば、窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法等を用いて基板全面に形成する。電極間絶縁膜９５の成膜温度は、樹脂製の第２層間絶縁膜９３ｂの焼成温度以下にすることが好ましい。これは、第２の層間絶縁膜９３ｂから脱離するガスを抑制し、そのような脱離ガスを電極間絶縁膜９５の膜中に取り込ませないようにするためである。また、脱離ガスの影響によって電極間絶縁膜９５の絶縁性、被覆性等の低下を抑制するためである。例えば、２３０℃の成膜温度で窒化シリコン膜を３００ｎｍ形成することによって、電極間絶縁膜９５を形成する。

その後、写真製版技術および微細加工技術によって、電極間絶縁膜９５に第２のコンタクトホール９６を形成する（図４４参照）。第２のコンタクトホール９６の直径は、例えば１２μｍである。第２のコンタクトホール９６の形成によって、第２コンタクトホール９６内にドレイン電極６３が露出する。

なお、額縁領域１２では、上記のゲート端子用パッド１０３およびソース端子用パッド１０４が電極間絶縁膜９５に埋もれてしまう。このため、第２のコンタクトホール９６の形成と同時に、上記パッド１０３，１０４に至るコンタクトホール１０１，１０２（便宜的に符号１０１，１０２を再利用している）を形成する。

次に、第２のコンタクトホール９６および電極間絶縁膜９５を覆うように、ＩＴＯ、ＩＺＯ等の透明導電膜をスパッタ法等によって、基板全面に形成する。そして、当該透明導電膜を写真製版技術および微細加工技術によってパターニングして、スリット状の開口を有する画素電極７３を形成する（図４１参照）。

なお、画素電極７３の形成と同時に、額縁領域１２では、電極間絶縁膜９５のコンタクトホール１０１，１０２内の既設のパッド１０３，１０４に接するように、更なるパッド１０３，１０４（便宜的に符号１０３，１０４を再利用している）を形成する。すなわち、パッド１０３，１０４は、画素電極７３と同時に形成された上層と、ドレイン電極６３と同時に形成された下層とで構成されている。

以上の工程を経て、ＴＦＴ基板３０Ｅが完成する。

実施の形態５に係るＴＦＴ基板３０Ｅは、実施の形態１に係る画素ＴＦＴ６０と、実施の形態４に係る層間絶縁膜９３とを採用している。このため、ＦＦＳ方式においても、実施の形態１，４で述べた各種効果を得ることができる。また、実施の形態２，３に係る画素ＴＦＴ６０Ｂ，６０Ｃを採用した場合には、実施の形態２，３で述べた各種効果を得ることができる。

なお、電極間絶縁膜９５上の上層電極（スリット状の開口を有する電極）を共通電極として利用し、電極間絶縁膜９５下の下層電極を画素電極として利用する場合、下層電極とドレイン電極６３とを一続きの電極にすればよい。この例によっても、上記の各種効果を得ることができる。

また、層間絶縁膜９３は、樹脂膜と無機絶縁膜のうちのいずれか１つで構成してもよい。この例によっても、上記の各種効果を得ることができる。

また、半導体層９１と画素電極７３との間に配置されたドレイン電極６３を省略してもよい。この例によれば、画素電極７３がコンタクトホール９４，９６を介して半導体層９１に接続されることになる。この場合、実施の形態１と同様に、画素電極７３を構成する透明導電膜のうちでコンタクトホール９４，９６内および近傍の部分が、ドレイン電極を構成することになる。

また、半導体層９１と画素電極７３との間に配置されたドレイン電極６３を省略する場合、２つのコンタクトホール９４，９６を別々に形成する必要性が無くなる。このため、電極間絶縁膜９６および層間絶縁膜９３を貫いて半導体層９１に至る単一のコンタクトホールを採用してもよい。これらの例によっても、上記の各種効果を得ることができる。

＜変形例＞
実施の形態１〜４ではＴＮ方式を例示し、実施の形態５ではＦＦＳ方式を例示した。しかしながら、ＩＰＳ方式、ＶＡ方式等の他の液晶配向制御方式にも、本発明に係る構造および製造方法を応用可能である。

また、実施の形態１〜５では液晶表示装置（ＬＣＤ）を例示した。しかしながら、有機ＥＬ表示装置、電子ペーパー等の他の表示装置にも、本発明に係る構造および製造方法を応用可能である。特に高い開口率が求められるボトムエミッション型の有機ＥＬ表示装置への応用によれば、明るく鮮明な表示が得られる。

また、本発明に係るＴＦＴは、表示装置以外の装置にも適用可能である。

また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 表示装置（液晶表示装置）、１０ 表示パネル（液晶パネル）、１１ 表示領域、１２ 額縁領域、２０ バックライトユニット、３０，３０Ｂ〜３０Ｄ，３０ＤＤ，３０Ｅ 表示パネル用基板（ＴＦＴ基板）、４０ 対向基板、５０ 透明基板、５１ ゲート配線、５２ ソース配線、５３ 補助容量配線、５５ 走査信号駆動回路、５６ 表示信号駆動回路、６０，６０Ｂ，６０Ｃ，６０Ｐ〜６０Ｒ 薄膜トランジスタ、６１ ゲート電極、６２ ソース電極、６３ ドレイン電極、７３ 画素電極、７４ 共通電極、８０ 補助容量、８３ 補助容量電極、９０ ゲート絶縁膜、９１ 半導体層（チャネル層）、９２ 保護膜、９３，９３ａ，９３ｂ 層間絶縁膜、９４，９６ コンタクトホール、９５ 電極間絶縁膜、ＰＸ 画素。

Claims (12)

1. チャネル層を提供する半導体層と、
   前記半導体層の上面の一部を覆う保護膜と、
   前記半導体層の前記上面のうちで前記保護膜に覆われていない部分に接続されているソース電極と、
   前記保護膜上および前記ソース電極上に配置されている層間絶縁膜と、
   前記層間絶縁膜上に配置されることで前記ソース電極とは異なる層に配置されているとともに、前記層間絶縁膜および前記保護膜を貫いて前記半導体層に至るコンタクトホールを介して前記半導体層に接続されている、ドレイン電極と
   を備えることを特徴とする薄膜トランジスタ。
2. チャネル層を提供する半導体層と、
   前記半導体層に接続されているソース電極と、
   前記半導体層上および前記ソース電極上に配置されている層間絶縁膜と、
   前記層間絶縁膜上に配置されることで前記ソース電極とは異なる層に配置されているとともに、前記層間絶縁膜を貫いて前記半導体層に至るコンタクトホールを介して前記半導体層に接続されている、ドレイン電極と
   を備えることを特徴とする薄膜トランジスタ。
3. 前記ソース電極と前記ドレイン電極とが異なる材料で構成されていることを特徴とする、請求項１または２に記載の薄膜トランジスタ。
4. 前記ソース電極が金属で構成され、前記ドレイン電極が透明導電材料で構成されていることを特徴とする、請求項１〜３のうちのいずれか１項に記載の薄膜トランジスタ。
5. 前記半導体層が酸化物半導体で構成されていることを特徴とする、請求項１〜４のうちのいずれか１項に記載の薄膜トランジスタ。
6. 前記層間絶縁膜の少なくとも一部は塗布型絶縁材料で構成されていることを特徴とする、請求項１〜５のうちのいずれか１項に記載の薄膜トランジスタ。
7. 表示パネルを構成する基板であって、
   請求項１〜６のうちのいずれか１項に記載の薄膜トランジスタを、表示領域内に配置されている画素トランジスタとして備えることを特徴とする、表示パネル用基板。
8. 前記表示領域の外側に配置されているトランジスタは、金属で構成されたソース電極およびドレイン電極を有することを特徴とする、請求項７に記載の表示パネル用基板。
9. 請求項７または８に記載の表示パネル用基板を備えることを特徴とする表示パネル。
10. 請求項９に記載の表示パネルを備えることを特徴とする表示装置。
11. 請求項１に記載の薄膜トランジスタを製造する方法であって、
    （ａ）透明基板上にゲート電極を形成する工程と、
    （ｂ）前記ゲート電極上にゲート絶縁膜を形成する工程と、
    （ｃ）前記ゲート絶縁膜を介して前記ゲート電極に対向するように前記半導体層を形成する工程と、
    （ｄ）前記半導体層の前記上面の前記一部を前記保護膜で覆う工程と、
    （ｅ）前記半導体層の前記上面のうちで前記保護膜に覆われていない前記部分に接続されるように前記ソース電極を形成する工程と、
    （ｆ）前記ソース電極および前記保護膜を前記層間絶縁膜で覆う工程と、
    （ｇ）前記層間絶縁膜および前記保護膜を貫いて前記半導体層に至る前記コンタクトホールを形成する工程と、
    （ｈ）前記コンタクトホールを介して前記半導体層に接続されるように前記層間絶縁膜上に前記ドレイン電極を形成する工程と
    を備えることを特徴とする薄膜トランジスタの製造方法。
12. 請求項２に記載の薄膜トランジスタを製造する方法であって、
    （ｉ）透明基板上にゲート電極を形成する工程と、
    （ｊ）前記ゲート電極上にゲート絶縁膜を形成する工程と、
    （ｋ）前記半導体層と前記ソース電極とを、互いに接続されるように、かつ、前記半導体層が前記ゲート絶縁膜を介して前記ゲート電極に対向するように、形成する工程と、
    （ｌ）前記ソース電極を前記層間絶縁膜で覆う工程と、
    （ｍ）前記層間絶縁膜を貫いて前記半導体層に至る前記コンタクトホールを形成する工程と、
    （ｎ）前記コンタクトホールを介して前記半導体層に接続されるように前記層間絶縁膜上に前記ドレイン電極を形成する工程と
    を備えることを特徴とする薄膜トランジスタの製造方法。

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