JP2014230168A - 送信システム - Google Patents

Abstract

【課題】シリアライザの信号レートが増大することを抑制する。【解決手段】 本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算処理する加減算部と、加減算された信号を量子化する量子化器とを有する量子化誤差低減回路と、量子化誤差低減回路の出力信号をパラレルシリアル変換するシリアライザとを備える送信システムを提供する。【選択図】図２

Description

本発明は、送信システムに関する。特に、量子化ノイズによるＳＮＲの劣化を低減できる量子化誤差低減回路と高速シリアライザとを用いた送信システムに関する。

一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。また一般に、無線基地局用途においては、出力ビット数が多いＡ／Ｄ変換器がパラレルに設けられる。各Ａ／Ｄ変換器にはデジタル信号を出力する信号線が設けられる。それゆえ、複数のＡ／Ｄ変換器に対応して、複数の信号線が存在する。ここで、Ａ／Ｄ変換器における信号線の本数を削減する手法として、高速シリアライザが用いられる。（例えば特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許２００４/０１０３４４０号公報

シリアライザの標準規格としては、米国の標準化団体ＪＥＤＥＣ ＳＯＬＩＤ ＳＴＡＴＥ ＴＥＣＨＮＯＬＯＧＹ ＡＳＳＯＣＩＡＴＩＯＮによるＪＥＳＤ２０４Ｂなどが挙げられる。高速Ａ／Ｄ変換器用のシリアライザとして、上記ＪＥＳＤ２０４Ｂがよく用いられている。ＪＥＳＤ２０４Ｂの信号レートの最大値は、１レーンあたり３１２．５Ｍｂｐｓから１２．５Ｇｂｐｓまでサポートされている。レーンとは、シリアライザ差動信号出力線の一対を１レーンとした単位である。

図１は、従来の送受信システム１０を示す図である。送受信システム１０は、送信システム１８および受信システム１９を備える。送信システム１８と受信システム１９とは、２レーンの差動信号出力線で接続される。

送信システム１８は、Ａ／Ｄ変換器１１および１２、シリアライザ１３および１４を有する。Ａ／Ｄ変換器１１およびシリアライザ１３が第１のチャンネルであり、Ａ／Ｄ変換器１２およびシリアライザ１４が第２のチャンネルである。

Ａ／Ｄ変換器１１には、アナログ入力信号Ａｉ_１が入力される。Ａ／Ｄ変換器１２には、アナログ入力信号Ａｉ_２が入力される。Ａ／Ｄ変換器１１は、アナログ入力信号Ａｉ_１をデジタル信号Ｄ_１ＣＨに変換する。Ａ／Ｄ変換器１２は、アナログ入力信号Ａｉ_２をデジタル信号Ｄ_２ＣＨに変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号Ｄ_１ＣＨをシリアライザ１３に出力する。Ａ／Ｄ変換器１２は、デジタル信号Ｄ_２ＣＨをシリアライザ１３に出力する。なお、デジタル信号Ｄ_１ＣＨおよびＤ_２ＣＨは、それぞれＮビットのデジタル信号である。

シリアライザ１３には、デジタル信号Ｄ_１ＣＨが入力される。シリアライザ１３は、デジタル信号Ｄ_１ＣＨを１レーン用のシリアルデータに変換する。そして、シリアライザ１３は、１レーンの差動信号出力線を通じて、差動出力信号Ｓ_{ＯＵＴ１Ｐ}およびＳ_{ＯＵＴ１Ｎ}をデシリアライザ１５に出力する。

シリアライザ１４には、デジタル信号Ｄ_２ＣＨが入力される。シリアライザ１４は、デジタル信号Ｄ_１ＣＨを１レーン用のシリアルデータに変換する。そして、シリアライザ１４は、１レーンの差動信号出力線を通じて、差動出力信号Ｓ_{ＯＵＴ２Ｐ}およびＳ_{ＯＵＴ２Ｎ}をデシリアライザ１７に出力する。

シリアライザ１３から出力される差動出力信号Ｓ_{ＯＵＴ１Ｐ}およびＳ_{ＯＵＴ１Ｎ}、ならびに、シリアライザ１４から出力される差動出力信号Ｓ_{ＯＵＴ２Ｐ}およびＳ_{ＯＵＴ２Ｎ}は、標準規格ＪＥＳＤ２０４Ｂ等で定められた振幅／立ち上がり時間／立下り時間等に準じた信号である。上記差動出力信号は、一般的なＣＭＯＳレベルの出力信号に比べ、小振幅である。また、差動信号であるので、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。したがって、低消費電力にて、高速動作を実現できる。

受信システム１９は、デシリアライザ１５および１７ならびにＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１６を有する。デシリアライザ１５には、差動出力信号Ｓ_{ＯＵＴ１Ｐ}およびＳ_{ＯＵＴ１Ｎ}が入力される。デシリアライザ１５は、１レーンの信号をＮビットのデジタル信号に復調する。これにより、送信システム１８におけるデジタル信号Ｄ_１ＣＨと同一信号が、ある固定のレーテンシを持って、復元される。なお、当該レーテンシは、シリアライザとデシリアライザとの信号処理によって、生じたレーテンシである。デシリアライザ１５は、復元したデジタル信号Ｄｏ_１ＣＨをＤＳＰ１６に出力する。

デシリアライザ１７には、差動出力信号Ｓ_{ＯＵＴ２Ｐ}およびＳ_{ＯＵＴ２Ｎ}が入力される。そして、デシリアライザ１７は、デジタル信号Ｄｏ_２ＣＨをＤＳＰ１６に出力する。デシリアライザ１７の機能は、上述のデシリアライザ１５と同様である。

ＤＳＰ１６には、デジタル信号Ｄｏ_１ＣＨおよびＤｏ_２ＣＨが入力される。ＤＳＰ１６はデシリアライザ１５および１７において復調されたデジタル信号を処理する。ＤＳＰ１６において処理されたデジタル信号は、送受信システム１０の外に出力される。

シリアライザ１３から出力される差動出力信号Ｓ_{ＯＵＴ１Ｐ}およびＳ_{ＯＵＴ１Ｎ}ならびにシリアライザ１４から出力される差動出力信号Ｓ_{ＯＵＴ２Ｐ}およびＳ_{ＯＵＴ２Ｎ}は、予め定められた信号レートＳｒを有する。例えば、Ａ／Ｄ変換器１１および１２のサンプリング周波数Ｆｓ、送信システム１８が有するチャンネル数Ｃｈ、ならびにＡ／Ｄ変換器１１および１２の分解能Ｎを用いて、シリアライザ信号出力（すなわち、差動出力信号Ｓ_{ＯＵＴ１Ｐ}、Ｓ_{ＯＵＴ１Ｎ}、Ｓ_{ＯＵＴ２Ｐ}およびＳ_{ＯＵＴ２Ｎ}）の信号レートＳｒは以下の式となる。なお、Ｋは、分解能Ｎに最も近い８の倍数であり、かつ、当該Ｎ以上の自然数である。

なお、Ａ／Ｄ変換器１１および１２から出力されたデジタル信号Ｄ_１ＣＨおよびＤ_２ＣＨは、シリアライザ１３および１４において、クロック等の同期信号を埋め込むために８ｂｉｔの信号から１０ｂｉｔの信号へ変換される。それゆえ、信号レートＳｒは、Ｆｓ×Ｃｈ×Ｋに対して、１０／８倍される。これは一般に８ｂ１０ｂ変換と言われる高速シリアル転送方式である。

図１に示す送受信システム１０は、一つのシリアライザにつき１レーンを有する。ここで、複数のレーンをまとめて一つのシリアライザから出力することは、送受信システム１０において、コストおよびＥＭＩを低減するために重要である。しかし、送信システム１８において２レーンを１レーンにまとめると、一つのシリアライザから２チャンネル分の信号を出力することになる。それゆえ、当該一つのシリアライザの信号レートＳｒが上昇する。

例えば、サンプリング周波数Ｆｓを２５０Ｍｓｐｓ、チャンネル数Ｃｈを２、Ａ／Ｄ変換器１１および１２の分解能Ｎを１４ｂｉｔ（Ｋ＝１６）とした場合、［数１］よりシリアライザの信号レートＳｒは１０Ｇｂｐｓとなる。確かに、ＪＥＳＤ２０４Ｂの信号レートの最大値は、１レーンあたり３１２．５Ｍｂｐｓから１２．５Ｇｂｐｓまでサポートされている。しかしながら、１０Ｇｂｐｓという超高速のシリアライザを実現することは非常に困難である。したがって、送信システム１８において複数のレーンをまとめて一つのシリアライザから出力することは、信号レートＳｒの観点上、困難である。

また、シリアライザの高速化に対する一般的な解決手法として、プロセスの微細化などが考えられる。しかしながら、微細化という解決手法は、Ａ／Ｄ変換器等のアナログ回路の動作に支障をきたす。よって、アナログデジタル混載システムにおいては、プロセスの微細化も採用することは困難である。

なお、アナログデジタル混載システムにおけるプロセスを用いた場合には、実現可能なシリアライザの信号レートＳｒは、一般的に３Ｇｂｐｓ〜５Ｇｂｐｓ程度である。多チャンネルのＡ／Ｄ変換器においても、実現可能なシリアライザの信号レートは、同様に３Ｇｂｐｓ〜５Ｇｂｐｓ程度である。したがって、シリアライザの信号レートの上限によって、レーン数（チャンネル数）を定める必要がある。

送信システム１８において、シリアライザ１３および１４の信号レートＳｒは、それぞれ５Ｇｂｐｓである。５Ｇｂｐｓは、通常のシリアライザと比較して超高速の信号レートである。それゆえ、シリアライザ１３および１４に含まれるバッファのスルーレートを、通常のシリアライザよりも高く設計をする必要がある。その結果、シリアライザ１３および１４の消費電力は通常のシリアライザよりも増大する。シリアライザを低消費電力とするためには、信号レートＳｒを低くした方がよい。または、少なくともこれよりも信号レートを上げるべきではない。また、信号レートＳｒが高いと、バッファのスルーレートも高くなり、ＥＭＩの影響が大きくなる。それゆえ、ＥＭＩを低減するためにも信号レートＳｒを低くした方がよい。または、少なくともこれよりも信号レートを上げるべきではない。

本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算処理する加減算部と、加減算された信号を量子化する量子化器とを有する量子化誤差低減回路と、量子化誤差低減回路の出力信号をパラレルシリアル変換するシリアライザとを備える送信システムを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

従来の送受信システム１０を示す図である。 第１の実施形態における送信システム１００を示す図である。 第１の実施形態における受信システム１５０を示す図である。 Ａ／Ｄ変換器１１および量子化誤差低減回路５１を示す図である。 ノイズシェーピング部１０７を示す図である。 量子化誤差低減回路５１の出力信号を高速フーリエ変換した結果を示す図である。 第２の実施形態における送信システム２００を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
（実施形態１）

図２は、第１の実施形態における送信システム１００を示す図である。送信システム１００は、Ａ／Ｄ変換器１１および１２、量子化誤差低減回路５１および５２、ならびにシリアライザ５３を有する。Ａ／Ｄ変換器１１および量子化誤差低減回路５１が第１のチャンネルであり、Ａ／Ｄ変換器１２および量子化誤差低減回路５２が第２のチャンネルである。

Ａ／Ｄ変換器１１にはアナログ入力信号Ａｉ_１が入力される。Ａ／Ｄ変換器１２にはアナログ入力信号Ａｉ_２が入力される。Ａ／Ｄ変換器１１は、アナログ入力信号Ａｉ_１をデジタル信号Ｄ_１ＣＨに変換する。Ａ／Ｄ変換器１２は、アナログ入力信号Ａｉ_２をデジタル信号Ｄ_２ＣＨに変換する。そして、Ａ／Ｄ変換器１１はデジタル信号Ｄ_１ＣＨを量子化誤差低減回路５１に、Ａ／Ｄ変換器１２はＤ_２ＣＨを量子化誤差低減回路５２に、それぞれ出力する。なお、デジタル信号Ｄ_１ＣＨおよびＤ_２ＣＨは、それぞれＮビットのデジタル信号である。

量子化誤差低減回路５１には、Ｎビットのデジタル信号Ｄ_１ＣＨが入力される。そして、量子化誤差低減回路５１は、Ｍビットのデジタル信号ＮＯ_１をシリアライザ５３に出力する。なおＭはＮよりも小さい自然数である。つまり、量子化誤差低減回路５１は、ＮビットからＭビットへ量子化を行う。量子化誤差低減回路５１は、後述するようにノイズシェーピング部を有する。これにより、量子化誤差低減回路５１は、量子化時に生じる量子化誤差の影響によってＳＮＲが劣化することを低減することができる。

量子化誤差低減回路５２には、Ｎビットのデジタル信号Ｄ_２ＣＨが入力される。そして、量子化誤差低減回路５２は、Ｍビットのデジタル信号ＮＯ_２をシリアライザ５３に出力する。量子化誤差低減回路５２の機能は、量子化誤差低減回路５１と同様である。

シリアライザ５３は、量子化誤差低減回路５１および５２のデジタル出力信号をパラレルシリアル変換する。シリアライザ５３は、パラレルに入力されるデジタル信号ＮＯ_１（Ｍビット）およびＮＯ_２（Ｍビット）をデータ結合する。そして、シリアライザ５３は、デジタル信号ＮＯ_１およびＮＯ_２を１レーンのシリアルデータに変換する。これにより、１レーンのシリアルデータは２×Ｍビットのデジタル信号となる。その後、シリアライザ５３は、当該シリアルデータを、差動出力信号Ｓ_ＯＵＴＰおよびＳ_ＯＵＴＮとして出力する。

本例では、デジタル信号ＮＯ_１およびＮＯ_２は８ビットである（Ｍ＝８）。シリアライザ５３は、デジタル信号ＮＯ_１およびＮＯ_２を結合して、上位８ｂｉｔ側をＮＯ_２とし、かつ、下位８ｂｉｔ側をＮＯ_１とする合計１６ｂｉｔのデータを生成する。そして、シリアライザ５３は、差動出力信号Ｓ_ＯＵＴＰおよびＳ_ＯＵＴＮとして当該データをそれぞれ後述の受信システムに出力する。

なお、差動出力信号Ｓ_ＯＵＴＰおよびＳ_ＯＵＴＮは、標準規格ＪＥＳＤ２０４Ｂ等で定められた振幅／立ち上がり時間／立下り時間などに準じた信号である。上記差動出力信号は、一般的なＣＭＯＳレベルの出力信号に比べ、小振幅である。また、差動信号であるので、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。したがって、低消費電力にて、高速動作を実現できる。

図３は、第１の実施形態における受信システム１５０を示す図である。受信システム１５０は、デシリアライザ８５およびＤＳＰ８６を有する。デシリアライザ８５には、シリアライザ５３から、１レーンの差動出力信号Ｓ_ＯＵＴＰおよびＳ_ＯＵＴＮが入力される。デシリアライザ８５は、１レーンの差動出力信号を２×Ｍビットのデジタル信号に復調する。これにより、デジタル信号ＮＯ_１およびＮＯ_２と同一信号が、ある固定のレーテンシを持って、復元される。なお、当該レーテンシは、シリアライザ５３とデシリアライザ８５の信号処理によって生じたレーテンシである。

デシリアライザ８５は、デジタル信号ＤＯ２_１ＣＨおよびＤＯ２_２ＣＨをＤＳＰ８６に出力する。なお、デジタル信号ＤＯ２_１ＣＨがデジタル信号ＮＯ_１に、デジタル信号ＤＯ２_２ＣＨがデジタル信号ＮＯ_２に、それぞれ相当する。ＤＳＰ８６には、デジタル信号ＤＯ２_１ＣＨおよびＤＯ２_２ＣＨが入力される。ＤＳＰ８６はデシリアライザ８５で復調されたデジタル信号を処理する。

図４は、Ａ／Ｄ変換器１１および量子化誤差低減回路５１を示す図である。量子化誤差低減回路５１は、加減算部１０２、量子化器１０３、遅延ブロック１０４、乗算器１０５、加減算部１０６およびノイズシェーピング部１０７を備える。

Ａ／Ｄ変換器１１には、アナログ入力信号Ａi_１が入力される。Ａ／Ｄ変換器１１は、アナログ入力信号Ａi_１をデジタル信号Ｄ_１ＣＨに変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号Ｄ_１ＣＨを加減算部１０２に出力する。なお、デジタル信号Ｄ_１ＣＨは、Ｎビットのデジタル信号である。

本例において、加減算部１０２は減算を実行する。加減算部１０２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。加減算部１０２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号Ｄ_１ＣＨが入力される。加減算部１０２のマイナス入力端子は、ノイズシェーピング部１０７の出力端子に接続される。加減算部１０２のマイナス入力端子には、ノイズシェーピング部１０７の出力端子からノイズシェーピング信号ＮＳ_ＯＵＴが入力される。

加減算部１０２は、ノイズシェーピング部１０７から出力されるノイズシェーピング信号ＮＳ_ＯＵＴとＮビットのデジタル信号Ｄ_１ＣＨとを加減算処理する。本例では、加減算部１０２は、Ｎビットのデジタル信号Ｄ_１ＣＨからノイズシェーピング信号ＮＳ_ＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。加減算部１０２の出力端子は、量子化器１０３の入力端子および加減算部１０６のプラス入力端子にそれぞれ接続される。加減算部１０２は、減算後のデジタル信号を、量子化器１０３および加減算部１０６にそれぞれ出力する。なお、ノイズシェーピング信号ＮＳ_ＯＵＴの代わりに、（−ＮＳ_ＯＵＴ）が加減算部１０２に入力される場合、加減算部１０２は加算を実行してもよい。

量子化器１０３は、加減算部１０２において加減算された信号を量子化する。量子化器１０３は、加減算部１０２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１０３に入力されたＮビットのデジタル信号は、量子化器１０３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１０３の出力端子は、遅延ブロック１０４の入力端子および乗算器１０５の入力端子にそれぞれ接続される。量子化器１０３は、Ｍビットのデジタル信号を遅延ブロック１０４および乗算器１０５に出力する。

量子化器１０３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数２］で表されることが知られている。

遅延ブロック１０４の入力端子は、量子化器１０３の出力端子に接続される。遅延ブロック１０４は、１以上の遅延素子を有する。遅延ブロック１０４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、量子化誤差低減回路５１とシステム内の量子化誤差低減回路５１以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１０４において、遅延されたデジタル信号ＮＯ_１は、量子化誤差低減回路５１から出力される。

乗算器１０５の入力端子は、量子化器１０３の出力端子に接続される。乗算器１０５は、量子化器１０３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１０５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１０５は、桁上げされたデジタル信号を加減算部１０６に出力する。

加減算部１０６は、加減算部１０２から出力されるデジタル信号と乗算器１０５から出力されるデジタル信号とを加減算処理する。本例では、加減算部１０６は、加減算部１０２から出力されるデジタル信号から乗算器１０５から出力されるデジタル信号を減算する。

加減算部１０６のマイナス入力端子は、乗算器１０５の出力端子に接続される。加減算部１０６のマイナス入力端子には、量子化器１０３において下位（Ｎ−Ｍ）ビットが量子化され、その後、乗算器１０５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、加減算部１０６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。加減算部１０６のプラス入力端子は、加減算部１０２の出力端子に接続される。加減算部１０６のプラス入力端子には、加減算部１０２からＮビットのデジタル信号が入力される。

加減算部１０６は、加減算部１０２から出力されるＮビットのデジタル信号に対して、乗算器１０５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより加減算部１０６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１０７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１０７に出力される。

ノイズシェーピング部１０７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１０７は、その後、加減算部１０２にノイズシェーピング信号ＮＳ_ＯＵＴを出力する。

図５は、ノイズシェーピング部１０７を示す図である。ノイズシェーピング部１０７は、遅延ブロック１２０、１２２、１２４および１２６、乗算器１３０、１３２、１３４および１３６、ならびに、加減算部１４０、１４２および１４４を有する。

遅延ブロック１２０には、量子化誤差成分eを含むデジタル信号が入力される。遅延ブロック１２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック１２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック１２０において遅延されたデジタル信号は、乗算器１３０、１３２、１３４、および１３６にそれぞれ入力される。

乗算器１３０には、遅延ブロック１２０から出力された、遅延されたデジタル信号が入力される。乗算器１３０は、遅延されたデジタル信号に係数Ａ_０を乗算する。Ａ_０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器１３０は、係数Ａ_０を乗じたデジタル信号を遅延ブロック１２２に出力する。

遅延ブロック１２２には、乗算器１３０から出力されたデジタル信号が入力される。遅延ブロック１２２は、１つの遅延素子を有する。乗算器１３０から出力されたデジタル信号は、遅延ブロック１２２において動作クロックの１クロック分だけ遅延される。遅延ブロック１２２において遅延されたデジタル信号は、加減算部１４０に入力される。

乗算器１３２、乗算器１３４および乗算器１３６は、乗算器１３０と同様に、遅延ブロック１２０において遅延されたデジタル信号に係数Ａ_１、Ａ_２、および、Ａ_３をそれぞれ乗算する。乗算器１３２、１３４および１３６は、係数Ａ_１、Ａ_２、および、Ａ_３をそれぞれ乗じたデジタル信号を、加減算部１４０、１４２および１４４にそれぞれ出力する。

加減算部１４０は、ノイズシェーピング部１０７においてデジタル信号を加減算する。加減算部１４０には、遅延ブロック１２２から出力されたデジタル信号と乗算器１３２において係数Ａ_１が乗じられたデジタル信号とが入力される。加減算部１４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。

遅延ブロック１２４には、加減算部１４０から出力されたデジタル信号が入力される。遅延ブロック１２４は、１つの遅延素子を有する。加減算部１４０から出力されたデジタル信号は、遅延ブロック１２４において動作クロックの１クロック分だけ遅延されて、加減算部１４２に入力される。

加減算部１４２は、デジタル信号を加減算する。加減算部１４２には、遅延ブロック１２４から出力されたデジタル信号と乗算器１３４において係数Ａ_２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。

遅延ブロック１２６には、加減算部１４２から出力されたデジタル信号が入力される。遅延ブロック１２６は、１つの遅延素子を有する。加減算部１４２から出力されたデジタル信号は、遅延ブロック１２６において動作クロックの１クロック分だけ遅延されて、加減算部１４４に入力される。

加減算部１４４は、デジタル信号を加減算する。加減算部１４４には、遅延ブロック１２６から出力されたデジタル信号と乗算器１３６において係数Ａ_３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部１４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳ_ＯＵＴとして出力する。ノイズシェーピング信号ＮＳ_ＯＵＴは、ノイズシェーピング部１０７の加減算部１４４から、ノイズシェーピング部１０７の外にある加減算部１０２に出力される。また、本例において、ノイズシェーピング部１０７のタップ数は５とした。しかしながら、乗算器、遅延ブロック、および加減算器を増減することにより、任意のタップ数としてもよい。

ノイズシェーピング部１０７の外にある加減算部１０２において、デジタル信号Ｄ_１ＣＨからノイズシェーピング信号ＮＳ_ＯＵＴが減算される。これにより、量子化器１０３で生じた量子化誤差を低減することができる。さらに、本例のノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。本例において、量子化誤差低減回路から出力されるデジタル信号ＮＯ_１の伝達関数は、下記の［数３］で表される。

［数３］において、ＮＯ_１（ｚ）、Ｄ_１ＣＨ（ｚ）、およびｅ（ｚ）は、それぞれ、ＮＯ_１、Ｄ_１ＣＨ、およびｅのＺ変換を示す。また、ｚ^−１、ｚ^−２、ｚ^−３、および、ｚ^−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ^−１）は、動作クロックの１クロック分の遅延を意味する。

図６は、量子化誤差低減回路５１の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。

図６の結果において、Ａ／Ｄ変換器１１が加減算部１０２に出力するデジタル信号Ｄ_１ＣＨのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１０４から出力されるデジタル信号ＮＯ_１のビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号Ｄ_１ＣＨの周波数は１９０.２ＭＨｚである。また、サンプリング周波数Ｆｓは２５０ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２１．２５ＭＨｚから１０３．７５ＭＨｚまでの８２．５ＭＨｚとした。

図６においては、２１．２５ＭＨｚから１０３．７５ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなる。すなわち、ＳＮＲが大きくなる。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。

例えば、周波数帯域２１．２５ＭＨｚから１０３．７５ＭＨｚにおける、数３の量子化誤差eに乗算する項で示される減衰量が、量子化誤差によるノイズフロア上昇分を超えた場合には、上記周波数帯域において、量子化誤差成分は全て除去されたと仮定することができる。それゆえ、ノイズシェーピングしたときのＳＮＲは１１ビット（Ｍ＝１１）ではなく、１４ビット（Ｎ＝１４）で算出することができる。

そのため、周波数帯域２１．２５ＭＨｚから１０３．７５ＭＨｚにおいて、［数４］から算出されるＳＮＲは、約８７.８４ｄＢである。これに対して、同周波数帯域において、ノイズシェーピングをしない場合のＳＮＲは、［数４］を用いて約６９．７８ｄＢである。上記事実から、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。

上記ＳＮＲの計算において、帯域幅ＢＷは８２．５ＭＨｚである。帯域幅ＢＷを狭めることにより、ＳＮＲをさらに高くすることができる。すなわち、帯域幅ＢＷを狭めることにより、予め定められた周波数帯域において更にノイズフロアレベルが下げることができる。

したがって、一定のＳＮＲを得るのであれば、帯域幅ＢＷを狭め、かつ、Ａ／Ｄ変換器１１が量子化誤差低減回路５１に出力するデジタル信号Ｄ_１ＣＨのビット数Ｎを下げてよい。量子化誤差低減回路５１において桁落ちするビット数は予め定められているので、デジタル信号Ｄ_１ＣＨのビット数Ｎが下がると、量子化誤差低減回路の出力ビット数Ｍも下がる。つまり、帯域幅ＢＷを狭めることで、量子化誤差低減回路５１の出力ビット数Ｍを下げることができる。

量子化誤差低減回路５１の出力ビット数Ｍは、Ａ／Ｄ変換器１１および量子化誤差低減回路５１の分解能Ｍと見なすことができる。それゆえ、シリアライザ５３の信号レートＳｒは、当該分解能Ｍに最も近い８の倍数であり、かつ、当該Ｍ以上の自然数である、Ｋを用いて計算されることとなる。したがって、Ａ／Ｄ変換器１１とシリアライザ５３との間に量子化誤差低減回路５１を設けることにより、１チャンネル当たりの分解能を下げることができる。なお、上記のことは、Ａ／Ｄ変換器１２および量子化誤差低減回路５２についても同様に当てはまる。よって、送信システム１００のレーン数を一つにまとめても、シリアライザ５３の信号レートＳｒが増加しない。

例えば、Ａ／Ｄ変換器１１および１２の分解能Ｎを１４ｂｉｔ、チャンネル数Ｃｈを２、サンプリング周波数Ｆｓを２５０Ｍｓｐｓ、ならびに量子化誤差低減回路５１および５２の出力ビット数Ｍを８ｂｉｔとした場合に、［数１］よりシリアライザ５３の信号レートＳｒは以下に示すように５Ｇｂｐｓとなる。

従来の送信システム１８において出力レーン数をまとめた場合、シリアライザの出力信号の信号レートＳｒは、１０Ｇｂｐｓとなる。それゆえ、超高速のシリアライザが必要となる。しかし、量子化誤差低減回路５１および５３を用いることにより、信号レートＳｒは５Ｇｂｐｓとなる。これにより、アナログデジタル混載に必要なプロセスにおいても、実現可能な動作速度となる。加えて、本実施形態は１レーンのみであるので、送受信システムのコストおよびＥＭＩの双方を低減することができる。

なお、通常、シリアライザ／デシリアライザの処理において、丸め誤差が発生する場合、量子化誤差の影響によりＳＮＲが劣化する。しかし、本例においては、量子化誤差低減回路５１および５２において、ノイズシェーピングを行うので、シリアライザ／デシリアライザにおいては、丸め誤差が発生しない演算処理のみを行ってよい。したがって、本例においては、シリアライザ／デシリアライザにおいてＳＮＲの劣化は発生しない。

またなお、アナログデジタル混載システムにおけるプロセスを用いた場合、シリアライザの実現可能な信号レートは３Ｇｂｐｓ〜５Ｇｂｐｓ程度である。例えば、シリアライザの最大信号レートＳｒを５Ｇｂｐｓとした場合に、本例を用いることにより、最小限のレーン数で実現することができる。

本例においては、レーン数を最小の１とした。そして、信号レートＳｒを５Ｇｂｐｓとするために、チャンネル数Ｃｈを２とした。しかし、３以上の多チャンネルの場合においても、同様に、必要なレーン数を最小限にすることができる。例えば、チャンネル数Ｃｈが４、サンプリング周波数Ｆｓが２５０Ｍｓｐｓ、ビット数Ｍが８の場合、レーン数を２（つまり、シリアライザを二つ設ける。）とすれば、各シリアライザの信号レートＳｒは５Ｇｂｐｓとなる。したがって、多チャンネルの場合においても、信号レートＳｒは５Ｇｂｐｓを実現することができる。

図７は、第２の実施形態における送信システム２００を示す図である。送信システム２００は、Ａ／Ｄ変換器１１および１２、量子化誤差低減回路５１および５２、ならびにシリアライザ２０１および２０２を有する。本例は、チャンネル数Ｃｈを第１の実施形態と同じ２とするが、レーン数を１ではなく２（つまり、シリアライザを二つ設ける。）とした点が第１の実施形態と異なる。また、受信システム１５０ではなく、受信システム１９を用いる点も第１の実施形態と異なる。その他の点は、第１の実施形態と同様である。

Ａ／Ｄ変換器１１および１２ならびに量子化誤差低減回路５１および５２の機能および接続関係は、基本的には第１の実施形態と同様である。ただし、量子化誤差低減回路５１および５２は、それぞれ異なるシリアライザ２０１および２０２に、Ｍビットのデジタル信号ＮＯ_１およびＮＯ_２を出力する。

シリアライザ２０１には、量子化誤差低減回路５１からデジタル信号ＮＯ_１が入力される。シリアライザ２０１は、デジタル信号ＮＯ_１を１レーンのシリアルデータに変換する。そして、シリアライザ２０１は、差動出力信号Ｓ_{ＯＵＴ１Ｐ}およびＳ_{ＯＵＴ１Ｎ}を受信システム１９に出力する。

シリアライザ２０２には、量子化誤差低減回路５２からデジタル信号ＮＯ_２が入力される。シリアライザ２０２は、デジタル信号ＮＯ_２を１レーンのシリアルデータに変換する。そして、シリアライザ２０２は、差動出力信号Ｓ_{ＯＵＴ２Ｐ}およびＳ_{ＯＵＴ２Ｎ}をそれぞれ受信システム１９に出力する。

例えば、Ａ／Ｄ変換器の分解能Ｎを１４ｂｉｔ、チャンネル数Ｃｈを１、サンプリング周波数Ｆｓを２５０Ｍｓｐｓ、量子化誤差低減回路５１の出力ビット数Ｍを８ｂｉｔとした場合に、［数１］より、シリアライザ２０１の信号レートＳｒは［数６］の通り２．５Ｇｂｐｓとなる。シリアライザ２０２の信号レートＳｒもまた、２．５Ｇｂｐｓとなる。

本例においては、量子化誤差低減回路５１および５２によりシリアライザ２０１および２０２に入力されるビット数が削減されたので、信号レートＳｒは２．５Ｇｂｐｓとなる。これにより、シリアライザのさらなる低消費電力化を実現できる。また信号レートＳｒが下がるので、シリアライザのバッファに必要となるスルーレートを下げることができる。その結果、ＥＭＩを低減することもできる。また、送信システム２００が３以上の多チャンネルを有する場合、１チャンネルにつき１つのシリアライザを設けることによっても同様の効果を奏する。

さらに、その他変形例として、第１の実施形態と第２の実施形態とを組み合わせてもよい。例えば、３チャンネルおよび２つのシリアライザを設ける場合において、２チャンネルは一のシリアライザに接続して１レーンに出力し、他の１チャンネルは他のシリアライザに接続して１レーンに出力してよい。さらに一般的に、ＰおよびＱを自然数とした場合に、送受信システムは、量子化誤差低減回路を並列にＰ個、シリアライザを並列にＱ個備えてよい。Ｑ個のシリアライザの各々は、Ｐ個の量子化誤差低減回路のうち１または２ずつの出力信号をパラレルシリアル変換してよい。また、Ｐ個の量子化誤差低減回路の各々は、Ｑ個のシリアライザのうち異なる２つにそれぞれ接続する構成としてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０ 送受信システム、１１ Ａ／Ｄ変換器、１２ Ａ／Ｄ変換器、１３ シリアライザ、１４ シリアライザ、１５ デシリアライザ、１６ ＤＳＰ、１７ デシリアライザ、１８ 送信システム、１９ 受信システム、５１ 量子化誤差低減回路、５２ 量子化誤差低減回路、５３ シリアライザ、８５ デシリアライザ、８６ ＤＳＰ、１００ 送信システム、１０２ 加減算部、１０３ 量子化器、１０４ 遅延ブロック、１０５ 乗算器、１０６ 加減算部、１０７ ノイズシェーピング部、１２０ 遅延ブロック、１２２ 遅延ブロック、１２４ 遅延ブロック、１２６ 遅延ブロック、１３０ 乗算器、１３２ 乗算器、１３４ 乗算器、１３６ 乗算器、１４０ 加減算部、１４２ 加減算部、１４４ 加減算部、１５０ 受信システム、２００ 送信システム、２０１ シリアライザ、２０２ シリアライザ

Claims (3)

1. デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
   前記ノイズシェーピング部から出力されるノイズシェーピング信号と前記デジタル信号とを加減算処理する加減算部と、
   前記加減算された信号を量子化する量子化器と
   を有する量子化誤差低減回路と、
   前記量子化誤差低減回路の出力信号をパラレルシリアル変換するシリアライザと
   を備える送信システム。
2. 前記量子化器にＮビットのデジタル信号が入力され、かつ、前記量子化器からＭビットのデジタル信号が出力される場合において、
   前記ノイズシェーピング部は、前記量子化器に入力されるデジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングし、ＮおよびＭは自然数である請求項１に記載の送信システム。
3. 前記量子化誤差低減回路を並列にＰ個、前記シリアライザを並列にＱ個備え、
   Ｑ個の前記シリアライザは、Ｐ個の前記量子化誤差低減回路の出力信号をパラレルシリアル変換し、
   ＰおよびＱは自然数であり、請求項１の送信システム。

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