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JP2014229844A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、半導体基板上に互いに離れて形成された電極１６およびダミー電極ＤＥと、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面に形成された電極２３と、電極１６と電極２３との間に形成された容量絶縁膜２７とを有する。電極１６と電極２３と容量絶縁膜２７とにより容量素子が形成されている。また、この半導体装置は、層間絶縁膜３４を貫通して電極１６と電気的に接続されたプラグＰＧ１と、層間絶縁膜３４を貫通して、電極２３のうちダミー電極ＤＥの電極１６側と反対側の側面に形成された部分と電気的に接続されたプラグＰＧ２とを有する。【選択図】図３

Description

本発明は、半導体装置に関し、例えば、容量素子を有する半導体装置に好適に利用できるものである。
半導体装置として１つの半導体チップにマイコンを形成しているものがある。このマイコンを形成した半導体チップには、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などの論理回路からなる中央演算処理部（Central Processing Unit：ＣＰＵ）、メモリまたはアナログ回路などが形成されている。
半導体チップに形成されているメモリとしては、例えば、電気的に書き換え可能な不揮発性メモリが使用される。電気的に書き込み・消去が可能な不揮発性メモリ（不揮発性半導体記憶装置）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。
上述したような不揮発性メモリを動作させるために、半導体チップには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、マイコンを形成した半導体チップには、アナログ回路も形成されており、このアナログ回路にも高精度の容量素子が必要とされる。したがって、半導体チップには、上述した不揮発性メモリやＭＩＳＦＥＴの他に容量素子も形成されている。
このような容量素子として、不揮発性メモリセルを製造する工程を使用して、不揮発性メモリセルと同時に形成されるものがある。具体的には、不揮発性メモリセルのコントロールゲート電極を形成する工程で容量素子の下部電極が形成され、不揮発性メモリの電荷蓄積膜を含む積層膜を形成する工程で、容量素子の容量絶縁膜が形成される。そして、不揮発性メモリセルのメモリゲート電極を形成する工程で容量素子の上部電極が形成される。この容量素子は、上部電極および下部電極にポリシリコン膜を使用することから、ＰＩＰ（Polysilicon Insulator Polysilicon）容量素子と呼ばれる。
特開２００９−９９６４０号公報（特許文献１）および特開２０１１−４０６２１号公報（特許文献２）には、半導体基板上に形成されたポリシリコン膜からなる下部電極および上部電極、ならびに、下部電極と上部電極との間に形成された例えば酸化シリコン膜からなる容量絶縁膜を有するＰＩＰ容量素子が開示されている。
上記特許文献１には、上部電極には、下層に下部電極が存在する重複領域と、下層に下部電極の存在しない非重複領域が存在し、上部電極と接続されるプラグは、上部電極の非重複領域に形成されることが開示されている。また、上記特許文献２には、下部電極、容量膜および上部電極がこの順で積層されており、下部電極上の上部電極にビアが接続されることが開示されている。
特開２００９−９９６４０号公報 特開２０１１−４０６２１号公報
例えば上記特許文献１記載のＰＩＰ容量素子では、上部電極は、重複領域と非重複領域との間に段差領域を有し、上部電極と接続されるプラグが、非重複領域で上部電極と接続される。また、上部電極の表面には、金属シリサイド膜が形成されているが、この段差領域で上部電極の側壁には絶縁膜からなるサイドウォールが形成されており、段差領域の上部電極の表面には金属シリサイド膜が形成されていない。そのため、段差領域における上部電極は高抵抗となり、非重複領域で上部電極と接続されるプラグを、上部電極のうち重複領域に位置する部分と電気的に低抵抗で接続することができないので、プラグと上部電極とを電気的に低抵抗で接続することができない。
一方、例えば特許文献２記載のＰＩＰ容量素子では、上部電極と接続されるプラグが、重複領域で上部電極と接続される。また、上部電極の表面には、全面に亘り金属シリサイド膜が形成されている。そのため、プラグと上部電極とを電気的に低抵抗で接続することができる。
しかし、このようなＰＩＰ容量素子では、容量素子の厚さは、上部電極の厚さと容量絶縁膜の厚さと下部電極の厚さとの合計になる。そのため、容量素子の上面の高さ位置は、例えば不揮発性メモリセルにおけるソース領域またはドレイン領域の上面の高さ位置よりも高い。すなわち、容量素子上の配線の下面から容量素子の上部電極の上面までの厚さ方向の距離は、不揮発性メモリセル上の配線の下面からソース領域またはドレイン領域の上面までの厚さ方向の距離に比べて短い。
したがって、層間絶縁膜を貫通してソース電極またはドレイン電極に達するコンタクトホールと、層間絶縁膜を貫通して容量素子の上部電極の上面に達するコンタクトホールとを同一の工程で形成する際に、コンタクトホールが層間絶縁膜、上部電極および容量絶縁膜を貫通して下部電極に達することがある。このような場合、コンタクトホールに埋め込まれた導電膜からなるプラグにより、上部電極と下部電極とが短絡されるおそれがあり、半導体装置の性能を低下させる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に互いに離れて形成された第１電極およびダミー電極と、第１電極とダミー電極との間、第１電極の周側面、および、第１ダミー電極の周側面に形成された第２電極と、第１電極と第２電極との間に形成された容量絶縁膜とを有する。第１電極と第２電極と容量絶縁膜とにより容量素子が形成されている。また、この半導体装置は、層間絶縁膜を貫通して第１電極と電気的に接続された第１プラグと、層間絶縁膜を貫通して、第２電極のうちダミー電極の第１電極側と反対側の側面に形成された部分と電気的に接続された第２プラグとを有する。
また、他の実施の形態によれば、半導体装置は、半導体基板上に形成された第１電極と、第１電極を貫通する開口部と、開口部の内部、および、第１電極の周側面に形成された第２電極と、第１電極と第２電極との間に形成された容量絶縁膜とを有する。第１電極と第２電極と容量絶縁膜とにより容量素子が形成されている。また、この半導体装置は、層間絶縁膜を貫通して第１電極と電気的に接続された第１プラグと、層間絶縁膜を貫通して第２電極と電気的に接続された第２プラグとを有する。
さらに、他の実施の形態によれば、半導体装置は、半導体基板上に形成された第１電極と、第１電極の周側面に形成された第２電極と、第１電極と第２電極との間に形成された容量絶縁膜とを有する。第１電極は、平面視において、第１方向にそれぞれ延在し、かつ、第１方向と交差する第２方向に配列された複数の線部を含み、第１電極と第２電極と容量絶縁膜とにより容量素子が形成されている。また、この半導体装置は、層間絶縁膜を貫通して第１電極と電気的に接続された第１プラグと、層間絶縁膜を貫通して第２電極と電気的に接続された第２プラグとを有する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置としての半導体チップを示す平面図である。 実施の形態１における容量素子を示す平面図である。 実施の形態１における容量素子を示す断面図である。 実施の形態１の第１変形例における容量素子を示す平面図である。 実施の形態１の第１変形例における容量素子を示す断面図である。 さらに別の例における容量素子を示す断面図である。 実施の形態１の第２変形例における容量素子を示す平面図である。 実施の形態１の第２変形例における容量素子を示す断面図である。 実施の形態１の第２変形例における容量素子を示す断面図である。 実施の形態１の第３変形例における容量素子を示す平面図である。 実施の形態１の第３変形例における容量素子を示す断面図である。 実施の形態１の半導体装置を示す断面図である。 実施の形態１の半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 実施の形態１における半導体装置の製造工程中の断面図である。 比較例１の半導体装置を示す断面図である。 比較例２の半導体装置を示す断面図である。 実施の形態２における容量素子を示す平面図である。 実施の形態２における容量素子を示す断面図である。 実施の形態２の第１変形例における容量素子を示す平面図である。 実施の形態２の第１変形例における容量素子を示す断面図である。 さらに別の例における容量素子を示す平面図である。 さらに別の例における容量素子を示す断面図である。 さらに別の例における容量素子を示す断面図である。 実施の形態２の第２変形例における容量素子を示す平面図である。 実施の形態２の第２変形例における容量素子を示す断面図である。 実施の形態３における容量素子を示す平面図である。 実施の形態３の第１変形例における容量素子を示す平面図である。 実施の形態３の第２変形例における容量素子を示す平面図である。 実施の形態３の第２変形例における容量素子を示す断面図である。 実施の形態４における容量素子の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１の半導体装置としての半導体チップを示す平面図である。図１は、例えば、マイコンを形成した半導体装置としての半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示している。
図１において、半導体装置としての半導体チップＣＨＰは、ＣＰＵ１、ＲＡＭ（Random Access Memory）２、アナログ回路３およびフラッシュメモリ４を有している。そして、半導体チップの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。
ＣＰＵ１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＣＰＵ１を構成しているＭＩＳＦＥＴは、低耐圧ＭＩＳＦＥＴで形成される。
ＲＡＭ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣ（Integrated Circuit）メモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ２には動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＲＡＭ２を構成しているＭＩＳＦＥＴとしては、低耐圧ＭＩＳＦＥＴが使用される。
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路または電源回路などから構成されている。これらアナログ回路３を構成しているＭＩＳＦＥＴとしては、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
フラッシュメモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ４のメモリセルは、メモリセル選択用のＭＩＳＦＥＴと、記憶用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor）からなる。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。
上述したようなフラッシュメモリ４を動作させるために、半導体チップＣＨＰには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したアナログ回路３にも高精度の容量素子が必要とされる。したがって、半導体チップＣＨＰには、上述したフラッシュメモリ４のメモリセルやＭＩＳＦＥＴの他に、容量素子も形成されている。本実施の形態１では、半導体チップＣＨＰに形成されるＰＩＰ容量素子としての容量素子の構造に特徴の１つがある。以下に、半導体チップＣＨＰに形成されるＰＩＰ容量素子としての容量素子の構成について説明する。なお、以下では、ＰＩＰ容量素子を単に容量素子と称する。
＜容量素子の構成＞
図２は、実施の形態１における容量素子を示す平面図であり、図３は、実施の形態１における容量素子を示す断面図である。図３は、図２のＡ−Ａ線に沿った断面図である。
なお、図２の平面図は、配線ＨＬ１、ＨＬ２、層間絶縁膜３４、および、サイドウォール２９ｂ（図３参照）を透視した状態の容量素子の平面透視図であり、半導体基板１０および素子分離領域１１の図示も省略している（以下の平面図においても同様）。また、図２の平面図において、理解を簡単にするために、電極２３以外の部分にはハッチングを付しているが、電極２３にはハッチングを付していない（以下の平面図においても同様）。
図２および図３に示すように、半導体装置は、半導体基板１０と、素子分離領域１１とを有する。素子分離領域１１は、半導体基板１０の表面（第１主面）１０ａに形成されている。半導体基板１０は、例えばシリコン（Ｓｉ）単結晶からなり、素子分離領域１１は、例えば酸化シリコン膜からなる。
半導体装置は、素子分離領域１１上に形成された導電膜ＣＦ１からなる電極１６を有する。好適には、電極１６は、素子分離領域１１上に形成された導電膜ＣＦ１と、導電膜ＣＦ１の表面に形成された金属シリサイド膜３３とからなる。導電膜ＣＦ１は、例えばポリシリコン膜からなり、金属シリサイド膜３３は、例えばコバルトシリサイド膜からなる。また、図３に示すように、電極１６は、素子分離領域１１上に、絶縁膜ＩＦ１を介して形成されていてもよい。
図２に示すように、電極１６は、複数の線部ＬＰ１および線部ＬＰ２を含む。複数の線部ＬＰ１は、平面視において、互いに交差する２つの方向をＸ軸方向およびＹ軸方向とするとき、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。線部ＬＰ２は、平面視において、Ｘ軸方向に延在し、かつ、複数の線部ＬＰ１の、Ｙ軸方向の一方の側の端部と接続されている。このような構成により、複数の線部ＬＰ１は、線部ＬＰ２を介して互いに電気的に接続されており、複数の線部ＬＰ１および線部ＬＰ２を含む電極１６は、平面視において、櫛状の形状を有する。
なお、本願明細書において、平面視において、とは、半導体基板１０の表面１０ａに垂直な方向から視た場合を意味する。
また、半導体装置は、素子分離領域１１上に電極１６と離れて形成された導電膜ＣＦ１からなるダミー電極ＤＥを有する。好適には、ダミー電極ＤＥは、電極１６を構成する導電膜ＣＦ１と同層の導電膜ＣＦ１と、導電膜ＣＦ１の表面に形成された金属シリサイド膜３３とからなる。前述したように、導電膜ＣＦ１は、例えばポリシリコン膜からなり、金属シリサイド膜３３は、例えばコバルトシリサイド膜からなる。また、図３に示すように、ダミー電極ＤＥは、素子分離領域１１上に、絶縁膜ＩＦ１を介して形成されていてもよい。
図２に示すように、ダミー電極ＤＥは、平面視において、Ｘ軸方向に延在し、かつ、複数の線部ＬＰ１を挟んで線部ＬＰ２と反対側に、すなわち、複数の線部ＬＰ１の線部ＬＰ２側と反対側に配置されている。いいかえれば、ダミー電極ＤＥは、複数の線部ＬＰ１のＸ軸方向の一方の側に配置されており、線部ＬＰ２は、複数の線部ＬＰ１のＸ軸方向の他方側の端部と接続されている。
また、半導体装置は、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面に、一体として形成された導電膜ＣＦ２からなる電極２３を有する。好適には、電極２３は、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面に、一体として形成された導電膜ＣＦ２と、導電膜ＣＦ２の表面に形成された金属シリサイド膜３３とからなる。導電膜ＣＦ２は、例えばポリシリコン膜からなり、金属シリサイド膜３３は、例えばコバルトシリサイド膜からなる。
さらに、半導体装置は、電極１６と電極２３との間、および、電極２３と半導体基板１０との間に形成された絶縁膜ＩＦ２からなる容量絶縁膜２７を有する。したがって、電極２３は、電極１６の周側面およびダミー電極ＤＥの周側面に、容量絶縁膜２７を介して形成されている。そして、電極１６と電極２３と容量絶縁膜２７とにより容量素子が形成されている。なお、容量素子の外周部では、電極２３の周側面に、絶縁膜からなるサイドウォール２９ｂが形成されている。金属シリサイド膜３３は、サイドウォール２９ｂが形成されている領域を除いて、電極２３の表面の全面に形成されている。
図３に示すように、素子分離領域１１上には、電極１６、電極２３および容量絶縁膜２７により形成された容量素子を覆うように、層間絶縁膜３４が形成されている。層間絶縁膜３４には、接続孔としてのコンタクトホールＣＨ１およびコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ１は、層間絶縁膜３４を貫通して、電極１６に達する。コンタクトホールＣＨ２は、層間絶縁膜３４を貫通して、電極２３に達する。
コンタクトホールＣＨ１には、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、電極１６と電気的に接続された接続電極としてのプラグＰＧ１が形成されている。また、コンタクトホールＣＨ２には、コンタクトホールＣＨ２に埋め込まれた導電膜からなり、電極２３と電気的に接続された接続電極としてのプラグＰＧ２が形成されている。プラグＰＧ１上には、プラグＰＧ１と電気的に接続された配線ＨＬ１が形成されており、プラグＰＧ２上には、プラグＰＧ２と電気的に接続された配線ＨＬ２が形成されている。電極１６の表面には、金属シリサイド膜３３が形成されているため、プラグＰＧ１は、コンタクトホールＣＨ１の底部に露出した金属シリサイド膜３３と接触することで、電極１６と電気的に接続される。また、電極２３の表面には、金属シリサイド膜３３が形成されているため、プラグＰＧ２は、コンタクトホールＣＨ２の底部に露出した金属シリサイド膜３３と接触することで、電極２３と電気的に接続される。
コンタクトホールＣＨ１は、層間絶縁膜３４を貫通し、電極１６の線部ＬＰ２に達する。プラグＰＧ１は、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、電極１６の線部ＬＰ２と電気的に直接接続されている。
コンタクトホールＣＨ２は、層間絶縁膜３４を貫通して、電極２３のうちダミー電極ＤＥの電極１６側と反対側の側面に形成された部分に達する。このような構成により、プラグＰＧ２を、電極２３のいずれの部分とも、電極２３の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜３３を介して電気的に接続することができる。また、電極２３の表面の全面に、金属シリサイド膜３３が形成されている。そのため、プラグＰＧ２を、電極２３のいずれの部分とも電気的に低抵抗で接続することができる。
また、電極１６と電極２３とは平面視において、異なる領域に形成されている。つまり、電極１６と電極２３とが平面視で重複する重複領域がない。このような構成により、コンタクトホールＣＨ２が電極２３を突き抜けて電極１６に達するおそれがなくなり、プラグＰＧ２を介して電極１６と電極２３とが電気的に短絡することを防止することができる。
さらに、電極１６が複数の線部ＬＰ１を有することで、電極１６の側面と対向する電極２３の側面の面積が大きくなるので、容量素子の容量を容易に増加させることができる。
一方、図３に示すように、ダミー電極ＤＥは、電極１６と電気的に絶縁状態であるため、コンタクトホールＣＨ２は、ダミー電極ＤＥに達してもよい。すなわち、コンタクトホールＣＨ２は、平面視でダミー電極ＤＥと重なる部分を有していてもよい。これにより、電極２３を構成する導電膜ＣＦ２の膜厚が小さく、電極１６の側面に形成される電極２３の幅が小さい場合でも、コンタクトホールＣＨ２がダミー電極ＤＥ側にずれてもよいので、コンタクトホールＣＨ２を容易に位置合わせすることができる。
＜容量素子の第１変形例＞
図４は、実施の形態１の第１変形例における容量素子を示す平面図であり、図５は、実施の形態１の第１変形例における容量素子を示す断面図である。図５は、図４のＡ−Ａ線に沿った断面図である。
本第１変形例における容量素子は、線部ＬＰ２（図２参照）が設けられておらず、複数のプラグＰＧ１が、複数の線部ＬＰ１の各々と電気的に直接接続されており、また、プラグＰＧ２に加え複数のプラグＰＧ３が電極２３と電気的に直接接続されている点で、図２および図３を用いて説明した実施の形態１における容量素子と異なる。それ以外の点については、実施の形態１における容量素子と同様である。
図４に示すように、電極１６は、複数の線部ＬＰ１を含むが、線部ＬＰ２を含まない。また、実施の形態１と同様に、複数の線部ＬＰ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。そのため、複数の線部ＬＰ１は、互いに離れて形成されている。
コンタクトホールＣＨ１は、層間絶縁膜３４を貫通して電極１６の線部ＬＰ１に達している。プラグＰＧ１は、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、電極１６の線部ＬＰ１と電気的に直接接続されている。
層間絶縁膜３４には、コンタクトホールＣＨ１、ＣＨ２に加え、開口部としてのコンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ３は、層間絶縁膜３４を貫通して、電極２３のうち隣り合う線部ＬＰ１の間に位置する部分に達している。コンタクトホールＣＨ３には、コンタクトホールＣＨ３に埋め込まれた導電膜からなり、電極２３のうち隣り合う線部ＬＰ１の間に位置する部分と電気的に接続された接続電極としてのプラグＰＧ３が形成されている。プラグＰＧ３上には、プラグＰＧ３と電気的に接続された配線ＨＬ３が形成されている。
本第１変形例も、実施の形態１と同様に、プラグＰＧ２を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、電極１６と電極２３とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができ、コンタクトホールＣＨ２を容易に位置合わせすることができる。
一方、本第１変形例では、実施の形態１に比べ、線部ＬＰ１のＸ軸方向の幅が大きくなるものの、プラグＰＧ１を線部ＬＰ１と電気的に直接接続することができるので、プラグＰＧ１を電極１６と電気的にさらに低抵抗で接続することができる。
なお、図６の断面図に、さらに別の例における容量素子を示す。図６に示すように、導電膜ＣＦ１をパターニングして線部ＬＰ１を形成する際に、隣り合う線部ＬＰ１の間に形成される開口部ＯＰ１が導電膜ＣＦ１を貫通しないようにし、複数の線部ＬＰ１の底部が導電膜ＣＦ１を介して互いに繋がるようにすることができる。すなわち、電極１６は、隣り合う線部ＬＰ１の底部同士を接続する接続部ＣＮ１を含む。
図６に示す例において、電極２３の上面の高さ位置を図５に示す例と等しくする場合、電極２３の下面の高さ位置が高くなり、電極２３の厚さが減少するので、容量素子の容量は減少するが、線部ＬＰ１同士が底部で繋がっているため、電極１６の電気抵抗を低減することができる。ただし、電極１６とダミー電極ＤＥとが互いに電気的に絶縁状態であることが好ましいので、隣り合う線部ＬＰ１の底部は互いに繋がっていてもよいが、電極１６の底部とダミー電極ＤＥの底部とは互いに繋がらないようにすることが好ましい。
なお、このように、導電膜ＣＦ１をパターニングする際に開口部ＯＰ１が導電膜ＣＦ１を貫通しないようにすることは、実施の形態１の第１変形例以外にも、前述の実施の形態１も含め、各実施の形態およびその実施の形態の各変形例にも適用可能である。
＜容量素子の第２変形例＞
図７は、実施の形態１の第２変形例における容量素子を示す平面図であり、図８および図９は、実施の形態１の第２変形例における容量素子を示す断面図である。図８は、図７のＡ−Ａ線に沿った断面図であり、図９は、図７のＢ−Ｂ線に沿った断面図である。
本第２変形例の容量素子は、電極２３が、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面のみならず、電極１６の上面の一部の領域にも形成されている点で、図２および図３を用いて説明した実施の形態１の容量素子と異なる。それ以外の点については、実施の形態１における容量素子と同様である。
図７に示すように、電極１６は、線部を含まず、平面視において、矩形形状を有し、一体として形成されている。なお、本第２変形例では、ダミー電極ＤＥは、Ｙ軸方向に延在しており、電極１６とＸ軸方向に離れて形成されている。
電極２３は、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面に加え、電極１６の上面の一部の領域にも形成されている。また、電極２３は、一体として形成されていてもよい。さらに、電極２３のうち電極１６の上面に形成されている部分の側面には、絶縁膜からなるサイドウォール２９ｃが形成されている。なお、図７は、サイドウォール２９ｃを透視した状態を示している。
金属シリサイド膜３３は、電極１６の上面のうち電極２３およびサイドウォール２９ｃのいずれも形成されていない領域に形成されている。また、コンタクトホールＣＨ１は、層間絶縁膜３４を貫通して、電極１６の上面のうち電極２３およびサイドウォール２９ｃのいずれも形成されていない領域に達している。プラグＰＧ１は、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、電極１６と電気的に直接接続されている。コンタクトホールＣＨ２およびプラグＰＧ２については、実施の形態１と同様である。
本第２変形例でも、実施の形態１と同様に、プラグＰＧ２を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、電極１６と電極２３とが電気的に短絡することを防止でき、コンタクトホールＣＨ２を容易に位置合わせすることができる。
一方、本第２変形例では、実施の形態１に比べ、電極１６の側面と対向する電極２３の側面の面積は小さくなる場合もあるが、電極１６の上面と電極２３の下面とが対向するため、容量素子の容量を容易に増加させることができる。
＜容量素子の第３変形例＞
図１０は、実施の形態１の第３変形例における容量素子を示す平面図であり、図１１は、実施の形態１の第３変形例における容量素子を示す断面図である。図１１は、図１０のＡ−Ａ線に沿った断面図である。
本第３変形例の容量素子は、電極１６の上面の一部の領域に、キャップ絶縁膜ＣＰ１が形成されている点で、図２および図３を用いて説明した実施の形態１の半導体装置と異なる。それ以外の点については、実施の形態１における容量素子と同様である。
図１０および図１１に示すように、線部ＬＰ１上、および、線部ＬＰ２の一部の上、すなわち電極１６の一部の上には、少なくとも、平面視において、容量絶縁膜２７を介して電極２３と接する領域に、キャップ絶縁膜ＣＰ１が形成されている。キャップ絶縁膜ＣＰ１は、例えば窒化シリコン膜などの絶縁膜ＩＦ３からなる。
なお、線部ＬＰ１の上面のうちキャップ絶縁膜ＣＰ１が形成されている領域では、金属シリサイド膜３３が形成されていない。一方、線部ＬＰ２の上面のうちプラグＰＧ１の付近の領域、および、ダミー電極ＤＥの上面では、金属シリサイド膜３３が形成されているが、キャップ絶縁膜ＣＰ１は形成されていない。
本第３変形例も、実施の形態１と同様に、プラグＰＧ２を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、プラグＰＧ２により電極１６と電極２３とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができ、コンタクトホールＣＨ２を容易に位置合わせすることができる。
一方、本第３変形例では、電極１６のうち、平面視において、容量絶縁膜２７を介して電極２３と接する領域が、キャップ絶縁膜ＣＰ１で覆われている。したがって、本第３変形例では、実施の形態１に比べ、隣り合う電極１６と電極２３とが電気的に短絡することを、より確実に防止できる。
＜メモリセルの構成＞
次に、半導体チップＣＨＰ（図１参照）に形成されるフラッシュメモリ４（図１参照）のメモリセルと、アナログ回路３（図１参照）やフラッシュメモリ４の駆動回路に使用される容量素子とを図示しながら説明する。
図１２および図１３は、実施の形態１の半導体装置を示す断面図である。図１２は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されている容量素子の構造を示す断面図であり、図１３は、メモリセルのうち絶縁膜２７ａの周辺を拡大して示す断面図である。
図１２に示すように、メモリセルは半導体チップのメモリセル形成領域ＡＲ１に形成され、容量素子は半導体チップの容量素子形成領域ＡＲ２に形成される。すなわち、半導体装置は、メモリセル領域ＡＲ１に形成されたメモリセルと、容量素子形成領域ＡＲ２に形成された容量素子とを有する。
まず、フラッシュメモリのメモリセルの構造について説明する。半導体装置は、ｐ型ウェル１２と、ゲート絶縁膜１３と、コントロールゲート電極１５と、メモリゲート電極２６と、ゲート絶縁膜としての絶縁膜２７ａと、ソース領域およびドレイン領域としての低濃度不純物拡散領域２８および高濃度不純物拡散領域３０とを有する。ゲート絶縁膜１３と、コントロールゲート電極１５と、絶縁膜２７ａと、メモリゲート電極２６とによりメモリセルが形成されている。
図１２に示すように、メモリセル形成領域ＡＲ１において、半導体基板１０にｐ型ウェル１２が形成され、このｐ型ウェル１２上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と、情報を記憶する記憶部とから構成されている。
まず、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１０、すなわちｐ型ウェル１２上に形成されたゲート絶縁膜１３を有しており、このゲート絶縁膜１３上に、コントロールゲート電極１５が形成されている。ゲート絶縁膜１３は、例えば酸化シリコン膜などの、電極１６と半導体基板１０との間の絶縁膜ＩＦ１と同層の絶縁膜ＩＦ１からなる。コントロールゲート電極１５は、例えばポリシリコン膜などの導電膜ＣＦ１と、導電膜ＣＦ１の表面に形成されたコバルトシリサイド膜などの金属シリサイド膜３３とからなる。すなわち、コントロールゲート電極１５は、電極１６を構成する導電膜ＣＦ１と同層の導電膜ＣＦ１からなる。金属シリサイド膜３３は、コントロールゲート電極１５の低抵抗化のために形成されている。このコントロールゲート電極１５は、メモリセルを選択する機能を有している。つまり、コントロールゲート電極１５によって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極１５の一方の側面には、絶縁膜２７ａを介してメモリゲート電極２６が形成されている。メモリゲート電極２６は、コントロールゲート電極１５の一方の側面に形成されたサイドウォール状の形状をしており、例えばポリシリコン膜などの導電膜ＣＦ２と、導電膜ＣＦ２の表面に形成されたコバルトシリサイド膜などの金属シリサイド膜３３とからなる。すなわち、メモリゲート電極２６は、電極２３を構成する導電膜ＣＦ２と同層の導電膜ＣＦ２からなる。金属シリサイド膜３３は、メモリゲート電極２６の低抵抗化のために形成されている。
コントロールゲート電極１５とメモリゲート電極２６との間、および、メモリゲート電極２６と半導体基板１０との間には、ゲート絶縁膜としての絶縁膜２７ａが形成されている。絶縁膜２７ａは、容量絶縁膜２７を構成する絶縁膜ＩＦ２と同層の絶縁膜ＩＦ２からなる。図１３に示すように、絶縁膜２７ａを構成する絶縁膜ＩＦ２は、半導体基板１０上に形成されている酸化シリコン膜１７と、酸化シリコン膜１７上に形成されている電荷蓄積膜２５（窒化シリコン膜１８）と、電荷蓄積膜２５上に形成されている酸化シリコン膜１９とから構成されている。酸化シリコン膜１７は、メモリゲート電極２６と半導体基板１０との間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１７からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１０から酸化シリコン膜１７を介して電荷蓄積膜２５に電子を注入したり、電荷蓄積膜２５に正孔を注入したりして情報の記憶や消去を行うため、酸化シリコン膜１７は、トンネル絶縁膜として機能する。
そして、この酸化シリコン膜１７上に形成されている電荷蓄積膜２５は、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２５は窒化シリコン膜１８により形成されている。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２６下の半導体基板１０内、すなわちｐ型ウェル１２内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２６下の半導体基板１０内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
本実施の形態１では、電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜１８が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）などを使用してもよい。電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
コントロールゲート電極１５の両側壁のうち一方の側壁、すなわち一方の側面にはメモリゲート電極２６が形成されているが、他方の側壁、すなわち他方の側面には、酸化シリコン膜からなるサイドウォール２９ａが形成されている。同様に、メモリゲート電極２６の両側壁のうち一方の側壁、すなわち一方の側面にはコントロールゲート電極１５が形成されており、他方の側壁、すなわち他方の側面には、酸化シリコン膜からなるサイドウォール２９ａが形成されている。
サイドウォール２９ａの直下にある半導体基板１０内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域２８が形成されており、この一対の浅い低濃度不純物拡散領域２８に接する外側の領域に一対の深い高濃度不純物拡散領域３０が形成されている。この深い高濃度不純物拡散領域３０もｎ型半導体領域であり、高濃度不純物拡散領域３０の表面には、例えばコバルトシリサイド膜からなる金属シリサイド膜３３が形成されている。一対の低濃度不純物拡散領域２８と一対の高濃度不純物拡散領域３０とによって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域２８と高濃度不純物拡散領域３０とで形成することにより、ソース領域とドレイン領域とをＬＤＤ（Lightly Doped Drain）構造とすることができる。
なお、ソース領域およびドレイン領域は、一方がコントロールゲート電極１５に整合して形成されており、他方がメモリゲート電極２６に整合して形成されている。
ここで、ゲート絶縁膜１３、コントロールゲート電極１５、および、上述したソース領域とドレイン領域によって構成されるトランジスタを、選択トランジスタと呼ぶことにする。一方、絶縁膜２７ａ、メモリゲート電極２６、および、上述したソース領域とドレイン領域によって構成されるトランジスタを、メモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
次に、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜３４が形成されている。この層間絶縁膜３４には、層間絶縁膜３４を貫通して、ソース領域やドレイン領域を構成する高濃度不純物拡散領域３０の表面に形成された金属シリサイド膜３３に達するコンタクトホールＣＨ４が形成されている。コンタクトホールＣＨ４の内部には、導電膜が埋め込まれている。この導電膜として、まず、バリア導体膜であるチタン／窒化チタン膜が形成され、次いで、コンタクトホールＣＨ４を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＨ４にチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、コンタクトホールＣＨ４に埋め込まれた導電膜からなり、ソース領域またはドレイン領域と電気的に接続されたプラグＰＧ４が形成されている。そして、層間絶縁膜３４上には、配線ＨＬ４が形成されており、この配線ＨＬ４とプラグＰＧ４とが電気的に接続されている。配線ＨＬ４は、例えば、チタン／窒化チタン膜、アルミニウム膜、および、チタン／窒化チタン膜の積層膜からなる。
なお、前述したプラグＰＧ１、ＰＧ２、ＰＧ３も、プラグＰＧ４と同様に形成されており、前述した配線ＨＬ１、ＨＬ２、ＨＬ３も、配線ＨＬ４と同様に形成されている。
本実施の形態１におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極１５に印加する電圧をＶｃｇ、メモリゲート電極２６に印加する電圧をＶｍｇとする。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板１０、すなわちｐ型ウェル１２に印加する電圧をＶｂとする。電荷蓄積膜２５である窒化シリコン膜１８への電子の注入を「書き込み」と定義し、窒化シリコン膜１８への正孔（ホール）の注入を「消去」と定義する。
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行われる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極２６に印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極１５に印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄを、書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極１５を有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェル１２、すなわち半導体基板１０に印加される電圧Ｖｂは０Ｖである。
このような電圧を印加して書き込み動作を行う際の電荷の動きを説明する。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子が流れる。チャネル領域を流れる電子は、コントロールゲート電極１５とメモリゲート電極２６との境界付近下のチャネル領域で加速されてホットエレクトロンになる。そして、メモリゲート電極２６に印加した正電圧（Ｖｍｇ＝１２Ｖ）による電界で、メモリゲート電極２６下の電荷蓄積膜２５中、すなわち窒化シリコン膜１８中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜１８中のトラップ準位に捕獲され、その結果、窒化シリコン膜１８に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行われる。
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行われる。ＢＴＢＴ消去では、例えば、メモリゲート電極２６に印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極１５に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極２６に印加された負電圧に引き寄せられ、窒化シリコン膜１８中に注入される。注入されたホットホールは、窒化シリコン膜１８内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行われる。
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極１５に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極２６に印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
図１４〜図３１は、実施の形態１における半導体装置の製造工程中の断面図である。図１４〜図３１は、図１２に示した断面と同一の断面を示している。
まず、図１４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶からなる半導体基板１０を用意する。そして、半導体基板１０に、例えば低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域１１を形成する。素子分離領域１１は、素子が互いに干渉しないようにするために設けられる。この素子分離領域１１は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。
例えば、ＳＴＩ法では、以下のようにして素子分離領域１１を形成している。すなわち、半導体基板１０にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１０上に酸化シリコン膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、半導体基板１０上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域１１を形成することができる。なお、図１４では、半導体基板１０の表面１０ａ側のメモリセル形成領域ＡＲ１のうち素子分離領域１１が形成されない領域と、半導体基板１０の表面１０ａ側の容量素子形成領域ＡＲ２のうち素子分離領域１１が形成される領域とを示している。
次に、半導体基板１０に不純物を導入してｐ型ウェル１２を形成する。ｐ型ウェル１２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１０に導入することで形成される。そして、メモリセル形成領域ＡＲ１では、ｐ型ウェル１２の表面領域に選択トランジスタのチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、図１５に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば熱酸化法を使用して形成することができる。ただし、絶縁膜ＩＦ１は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、絶縁膜ＩＦ１を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、絶縁膜ＩＦ１と半導体基板１０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、絶縁膜ＩＦ１のホットキャリア耐性を向上させることができ、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が拡散しにくい。このため、ゲート絶縁膜１３に酸窒化シリコン膜を用いることにより、コントロールゲート電極１５中の不純物が半導体基板１０側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するためには、例えば、半導体基板１０をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１０の表面に酸化シリコン膜からなる絶縁膜ＩＦ１を形成した後、窒素を含む雰囲気中で半導体基板１０を熱処理し、絶縁膜ＩＦ１と半導体基板１０との界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、絶縁膜ＩＦ１は、例えば窒化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。これにより、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム（ＨｆＯ２）膜が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート（ＨｆＡｌＯ）膜、ハフニウムオキシナイトライド（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯ）膜、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様に、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
そして、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ１上に例えばポリシリコン膜からなる導電膜ＣＦ１を形成する。このポリシリコン膜からなる導電膜ＣＦ１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜からなる導電膜ＣＦ１中にリンや砒素などのｎ型不純物を導入する。
次に、図１６に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、パターニングされたレジスト膜をマスクにしたエッチングにより導電膜ＣＦ１および絶縁膜ＩＦ１を加工、すなわちパターニングする。そして、メモリセル形成領域ＡＲ１で、導電膜ＣＦ１からなるコントロールゲート電極１５、および、コントロールゲート電極１５と半導体基板１０との間の絶縁膜ＩＦ１からなるゲート絶縁膜１３を形成する。また、容量素子形成領域ＡＲ２で、導電膜ＣＦ１からなる電極１６、および、導電膜ＣＦ１からなるダミー電極ＤＥを形成する。コントロールゲート電極１５は、メモリセルの選択トランジスタのゲート電極である。このように、容量素子の電極１６およびダミー電極ＤＥは、メモリセルのコントロールゲート電極１５を形成する工程で形成される。
ここで、コントロールゲート電極１５には、ポリシリコン膜からなる導電膜ＣＦ１中にｎ型不純物が導入されている。このため、コントロールゲート電極１５の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
ここで、実施の形態１の第３変形例における半導体装置を製造する場合には、図１６を用いて説明した工程に代え、変形例として、図１７〜図１９を用いて説明する以下のような工程を行うことができる。
まず、図１５を用いて説明した工程の後、図１７に示すように、ポリシリコン膜からなる導電膜ＣＦ１上に、絶縁膜ＩＦ３を形成する。例えばＣＶＤ法などを用いて、窒化シリコン膜からなる絶縁膜ＩＦ３を形成することができる。なお、絶縁膜ＩＦ３の材料については、窒化シリコン膜に代え、キャップ絶縁膜、ハードマスク膜またはスペーサ膜として機能する他の材料からなる絶縁膜を用いることができる。
次に、図１８に示すように、パターニングされたレジスト膜をマスクにしたエッチングにより絶縁膜ＩＦ３を加工して、容量素子形成領域ＡＲ２のうち金属シリサイド膜を形成する領域で絶縁膜ＩＦ３を除去し、容量素子形成領域ＡＲ２のうち金属シリサイド膜を形成する領域以外の領域で絶縁膜ＩＦ３を残す。なお、図１８に示すように、メモリセル形成領域ＡＲ１で絶縁膜ＩＦ３を残すことができる。
次に、図１９に示すように、パターニングされたレジスト膜をマスクにしたエッチングにより、絶縁膜ＩＦ３、導電膜ＣＦ１および絶縁膜ＩＦ１を加工する。これにより、メモリセル形成領域ＡＲ１で、ゲート絶縁膜１３、コントロールゲート電極１５、および、コントロールゲート電極１５上の絶縁膜ＩＦ３からなるキャップ絶縁膜ＣＰ１を形成する。また、容量素子形成領域ＡＲ２で、電極１６を形成する。電極１６の上面の一部には、絶縁膜ＩＦ３からなるキャップ絶縁膜ＣＰ１が形成されている。なお、図１９に示す工程を行った後は、図１６に示す工程を行った後と同様に、図２０以降の工程と同様の工程を行うことができる。
次に、図２０に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、コントロールゲート電極１５の表面、電極１６の表面、および、ダミー電極ＤＥの表面を含めて半導体基板１０上に、絶縁膜ＩＦ２を形成する。図２０では、絶縁膜ＩＦ２を１層の膜として図示しているが、図２１に拡大して示すように、絶縁膜ＩＦ２は、例えば、酸化シリコン膜１７と、酸化シリコン膜１７上の窒化シリコン膜１８と、窒化シリコン膜１８上の酸化シリコン膜１９とからなり、いわゆるＯＮＯ膜である。絶縁膜ＩＦ２は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、酸化シリコン膜１７の膜厚は５ｎｍであり、窒化シリコン膜１８の膜厚は１０ｎｍであり、酸化シリコン膜１９の膜厚は５ｎｍである。
この絶縁膜ＩＦ２のうち窒化シリコン膜１８は、メモリセル形成領域ＡＲ１において、メモリトランジスタの電荷蓄積膜２５（図１３参照）となる膜である。本実施の形態１では、電荷蓄積膜２５として窒化シリコン膜１８を使用しているが、電荷蓄積膜２５としてトラップ準位を有する他の絶縁膜を使用してもよい。例えば、電荷蓄積膜２５として酸化アルミニウム膜（アルミナ膜）を使用することもできる。
次に、図２０に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、絶縁膜ＩＦ２上に、例えばポリシリコン膜からなる導電膜ＣＦ２を形成する。ポリシリコン膜からなる導電膜ＣＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。
次に、図２２に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、例えばポリシリコン膜からなる導電膜ＣＦ２を異方性エッチングによりエッチバックする。これにより、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の両側の側壁、すなわち側面に、絶縁膜ＩＦ２を介して導電膜ＣＦ２からなるサイドウォール２２ａおよびサイドウォール２２ｂを残す。一方、容量素子形成領域ＡＲ２では、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面に、絶縁膜ＩＦ２を介して導電膜ＣＦ２を一体として残し、残された導電膜ＣＦ２からなる電極２３を一体として形成する。このため、電極１６と電極２３とは、平面視において重ならない。
ここで、実施の形態１の第２変形例における半導体装置を製造する場合には、図２０を用いて説明した工程を行った後、図２２を用いて説明した工程に代え、図２３および図２４を用いて説明する以下のような工程を行うことができる。
まず、図２３に示すように、半導体基板１０上にレジスト膜ＰＲ１を塗布した後、このレジスト膜ＰＲ１に対して露光・現像処理を施すことによりパターニングする。このパターニングは、容量素子形成領域ＡＲ２では、電極１６の上面のうち電極２３が形成される領域において、導電膜ＣＦ２がレジスト膜ＰＲ１により覆われ、その他の領域において、導電膜ＣＦ２が露出するように行われる。
次に、図２４に示すように、ポリシリコン膜からなる導電膜ＣＦ２を異方性エッチングによりエッチバックすることにより、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の両側の側壁、すなわち側面に、導電膜ＣＦ２からなるサイドウォール２２ａおよびサイドウォール２２ｂが残される。一方、容量素子形成領域ＡＲ２では、例えばポリシリコン膜からなる導電膜ＣＦ２を異方性エッチングすることにより、電極１６とダミー電極ＤＥとの間、電極１６の周側面、および、ダミー電極ＤＥの周側面に、一体として形成された導電膜ＣＦ２からなる電極２３が形成される。また、容量素子形成領域ＡＲ２では、レジスト膜ＰＲ１をマスクにして、ポリシリコン膜からなる導電膜ＣＦ２をエッチングすることにより、電極１６の上面の一部の領域に、絶縁膜ＩＦ２を介して電極２３が形成される。このとき、電極１６の上面の一部の領域で、電極１６と電極２３とは、平面視において重なる。その後、パターニングされたレジスト膜ＰＲ１を除去する。なお、図２４に示す工程を行った後は、図２２に示す工程を行った後と同様に、図２５以降の工程と同様の工程を行うことができる。
次に、図２５に示すように、半導体基板１０上にレジスト膜ＰＲ２を塗布した後、このレジスト膜ＰＲ２に対して露光・現像処理を施すことにより、レジスト膜ＰＲ２をパターニングする。パターニングは、容量素子形成領域ＡＲ２を完全に覆う一方、メモリセル形成領域ＡＲ１の一部を開口するように行われる。具体的には、メモリセル形成領域ＡＲ１のうち、コントロールゲート電極１５の片側の側壁、すなわち側面に形成されているサイドウォール２２ｂが露出するように行われる。例えば、図２５では、コントロールゲート電極１５の左側の側壁に形成されているサイドウォール２２ｂが露出している。
次に、図２６に示すように、パターニングされたレジスト膜ＰＲ２をマスクにしたエッチングにより、コントロールゲート電極１５の左側の側壁に露出しているサイドウォール２２ｂを除去する。このとき、コントロールゲート電極１５の右側の側壁に形成されているサイドウォール２２ａは、レジスト膜ＰＲ２で覆われているため除去されずに残る。サイドウォール２２ａは、メモリゲート電極２６（後述する図２７参照）となる部分である。また、容量素子形成領域ＡＲ２においても、電極２３はレジスト膜ＰＲ２で保護されているため除去されずに残る。その後、パターニングされたレジスト膜ＰＲ２を除去する。
続いて、図２７に示すように、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、露出した絶縁膜ＩＦ２、すなわち電極２３、および、メモリゲート電極２６となる部分であるサイドウォール２２ａのいずれにも覆われていない部分の絶縁膜ＩＦ２をエッチングすることにより除去する。すなわち、メモリセル形成領域ＡＲ１では、絶縁膜ＩＦ２のうち、コントロールゲート電極１５とメモリゲート電極２６との間の部分、および、メモリゲート電極２６と半導体基板１０との間の部分が残され、それ以外の部分が除去される。また、容量素子形成領域ＡＲ２では、絶縁膜ＩＦ２のうち、電極１６と電極２３との間の部分、ダミー電極ＤＥと電極２３との間の部分、および、電極２３と半導体基板１０との間の部分が残され、それ以外の部分が除去される。
このようにして、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の右側の側壁、すなわち側面にだけ、絶縁膜ＩＦ２を介して導電膜ＣＦ２からなるサイドウォール２２ａが残され、サイドウォール形状のメモリゲート電極２６が形成される。また、絶縁膜ＩＦ２のうち、コントロールゲート電極１５とメモリゲート電極２６との間の部分、および、メモリゲート電極２６と半導体基板１０との間の部分が残され、残された絶縁膜ＩＦ２が絶縁膜２７ａとなる。このとき、絶縁膜２７ａでは、絶縁膜２７ａを構成する窒化シリコン膜１８（図２１参照）が電荷蓄積膜２５（図１３参照）となる。
一方、容量素子形成領域ＡＲ２では、絶縁膜ＩＦ２のうち、電極１６と電極２３との間の部分、ダミー電極ＤＥと電極２３との間の部分、および、電極２３と半導体基板１０との間の部分が残され、残された絶縁膜ＩＦ２が容量絶縁膜２７となる。容量絶縁膜２７は、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９から構成される（図２１参照）。そして、電極１６と電極２３と容量絶縁膜２７とにより容量素子が形成される。
なお、この時点では、導電膜ＣＦ１はポリシリコン膜から形成されているため、メモリセルのメモリゲート電極２６および容量素子の電極２３はポリシリコン膜から形成されている。
次に、図２８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５とメモリゲート電極２６に整合した浅い低濃度不純物拡散領域２８を形成する。浅い低濃度不純物拡散領域２８は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
続いて、図２９に示すように、半導体基板１０上に酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜からなる絶縁膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、絶縁膜を異方性エッチングすることにより、サイドウォール２９ａ、２９ｂを形成する。メモリセル形成領域ＡＲ１においては、コントロールゲート電極１５の左側の側壁、すなわち側面、および、メモリゲート電極２６の右側の側壁、すなわち側面に、絶縁膜からなるサイドウォール２９ａが形成される。一方、容量素子形成領域ＡＲ２においては、電極２３の側壁、すなわち側面に、絶縁膜からなるサイドウォール２９ｂが形成される。これらのサイドウォール２９ａ、２９ｂを構成する絶縁膜は、酸化シリコン膜の単層膜により形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜により形成してもよい。
ここで、実施の形態１の第２変形例における半導体装置を製造する場合には、図２９を用いて説明する工程では、容量素子形成領域ＡＲ２において、電極２３のうち電極１６の上面に形成される部分の側壁に、サイドウォール２９ｃ（図８参照）が形成される。
次に、図３０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＡＲ１にサイドウォール２９ａに整合した深い高濃度不純物拡散領域３０を形成する。深い高濃度不純物拡散領域３０は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域３０と浅い低濃度不純物拡散領域２８とによってメモリセルのソース領域およびドレイン領域が形成される。このようにソース領域およびドレイン領域を浅い低濃度不純物拡散領域２８と深い高濃度不純物拡散領域３０とで形成することにより、ソース領域およびドレイン領域をＬＤＤ構造とすることができる。このようにして、高濃度不純物拡散領域３０を形成した後、１０００℃程度の熱処理を行う。これにより、導入した不純物の活性化が行われる。
次に、図３１に示すように、コントロールゲート電極１５、メモリゲート電極２６、電極１６、電極２３、ダミー電極ＤＥ、ならびに、ソース領域およびドレイン領域としての高濃度不純物拡散領域３０の表面に、金属シリサイド膜３３を形成する。
まず、メモリセル形成領域ＡＲ１および容量素子形成領域ＡＲ２で、半導体基板１０上に例えばコバルト膜からなる金属膜を形成する。このとき、メモリセル形成領域ＡＲ１では、露出しているコントロールゲート電極１５およびメモリゲート電極２６に直接接触するように金属膜が形成される。同様に、深い高濃度不純物拡散領域３０にも金属膜が直接接触する。一方、容量素子形成領域ＡＲ２では、電極１６の一部および電極２３の一部に金属膜が直接接触する。例えばコバルト膜からなる金属膜は、例えばスパッタリング法を使用して形成することができる。金属膜の膜厚は、例えば１０ｎｍである。
そして、半導体基板１０に対して１回目の熱処理を実施する。その後、半導体基板１０の表面を洗浄する。この洗浄は、ＡＰＭ（Ammonium hydroxide hydrogen Peroxide Mixture cleaning）洗浄とＨＰＭ洗浄で行われる。ＡＰＭ洗浄は、水酸化アンモニウム（ＮＨ４ＯＨ）／過酸化水素（Ｈ２Ｏ２）／純水（Ｈ２Ｏ）からなる混合薬液であり、パーティクルや有機物に対する除去効果が大きい洗浄である。一方、ＨＰＭ洗浄は、塩酸（ＨＣｌ）／過酸化水素（Ｈ２Ｏ２）／純水（Ｈ２Ｏ）からなる混合薬液であり、金属類に対する除去効果が大きい洗浄である。続いて、洗浄後、２回目の熱処理を実施する。
これにより、図３１に示すように、メモリセル形成領域ＡＲ１では、コントロールゲート電極１５の表面、および、メモリゲート電極２６の表面において、ポリシリコン膜からなる導電膜ＣＦ１、ＣＦ２と、コバルト膜からなる金属膜とが反応して、コバルトシリサイド膜からなる金属シリサイド膜３３が形成される。これにより、コントロールゲート電極１５は、ポリシリコン膜からなる導電膜ＣＦ１と、コバルトシリサイド膜からなる金属シリサイド膜３３との積層構造となる。また、メモリゲート電極２６は、ポリシリコン膜からなる導電膜ＣＦ２と、コバルトシリサイド膜からなる金属シリサイド膜３３との積層構造となる。コバルトシリサイド膜からなる金属シリサイド膜３３は、コントロールゲート電極１５およびメモリゲート電極２６の低抵抗化のために形成される。また、ゲート絶縁膜１３とコントロールゲート電極１５とメモリゲート電極２６と絶縁膜２７ａとによりメモリセルが形成される。
同様に、上述した熱処理により、高濃度不純物拡散領域３０の表面においてもシリコンからなる高濃度不純物拡散領域３０と、コバルト膜からなる金属膜とが反応して、コバルトシリサイド膜からなる金属シリサイド膜３３が形成される。このため高濃度不純物拡散領域３０においても低抵抗化を図ることができる。
一方、容量素子形成領域ＡＲ２では、電極１６の表面、ダミー電極ＤＥの表面、および、電極２３の表面において、ポリシリコン膜からなる導電膜ＣＦ１、ＣＦ２と、コバルト膜からなる金属膜が反応して、コバルトシリサイド膜からなる金属シリサイド膜３３が形成される。これにより、電極１６およびダミー電極ＤＥは、それぞれポリシリコン膜からなる導電膜ＣＦ１とコバルトシリサイド膜からなる金属シリサイド膜３３との積層構造となる。また、電極２３は、ポリシリコン膜からなる導電膜ＣＦ２とコバルトシリサイド膜からなる金属シリサイド膜３３との積層構造となる。コバルトシリサイド膜からなる金属シリサイド膜３３は、電極１６、ダミー電極ＤＥおよび電極２３の低抵抗化のために形成される。
そして、未反応の金属膜は、半導体基板１０上から除去される。なお、本実施の形態１では、金属シリサイド膜３３としてコバルトシリサイド膜を形成する例を説明しているが、金属シリサイド膜３３として、コバルトシリサイド膜に代えて、例えばニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
以上のようにして、メモリセル形成領域ＡＲ１にメモリセルを形成し、容量素子形成領域ＡＲ２に本実施の形態１における容量素子を形成することができる。
なお、実施の形態１の第３変形例における半導体装置を製造する場合には、図３１を用いて説明する工程では、図１１を用いて前述したように、電極１６の上面のうちキャップ絶縁膜ＣＰ１が形成されている領域では、金属シリサイド膜３３が形成されない。
次に、配線工程について図１２を参照しながら説明する。図１２に示すように、半導体基板１０の表面１０ａ上に、層間絶縁膜３４を形成する。この層間絶縁膜３４は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜３４の表面を、例えばＣＭＰ法を使用して平坦化する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜３４にコンタクトホールＣＨ１、ＣＨ２、ＣＨ４を形成する。このとき、メモリセル形成領域ＡＲ１では、層間絶縁膜３４を貫通してソース領域またはドレイン領域に達するコンタクトホールＣＨ４が形成される。また、容量素子形成領域ＡＲ２では、コンタクトホールＣＨ１、ＣＨ２が形成される。コンタクトホールＣＨ１は、層間絶縁膜３４を貫通し、電極１６に達する。また、コンタクトホールＣＨ２は、層間絶縁膜３４を貫通し、電極２３のうちダミー電極ＤＥの電極１６側と反対側の側面に形成された部分に達する。
そして、コンタクトホールＣＨ１、ＣＨ２、ＣＨ４の底面および内壁を含む層間絶縁膜３４上に、チタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホールＣＨ１、ＣＨ２、ＣＨ４を埋め込むように、半導体基板１０の表面１０ａの全面に、導電膜としてのタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜３４上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＧ１、ＰＧ２、ＰＧ４を形成することができる。
このうち、容量素子形成領域ＡＲ２では、プラグＰＧ１、ＰＧ２が形成される。プラグＰＧ１として、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、電極１６と電気的に接続されたプラグＰＧ１が形成される。プラグＰＧ２として、コンタクトホールＣＨ２に埋め込まれた導電膜からなり、電極２３と電気的に接続されたプラグＰＧ２が形成される。なお、プラグＰＧ１として、電極１６の表面に形成された金属シリサイド膜３３と接触したプラグＰＧ１が形成され、プラグＰＧ２として、電極２３の表面に形成された金属シリサイド膜３３と接触したプラグＰＧ２が形成される。
次に、層間絶縁膜３４およびプラグＰＧ１、ＰＧ２、ＰＧ４上に、例えば、チタン／窒化チタン膜、銅を含有するアルミニウム膜、および、チタン／窒化チタン膜を、順次形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線ＨＬ１、ＨＬ２、ＨＬ４を形成する。配線ＨＬ１は、プラグＰＧ１と電気的に接続され、配線ＨＬ２は、プラグＰＧ２と電気的に接続され、配線ＨＬ４は、プラグＰＧ４と電気的に接続される。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
＜電極とプラグとの接続について＞
比較例１および比較例２の半導体装置を、図面を参照して説明する。図３２は、比較例１の半導体装置を示す断面図である。図３３は、比較例２の半導体装置を示す断面図である。図３２および図３３は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されている容量素子の構造を示す断面図である。
比較例１の半導体装置のうち、メモリセル形成領域ＡＲ１における各部分、ならびに、容量素子形成領域ＡＲ２における下部電極１１６、上部電極１２３、コンタクトホールＣＨ１０２およびプラグＰＧ１０２以外の各部分については、実施の形態１の半導体装置の各部分と同様である。また、比較例２の半導体装置のうち、メモリセル形成領域ＡＲ１における各部分、ならびに、容量素子形成領域ＡＲ２における下部電極１１６、上部電極１２３、コンタクトホールＣＨ１０２およびプラグＰＧ１０２以外の各部分については、実施の形態１の半導体装置の各部分と同様である。
比較例１の半導体装置では、図示は省略するが、平面視において、下部電極１１６と上部電極１２３とは異なる矩形形状をしており、下部電極１１６と上部電極１２３とが平面視で重なる重複領域と、下部電極１１６と上部電極１２３とが平面視で重ならない非重複領域を有している。すなわち、図３２のＸ軸方向においては、下部電極１１６の長さが上部電極１２３の長さより短く、Ｘ軸方向と交差するＹ軸方向（図３２の紙面に垂直な方向）においては、下部電極１１６の長さが上部電極１２３の長さよりも長くなっている。このように構成された下部電極１１６と上部電極１２３が平面的に重なる重複領域に容量素子が形成されていることになる。そして、下部電極１１６の非重複領域では、下部電極１１６と電気的に接続するプラグ（図示は省略）が形成されている。また、上部電極１２３の非重複領域では、層間絶縁膜３４を貫通して上部電極１２３に達するコンタクトホールＣＨ１０２が形成され、コンタクトホールＣＨ１０２に埋め込まれた導電膜からなり、上部電極１２３と電気的に接続されたプラグＰＧ１０２が形成されている。
図３２に示すように、下部電極１１６は、ポリシリコン膜からなる導電膜ＣＦ１と導電膜ＣＦ１の表面に形成された金属シリサイド膜３３とにより構成されている。一方、上部電極１２３の段差領域の側壁には絶縁膜からなるサイドウォール１２９が形成されており、上部電極１２３の段差領域の表面には金属シリサイド膜３３が形成されていない。そのため、段差領域における上部電極１２３は、高抵抗となり、上部電極１２３の非重複領域に形成されたプラグＰＧ１０２を、上部電極１２３の重複領域と電気的に低抵抗で接続することができないので、プラグＰＧ１０２と上部電極１２３とを電気的に低抵抗で接続することができない。
一方、比較例２の半導体装置では、平面視において、下部電極１１６と上部電極１２３とは異なる矩形形状をしているが、平面視において上部電極１２３は下部電極１１６が形成された領域に内包されるように形成されており、上部電極１２３は、全面に亘り下部電極１１６と平面視で重なっている。そのため、比較例２の半導体装置では、下部電極１１６は、下部電極１１６と上部電極１２３とが平面視で重なる重複領域と、下部電極１１６と上部電極１２３とが平面視で重ならない非重複領域を有している。そして、下部電極１１６と電気的に接続されたプラグ（図示は省略）は、下部電極１１６の非重複領域に形成されているが、上部電極１２３と電気的に接続されたプラグＰＧ１０２は、下部電極１１６との重複領域に形成されている。また、上部電極１２３の表面全面に金属シリサイド膜３３が形成されている。そのため、プラグＰＧ１０２と上部電極１２３とを電気的に低抵抗で接続することができる。
しかし、比較例２の半導体装置では、容量素子の厚さは、下部電極１１６の厚さと容量絶縁膜２７の厚さと上部電極１２３の厚さとの合計になる。また、下部電極１１６を構成する導電膜ＣＦ１の厚さは、コントロールゲート電極１５を構成する導電膜ＣＦ１の厚さと等しい。そのため、容量素子の上部電極１２３の上面の高さ位置は、例えばメモリセルにおけるコントロールゲート電極１５の上面の高さ位置よりも高く、メモリセルにおけるソース領域またはドレイン領域の上面の高さ位置よりも高い。すなわち、容量素子上の配線ＨＬ２の下面から容量素子の上部電極１２３の上面までの厚さ方向の距離ＤＳＴ１は、メモリセル上の配線ＨＬ４の下面からコントロールゲート電極１５の上面までの厚さ方向の距離ＤＳＴ２に比べて短く、配線ＨＬ４の下面からソース領域またはドレイン領域の上面までの厚さ方向の距離ＤＳＴ３に比べて短い。
したがって、層間絶縁膜３４を貫通してソース領域またはドレイン領域に達するコンタクトホールＣＨ４と、層間絶縁膜３４を貫通して上部電極１２３の上面に達するコンタクトホールＣＨ１０２とを同一の工程で形成する際に、コンタクトホールＣＨ１０２が上部電極１２３および容量絶縁膜２７を貫通して下部電極１１６に達することがある。このような場合、コンタクトホールＣＨ１０２に埋め込まれた導電膜からなるプラグＰＧ１０２により、上部電極１２３と下部電極１１６とが短絡されるおそれがあり、半導体装置の性能を低下させる。
また、半導体装置の微細化に伴って、半導体基板１０の上面から配線ＨＬ２、ＨＬ４の下面までの高さが減少する場合、配線ＨＬ４の下面からソース領域またはドレイン領域の上面までの厚さ方向の距離が減少する割合に比べ、配線ＨＬ２の下面から上部電極１２３の上面までの厚さ方向の距離が減少する割合が大きくなる。したがって、コンタクトホールＣＨ１０２に埋め込まれた導電膜からなるプラグＰＧ１０２により、上部電極１２３と下部電極１１６とが短絡されるおそれがさらに高まり、半導体装置の性能をさらに低下させる。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１では、コンタクトホールＣＨ２は、層間絶縁膜３４を貫通して、電極２３のうちダミー電極ＤＥの電極１６側と反対側の側面に形成された部分に達する。また、本実施の形態１では、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２は、層間絶縁膜３４を貫通して、電極２３のうちダミー電極ＤＥの電極１６側と反対側の側面に形成された部分と電気的に直接接続されている。電極２３のうちダミー電極ＤＥの電極１６側と反対側の部分では、ダミー電極ＤＥを芯部としたサイドウォールとしての電極２３が形成されている。このような構成により、プラグＰＧ２を、電極２３のいずれの部分とも、電極２３の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜３３を介して電気的に接続することができる。そのため、プラグＰＧ２を、電極２３のいずれの部分とも電気的に低抵抗で接続することができる。
また、本実施の形態１では、電極２３のうちダミー電極ＤＥの電極１６側と反対側の側面に形成された部分は、平面視において電極１６と重なっていない。したがって、コンタクトホールＣＨ２が層間絶縁膜３４、電極２３および容量絶縁膜２７を貫通して電極１６に達することがなく、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２により、電極２３と電極１６とが短絡されることもないので、半導体装置の性能を向上させることができる。
なお、図８に示したように、実施の形態１の第２変形例では、電極２３のうち電極１６の上面に形成されている部分の側面には、絶縁膜からなるサイドウォール２９ｃが形成されている。しかし、図３２に示したように、比較例１で、上部電極１２３の段差領域において、絶縁膜からなるサイドウォール１２９が形成されている側面の高さに比べると、実施の形態１の第２変形例で、サイドウォール２９ｃが形成されている側面の高さは小さい。そのため、比較例１で、プラグＰＧ１０２と上部電極１２３とを電気的に低抵抗で接続することができないことと比べれば、実施の形態１の第２変形例では、プラグＰＧ２と電極２３とを電気的により低抵抗で接続することができる。
（実施の形態２）
実施の形態１ではダミー電極ＤＥを形成し、プラグＰＧ２が電極２３のうちダミー電極ＤＥの側面に形成された部分と電気的に接続される例（図３参照）を示した。一方、実施の形態２では、ダミー電極ＤＥを形成せず、電極１６に開口部ＯＰ２を形成し、プラグＰＧ２が電極１６に形成された開口部ＯＰ２の内部に形成された電極２３と電気的に接続される例（後述する図３５参照）について説明する。
図３４は、実施の形態２における容量素子を示す平面図であり、図３５は、実施の形態２における容量素子を示す断面図である。図３５は、図３４のＡ−Ａ線に沿った断面図である。図３４および図３５に示すように、電極１６、電極２３、プラグＰＧ１およびプラグＰＧ２の配置以外については、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様にすることができる。
図３４および図３５に示すように、半導体装置は、素子分離領域１１上に形成された導電膜ＣＦ１からなる電極１６を有するが、実施の形態１と異なり、ダミー電極ＤＥ（図３参照）を有しない。一方、半導体装置は、実施の形態１と異なり、電極１６を貫通する開口部ＯＰ２を有する。そして、半導体装置は、開口部ＯＰ２の内部に形成された導電膜ＣＦ２、および、電極１６の周側面に一体として形成された導電膜ＣＦ２からなる電極２３を有する。電極２３は、例えばポリシリコン膜からなる導電膜ＣＦ２と、この導電膜ＣＦ２の表面に形成された例えばコバルトシリサイド膜からなる金属シリサイド膜３３とから構成されている。
なお、実施の形態１と同様に、電極１６と電極２３との間には、絶縁膜ＩＦ２からなる容量絶縁膜２７が形成されている。そして、電極１６と電極２３と容量絶縁膜２７とにより容量素子が形成されている。電極１６、電極２３および容量絶縁膜２７により形成された容量素子を覆うように、層間絶縁膜３４が形成されている。層間絶縁膜３４には、接続孔としてのコンタクトホールＣＨ１、ＣＨ２が形成されている。
コンタクトホールＣＨ１は、層間絶縁膜３４を貫通して電極１６に達する。プラグＰＧ１は、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、電極１６と電気的に直接接続されている。
コンタクトホールＣＨ２は、層間絶縁膜３４を貫通して電極２３に達する。プラグＰＧ２は、コンタクトホールＣＨ２に埋め込まれた導電膜からなり、電極２３と電気的に直接接続されている。このような構成により、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２は、電極２３のいずれの部分とも、電極２３の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜３３を介して電気的に接続することができる。そのため、プラグＰＧ２を電極２３のいずれの部分とも電気的に低抵抗で接続することができる。
本実施の形態２でも、電極１６と電極２３とは、平面視において、異なる領域に形成されている。このような構成により、コンタクトホールＣＨ２が電極２３を突き抜けて電極１６に達するおそれがなくなり、プラグＰＧ２を介して電極２３と電極１６とが電気的に短絡することを防止することができる。
好適には、半導体装置は、電極１６を貫通する複数の開口部ＯＰ２、および、複数の開口部ＯＰ２の各々の内部に形成された電極２３を有する。この複数の開口部ＯＰ２は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。このように、電極１６を貫通する複数の開口部ＯＰ２、および、複数の開口部ＯＰ２の各々の内部に形成された電極２３を有することで、電極１６の側面と対向する電極２３の側面の面積が大きくなるので、容量素子の容量を容易に増加させることができる。
なお、実施の形態１と同様に、導電膜ＣＦ１をパターニングする際に開口部ＯＰ２が導電膜ＣＦ１を貫通しないようにすることは、実施の形態２および実施の形態２の各変形例にも適用可能である。このとき、半導体装置は、電極１６に形成された開口部ＯＰ２を有することになる。
＜容量素子の第１変形例＞
図３６は、実施の形態２の第１変形例における容量素子を示す平面図であり、図３７は、実施の形態２の第１変形例における容量素子を示す断面図である。図３７は、図３６のＡ−Ａ線に沿った断面図である。
本第１変形例における容量素子は、電極２３が、電極１６を貫通する開口部ＯＰ２の内部、および、電極１６の周側面のみならず、電極１６の上面の一部の領域にも形成されている点で、図３４および図３５を用いて説明した実施の形態２における容量素子と異なる。それ以外の点については、実施の形態２における容量素子と同様である。
図３６に示すように、電極１６は、平面視において、矩形形状を有し、一体として形成されている。なお、本第１変形例でも、実施の形態２と同様に、ダミー電極ＤＥ（図３参照）は、形成されていない。
電極２３は、開口部ＯＰ２の内部、および、電極１６の周側面に加え、電極１６の上面の一部の領域にも形成されている。さらに、電極２３のうち電極１６の上面に形成されている部分の側面には、絶縁膜からなるサイドウォール２９ｃが形成されている。
本第１変形例では、コンタクトホールＣＨ２は、平面視において、開口部ＯＰ２と重なる領域で、層間絶縁膜３４を貫通して電極２３に達する。また、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２は、平面視において、開口部ＯＰ２と重なる領域で、電極２３と電気的に接続される。これにより、コンタクトホールＣＨ２が層間絶縁膜３４を貫通し、電極２３をオーバーエッチングした場合でも、コンタクトホールＣＨ２が容量絶縁膜２７を貫通して電極１６に達することを防止することができる。したがって、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２により、電極１６と電極２３とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
本第１変形例でも、実施の形態２と同様に、プラグＰＧ２を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、電極１６と電極２３とが電気的に短絡することを防止でき、コンタクトホールＣＨ２を容易に位置合わせすることができる。
一方、本第１変形例では、実施の形態２に比べ、電極１６の上面と電極２３の下面とが対向するため、容量素子の容量を容易に増加させることができる。
次に、電極２３を構成する導電膜ＣＦ２の厚さの、開口部ＯＰ２の開口幅に対する比率を変更した場合について説明する。
図３８は、さらに別の例における容量素子を示す平面図であり、図３９および図４０は、さらに別の例における容量素子を示す断面図である。図３９および図４０は、図３８のＡ−Ａ線に沿った断面図である。
なお、図３８〜図４０に示す例では、電極１６を貫通する開口部ＯＰ２が２つ形成されている場合について説明する。
開口部ＯＰ２の開口幅を開口幅ＷＴ１とし、電極２３を構成する導電膜ＣＦ２の厚さを厚さＴＨ１とする。そして、図３９に示す例では、下記式（１）
ＷＴ１≦２×ＴＨ１ 式（１）
とする。このとき、図３９に示すように、開口部ＯＰ２の内部を導電膜ＣＦ２により埋め込むことができる。このように開口部ＯＰ２の内部が導電膜ＣＦ２により埋め込まれる場合には、平面視において、開口部ＯＰ２と重なる領域で、層間絶縁膜３４を貫通して電極２３に達するコンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２は、平面視において、開口部ＯＰ２と重なる領域で、電極２３と電気的に接続される。これにより、コンタクトホールＣＨ２が層間絶縁膜３４を貫通し、電極２３をオーバーエッチングした場合でも、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２により、電極１６と電極２３とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
なお、図３９では、開口部ＯＰ２の開口幅ＷＴ１を、開口部ＯＰ２の側面に容量絶縁膜２７が形成された状態での開口幅として示している（図４０においても同様）。
一方、開口幅ＷＴ１および導電膜の厚さＴＨ１が式（１）を満たさない場合でも、図４０に示すように、導電膜ＣＦ２の隙間をさらに絶縁膜からなるサイドウォール２９ｄにより埋め込むことができる。ここで、サイドウォール２９ｄを構成する絶縁膜の厚さを、サイドウォール２９ｃを構成する絶縁膜の厚さと等しい厚さＴＨ２とする。このとき、図４０に示す例では、下記式（２）
２×ＴＨ１＜ＷＴ１≦２×（ＴＨ１＋ＴＨ２） 式（２）
とする。このとき、図４０に示すように、導電膜ＣＦ２は、開口部ＯＰ２の側面および底面に形成されており、サイドウォール２９ｄを構成する絶縁膜は、開口部ＯＰ２の内部で導電膜ＣＦ２上に形成されているため、開口部ＯＰ２の内部を、導電膜ＣＦ２を介してサイドウォール２９ｄにより埋め込むことができる。開口部ＯＰ２の内部が導電膜ＣＦ２を介してサイドウォール２９ｄにより埋め込まれる場合でも、平面視において、開口部ＯＰ２と重なる領域で、層間絶縁膜３４を貫通して電極２３に達するコンタクトホールＣＨ２に埋め込まれたプラグＰＧ２は、平面視において、開口部ＯＰ２と重なる領域で、電極２３と電気的に接続される。これにより、コンタクトホールＣＨ２が層間絶縁膜３４を貫通し、電極２３をオーバーエッチングした場合でも、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２により、電極１６と電極２３とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
＜容量素子の第２変形例＞
図４１は、実施の形態２の第２変形例における容量素子を示す平面図であり、図４２は、実施の形態２の第２変形例における容量素子を示す断面図である。図４２は、図４１のＡ−Ａ線に沿った断面図である。
本第２変形例の容量素子は、電極１６の上面の一部の領域に、キャップ絶縁膜ＣＰ１が形成されている点で、図３４および図３５を用いて説明した実施の形態２の半導体装置と異なる。それ以外の点については、実施の形態２における容量素子と同様である。
図４１および図４２に示すように、電極１６のうち開口部ＯＰ２を囲む領域に位置する部分の上には、キャップ絶縁膜ＣＰ１が形成されている。キャップ絶縁膜ＣＰ１は、例えば窒化シリコン膜などの絶縁膜ＩＦ３からなる。
なお、電極１６の上面のうちキャップ絶縁膜ＣＰ１が形成されている領域では、金属シリサイド膜３３が形成されていない。一方、電極１６の上面のうちプラグＰＧ１の付近の領域には、金属シリサイド膜３３が形成されているが、キャップ絶縁膜ＣＰ１は形成されていない。
本第２変形例も、実施の形態２と同様に、プラグＰＧ２を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、プラグＰＧ２により電極１６と電極２３とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本第２変形例では、電極１６のうち、平面視において、容量絶縁膜２７を介して電極２３と接する領域がキャップ絶縁膜ＣＰ１で覆われている。したがって、本第２変形例では、実施の形態２に比べ、隣り合う電極１６と電極２３とが電気的に短絡することを、より確実に防止できる。
＜半導体装置の製造方法＞
本実施の形態２の半導体装置の製造方法については、実施の形態１において、図１４〜図１６、図２０〜図２２、図２５〜図３１、および、図１２を用いて説明した工程と同様の工程を行うことができる。
しかし、本実施の形態２では、図１６を用いて説明した工程と同様の工程において、導電膜ＣＦ１をパターニングする際に、開口部ＯＰ２（図３５参照）を形成する。また、図２０を用いて説明した工程と同様の工程において、開口部ＯＰ２の内部、および、電極１６の表面を含めて半導体基板１０上に、絶縁膜ＩＦ２を形成する。また、図２２を用いて説明した工程と同様の工程において、導電膜ＣＦ２をエッチバックすることで、開口部ＯＰ２の内部、および、電極１６の周側面に、絶縁膜ＩＦ２を介して導電膜ＣＦ１を残す。また、図１２を用いて説明した工程と同様の工程において、コンタクトホールＣＨ２は、平面視において、開口部ＯＰ２と重なる領域で、層間絶縁膜３４を貫通して、開口部ＯＰ２の内部に形成された電極２３に達するように形成され、プラグＰＧ２は、開口部ＯＰ２の内部に形成された電極２３と電気的に接続される。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２では、電極１６を貫通する開口部ＯＰ２の内部に電極２３が形成されている。そして、本実施の形態２では、実施の形態１と同様に、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２は、層間絶縁膜３４を貫通して、開口部ＯＰ２の内部に形成された電極２３と電気的に直接接続されている。開口部ＯＰ２の内部に形成された電極２３の表面には、金属シリサイド膜３３が形成されている。このような構成により、プラグＰＧ２を、開口部ＯＰ２の内部に形成された電極２３のいずれの部分とも、電極２３の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜３３を介して電気的に接続することができる。そのため、プラグＰＧ２を、開口部ＯＰ２の内部に形成された電極２３のいずれの部分とも電気的に低抵抗で接続することができる。
また、本実施の形態２では、開口部ＯＰ２の内部に形成された電極２３は、平面視において電極１６と重なっていない。したがって、コンタクトホールＣＨ２が層間絶縁膜３４、電極２３および容量絶縁膜２７を貫通して電極１６に達することがなく、コンタクトホールＣＨ２に埋め込まれた導電膜からなるプラグＰＧ２により、電極２３と電極１６とが短絡されることもないので、半導体装置の性能を向上させることができる。
（実施の形態３）
実施の形態１ではダミー電極ＤＥを形成し、プラグＰＧ２が電極２３のうちダミー電極ＤＥの側面に形成された部分と電気的に接続される例（図３参照）を示した。一方、実施の形態３では、ダミー電極ＤＥを形成せず、プラグＰＧ３が電極２３のうち隣り合う線部ＬＰ１の間に位置する部分と電気的に接続される例（後述する図４３参照）について説明する。
図４３は、実施の形態３における容量素子を示す平面図である。なお、図４３のＡ−Ａ線に沿った断面図は、図５を用いて説明した実施の形態１の第１変形例における容量素子の断面図と同一である。図４３および図５に示すように、ダミー電極ＤＥ（図３参照）が形成されていない点以外については、本実施の形態３における容量素子は、実施の形態１の第１変形例における容量素子と同様にすることができる。
したがって、本実施の形態３では、実施の形態１の第１変形例におけるプラグＰＧ２（図４参照）が形成されておらず、プラグＰＧ１およびプラグＰＧ３のみが形成されている。
本実施の形態３も、実施の形態１と同様に、プラグＰＧ３を電極２３のうち隣り合う線部ＬＰ１の間に位置する部分と電気的に低抵抗で接続することができ、電極１６と電極２３とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本実施の形態３では、実施の形態１の第１変形例と同様に、実施の形態１に比べ、線部ＬＰ１の幅が大きくなるものの、プラグＰＧ１を線部と電気的に直接接続することができるので、プラグＰＧ１を電極１６と電気的にさらに低抵抗で接続することができる。
なお、実施の形態１と同様に、導電膜ＣＦ１をパターニングする際に、隣り合う線部ＬＰ１の間に形成される開口部ＯＰ１（図６参照）が導電膜ＣＦ１を貫通しないようにすることは、実施の形態３および実施の形態３の各変形例にも適用可能である。このとき、電極１６は、図６に示したように、隣り合う線部ＬＰ１の底部同士を接続する接続部ＣＮ１を含む。
＜容量素子の第１変形例＞
図４４は、実施の形態３の第１変形例における容量素子を示す平面図である。なお、図４４のＡ−Ａ線に沿った断面図は、図５を用いて説明した実施の形態１の第１変形例における容量素子の断面図と同一である。
本第１変形例における容量素子は、線部ＬＰ２が設けられており、複数のプラグＰＧ１が、複数の線部ＬＰ１の各々のみならず、線部ＬＰ２とも電気的に直接接続されている点で、図４３を用いて説明した実施の形態３における容量素子と異なる。それ以外の点については、実施の形態３における容量素子と同様である。
図４４に示すように、電極１６は、複数の線部ＬＰ１および線部ＬＰ２を含む。複数の線部ＬＰ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。線部ＬＰ２は、平面視において、Ｘ軸方向に延在し、かつ、複数の線部ＬＰ１のＹ軸方向の一方の側の端部と接続されている。このような構成により、複数の線部ＬＰ１は、線部ＬＰ２を介して互いに電気的に接続されており、複数の線部ＬＰ１および線部ＬＰ２を含む電極１６は、平面視において、櫛状の形状を有する。
コンタクトホールＣＨ１は、層間絶縁膜３４（図５参照）を貫通して複数の線部ＬＰ１のみならず、線部ＬＰ２に達する。プラグＰＧ１は、コンタクトホールＣＨ１に埋め込まれた導電膜からなり、複数の線部ＬＰ１のみならず、線部ＬＰ２と電気的に直接接続されている。
本第１変形例も、実施の形態３と同様に、プラグＰＧ３を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、電極１６と電極２３とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本第１変形例では、実施の形態３に比べ、電極１６の側面と対向する電極２３の側面の面積が増加するので、容量素子の容量を容易に増加させることができる。また、本第１変形例では、実施の形態３に比べ、電極１６と電気的に直接接続されるプラグＰＧ１の数が増加するので、プラグＰＧ１を電極１６と電気的にさらに低抵抗で接続することができる。
＜容量素子の第２変形例＞
図４５は、実施の形態３の第２変形例における容量素子を示す平面図であり、図４６は、実施の形態３の第２変形例における容量素子を示す断面図である。図４６は、図４５のＡ−Ａ線に沿った断面図である。
本第２変形例の容量素子は、電極１６の上面の一部の領域に、キャップ絶縁膜ＣＰ１が形成されている点で、図４４および図５を用いて説明した実施の形態３の第１変形例における容量素子と異なる。それ以外の点については、実施の形態３の第１変形例における容量素子と同様である。
図４５および図４６に示すように、線部ＬＰ１上、および、線部ＬＰ２の一部の上、すなわち電極１６の一部の上には、少なくとも、平面視において、容量絶縁膜２７を介して電極２３と接する領域に、キャップ絶縁膜ＣＰ１が形成されている。キャップ絶縁膜ＣＰ１は、例えば窒化シリコン膜などの絶縁膜ＩＦ３からなる。
なお、線部ＬＰ１の上面のうちキャップ絶縁膜ＣＰ１が形成されている領域では、金属シリサイド膜３３が形成されていない。一方、線部ＬＰ２の上面のうちプラグＰＧ１の付近の領域では、金属シリサイド膜３３が形成されているが、キャップ絶縁膜ＣＰ１は形成されていない。
また、本第２変形例では、線部ＬＰ１上には金属シリサイド膜３３が形成されていないため、プラグＰＧ１は、線部ＬＰ１とは電気的に直接接続されておらず、線部ＬＰ２と電気的に直接接続されている。
本第２変形例も、実施の形態３の第１変形例と同様に、プラグＰＧ３を電極２３のいずれの部分とも電気的に低抵抗で接続することができ、プラグＰＧ３により電極１６と電極２３とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本第２変形例では、電極１６のうち、平面視において、容量絶縁膜２７を介して電極２３と接する領域が、キャップ絶縁膜ＣＰ１で覆われている。したがって、本第２変形例では、実施の形態３の第１変形例に比べ、隣り合う電極１６と電極２３とが電気的に短絡することを、より確実に防止できる。
＜半導体装置の製造方法＞
本実施の形態３の半導体装置の製造方法については、実施の形態１において、図１４〜図１６、図２０〜図２２、図２５〜図３１、および、図１２を用いて説明した工程と同様の工程を行うことができる。
しかし、本実施の形態３では、図１６を用いて説明した工程と同様の工程において、導電膜ＣＦ１をパターニングする際に、ダミー電極ＤＥ（図１６参照）を形成せず、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の線部ＬＰ１（図４３参照）を含む電極１６を導電膜ＣＦ１により形成する。また、図２０を用いて説明した工程と同様の工程において、ダミー電極ＤＥ（図１６参照）が形成されていないので、電極１６の表面を含めて半導体基板１０上に、絶縁膜ＩＦ２を形成する。また、図２２を用いて説明した工程と同様の工程において、ダミー電極ＤＥ（図２２参照）が形成されていないので、導電膜ＣＦ２をエッチバックすることで、電極１６の周側面に、絶縁膜ＩＦ２を介して導電膜ＣＦ１を残す。また、図１２を用いて説明した工程と同様の工程において、コンタクトホールＣＨ３は、層間絶縁膜３４を貫通して、電極２３のうち隣り合う線部ＬＰ１の間に位置する部分に達するように形成され、プラグＰＧ３は、電極２３のうち隣り合う線部ＬＰ１の間に位置する部分と電気的に接続される。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３では、実施の形態１と同様に、コンタクトホールＣＨ３に埋め込まれた導電膜からなるプラグＰＧ３は、層間絶縁膜３４を貫通して、電極２３のうち隣り合う線部ＬＰ１の間に位置する部分と電気的に直接接続されている。電極２３のうち隣り合う線部ＬＰ１の間に位置する部分には、金属シリサイド膜３３が形成されている。このような構成により、プラグＰＧ３を、電極２３のいずれの部分とも、電極２３の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜３３を介して電気的に接続することができる。そのため、プラグＰＧ３を、電極２３のいずれの部分とも電気的に低抵抗で接続することができる。
また、本実施の形態３では、電極２３は、平面視において電極１６と重なっていない。したがって、コンタクトホールＣＨ３が層間絶縁膜３４、電極２３および容量絶縁膜２７を貫通して電極１６に達することがなく、コンタクトホールＣＨ３に埋め込まれた導電膜からなるプラグＰＧ３により、電極２３と電極１６とが短絡されることもないので、半導体装置の性能を向上させることができる。
（実施の形態４）
実施の形態１では、素子分離領域上に１つの容量素子を形成する例を示したが、実施の形態４では、導電性の半導体基板上に複数の容量素子を形成する構成について説明する。
本実施の形態４における容量素子の平面配置は、図２を用いて説明した実施の形態１における容量素子の平面配置と同様である。本実施の形態４と実施の形態１との相違点は断面図に現れる。
図４７は、実施の形態４における容量素子の断面図である。図４７は、図２のＡ−Ａ線に沿った断面図に相当する。
図４７に示すように、半導体基板１０には素子分離領域１１が形成されており、この素子分離領域１１で挟まれた活性領域に容量素子が形成されている。すなわち、本実施の形態４の半導体装置は、半導体基板１０を電極とする下部電極と、半導体基板１０上に形成された絶縁膜ＩＦ１からなる容量絶縁膜１４と、容量絶縁膜１４上に形成された電極１６からなる上部電極とを有する。そして、半導体基板１０を電極とする下部電極と、容量絶縁膜１４と、電極１６からなる上部電極とにより、第１容量素子が形成されている。
また、実施の形態１と同様に、電極１６と容量絶縁膜２７と電極２３とにより第２容量素子が形成されている。
なお、図示は省略するが、半導体基板１０を電極とする下部電極と、容量絶縁膜２７と、電極２３からなる上部電極とにより、第３容量素子を形成することもできる。
本実施の形態４における半導体装置の製造方法は、素子分離領域１１で挟まれた活性領域としての半導体基板１０上に容量素子を形成する点以外は、実施の形態１における容量素子の製造方法と同様である。
本実施の形態４では、第１容量素子と第２容量素子とが形成されている。したがって、第１容量素子と第２容量素子とを並列に接続することにより、実施の形態１と同等の占有面積で容量値の大きな容量素子を形成することができる。第１容量素子と第２容量素子とを並列に接続することは、半導体基板１０と電極２３とを同電位にすることにより実現できる。
なお、本実施の形態４では、実施の形態１の容量素子を、素子分離領域１１上でなく、素子分離領域１１に挟まれた半導体基板１０上に形成した。しかし、本実施の形態４は、実施の形態１も含め、各実施の形態およびその実施の形態の各変形例における容量素子を、素子分離領域１１上でなく、素子分離領域１１に挟まれた半導体基板１０上に形成する場合にも適用可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は少なくとも以下の実施の形態を含む。
〔付記１〕
（ａ）半導体基板上に、第１導電膜を形成する工程、
（ｂ）前記第１導電膜をパターニングし、前記第１導電膜からなる第１電極を形成し、前記第１導電膜からなる第１ダミー電極を前記第１電極と離れて形成する工程、
（ｃ）前記第１電極の表面および前記第１ダミー電極の表面を含めて前記第１半導体基板上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、第２導電膜を形成する工程、
（ｅ）前記第２導電膜をエッチバックすることで、前記第１電極と前記第１ダミー電極との間、前記第１電極の周側面、および、前記第１ダミー電極の周側面に、前記第１絶縁膜を介して前記第２導電膜を残して第２電極を形成する工程、
（ｆ）前記第２電極に覆われていない部分の前記第１絶縁膜を除去し、前記第１電極と前記第２電極との間の前記第１絶縁膜からなる第１容量絶縁膜を形成する工程、
（ｇ）前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、前記層間絶縁膜を貫通して、前記第２電極のうち前記第１ダミー電極の前記第１電極側と反対側の側面に形成された第１部分に達する第２接続孔とを形成する工程、
（ｉ）前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極を形成し、前記第２接続孔に埋め込まれた前記第３導電膜からなり、前記第２電極のうち前記第１部分と電気的に接続された第２接続電極を形成する工程、
を有し、
前記（ｆ）工程では、前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成される、半導体装置の製造方法。
〔付記２〕
付記１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第２導電膜をパターニングおよびエッチバックすることで、前記第１電極と前記第１ダミー電極との間、前記第１電極の周側面、前記第１ダミー電極の周側面、および、前記第１電極の上面の一部の領域に、前記第１絶縁膜を介して前記第２導電膜を残して前記第２電極を形成する、半導体装置の製造方法。
〔付記３〕
付記１記載の半導体装置の製造方法において、
（ｊ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第１導電膜の表面に第１金属シリサイド膜を形成し、前記第２導電膜の表面に第２金属シリサイド膜を形成する工程、
を有し、
前記（ｉ）工程では、前記第１金属シリサイド膜と接触した前記第１接続電極を形成し、前記第２金属シリサイド膜と接触した前記第２接続電極を形成する、半導体装置の製造方法。
〔付記４〕
付記１記載の半導体装置の製造方法において、
（ｋ）前記（ａ）工程の前、前記半導体基板の第１主面側の第１領域、および、前記半導体基板の前記第１主面側の第２領域で、前記半導体基板の前記第１主面に、第２絶縁膜を形成する工程、
を有し、
前記（ａ）工程では、前記第１領域および前記第２領域で、前記第２絶縁膜上に、前記第１導電膜を形成し、
前記（ｂ）工程では、前記第１領域および前記第２領域で、前記第１導電膜および前記第２絶縁膜をパターニングし、前記第１領域で、前記第１電極および前記第１ダミー電極を形成し、前記第２領域で、前記第１導電膜からなる第１ゲート電極、および、前記第１ゲート電極と前記半導体基板との間の前記第２絶縁膜からなる第１ゲート絶縁膜を形成し、
前記（ｃ）工程では、前記第１領域および前記第２領域で、前記第１電極の表面、前記第１ダミー電極の表面および前記第１ゲート電極の表面を含めて前記第１半導体基板上に、前記第１絶縁膜を形成し、
前記（ｄ）工程では、前記第１領域および前記第２領域で、前記第１絶縁膜上に、前記第２導電膜を形成し、
前記（ｅ）工程では、前記第１領域および前記第２領域で前記第２導電膜をエッチバックすることで、前記第１領域で、前記第２電極を形成し、前記第２領域で、前記第１ゲート電極の側面に前記第１絶縁膜を介して前記第２導電膜を残して第２ゲート電極を形成し、
前記（ｆ）工程では、前記第１領域および前記第２領域で、前記第２電極および前記第２ゲート電極のいずれにも覆われていない部分の前記第１絶縁膜を除去し、前記第１領域で、前記第１容量絶縁膜を形成し、前記第２領域で、前記第１ゲート電極と前記第２ゲート電極との間の前記第１絶縁膜、および、前記第２ゲート電極と前記半導体基板との間の前記第１絶縁膜からなる第２ゲート絶縁膜を形成し、
（ｌ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第２領域で、前記第１ゲート電極および前記第２ゲート電極に整合してソース領域およびドレイン領域を前記半導体基板に形成する工程、
を有し、
前記（ｇ）工程では、前記第１領域および前記第２領域で、前記第１電極、前記第２電極、前記第１容量絶縁膜、前記第１ゲート電極、前記第２ゲート電極、前記第２ゲート絶縁膜、前記ソース領域および前記ドレイン領域を覆うように前記層間絶縁膜を形成し、
前記（ｈ）工程では、前記第１領域で、前記第１接続孔と前記第２接続孔とを形成し、前記第２領域で、前記層間絶縁膜を貫通して前記ソース領域に達する第３接続孔と、前記層間絶縁膜を貫通して前記ドレイン領域に達する第４接続孔とを形成し、
前記（ｉ）工程では、前記第１領域で、前記第１接続電極と前記第２接続電極とを形成し、前記第２領域で、前記第３接続孔に埋め込まれた前記第３導電膜からなり、前記ソース領域と電気的に接続された第３接続電極を形成し、前記第４接続孔に埋め込まれた前記第３導電膜からなり、前記ドレイン領域と電気的に接続された第４接続電極を形成し、
前記（ｌ）工程では、前記第１ゲート絶縁膜と前記第１ゲート電極と前記第２ゲート電極と前記第２ゲート絶縁膜とによりメモリセルが形成される、半導体装置の製造方法。
〔付記５〕
付記１記載の半導体装置の製造方法において、
（ｍ）前記（ａ）工程の前に、前記半導体基板に素子分離領域を形成する工程、
を有し、
前記（ａ）工程では、前記素子分離領域上に、前記第１導電膜を形成する、半導体装置の製造方法。
〔付記６〕
（ａ）半導体基板上に、第１導電膜を形成する工程、
（ｂ）前記第１導電膜をパターニングし、前記第１導電膜からなる第１電極と、前記第１電極を貫通する第１開口部とを形成する工程、
（ｃ）前記第１開口部の内部および前記第１電極の表面を含めて前記第１半導体基板上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、第２導電膜を形成する工程、
（ｅ）前記第２導電膜をエッチバックすることで、前記第１開口部の内部、および、前記第１電極の周側面に、前記第１絶縁膜を介して前記第２導電膜を残して第２電極を形成する工程、
（ｆ）前記第２電極に覆われていない部分の前記第１絶縁膜を除去し、前記第１電極と前記第２電極との間の前記第１絶縁膜からなる第１容量絶縁膜を形成する工程、
（ｇ）前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、前記層間絶縁膜を貫通して前記第２電極に達する第２接続孔とを形成する工程、
（ｉ）前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極を形成し、前記第２接続孔に埋め込まれた前記第３導電膜からなり、前記第２電極と電気的に接続された第２接続電極を形成する工程、
を有し、
前記（ｆ）工程では、前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成される、半導体装置の製造方法。
〔付記７〕
（ａ）半導体基板上に、第１導電膜を形成する工程、
（ｂ）前記第１導電膜をパターニングし、前記第１導電膜からなる第１電極を形成する工程、
（ｃ）前記第１電極の表面を含めて前記第１半導体基板上に、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、第２導電膜を形成する工程、
（ｅ）前記第２導電膜をエッチバックすることで、前記第１電極の周側面に、前記第１絶縁膜を介して前記第２導電膜を残して第２電極を形成する工程、
（ｆ）前記第２電極に覆われていない部分の前記第１絶縁膜を除去し、前記第１電極と前記第２電極との間の前記第１絶縁膜からなる第１容量絶縁膜を形成する工程、
（ｇ）前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、前記層間絶縁膜を貫通して前記第２電極に達する第２接続孔とを形成する工程、
（ｉ）前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極を形成し、前記第２接続孔に埋め込まれた前記第３導電膜からなり、前記第２電極と電気的に接続された第２接続電極を形成する工程、
を有し、
前記（ｆ）工程では、前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成され、
前記（ｂ）工程では、平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列された複数の第１線部を含む前記第１電極を前記第１導電膜により形成する、半導体装置の製造方法。
〔付記８〕
半導体基板と、
前記半導体基板上に形成された第１導電膜からなる第１電極と、
前記半導体基板上に前記第１電極と離れて形成され、前記第１導電膜と同層の第２導電膜からなる第１ダミー電極と、
前記第１電極と前記第１ダミー電極との間、前記第１電極の周側面、および、前記第１ダミー電極の周側面に形成された第３導電膜からなる第２電極と、
前記第１電極と前記第２電極との間に形成された第１絶縁膜からなる第１容量絶縁膜と、
前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、
前記層間絶縁膜を貫通して、前記第２電極のうち前記第１ダミー電極の前記第１電極側と反対側の側面に形成された第１部分に達する第２接続孔と、
前記第１接続孔に埋め込まれた第４導電膜からなり、前記第１電極と電気的に接続された第１接続電極と、
前記第２接続孔に埋め込まれた第５導電膜からなり、前記第２電極のうち前記第１部分と電気的に接続された第２接続電極と、
を有し、
前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成されており、
前記第１電極は、
平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列された複数の第１線部と、
隣り合う前記第１線部の底部同士を接続する接続部と、
を含み、
前記第１ダミー電極は、平面視において、前記第２方向に延在し、かつ、前記複数の第１線部の前記第１方向の一方の側に配置されている、半導体装置。
〔付記９〕
半導体基板と、
前記半導体基板上に形成された第１導電膜からなる第１電極と、
前記第１電極に形成された第１開口部と、
前記第１開口部の内部、および、前記第１電極の周側面に形成された第２導電膜からなる第２電極と、
前記第１電極と前記第２電極との間に形成された第１絶縁膜からなる第１容量絶縁膜と、
前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、
前記層間絶縁膜を貫通して、前記第２電極のうち前記第１開口部の内部に形成された第１部分に達する第２接続孔と、
前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極と、
前記第２接続孔に埋め込まれた第４導電膜からなり、前記第２電極のうち前記第１部分と電気的に接続された第２接続電極と、
を有し、
前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成されている、半導体装置。
〔付記１０〕
半導体基板と、
前記半導体基板上に形成された第１導電膜からなる第１電極と、
前記第１電極の周側面に形成された第２導電膜からなる第２電極と、
前記第１電極と前記第２電極との間に形成された第１容量絶縁膜と、
前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、
前記層間絶縁膜を貫通して前記第２電極に達する第２接続孔と、
前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極と、
前記第２接続孔に埋め込まれた第４導電膜からなり、前記第２電極と電気的に接続された第２接続電極と、
を有し、
前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成されており、
前記第１電極は、
平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列された複数の第１線部と、
隣り合う前記第１線部の底部同士を接続する接続部と、
を含む、半導体装置。
１ ＣＰＵ
２ ＲＡＭ
３ アナログ回路
４ フラッシュメモリ
１０ 半導体基板
１０ａ 表面
１１ 素子分離領域
１２ ｐ型ウェル
１３ ゲート絶縁膜
１４ 容量絶縁膜
１５ コントロールゲート電極
１６、２３ 電極
１７、１９ 酸化シリコン膜
１８ 窒化シリコン膜
２２ａ、２２ｂ サイドウォール
２５ 電荷蓄積膜
２６ メモリゲート電極
２７ 容量絶縁膜
２７ａ 絶縁膜
２８ 低濃度不純物拡散領域
２９ａ〜２９ｄ サイドウォール
３０ 高濃度不純物拡散領域
３３ 金属シリサイド膜
３４ 層間絶縁膜
ＡＲ１ メモリセル領域
ＡＲ２ 容量素子形成領域
ＣＦ１、ＣＦ２ 導電膜
ＣＨ１〜ＣＨ４ コンタクトホール
ＣＨＰ 半導体チップ
ＣＮ１ 接続部
ＣＰ１ キャップ絶縁膜
ＤＥ ダミー電極
ＤＳＴ１〜ＤＳＴ３ 距離
ＨＬ１〜ＨＬ４ 配線
ＩＦ１〜ＩＦ３ 絶縁膜
ＬＰ１、ＬＰ２ 線部
ＯＰ１、ＯＰ２ 開口部
ＰＤ パッド
ＰＧ１〜ＰＧ４ プラグ
ＰＲ１、ＰＲ２ レジスト膜
ＴＨ１、ＴＨ２ 厚さ
ＷＴ１ 開口幅

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に形成された第１導電膜からなる第１電極と、
    前記半導体基板上に前記第１電極と離れて形成され、前記第１導電膜と同層の第２導電膜からなる第１ダミー電極と、
    前記第１電極と前記第１ダミー電極との間、前記第１電極の周側面、および、前記第１ダミー電極の周側面に形成された第３導電膜からなる第２電極と、
    前記第１電極と前記第２電極との間に形成された第１絶縁膜からなる第１容量絶縁膜と、
    前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、
    前記層間絶縁膜を貫通して、前記第２電極のうち前記第１ダミー電極の前記第１電極側と反対側の側面に形成された第１部分に達する第２接続孔と、
    前記第１接続孔に埋め込まれた第４導電膜からなり、前記第１電極と電気的に接続された第１接続電極と、
    前記第２接続孔に埋め込まれた第５導電膜からなり、前記第２電極のうち前記第１部分と電気的に接続された第２接続電極と、
    を有し、
    前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１電極は、平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列された複数の第１線部を含み、
    前記第１ダミー電極は、平面視において、前記第２方向に延在し、かつ、前記複数の第１線部の前記第１方向の一方の側に配置されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１電極は、平面視において、前記第２方向に延在し、かつ、前記複数の第１線部の各々の前記一方の側と反対側の端部と接続された第２線部を含み、
    前記第１接続孔は、前記層間絶縁膜を貫通して前記第２線部に達し、
    前記第１接続電極は、前記第２線部と電気的に接続されている、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第２電極は、隣り合う前記第１線部の間に形成されており、
    前記第１接続孔は、前記層間絶縁膜を貫通して前記第１線部に達し、
    前記第１接続電極は、前記第１線部と電気的に接続されており、
    前記層間絶縁膜を貫通して、前記第２電極のうち隣り合う前記第１線部の間に位置する第２部分に達する第３接続孔と、
    前記第３接続孔に埋め込まれた第６導電膜からなり、前記第２電極のうち前記第２部分と電気的に接続された第３接続電極と、
    を有する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２電極は、前記第１電極と前記第１ダミー電極との間、前記第１電極の周側面、前記第１ダミー電極の周側面、および、前記第１電極の上面の一部の領域に形成された前記第３導電膜からなり、
    前記第１接続孔は、前記層間絶縁膜を貫通して、前記第１電極の上面のうち前記第２電極が形成されていない領域に達する、半導体装置。
  6. 請求項３記載の半導体装置において、
    前記第１線部の上面に形成されたキャップ絶縁膜を有する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１電極は、前記第１導電膜と、前記第１導電膜の表面に形成された第１金属シリサイド膜とからなり、
    前記第２電極は、前記第３導電膜と、前記第３導電膜の表面に形成された第２金属シリサイド膜とからなり、
    前記第１接続電極は、前記第１金属シリサイド膜と接触しており、
    前記第２接続電極は、前記第２金属シリサイド膜と接触している、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１電極は、前記半導体基板の第１主面側の第１領域で、前記半導体基板の前記第１主面上に形成されており、
    前記半導体基板の前記第１主面側の第２領域で、前記半導体基板の前記第１主面に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成され、前記第１導電膜と同層の第７導電膜からなる第１ゲート電極と、
    前記第１ゲート電極の一方の側面に形成され、前記第３導電膜と同層の第８導電膜からなる第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極との間、および、前記第２ゲート電極と前記半導体基板との間に形成され、前記第１絶縁膜と同層の第２絶縁膜からなる第２ゲート絶縁膜と、
    前記第１ゲート電極および前記第２ゲート電極に整合して前記半導体基板に形成されたソース領域およびドレイン領域と、
    を有し、
    前記第１ゲート絶縁膜と前記第１ゲート電極と前記第２ゲート電極と前記第２ゲート絶縁膜とによりメモリセルが形成されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記半導体基板に形成された素子分離領域を有し、
    前記第１電極は、前記素子分離領域上に形成された前記第１導電膜からなる、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記半導体基板を電極とする第３電極と、
    前記第３電極上に形成された第２容量絶縁膜と、
    を有し、
    前記第１電極は、前記第２容量絶縁膜上に形成された前記第１導電膜からなり、
    前記第３電極と前記第１電極と前記第２容量絶縁膜とにより第２容量素子が形成されている、半導体装置。
  11. 半導体基板と、
    前記半導体基板上に形成された第１導電膜からなる第１電極と、
    前記第１電極を貫通する第１開口部と、
    前記第１開口部の内部、および、前記第１電極の周側面に形成された第２導電膜からなる第２電極と、
    前記第１電極と前記第２電極との間に形成された第１絶縁膜からなる第１容量絶縁膜と、
    前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、
    前記層間絶縁膜を貫通して、前記第２電極のうち前記第１開口部の内部に形成された第１部分に達する第２接続孔と、
    前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極と、
    前記第２接続孔に埋め込まれた第４導電膜からなり、前記第２電極のうち前記第１部分と電気的に接続された第２接続電極と、
    を有し、
    前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第２電極は、前記第１開口部の内部、および、前記第１電極の上面の一部の領域に形成された前記第２導電膜からなり、
    前記第２接続孔は、平面視において、前記第１開口部と重なる領域で、前記層間絶縁膜を貫通して前記第２電極に達する、半導体装置。
  13. 請求項１２記載の半導体装置において、
    平面視において、前記第１開口部は、第１方向に延在し、
    前記第１開口部の内部は、前記第２導電膜により埋め込まれている、半導体装置。
  14. 請求項１２記載の半導体装置において、
    平面視において、前記第１開口部は、第１方向に延在し、
    前記第２導電膜は、前記第１開口部の側面および底面に形成されており、
    前記第１開口部の内部で前記第２導電膜上に形成された第２絶縁膜を有し、
    前記第１開口部の内部は、前記第２導電膜を介して前記第２絶縁膜により埋め込まれている、半導体装置。
  15. 請求項１２記載の半導体装置において、
    前記第１電極の上面のうち前記第１開口部を囲む領域に形成されたキャップ絶縁膜を有し、
    前記第１接続孔は、前記層間絶縁膜を貫通して、前記第１電極の上面のうち前記キャップ絶縁膜が形成されていない領域に達する、半導体装置。
  16. 請求項１１記載の半導体装置において、
    前記半導体基板に形成された素子分離領域を有し、
    前記第１電極は、前記素子分離領域上に形成された前記第１導電膜からなる、半導体装置。
  17. 半導体基板と、
    前記半導体基板上に形成された第１導電膜からなる第１電極と、
    前記第１電極の周側面に形成された第２導電膜からなる第２電極と、
    前記第１電極と前記第２電極との間に形成された第１容量絶縁膜と、
    前記第１電極、前記第２電極および前記第１容量絶縁膜を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜を貫通して前記第１電極に達する第１接続孔と、
    前記層間絶縁膜を貫通して前記第２電極に達する第２接続孔と、
    前記第１接続孔に埋め込まれた第３導電膜からなり、前記第１電極と電気的に接続された第１接続電極と、
    前記第２接続孔に埋め込まれた第４導電膜からなり、前記第２電極と電気的に接続された第２接続電極と、
    を有し、
    前記第１電極と前記第２電極と前記第１容量絶縁膜とにより第１容量素子が形成されており、
    前記第１電極は、平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列された複数の第１線部を含む、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第２電極は、隣り合う前記第１線部の間に形成されており、
    前記第１接続孔は、前記層間絶縁膜を貫通して前記第１線部に達し、
    前記第２接続孔は、前記層間絶縁膜を貫通して、前記第２電極のうち隣り合う前記第１線部の間に位置する第１部分に達し、
    前記第１接続電極は、前記第１線部と電気的に接続されており、
    前記第２接続電極は、前記第２電極のうち前記第１部分と電気的に接続されている、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記第１電極は、平面視において、前記第２方向に延在し、かつ、前記複数の第１線部の各々の一方の端部と接続された第２線部を含み、
    前記層間絶縁膜を貫通して前記第２線部に達する第３接続孔と、
    前記第３接続孔に埋め込まれた第５導電膜からなり、前記第２線部と電気的に接続された第３接続電極と、
    を有する、半導体装置。
  20. 請求項１７記載の半導体装置において、
    前記第１電極は、平面視において、前記第２方向に延在し、かつ、前記複数の第１線部の各々の一方の端部と接続された第３線部を含み、
    前記第１線部の上面に形成されたキャップ絶縁膜を有し、
    前記第２電極は、隣り合う前記第１線部の間に形成されており、
    前記第１接続孔は、前記層間絶縁膜を貫通して前記第３線部に達し、
    前記第２接続孔は、前記層間絶縁膜を貫通して、前記第２電極のうち隣り合う前記第１線部の間に位置する第２部分に達し、
    前記第１接続電極は、前記第３線部と電気的に接続されており、
    前記第２接続電極は、前記第２電極のうち前記第２部分と電気的に接続されている、半導体装置。
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