JP2014220375A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
【課題】半導体装置の信頼性を向上させる。【解決手段】半導体素子を有する回路領域ＣＲ１が一面に設けられた半導体基板ＳＢ１と、半導体基板ＳＢ１の一面上に設けられた配線層ＩＬ１と、を備える。半導体基板ＳＢ１は、回路領域ＣＲ１を囲むよう半導体基板ＳＢ１の一面に設けられ、かつ配線層ＩＬ１により覆われた第１凹部ＦＲ１と、回路領域ＣＲ１を囲むよう第１凹部ＦＲ１の底面に設けられた第２凹部ＳＲ１と、を有している。第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。【選択図】図１The reliability of a semiconductor device is improved. A semiconductor substrate SB1 having a circuit region CR1 having a semiconductor element provided on one surface and a wiring layer IL1 provided on one surface of the semiconductor substrate SB1 are provided. The semiconductor substrate SB1 is provided on one surface of the semiconductor substrate SB1 so as to surround the circuit region CR1, and is provided on the bottom surface of the first recess FR1 so as to surround the circuit region CR1 and the first recess FR1 covered with the wiring layer IL1. A second recess SR1. In the plane on which the bottom surface of the first recess FR1 is located, the outer edge of the first recess FR1 is positioned outside the semiconductor substrate SB1 with respect to the outer edge of the second recess SR1. [Selection] Figure 1
Description
本発明は、半導体装置およびその製造方法に関し、たとえば保護壁を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, for example, a semiconductor device having a protective wall and a manufacturing method thereof.
半導体基板と、半導体基板上に設けられた配線層と、を備える半導体装置においては、半導体装置内部に設けられた回路へのダメージを抑制するためにシールリング等の保護壁を形成する場合がある。このような保護壁に関する技術として、たとえば特許文献１〜３に記載されるものがある。 In a semiconductor device including a semiconductor substrate and a wiring layer provided on the semiconductor substrate, a protective wall such as a seal ring may be formed in order to suppress damage to a circuit provided in the semiconductor device. . As a technique relating to such a protective wall, for example, there are those described in Patent Documents 1 to 3.
特許文献１には、トレンチおよびシールリングが相互接続誘電体層内に配置され、このシールリングがトレンチと集積回路の間に配置された半導体デバイスが記載されている。特許文献２に記載の技術は、集積回路部周辺に、半導体基板とは異なる異種物質が充填されたクラック伝播防止部を有する半導体パッケージに関するものである。特許文献３に記載の技術は、基板領域内へのイオンの拡散を実質的に防ぐ手段を含むダイに関するものである。 U.S. Patent No. 6,057,049 describes a semiconductor device in which a trench and a seal ring are disposed in an interconnect dielectric layer and the seal ring is disposed between the trench and the integrated circuit. The technique described in Patent Document 2 relates to a semiconductor package having a crack propagation preventing portion filled with a different substance different from a semiconductor substrate around an integrated circuit portion. The technique described in Patent Document 3 relates to a die including means for substantially preventing diffusion of ions into the substrate region.
半導体装置は、たとえば半導体基板上に配線層を形成した後、半導体基板をダイシングすることにより製造される。このような半導体装置の製造においては、ダイシング工程において半導体基板に発生したクラックが、半導体基板内部に設けられた回路領域へ到達してしまうことを抑制することが求められる。特許文献２、３には、半導体基板に発生したクラックが半導体基板内部へ侵入することを抑制するため、半導体基板に溝を形成することが記載されている。 The semiconductor device is manufactured, for example, by forming a wiring layer on a semiconductor substrate and then dicing the semiconductor substrate. In the manufacture of such a semiconductor device, it is required to suppress a crack generated in the semiconductor substrate during the dicing process from reaching a circuit region provided inside the semiconductor substrate. Patent Documents 2 and 3 describe forming a groove in a semiconductor substrate in order to prevent cracks generated in the semiconductor substrate from entering the semiconductor substrate.
しかしながら、本発明者らは、半導体基板をダイシングする際に半導体基板に発生したクラックが、半導体基板と配線層の界面へ到達すると、この界面をさらに伝播して配線層内部へ侵入してしまうという問題が生じ得ることを見出した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
However, the present inventors say that when a crack generated in the semiconductor substrate when dicing the semiconductor substrate reaches the interface between the semiconductor substrate and the wiring layer, the crack further propagates through this interface and enters the wiring layer. We found that problems could arise.
Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、半導体基板のうち配線層が形成される一面には、回路領域を囲むように第１凹部が設けられている。また、第１凹部の底面には、回路領域を囲むように第２凹部が設けられている。そして、第１凹部の底面が位置する平面内において、第１凹部の外縁は、第２凹部の外縁よりも半導体基板の外側に位置する。 According to one embodiment, the first recess is provided on one surface of the semiconductor substrate where the wiring layer is formed so as to surround the circuit region. Moreover, the 2nd recessed part is provided in the bottom face of the 1st recessed part so that a circuit area | region may be enclosed. In the plane where the bottom surface of the first recess is located, the outer edge of the first recess is located outside the semiconductor substrate than the outer edge of the second recess.
前記一実施の形態によれば、半導体装置の信頼性を向上させることができる。 According to the embodiment, the reliability of the semiconductor device can be improved.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。図２は、図１に示す半導体装置ＳＭ１を示す平面図である。
図１および図２に示すように、本実施形態に係る半導体装置ＳＭ１は、半導体基板ＳＢ１と、配線層ＩＬ１と、を備えている。半導体基板ＳＢ１には、半導体素子を有する回路領域ＣＲ１が一面に設けられている。配線層ＩＬ１は、半導体基板ＳＢ１の上記一面上に設けられている。なお、図１および図２においては、配線層ＩＬ１や回路領域ＣＲ１に関する詳細な構造を省略している。以下、図３〜図８において同様である。
(First embodiment)
FIG. 1 is a cross-sectional view showing the semiconductor device SM1 according to the first embodiment. FIG. 2 is a plan view showing the semiconductor device SM1 shown in FIG.
As shown in FIGS. 1 and 2, the semiconductor device SM1 according to the present embodiment includes a semiconductor substrate SB1 and a wiring layer IL1. In the semiconductor substrate SB1, a circuit region CR1 having semiconductor elements is provided on one side. The wiring layer IL1 is provided on the one surface of the semiconductor substrate SB1. In FIG. 1 and FIG. 2, the detailed structure regarding the wiring layer IL1 and the circuit region CR1 is omitted. The same applies to FIGS. 3 to 8 below.
半導体基板ＳＢ１は、第１凹部ＦＲ１と、第２凹部ＳＲ１と、を有している。第１凹部ＦＲ１は、回路領域ＣＲ１を囲むように半導体基板ＳＢ１の上記一面に設けられている。また、第１凹部ＦＲ１は、配線層ＩＬ１により覆われている。第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように第１凹部ＦＲ１の底面に設けられている。第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。 The semiconductor substrate SB1 has a first recess FR1 and a second recess SR1. The first recess FR1 is provided on the one surface of the semiconductor substrate SB1 so as to surround the circuit region CR1. The first recess FR1 is covered with the wiring layer IL1. The second recess SR1 is provided on the bottom surface of the first recess FR1 so as to surround the circuit region CR1. In the plane on which the bottom surface of the first recess FR1 is located, the outer edge of the first recess FR1 is positioned outside the semiconductor substrate SB1 with respect to the outer edge of the second recess SR1.
本実施形態によれば、半導体基板ＳＢ１の一面には、回路領域ＣＲ１を囲むように第１凹部ＦＲ１が設けられている。また、第１凹部ＦＲ１の底面には、回路領域ＣＲ１を囲むように第２凹部ＳＲ１が設けられている。すなわち、半導体基板ＳＢ１には、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁が設けられる。
このため、ダイシング工程において半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１の内部に設けられた回路領域ＣＲ１へ到達してしまうことを抑制することができる。
According to the present embodiment, the first recess FR1 is provided on one surface of the semiconductor substrate SB1 so as to surround the circuit region CR1. A second recess SR1 is provided on the bottom surface of the first recess FR1 so as to surround the circuit region CR1. That is, the semiconductor substrate SB1 is provided with a protective wall made up of the first recess FR1 and the second recess SR1 so as to surround the circuit region CR1.
For this reason, it can suppress that the crack which generate | occur | produced in semiconductor substrate SB1 in the dicing process reaches | attains the circuit area | region CR1 provided in the inside of semiconductor substrate SB1.
また、本実施形態によれば、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。すなわち、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁は、外縁側に第１凹部ＦＲ１の底面からなる段差を有する。この段差は、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックの進行を妨げる機能を有する。
このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面に到達してしまうことを抑制できる。これにより、半導体基板ＳＢ１に発生したクラックが、半導体基板ＳＢ１と配線層ＩＬ１の界面を伝播して配線層ＩＬ１へ侵入してしまうことを抑制できる。
したがって、本実施形態によれば、半導体装置の信頼性を向上させることができる。
Further, according to the present embodiment, the outer edge of the first recess FR1 is positioned outside the semiconductor substrate SB1 with respect to the outer edge of the second recess SR1 in the plane where the bottom surface of the first recess FR1 is located. That is, the protective wall constituted by the first recess FR1 and the second recess SR1 has a step formed by the bottom surface of the first recess FR1 on the outer edge side. This step has a function of preventing the progress of cracks generated in the semiconductor substrate SB1 when the semiconductor substrate SB1 is diced.
For this reason, when the semiconductor substrate SB1 is diced, it is possible to suppress a crack generated in the semiconductor substrate SB1 from reaching the interface between the semiconductor substrate SB1 and the wiring layer IL1. As a result, it is possible to suppress a crack generated in the semiconductor substrate SB1 from propagating through the interface between the semiconductor substrate SB1 and the wiring layer IL1 and entering the wiring layer IL1.
Therefore, according to this embodiment, the reliability of the semiconductor device can be improved.
以下、半導体装置ＳＭ１の構成および製造方法について詳細に説明する。 Hereinafter, the configuration and manufacturing method of the semiconductor device SM1 will be described in detail.
まず、半導体装置ＳＭ１の構成について説明する。
半導体装置ＳＭ１は、半導体基板ＳＢ１を備えている。半導体基板ＳＢ１は、たとえばシリコン基板である。また、半導体基板ＳＢ１は、化合物半導体基板であってもよい。
半導体基板ＳＢ１の一面には、回路領域ＣＲ１が設けられている。回路領域ＣＲ１には、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランジスタＭＴ１（図４参照）等の半導体素子が設けられる。回路領域ＣＲ１に設けられた半導体素子は、たとえば半導体基板ＳＢ１に埋め込まれた素子分離膜ＥＩ１（図４参照）により他の素子から電気的に分離される。
First, the configuration of the semiconductor device SM1 will be described.
The semiconductor device SM1 includes a semiconductor substrate SB1. The semiconductor substrate SB1 is, for example, a silicon substrate. Further, the semiconductor substrate SB1 may be a compound semiconductor substrate.
A circuit region CR1 is provided on one surface of the semiconductor substrate SB1. In the circuit region CR1, a semiconductor element such as a transistor MT1 (see FIG. 4) which is a MOSFET (Metal Oxide Field Effect Effect Transistor) is provided. The semiconductor element provided in the circuit region CR1 is electrically isolated from other elements by, for example, an element isolation film EI1 (see FIG. 4) embedded in the semiconductor substrate SB1.
半導体基板ＳＢ１の一面上には、配線層ＩＬ１が設けられている。配線層ＩＬ１は、たとえば複数の配線層が積層された多層配線構造を有する。
本実施形態において、半導体装置ＳＭ１は、半導体基板ＳＢ１を構成するウェハ上に配線層ＩＬ１を形成した後、ウェハおよび配線層ＩＬ１をダイシングして得られる。このため、配線層ＩＬ１は、たとえば半導体基板ＳＢ１の全面上に設けられることとなる。
半導体装置ＳＭ１は、たとえばインタポーザ等の配線基板へフリップチップ接続される。この場合、配線層ＩＬ１上には、配線基板に接続される半田バンプが設けられる。なお、半導体装置ＳＭ１は、ボンディングワイヤを介して配線基板へ接続されてもよい。
A wiring layer IL1 is provided on one surface of the semiconductor substrate SB1. The wiring layer IL1 has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked.
In the present embodiment, the semiconductor device SM1 is obtained by dicing the wafer and the wiring layer IL1 after forming the wiring layer IL1 on the wafer constituting the semiconductor substrate SB1. For this reason, the wiring layer IL1 is provided over the entire surface of the semiconductor substrate SB1, for example.
The semiconductor device SM1 is flip-chip connected to a wiring board such as an interposer. In this case, solder bumps connected to the wiring board are provided on the wiring layer IL1. Note that the semiconductor device SM1 may be connected to the wiring board via a bonding wire.
半導体基板ＳＢ１は、第１凹部ＦＲ１と、第２凹部ＳＲ１と、を有する。第１凹部ＦＲ１は、回路領域ＣＲ１を囲むように半導体基板ＳＢ１の一面に設けられている。また、第１凹部ＦＲ１は、配線層ＩＬ１により覆われている。第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１の底面に設けられる。
本実施形態においては、第１凹部ＦＲ１と、第１凹部ＦＲ１の底面に設けられた第２凹部ＳＲ１と、により回路領域ＣＲ１を囲む保護壁が構成される。このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生するクラックが回路領域ＣＲ１へ到達することを、この保護壁によって抑制することが可能となる。
The semiconductor substrate SB1 has a first recess FR1 and a second recess SR1. The first recess FR1 is provided on one surface of the semiconductor substrate SB1 so as to surround the circuit region CR1. The first recess FR1 is covered with the wiring layer IL1. The second recess SR1 is provided on the bottom surface of the first recess FR1 so as to surround the circuit region CR1.
In the present embodiment, the first recess FR1 and the second recess SR1 provided on the bottom surface of the first recess FR1 constitute a protective wall surrounding the circuit region CR1. For this reason, when the semiconductor substrate SB1 is diced, the protective wall can suppress cracks generated in the semiconductor substrate SB1 from reaching the circuit region CR1.
本実施形態において、第１凹部ＦＲ１は、たとえば回路領域ＣＲ１の周囲に連続して設けられる。この場合、第１凹部ＦＲ１は、回路領域ＣＲ１を囲む連続した枠状の平面形状を有することとなる。これにより、半導体基板ＳＢ１に発生するクラックが回路領域ＣＲ１へ到達することを、より確実に抑制することが可能となる。
なお、第１凹部ＦＲ１は、回路領域ＣＲ１を囲むように回路領域ＣＲ１の周囲に断続的に設けられていてもよい。この場合、回路領域ＣＲ１の周囲には、互いに離間した複数の第１凹部ＦＲ１が設けられることとなる。これにより、第１凹部ＦＲ１の形成を容易とすることが可能となる。
In the present embodiment, the first recess FR1 is continuously provided, for example, around the circuit region CR1. In this case, the first recess FR1 has a continuous frame-like planar shape surrounding the circuit region CR1. As a result, it is possible to more reliably suppress cracks occurring in the semiconductor substrate SB1 from reaching the circuit region CR1.
The first recess FR1 may be provided intermittently around the circuit region CR1 so as to surround the circuit region CR1. In this case, a plurality of first recesses FR1 that are separated from each other are provided around the circuit region CR1. As a result, the formation of the first recess FR1 can be facilitated.
第１凹部ＦＲ１は、半導体基板ＳＢ１を貫通しないように設けられる。これにより、第１凹部ＦＲ１は、半導体基板ＳＢ１中に底面を有することとなる。
第１凹部ＦＲ１の深さは、特に限定されないが、たとえば２０００Å以上３０００Å以下である。これにより、第１凹部ＦＲ１と第２凹部ＳＲ１からなる保護壁の外縁に形成される段差を、半導体基板ＳＢ１の一面の近くに位置させることができる。このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１の上方においてクラックが発生した場合であっても、このクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面へ到達することを抑制することができる。ここでは、半導体基板ＳＢ１のうち配線層ＩＬ１が設けられている一面側を上方とし、一面とは反対の他面側を下方とする。
The first recess FR1 is provided so as not to penetrate the semiconductor substrate SB1. Thus, the first recess FR1 has a bottom surface in the semiconductor substrate SB1.
Although the depth of 1st recessed part FR1 is not specifically limited, For example, they are 2000 mm or more and 3000 mm or less. Accordingly, the step formed on the outer edge of the protective wall made up of the first recess FR1 and the second recess SR1 can be positioned near one surface of the semiconductor substrate SB1. For this reason, even when a crack is generated above the semiconductor substrate SB1 when the semiconductor substrate SB1 is diced, the crack can be prevented from reaching the interface between the semiconductor substrate SB1 and the wiring layer IL1. . Here, one side of the semiconductor substrate SB1 where the wiring layer IL1 is provided is defined as the upper side, and the other side opposite to the one side is defined as the lower side.
第１凹部ＦＲ１は、配線層ＩＬ１により覆われている。本実施形態において、第１凹部ＦＲ１は、たとえば第１凹部ＦＲ１の全域において半導体基板ＳＢ１により覆われる。
本実施形態によれば、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁の外縁に、第１凹部ＦＲ１の底面からなる段差が設けられる。このため、第１凹部ＦＲ１が配線層ＩＬ１により覆われる場合であっても、半導体基板ＳＢ１に発生したクラックが第１凹部ＦＲ１の上端と配線層ＩＬ１との間の界面へ到達することを抑制できる。したがって、第１凹部ＦＲ１の上端と配線層ＩＬ１との間の界面を伝播して、クラックが配線層ＩＬ１へ到達してしまうことを抑制することが可能となる。
The first recess FR1 is covered with the wiring layer IL1. In the present embodiment, the first recess FR1 is covered with the semiconductor substrate SB1 over the entire area of the first recess FR1, for example.
According to the present embodiment, the step formed by the bottom surface of the first recess FR1 is provided on the outer edge of the protective wall constituted by the first recess FR1 and the second recess SR1. For this reason, even when the first recess FR1 is covered with the wiring layer IL1, it is possible to suppress a crack generated in the semiconductor substrate SB1 from reaching the interface between the upper end of the first recess FR1 and the wiring layer IL1. . Therefore, it is possible to suppress the crack from reaching the wiring layer IL1 by propagating through the interface between the upper end of the first recess FR1 and the wiring layer IL1.
本実施形態において、第１凹部ＦＲ１は、たとえば半導体基板ＳＢ１の一面側から他面側に向けて同一の幅を有する断面形状を有する。なお、第１凹部ＦＲ１の断面形状は、これに限定されず、たとえば半導体基板ＳＢ１の一面側から他面側に向けて幅が狭くなるテーパ状、または半導体基板ＳＢ１の一面側から他面側に向けて幅が広くなる逆テーパ状であってもよい。 In the present embodiment, the first recess FR1 has, for example, a cross-sectional shape having the same width from the one surface side to the other surface side of the semiconductor substrate SB1. Note that the cross-sectional shape of the first recess FR1 is not limited to this, for example, a tapered shape whose width becomes narrower from one surface side of the semiconductor substrate SB1 to the other surface side, or from one surface side of the semiconductor substrate SB1 to the other surface side. The taper may be a reverse taper that increases in width.
半導体装置ＳＭ１は、たとえば回路領域ＣＲ１内に素子分離膜ＥＩ１を有する。この場合、半導体基板ＳＢ１は、回路領域ＣＲ１内に位置し、絶縁膜からなる素子分離膜ＥＩ１が埋め込まれた第３凹部ＴＲ１（図４参照）を有することとなる。
本実施形態において、第１凹部ＦＲ１は、たとえば回路領域ＣＲ１に設けられる素子分離膜ＥＩ１を埋め込むための第３凹部ＴＲ１（図４参照）と同一工程により形成される。この場合、第１凹部ＦＲ１と第３凹部ＴＲ１は、たとえば同じ深さを有することとなる。これにより、半導体装置の製造について、製造工程数を削減することが可能となる。
The semiconductor device SM1 has, for example, an element isolation film EI1 in the circuit region CR1. In this case, the semiconductor substrate SB1 is located in the circuit region CR1, and has a third recess TR1 (see FIG. 4) in which an element isolation film EI1 made of an insulating film is embedded.
In the present embodiment, the first recess FR1 is formed in the same process as the third recess TR1 (see FIG. 4) for embedding the element isolation film EI1 provided in the circuit region CR1, for example. In this case, the first recess FR1 and the third recess TR1 have, for example, the same depth. This makes it possible to reduce the number of manufacturing steps for manufacturing a semiconductor device.
第１凹部ＦＲ１には、埋込部材ＢＭ１が埋め込まれている。埋込部材ＢＭ１は、たとえばＳｉＯ２、金属材料または半導体材料により構成される。金属材料としては、たとえばＣｕを用いることができる。また、半導体材料としては、たとえば多結晶シリコンを用いることができる。また、埋込部材ＢＭ１は、第１凹部ＦＲ１の内壁を覆うＳｉＯ２膜と、ＳｉＯ２膜上に設けられ、かつ第１凹部ＦＲ１を埋め込む多結晶シリコン膜と、により構成されていてもよい。 An embedded member BM1 is embedded in the first recess FR1. The embedded member BM1 is made of, for example, SiO 2 , a metal material, or a semiconductor material. For example, Cu can be used as the metal material. As the semiconductor material, for example, polycrystalline silicon can be used. Further, the embedded member BM1 may be configured by an SiO 2 film that covers the inner wall of the first recess FR1, and a polycrystalline silicon film that is provided on the SiO 2 film and embeds the first recess FR1.
本実施形態において、第２凹部ＳＲ１は、第１凹部ＦＲ１の底面に設けられている。すなわち、第２凹部ＳＲ１は、平面視で第１凹部ＦＲ１の内側に位置することとなる。
本実施形態において、第２凹部ＳＲ１は、たとえば回路領域ＣＲ１の周囲に連続して設けられる。この場合、第２凹部ＳＲ１は、回路領域ＣＲ１を囲む連続した枠状の平面形状を有することとなる。これにより、半導体基板ＳＢ１に発生するクラックが回路領域ＣＲ１へ到達することを、より確実に抑制することが可能となる。
第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように回路領域ＣＲ１の周囲に断続的に設けられていてもよい。この場合、回路領域ＣＲ１の周囲には、互いに離間した複数の第２凹部ＳＲ１が設けられることとなる。これにより、第２凹部ＳＲ１の形成を容易とすることが可能となる。なお、回路領域ＣＲ１の周囲に連続して設けられた第１凹部ＦＲ１の底面に、複数の第２凹部ＳＲ１が設けられていてもよい。また、断続的に複数設けられた第１凹部ＦＲ１それぞれの底面に、第２凹部ＳＲ１が設けられていてもよい。
In the present embodiment, the second recess SR1 is provided on the bottom surface of the first recess FR1. That is, the second recess SR1 is located inside the first recess FR1 in plan view.
In the present embodiment, the second recess SR1 is continuously provided, for example, around the circuit region CR1. In this case, the second recess SR1 has a continuous frame-like planar shape surrounding the circuit region CR1. As a result, it is possible to more reliably suppress cracks occurring in the semiconductor substrate SB1 from reaching the circuit region CR1.
The second recess SR1 may be provided intermittently around the circuit region CR1 so as to surround the circuit region CR1. In this case, a plurality of second recesses SR1 that are spaced apart from each other are provided around the circuit region CR1. As a result, the formation of the second recess SR1 can be facilitated. A plurality of second recesses SR1 may be provided on the bottom surface of the first recess FR1 provided continuously around the circuit region CR1. Further, the second recess SR1 may be provided on the bottom surface of each of the first recesses FR1 provided intermittently.
本実施形態において、第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１を貫通するように第１凹部ＦＲ１の底面に設けられる。この場合、第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１内に設けられるＴＳＶ（Ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を埋め込むための貫通ビアと同一工程により形成することができる。
なお、第２凹部ＳＲ１は、半導体基板ＳＢ１を貫通しないように形成されてもよい。半導体基板ＳＢ１の一面を基準とした第２凹部ＳＲ１の深さは、特に限定されないが、たとえば１μｍ以上２０μｍ以下である。
In the present embodiment, the second recess SR1 is provided on the bottom surface of the first recess FR1, for example, so as to penetrate the semiconductor substrate SB1. In this case, the second recess SR1 can be formed, for example, by the same process as a through via for embedding a TSV (Through Silicon via) provided in the semiconductor substrate SB1.
The second recess SR1 may be formed so as not to penetrate the semiconductor substrate SB1. The depth of the second recess SR1 with respect to one surface of the semiconductor substrate SB1 is not particularly limited, and is, for example, 1 μm or more and 20 μm or less.
本実施形態において、第２凹部ＳＲ１は、たとえば半導体装置ＳＭ１の一面側から他面側に向けて幅が狭くなるテーパ状の断面形状を有する。なお、第２凹部ＳＲ１の断面形状は、これに限定されず、たとえば半導体基板ＳＢ１の一面側から他面側に向けて同一の幅を有する形状、または半導体基板ＳＢ１の一面側から他面側に向けて幅が広くなる逆テーパ状であってもよい。
本実施形態において、第１凹部ＦＲ１は、配線層ＩＬ１により覆われる。この場合、第１凹部ＦＲ１の底面に設けられた第２凹部ＳＲ１についても、配線層ＩＬ１により覆われることとなる。
In the present embodiment, the second recess SR1 has, for example, a tapered cross-sectional shape whose width becomes narrower from one surface side to the other surface side of the semiconductor device SM1. The cross-sectional shape of the second recess SR1 is not limited to this, for example, a shape having the same width from one surface side to the other surface side of the semiconductor substrate SB1, or from one surface side to the other surface side of the semiconductor substrate SB1. The taper may be a reverse taper that increases in width.
In the present embodiment, the first recess FR1 is covered with the wiring layer IL1. In this case, the second recess SR1 provided on the bottom surface of the first recess FR1 is also covered with the wiring layer IL1.
本実施形態では、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁が第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置するように、第１凹部ＦＲ１および第２凹部ＳＲ１が形成される。これにより、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁は、外縁側に第１凹部ＦＲ１の底面からなる段差を有することとなる。この段差は、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックの進行を妨げる機能を有する。
このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面に到達してしまうことを抑制できる。これにより、半導体基板ＳＢ１に発生したクラックが、半導体基板ＳＢ１と配線層ＩＬ１の界面を伝播して配線層ＩＬ１へ侵入してしまうことを抑制できる。
In the present embodiment, the first recess FR1 and the first recess FR1 are arranged such that the outer edge of the first recess FR1 is positioned outside the semiconductor substrate SB1 with respect to the outer edge of the second recess SR1 in the plane where the bottom surface of the first recess FR1 is located. Two concave portions SR1 are formed. Thereby, the protective wall comprised by 1st recessed part FR1 and 2nd recessed part SR1 will have the level | step difference which consists of a bottom face of 1st recessed part FR1 in an outer edge side. This step has a function of preventing the progress of cracks generated in the semiconductor substrate SB1 when the semiconductor substrate SB1 is diced.
For this reason, when the semiconductor substrate SB1 is diced, it is possible to suppress a crack generated in the semiconductor substrate SB1 from reaching the interface between the semiconductor substrate SB1 and the wiring layer IL1. As a result, it is possible to suppress a crack generated in the semiconductor substrate SB1 from propagating through the interface between the semiconductor substrate SB1 and the wiring layer IL1 and entering the wiring layer IL1.
また、本実施形態において、第１凹部ＦＲ１および第２凹部ＳＲ１は、たとえば第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の内縁が第２凹部ＳＲ１の内縁よりも回路領域ＣＲ１の近くに位置するように形成される。第１凹部ＦＲ１および第２凹部ＳＲ１は、第１凹部ＦＲ１の底面が位置する平面内において、それぞれの内縁が互いに重なるように設けられていてもよい。
なお、本明細書において、第１凹部ＦＲ１の外縁とは、第１凹部ＦＲ１のうち半導体基板ＳＢ１の縁に近い辺を指す。第２凹部ＳＲ１の外縁とは、第２凹部ＳＲ１のうち半導体基板ＳＢ１の縁に近い辺を指す。また、第１凹部ＦＲ１の内縁とは、第１凹部ＦＲ１のうち回路領域ＣＲ１に近い辺を指す。第２凹部ＳＲ１の内縁とは、第２凹部ＳＲ１のうち回路領域ＣＲ１に近い辺を指す。
In the present embodiment, the first recess FR1 and the second recess SR1 are arranged such that, for example, in the plane where the bottom surface of the first recess FR1 is located, the inner edge of the first recess FR1 is more than the inner edge of the second recess SR1. It is formed so that it may be located near. The first recess FR1 and the second recess SR1 may be provided such that the inner edges thereof overlap each other in the plane where the bottom surface of the first recess FR1 is located.
In the present specification, the outer edge of the first recess FR1 refers to a side of the first recess FR1 that is close to the edge of the semiconductor substrate SB1. The outer edge of the second recess SR1 refers to a side of the second recess SR1 that is close to the edge of the semiconductor substrate SB1. Further, the inner edge of the first recess FR1 refers to a side of the first recess FR1 that is close to the circuit region CR1. The inner edge of the second recess SR1 refers to a side of the second recess SR1 that is close to the circuit region CR1.
第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁と第２凹部ＳＲ１の外縁との間隔は、たとえば０．５μｍ以上２．０μｍ以下である。この場合、デザインルールを満たしつつ、第１凹部ＦＲ１と第２凹部ＳＲ１からなる保護壁の外縁に形成される段差を、十分に大きくすることができる。このため、半導体基板ＳＢ１のクラックが配線層ＩＬ１へ進行することを十分に抑制することが可能となる。 In the plane on which the bottom surface of the first recess FR1 is located, the distance between the outer edge of the first recess FR1 and the outer edge of the second recess SR1 is, for example, not less than 0.5 μm and not more than 2.0 μm. In this case, the step formed on the outer edge of the protective wall made up of the first recess FR1 and the second recess SR1 can be made sufficiently large while satisfying the design rule. For this reason, it becomes possible to sufficiently suppress the crack of the semiconductor substrate SB1 from proceeding to the wiring layer IL1.
第２凹部ＳＲ１には、埋込部材ＢＭ２が埋め込まれている。埋込部材ＢＭ２は、たとえばＳｉＯ２、金属材料または半導体材料により構成される。金属材料としては、たとえばＣｕを用いることができる。また、半導体材料としては、たとえば多結晶シリコンを用いることができる。また、埋込部材ＢＭ２は、第２凹部ＳＲ１の内壁を覆うＳｉＯ２膜と、ＳｉＯ２膜上に設けられ、かつ第２凹部ＳＲ１を埋め込む多結晶シリコン膜と、により構成されていてもよい。 An embedded member BM2 is embedded in the second recess SR1. The embedded member BM2 is made of, for example, SiO 2 , a metal material, or a semiconductor material. For example, Cu can be used as the metal material. As the semiconductor material, for example, polycrystalline silicon can be used. Further, the embedded member BM2 may be configured by an SiO 2 film that covers the inner wall of the second recess SR1, and a polycrystalline silicon film that is provided on the SiO 2 film and embeds the second recess SR1.
本実施形態において、第２凹部ＳＲ１に埋め込まれる埋込部材ＢＭ２は、たとえば埋込部材ＢＭ１と同じ材料からなる。この場合、埋込部材ＢＭ１と埋込部材ＢＭ２を一体として形成することができる。すなわち、第１凹部ＦＲ１を埋め込む埋込部材ＢＭ１と、第２凹部ＳＲ１を埋め込む埋込部材ＢＭ２との間に界面が形成されることがない。したがって、ダイシング工程において半導体基板ＳＢ１に発生したクラックが、第１凹部ＦＲ１と第２凹部ＳＲ１との界面を伝播して回路領域ＣＲ１へ到達することを回避できる。
また、埋込部材ＢＭ１と埋込部材ＢＭ２が同一の材料である場合、埋込部材ＢＭ１と埋込部材ＢＭ２を同一工程により埋め込むことができる。このため、半導体装置の製造において、製造工程数の削減を図ることが可能となる。
In the present embodiment, the embedded member BM2 embedded in the second recess SR1 is made of the same material as the embedded member BM1, for example. In this case, the embedded member BM1 and the embedded member BM2 can be integrally formed. That is, no interface is formed between the embedded member BM1 that embeds the first recess FR1 and the embedded member BM2 that embeds the second recess SR1. Therefore, it is possible to avoid a crack generated in the semiconductor substrate SB1 in the dicing process from reaching the circuit region CR1 by propagating through the interface between the first recess FR1 and the second recess SR1.
Further, when the embedded member BM1 and the embedded member BM2 are made of the same material, the embedded member BM1 and the embedded member BM2 can be embedded in the same process. For this reason, it is possible to reduce the number of manufacturing steps in manufacturing a semiconductor device.
なお、本実施形態において、第１凹部ＦＲ１および第２凹部ＳＲ１には、たとえばＳｉＯ２からなる埋込部材ＢＭ１および埋込部材ＢＭ２が一体として埋め込まれる。
また、第１凹部ＦＲ１および第２凹部ＳＲ１には、金属材料または半導体材料からなる埋込部材ＢＭ１および埋込部材ＢＭ２が一体として埋め込まれていてもよい。金属材料としては、たとえばＣｕを用いることができる。また、半導体材料としては、たとえば多結晶シリコンを用いることができる。
In the present embodiment, an embedded member BM1 and an embedded member BM2 made of, for example, SiO 2 are embedded integrally in the first recess FR1 and the second recess SR1.
Further, an embedded member BM1 and an embedded member BM2 made of a metal material or a semiconductor material may be integrally embedded in the first recess FR1 and the second recess SR1. For example, Cu can be used as the metal material. As the semiconductor material, for example, polycrystalline silicon can be used.
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。図３および図４は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＭ１の製造方法は、次のように行われる。まず、スクライブ領域ＳＣ１により囲まれた回路領域ＣＲ１を有する半導体基板ＳＢ１を準備する。次いで、回路領域ＣＲ１とスクライブ領域ＳＣ１との間に位置し、かつ回路領域ＣＲ１を囲むように半導体基板ＳＢ１の一面側に第１凹部ＦＲ１を形成するとともに、回路領域ＣＲ１を囲むように第１凹部ＦＲ１の底面に第２凹部ＳＲ１を形成する。ここで、第１凹部ＦＲ１および第２凹部ＳＲ１は、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁が第２凹部ＳＲ１の外縁よりもスクライブ領域ＳＣ１側に位置するように設けられる。次いで、半導体基板ＳＢ１の一面上に配線層ＩＬ１を形成する。次いで、スクライブ領域ＳＣ１に沿って、半導体基板ＳＢ１および配線層ＩＬ１を切断する。
以下、半導体装置ＳＭ１の製造方法について詳細に説明する。
Next, a method for manufacturing the semiconductor device SM1 according to the present embodiment will be described. 3 and 4 are cross-sectional views showing a method for manufacturing the semiconductor device SM1 shown in FIG.
The manufacturing method of the semiconductor device SM1 according to the present embodiment is performed as follows. First, a semiconductor substrate SB1 having a circuit region CR1 surrounded by a scribe region SC1 is prepared. Next, the first recess FR1 is formed on one surface side of the semiconductor substrate SB1 so as to be located between the circuit region CR1 and the scribe region SC1 and to surround the circuit region CR1, and the first recess to surround the circuit region CR1. A second recess SR1 is formed on the bottom surface of FR1. Here, the first recess FR1 and the second recess SR1 are such that the outer edge of the first recess FR1 is positioned closer to the scribe region SC1 than the outer edge of the second recess SR1 in the plane where the bottom surface of the first recess FR1 is located. Is provided. Next, the wiring layer IL1 is formed on one surface of the semiconductor substrate SB1. Next, the semiconductor substrate SB1 and the wiring layer IL1 are cut along the scribe region SC1.
Hereinafter, a method for manufacturing the semiconductor device SM1 will be described in detail.
まず、図３（ａ）に示すように、スクライブ領域ＳＣ１により囲まれた回路領域ＣＲ１を有する半導体基板ＳＢ１を準備する。
この工程における半導体基板ＳＢ１は、ウェハである。ウェハである半導体基板ＳＢ１は、複数の回路領域ＣＲ１と、各回路領域ＣＲ１を互いに分断するように設けられたスクライブ領域ＳＣ１と、を有する。複数の回路領域ＣＲ１は、たとえばマトリクス状に配置される。スクライブ領域ＳＣ１は、たとえば格子状の平面形状を有している。
なお、この工程における回路領域ＣＲ１とは、後述する半導体素子を形成する工程において、半導体素子を設けるために区分された領域である。このため、この工程において、回路領域ＣＲ１には半導体素子や素子分離膜ＥＩ１が設けられていない。
First, as shown in FIG. 3A, a semiconductor substrate SB1 having a circuit region CR1 surrounded by a scribe region SC1 is prepared.
The semiconductor substrate SB1 in this step is a wafer. The semiconductor substrate SB1 which is a wafer has a plurality of circuit regions CR1 and a scribe region SC1 provided so as to divide each circuit region CR1 from each other. The plurality of circuit regions CR1 are arranged in a matrix, for example. The scribe region SC1 has, for example, a lattice-like planar shape.
Note that the circuit region CR1 in this step is a region divided for providing a semiconductor element in a step of forming a semiconductor element to be described later. For this reason, in this process, the semiconductor element and the element isolation film EI1 are not provided in the circuit region CR1.
次いで、図３（ａ）に示すように、第１凹部ＦＲ１と、第２凹部ＳＲ１と、を形成する。第１凹部ＦＲ１は、回路領域ＣＲ１とスクライブ領域ＳＣ１の間に位置し、かつ回路領域ＣＲ１を囲むように半導体基板ＳＢ１の一面側に設けられる。第２凹部ＳＲ１は、回路領域ＣＲ１を囲むように第１凹部ＦＲ１の底面に設けられる。
第１凹部ＦＲ１および第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１をエッチングすることにより形成される。なお、第１凹部ＦＲ１と第２凹部ＳＲ１は、いずれが先に形成されてもよい。
Next, as shown in FIG. 3A, a first recess FR1 and a second recess SR1 are formed. The first recess FR1 is located between the circuit region CR1 and the scribe region SC1 and is provided on one surface side of the semiconductor substrate SB1 so as to surround the circuit region CR1. The second recess SR1 is provided on the bottom surface of the first recess FR1 so as to surround the circuit region CR1.
First recess FR1 and second recess SR1 are formed, for example, by etching semiconductor substrate SB1. Note that either the first recess FR1 or the second recess SR1 may be formed first.
本実施形態においては、たとえば次のように第１凹部ＦＲ１および第２凹部ＳＲ１が形成される。まず、半導体基板ＳＢ１の一面に、第２凹部ＳＲ１を形成する。第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１上に設けられたレジスト膜をマスクとして半導体基板ＳＢ１をエッチングすることにより形成される。このとき、第２凹部ＳＲ１は、たとえば半導体基板ＳＢ１を貫通しないように設けられる。
次いで、平面視で第２凹部ＳＲ１を包含するよう、半導体基板ＳＢ１の一面に第２凹部ＳＲ１よりも浅い第１凹部ＦＲ１を形成する。第１凹部ＦＲ１は、たとえば半導体基板ＳＢ１上に設けられたレジスト膜をマスクとして半導体基板ＳＢ１をエッチングすることにより形成される。
In the present embodiment, the first recess FR1 and the second recess SR1 are formed as follows, for example. First, the second recess SR1 is formed on one surface of the semiconductor substrate SB1. Second recess SR1 is formed, for example, by etching semiconductor substrate SB1 using a resist film provided on semiconductor substrate SB1 as a mask. At this time, the second recess SR1 is provided so as not to penetrate the semiconductor substrate SB1, for example.
Next, a first recess FR1 shallower than the second recess SR1 is formed on one surface of the semiconductor substrate SB1 so as to include the second recess SR1 in plan view. First recess FR1 is formed, for example, by etching semiconductor substrate SB1 using a resist film provided on semiconductor substrate SB1 as a mask.
本実施形態においては、第１凹部ＦＲ１を形成するとともに第２凹部ＳＲ１を形成する工程において、半導体基板ＳＢ１の一面には、たとえば第１凹部ＦＲ１の形成と同時に回路領域ＣＲ１に位置する第３凹部ＴＲ１が形成される。第３凹部ＴＲ１は、素子分離膜ＥＩ１を埋め込むための凹部である。
このように、保護壁を構成する第１凹部ＦＲ１は、素子分離膜ＥＩ１を埋め込むための第３凹部ＴＲ１と同一工程により形成することができる。このため、製造工程数の削減を図ることが可能となる。
In the present embodiment, in the step of forming the first recess FR1 and the second recess SR1, in one step of the semiconductor substrate SB1, for example, the third recess located in the circuit region CR1 simultaneously with the formation of the first recess FR1. TR1 is formed. The third recess TR1 is a recess for embedding the element isolation film EI1.
Thus, the first recess FR1 constituting the protective wall can be formed by the same process as the third recess TR1 for embedding the element isolation film EI1. For this reason, it is possible to reduce the number of manufacturing steps.
次に、図３（ｂ）に示すように、第１凹部ＦＲ１に埋込部材ＢＭ１を埋め込むとともに、第２凹部ＳＲ１に埋込部材ＢＭ２を埋め込む。
本実施形態において、埋込部材ＢＭ１および埋込部材ＢＭ２は、たとえば互いに同じ材料により構成される。この場合、第１凹部ＦＲ１および第２凹部ＳＲ１は、たとえば埋込部材ＢＭ１および埋込部材ＢＭ２を構成する埋込材料によって、一の工程により埋め込まれる。このとき、第１凹部ＦＲ１に埋め込まれた部分が埋込部材ＢＭ１、第２凹部ＳＲ１に埋め込まれた部分が埋込部材ＢＭ２となる。
すなわち、第１凹部ＦＲ１および第２凹部ＳＲ１を互いに同じ材料に埋め込む場合、第１凹部ＦＲ１を埋め込む埋込部材ＢＭ１と、第２凹部ＳＲ１を埋め込む埋込部材ＢＭ２との間に界面が形成されることを抑制できる。したがって、ダイシング工程において半導体基板ＳＢ１に発生したクラックが、第１凹部ＦＲ１と第２凹部ＳＲ１との界面を伝播して回路領域ＣＲ１へ到達することを抑制できる。
Next, as shown in FIG. 3B, the embedded member BM1 is embedded in the first recess FR1, and the embedded member BM2 is embedded in the second recess SR1.
In the present embodiment, the embedded member BM1 and the embedded member BM2 are made of the same material, for example. In this case, the first recess FR1 and the second recess SR1 are embedded in one process, for example, with an embedding material constituting the embedding member BM1 and the embedding member BM2. At this time, the portion embedded in the first recess FR1 becomes the embedded member BM1, and the portion embedded in the second recess SR1 becomes the embedded member BM2.
That is, when the first recess FR1 and the second recess SR1 are embedded in the same material, an interface is formed between the embedded member BM1 that embeds the first recess FR1 and the embedded member BM2 that embeds the second recess SR1. This can be suppressed. Therefore, it is possible to suppress a crack generated in the semiconductor substrate SB1 in the dicing process from propagating through the interface between the first recess FR1 and the second recess SR1 and reaching the circuit region CR1.
次に、図３（ｂ）に示すように、第３凹部ＴＲ１内に素子分離膜ＥＩ１を埋め込む。素子分離膜ＥＩ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。
なお、素子分離膜ＥＩ１による第３凹部ＴＲ１の埋め込みは、埋込部材ＢＭ１および埋込部材ＢＭ２を埋め込む工程の前または後のいずれであってもよい。また、埋込部材ＢＭ１が絶縁膜により構成される場合、素子分離膜ＥＩ１は、たとえば埋込部材ＢＭ１と同一工程により埋め込まれてもよい。
Next, as shown in FIG. 3B, the element isolation film EI1 is embedded in the third recess TR1. The element isolation film EI1 is formed by, for example, CVD (Chemical Vapor Deposition).
The third recess TR1 may be embedded by the element isolation film EI1 either before or after the process of embedding the embedded member BM1 and the embedded member BM2. Further, when the embedded member BM1 is formed of an insulating film, the element isolation film EI1 may be embedded in the same process as the embedded member BM1, for example.
次に、図４（ａ）に示すように、回路領域ＣＲ１にトランジスタＭＴ１を形成する。トランジスタＭＴ１は、たとえば素子分離膜ＥＩ１により他の素子から電気的に分離されるように設けられる。
本実施形態において、トランジスタＭＴ１は、たとえば次のように形成される。まず、半導体基板ＳＢ１上にゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に位置するゲート電極ＧＥ１と、を形成する。次いで、半導体基板ＳＢ１に対して、ゲート電極ＧＥ１と素子分離膜ＥＩ１をマスクとした不純物イオン注入を行い、エクステンション領域ＥＸ１を形成する。次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面に、サイドウォールＳＷ１を形成する。次いで、半導体基板ＳＢ１に対し、ゲート電極ＧＥ１、サイドウォールＳＷ１および素子分離膜ＥＩ１をマスクとした不純物イオン注入を行い、ソース・ドレイン領域ＳＤ１を形成する。これにより、トランジスタＭＴ１が形成される。
Next, as shown in FIG. 4A, the transistor MT1 is formed in the circuit region CR1. The transistor MT1 is provided so as to be electrically isolated from other elements by an element isolation film EI1, for example.
In the present embodiment, the transistor MT1 is formed as follows, for example. First, the gate insulating film GI1 and the gate electrode GE1 located on the gate insulating film GI1 are formed on the semiconductor substrate SB1. Next, impurity ions are implanted into the semiconductor substrate SB1 using the gate electrode GE1 and the element isolation film EI1 as a mask to form an extension region EX1. Next, a sidewall SW1 is formed on the side surfaces of the gate electrode GE1 and the gate insulating film GI1. Next, impurity ion implantation is performed on the semiconductor substrate SB1 using the gate electrode GE1, the sidewall SW1, and the element isolation film EI1 as a mask to form a source / drain region SD1. Thereby, the transistor MT1 is formed.
次に、図４（ａ）に示すように、配線層ＩＬ１を形成する。配線層ＩＬ１は、半導体基板ＳＢ１の一面上に形成される。配線層ＩＬ１は、たとえばウェハである半導体基板ＳＢ１の全面上に設けられる。このため、配線層ＩＬ１は、回路領域ＣＲ１およびスクライブ領域ＳＣ１を覆うこととなる。
本実施形態において、配線層ＩＬ１は、第１凹部ＦＲ１、第２凹部ＳＲ１、トランジスタＭＴ１および素子分離膜ＥＩ１を覆うように、半導体基板ＳＢ１の一面上に設けられる。
Next, as shown in FIG. 4A, the wiring layer IL1 is formed. The wiring layer IL1 is formed on one surface of the semiconductor substrate SB1. The wiring layer IL1 is provided on the entire surface of the semiconductor substrate SB1, which is a wafer, for example. For this reason, the wiring layer IL1 covers the circuit region CR1 and the scribe region SC1.
In the present embodiment, the wiring layer IL1 is provided on one surface of the semiconductor substrate SB1 so as to cover the first recess FR1, the second recess SR1, the transistor MT1, and the element isolation film EI1.
次に、図４（ａ）に示すように、半導体基板ＳＢ１の他面を研磨する。これにより、半導体基板ＳＢ１が薄化される。このとき、たとえば第２凹部ＳＲ１が半導体基板ＳＢ１の一面から他面へ貫通するように、半導体基板ＳＢ１の他面が研磨される。 Next, as shown in FIG. 4A, the other surface of the semiconductor substrate SB1 is polished. Thereby, the semiconductor substrate SB1 is thinned. At this time, for example, the other surface of the semiconductor substrate SB1 is polished so that the second recess SR1 penetrates from one surface of the semiconductor substrate SB1 to the other surface.
次に、図４（ｂ）に示すように、スクライブ領域ＳＣ１に沿って半導体基板ＳＢ１および配線層ＩＬ１を切断する。すなわち、半導体基板ＳＢ１および配線層ＩＬ１をダイシングして、複数の半導体装置ＳＭ１に個片化する。なお、半導体基板ＳＢ１および配線層ＩＬ１の切断は、たとえばレーザまたはダイシングブレードにより行われる。
半導体基板ＳＢ１および配線層ＩＬ１を切断する際、切断面となる半導体基板ＳＢ１の側面から半導体基板ＳＢ１の内部へ向かうクラックが生じる場合がある。本実施形態によれば、半導体基板ＳＢ１には、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁が設けられる。これにより、半導体基板ＳＢ１を切断する工程において、半導体基板ＳＢ１および配線層ＩＬ１の内部へクラックが侵入してしまうことを抑制することができる。
本実施形態においては、このようにして半導体装置ＳＭ１が形成される。
Next, as shown in FIG. 4B, the semiconductor substrate SB1 and the wiring layer IL1 are cut along the scribe region SC1. That is, the semiconductor substrate SB1 and the wiring layer IL1 are diced and separated into a plurality of semiconductor devices SM1. The semiconductor substrate SB1 and the wiring layer IL1 are cut by, for example, a laser or a dicing blade.
When the semiconductor substrate SB1 and the wiring layer IL1 are cut, a crack may occur from the side surface of the semiconductor substrate SB1 serving as a cut surface to the inside of the semiconductor substrate SB1. According to this embodiment, the semiconductor substrate SB1 is provided with the protective wall including the first recess FR1 and the second recess SR1 so as to surround the circuit region CR1. Thereby, it is possible to suppress cracks from entering the semiconductor substrate SB1 and the wiring layer IL1 in the step of cutting the semiconductor substrate SB1.
In the present embodiment, the semiconductor device SM1 is thus formed.
次に、本実施形態の効果を説明する。
本実施形態によれば、半導体基板ＳＢ１の一面には、回路領域ＣＲ１を囲むように第１凹部ＦＲ１が設けられている。また、第１凹部ＦＲ１の底面には、回路領域ＣＲ１を囲むように第２凹部ＳＲ１が設けられている。すなわち、半導体基板ＳＢ１には、回路領域ＣＲ１を囲むように、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁が設けられる。
このため、ダイシング工程において半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１の内部に設けられた回路領域ＣＲ１へ到達してしまうことを抑制することができる。
Next, the effect of this embodiment will be described.
According to the present embodiment, the first recess FR1 is provided on one surface of the semiconductor substrate SB1 so as to surround the circuit region CR1. A second recess SR1 is provided on the bottom surface of the first recess FR1 so as to surround the circuit region CR1. That is, the semiconductor substrate SB1 is provided with a protective wall made up of the first recess FR1 and the second recess SR1 so as to surround the circuit region CR1.
For this reason, it can suppress that the crack which generate | occur | produced in semiconductor substrate SB1 in the dicing process reaches | attains the circuit area | region CR1 provided in the inside of semiconductor substrate SB1.
また、本実施形態によれば、第１凹部ＦＲ１の底面が位置する平面内において、第１凹部ＦＲ１の外縁は、第２凹部ＳＲ１の外縁よりも半導体基板ＳＢ１の外側に位置する。すなわち、第１凹部ＦＲ１および第２凹部ＳＲ１により構成される保護壁は、外縁側に第１凹部ＦＲ１の底面からなる段差を有する。この段差は、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックの進行を妨げる機能を有する。
このため、半導体基板ＳＢ１をダイシングする際に半導体基板ＳＢ１に発生したクラックが半導体基板ＳＢ１と配線層ＩＬ１との界面に到達してしまうことを抑制できる。これにより、半導体基板ＳＢ１に発生したクラックが、半導体基板ＳＢ１と配線層ＩＬ１の界面を伝播して配線層ＩＬ１へ侵入してしまうことを抑制できる。
したがって、本実施形態によれば、半導体装置の信頼性を向上させることができる。
Further, according to the present embodiment, the outer edge of the first recess FR1 is positioned outside the semiconductor substrate SB1 with respect to the outer edge of the second recess SR1 in the plane where the bottom surface of the first recess FR1 is located. That is, the protective wall constituted by the first recess FR1 and the second recess SR1 has a step formed by the bottom surface of the first recess FR1 on the outer edge side. This step has a function of preventing the progress of cracks generated in the semiconductor substrate SB1 when the semiconductor substrate SB1 is diced.
For this reason, when the semiconductor substrate SB1 is diced, it is possible to suppress a crack generated in the semiconductor substrate SB1 from reaching the interface between the semiconductor substrate SB1 and the wiring layer IL1. As a result, it is possible to suppress a crack generated in the semiconductor substrate SB1 from propagating through the interface between the semiconductor substrate SB1 and the wiring layer IL1 and entering the wiring layer IL1.
Therefore, according to this embodiment, the reliability of the semiconductor device can be improved.
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置ＳＭ２を示す断面図であり、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置ＳＭ２は、シールリングＳＬ１を有している点を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
(Second Embodiment)
FIG. 5 is a cross-sectional view showing the semiconductor device SM2 according to the second embodiment, and corresponds to FIG. 1 according to the first embodiment. The semiconductor device SM2 according to the present embodiment has the same configuration as that of the semiconductor device SM1 according to the first embodiment except that the semiconductor device SM2 includes the seal ring SL1.
図５に示すように、半導体装置ＳＭ２を構成する配線層ＩＬ１には、シールリングＳＬ１が設けられている。シールリングＳＬ１は、配線層ＩＬ１や半導体基板ＳＢ１の内部に設けられた回路を外部から保護する機能を有する。
シールリングＳＬ１は、たとえば配線層ＩＬ１を貫通するように設けられる。また、シールリングＳＬ１は、たとえば平面視で回路領域ＣＲ１を囲むように設けられる。本実施形態において、シールリングＳＬ１は、たとえば平面視で回路領域ＣＲ１の周囲を囲むように連続的に設けられる。
As shown in FIG. 5, the seal layer SL1 is provided in the wiring layer IL1 constituting the semiconductor device SM2. The seal ring SL1 has a function of protecting circuits provided inside the wiring layer IL1 and the semiconductor substrate SB1 from the outside.
Seal ring SL1 is provided, for example, so as to penetrate through wiring layer IL1. The seal ring SL1 is provided so as to surround the circuit region CR1 in a plan view, for example. In the present embodiment, the seal ring SL1 is continuously provided so as to surround the periphery of the circuit region CR1 in a plan view, for example.
シールリングＳＬ１は、第１凹部ＦＲ１に接続するように設けられる。このため、半導体基板ＳＢ１内に設けられた回路領域ＣＲ１は、第１凹部ＦＲ１、第２凹部ＳＲ１およびシールリングＳＬ１からなる保護壁によって囲まれ、外部から隔離されることとなる。これにより、半導体基板ＳＢ１に発生するクラック等の外部からの影響から、回路領域ＣＲ１を確実に保護することが可能となる。
本実施形態において、シールリングＳＬ１は、たとえば第１凹部ＦＲ１上に位置するように設けられる。また、シールリングＳＬ１は、たとえば第１凹部ＦＲ１に埋め込まれた埋込部材ＢＭ１に接続されることとなる。
The seal ring SL1 is provided so as to be connected to the first recess FR1. For this reason, the circuit region CR1 provided in the semiconductor substrate SB1 is surrounded by the protective wall including the first recess FR1, the second recess SR1, and the seal ring SL1, and is isolated from the outside. As a result, the circuit region CR1 can be reliably protected from external influences such as cracks generated in the semiconductor substrate SB1.
In the present embodiment, the seal ring SL1 is provided, for example, so as to be positioned on the first recess FR1. Further, the seal ring SL1 is connected to, for example, an embedded member BM1 embedded in the first recess FR1.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置ＳＭ３を示す断面図であって、第１の実施形態における図１に対応している。図７は、図６に示す半導体装置ＳＭ３を示す平面図であって、第１の実施形態における図２に対応している。
本実施形態に係る半導体装置ＳＭ３は、第１凹部ＦＲ１および第２凹部ＳＲ１の構成を除いて第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
(Third embodiment)
FIG. 6 is a cross-sectional view showing a semiconductor device SM3 according to the third embodiment, and corresponds to FIG. 1 in the first embodiment. FIG. 7 is a plan view showing the semiconductor device SM3 shown in FIG. 6, and corresponds to FIG. 2 in the first embodiment.
The semiconductor device SM3 according to the present embodiment has the same configuration as that of the semiconductor device SM1 according to the first embodiment, except for the configuration of the first recess FR1 and the second recess SR1.
図６および図７に示すように、半導体装置ＳＭ３では、第１凹部ＦＲ１の底面が位置する平面内において、第２凹部ＳＲ１の内縁と第１凹部ＦＲ１の内縁の間隔ｄ２は、第２凹部ＳＲ１の外縁と第１凹部ＦＲ１の外縁の間隔ｄ１よりも狭い。すなわち、第１凹部ＦＲ１と第２凹部ＳＲ１からなる保護壁の外縁における段差を、より大きくすることができる。このため、半導体基板ＳＢ１のクラックが配線層ＩＬ１へ進行することを十分に抑制することが可能となる。 As shown in FIGS. 6 and 7, in the semiconductor device SM3, the distance d2 between the inner edge of the second recess SR1 and the inner edge of the first recess FR1 in the plane where the bottom surface of the first recess FR1 is located is the second recess SR1. Is smaller than the distance d1 between the outer edge of the first recess FR1 and the outer edge of the first recess FR1. That is, the step at the outer edge of the protective wall made up of the first recess FR1 and the second recess SR1 can be made larger. For this reason, it becomes possible to sufficiently suppress the crack of the semiconductor substrate SB1 from proceeding to the wiring layer IL1.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置ＳＭ４を示す平面図であって、第１の実施形態における図２に対応している。本実施形態に係る半導体装置ＳＭ４は、第１凹部ＦＲ１および第２凹部ＳＲ１の平面形状を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
(Fourth embodiment)
FIG. 8 is a plan view showing a semiconductor device SM4 according to the fourth embodiment, and corresponds to FIG. 2 in the first embodiment. The semiconductor device SM4 according to this embodiment has the same configuration as that of the semiconductor device SM1 according to the first embodiment, except for the planar shapes of the first recess FR1 and the second recess SR1.
図８に示すように、第１凹部ＦＲ１は、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状が矩形以外の多角形である。本実施形態において、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状は、たとえば八角形である。
この場合、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状が矩形である場合と比較して、第１凹部ＦＲ１および第２凹部ＳＲ１からなる保護壁のうち、半導体基板ＳＢ１の角部に位置する部分の強度を向上させることができる。したがって、半導体装置の信頼性をさらに向上させることが可能となる。
なお、半導体基板ＳＢ１のうち第１凹部ＦＲ１により囲まれる領域の平面形状は、たとえば回路領域ＣＲ１に合わせて適宜選択することができる。
As shown in FIG. 8, in the first recess FR1, the planar shape of the region surrounded by the first recess FR1 in the semiconductor substrate SB1 is a polygon other than a rectangle. In the present embodiment, the planar shape of the region surrounded by the first recess FR1 in the semiconductor substrate SB1 is, for example, an octagon.
In this case, compared with the case where the planar shape of the region surrounded by the first recess FR1 in the semiconductor substrate SB1 is a rectangle, the corner of the semiconductor substrate SB1 among the protective walls made of the first recess FR1 and the second recess SR1. The intensity | strength of the part located in a part can be improved. Therefore, the reliability of the semiconductor device can be further improved.
Note that the planar shape of the region surrounded by the first recess FR1 in the semiconductor substrate SB1 can be appropriately selected according to, for example, the circuit region CR1.
本実施形態においては、第１凹部ＦＲ１の平面形状に合わせて、第１凹部ＦＲ１の底面に設けられる第２凹部ＳＲ１の平面形状を適宜選択できる。このため、第１凹部ＦＲ１により囲まれる領域が八角形である場合には、第２凹部ＳＲ１により囲まれる領域についても八角形とすることができる。 In the present embodiment, the planar shape of the second recess SR1 provided on the bottom surface of the first recess FR1 can be appropriately selected according to the planar shape of the first recess FR1. For this reason, when the region surrounded by the first recess FR1 is an octagon, the region surrounded by the second recess SR1 can also be an octagon.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＳＭ１、ＳＭ２、ＳＭ３、ＳＭ４ 半導体装置
ＳＢ１ 半導体基板
ＣＲ１ 回路領域
ＩＬ１ 配線層
ＦＲ１ 第１凹部
ＳＲ１ 第２凹部
ＴＲ１ 第３凹部
ＢＭ１、ＢＭ２ 埋込部材
ＳＣ１ スクライブ領域
ＥＩ１ 素子分離膜
ＭＴ１ トランジスタ
ＧＥ１ ゲート電極
ＧＩ１ ゲート絶縁膜
ＳＤ１ ソース・ドレイン領域
ＳＷ１ サイドウォール
ＥＸ１ エクステンション領域
ＳＬ１ シールリング
SM1, SM2, SM3, SM4 Semiconductor device SB1 Semiconductor substrate CR1 Circuit region IL1 Wiring layer FR1 First recess SR1 Second recess TR1 Third recess BM1, BM2 Embedding member SC1 Scribe region EI1 Element isolation film MT1 Transistor GE1 Gate electrode GI1 Gate Insulating film SD1 Source / drain region SW1 Side wall EX1 Extension region SL1 Seal ring
Claims (10)
前記半導体基板の前記一面上に設けられた配線層と、
を備え、
前記半導体基板は、前記回路領域を囲むよう前記一面に設けられ、かつ前記配線層により覆われた第１凹部と、前記回路領域を囲むよう前記第１凹部の底面に設けられた第２凹部と、を有しており、
前記第１凹部の底面が位置する平面内において、前記第１凹部の外縁は、前記第２凹部の外縁よりも前記半導体基板の外側に位置する半導体装置。 A semiconductor substrate provided with a circuit region having a semiconductor element on one side;
A wiring layer provided on the one surface of the semiconductor substrate;
With
The semiconductor substrate includes a first recess provided on the one surface so as to surround the circuit region and covered with the wiring layer, and a second recess provided on a bottom surface of the first recess so as to surround the circuit region. , And
A semiconductor device, wherein an outer edge of the first recess is positioned outside the semiconductor substrate with respect to an outer edge of the second recess in a plane on which a bottom surface of the first recess is located.
前記第１凹部には、第１埋込部材が埋め込まれており、
前記第２凹部には、前記第１埋込部材と同じ材料からなる第２埋込部材が埋め込まれている半導体装置。 The semiconductor device according to claim 1,
A first embedded member is embedded in the first recess,
A semiconductor device in which a second embedded member made of the same material as the first embedded member is embedded in the second recess.
前記半導体基板は、前記回路領域内に位置し、絶縁膜が埋め込まれ、かつ前記第１凹部と同じ深さを有する第３凹部を有する半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the semiconductor substrate has a third recess located in the circuit region, embedded with an insulating film, and having the same depth as the first recess.
前記第１凹部の底面が位置する平面内において、前記第２凹部の内縁と前記第１凹部の内縁の間隔は、前記第２凹部の外縁と前記第１凹部の外縁の間隔よりも狭い半導体装置。 The semiconductor device according to claim 1,
In the plane where the bottom surface of the first recess is located, the distance between the inner edge of the second recess and the inner edge of the first recess is smaller than the distance between the outer edge of the second recess and the outer edge of the first recess. .
前記第１凹部および前記第２凹部には、金属材料または半導体材料からなる埋込部材が埋め込まれる半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which an embedded member made of a metal material or a semiconductor material is embedded in the first recess and the second recess.
前記配線層には、前記第１凹部と接続するシールリングが設けられている半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein the wiring layer is provided with a seal ring connected to the first recess.
前記第１凹部は、前記半導体基板のうち前記第１凹部により囲まれる領域の平面形状が八角形となるように設けられる半導体装置。 The semiconductor device according to claim 1,
The first recess is a semiconductor device provided so that a planar shape of a region surrounded by the first recess in the semiconductor substrate is an octagon.
前記回路領域と前記スクライブ領域の間に位置し、かつ前記回路領域を囲むよう前記半導体基板の一面側に第１凹部を形成するとともに、前記回路領域を囲むよう前記第１凹部の底面に第２凹部を形成する工程と、
前記半導体基板の前記一面上に配線層を形成する工程と、
前記スクライブ領域に沿って前記基板および前記配線層を切断する工程と、
を備え、
前記第１凹部および前記第２凹部は、前記第１凹部の前記底面が位置する平面内において、前記第１凹部の外縁が前記第２凹部の外縁よりも前記スクライブ領域側に位置するように設けられる半導体装置の製造方法。 Preparing a semiconductor substrate having a circuit region surrounded by a scribe region;
A first recess is formed on the one surface side of the semiconductor substrate located between the circuit region and the scribe region and surrounding the circuit region, and a second is formed on the bottom surface of the first recess so as to surround the circuit region. Forming a recess;
Forming a wiring layer on the one surface of the semiconductor substrate;
Cutting the substrate and the wiring layer along the scribe region;
With
The first recess and the second recess are provided such that an outer edge of the first recess is positioned closer to the scribe region than an outer edge of the second recess in a plane where the bottom surface of the first recess is located. Semiconductor device manufacturing method.
前記第１凹部を形成するとともに前記第２凹部を形成する前記工程の後であって、前記配線層を形成する前記工程の前において、前記第１凹部に第１埋込部材を埋め込むとともに、前記第２凹部に第２埋込部材を埋め込む工程を備え、
前記第１埋込部材と前記第２埋込部材は、互いに同じ材料により構成される半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8,
After the step of forming the first recess and forming the second recess, and before the step of forming the wiring layer, the first embedded member is embedded in the first recess, and A step of embedding the second embedding member in the second recess,
The method of manufacturing a semiconductor device, wherein the first embedded member and the second embedded member are made of the same material.
前記第１凹部を形成するとともに前記第２凹部を形成する前記工程において、前記半導体基板の前記一面には、前記第１凹部の形成と同時に、前記回路領域に位置する第３凹部が形成される半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8,
In the step of forming the first recess and forming the second recess, a third recess located in the circuit region is formed on the one surface of the semiconductor substrate simultaneously with the formation of the first recess. A method for manufacturing a semiconductor device.
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|---|---|---|---|---|
| JP2017168732A (en) * | 2016-03-17 | 2017-09-21 | 株式会社デンソー | Semiconductor device |
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