JP2014204072A - 過電圧保護回路 - Google Patents

Abstract

【課題】電圧レギュレータから出力される出力電源電圧で動作する素子を、過電圧による破壊から確実に保護することができる過電圧保護回路を提供する。【解決手段】チップの高電圧電源端子から第１の電源ノードに供給される高電源電圧から、内部信号に応じて、所定の出力電源電圧を生成して第３の電源ノードに出力する出力電源供給回路を有する電圧レギュレータに適用される過電圧保護回路であって、過電圧が高電圧電源端子から第１の電源ノードに印加されると、第１の電源ノードとチップの低電圧電源端子から低電源電圧が供給される第２の電源ノードとを接続する第１のクランプ回路と、過電圧が第１の電源ノードに印加されたことを検出する第１の過電圧検出回路と、第１の過電圧検出回路によって過電圧が第１の電源ノードに印加されたことが検出されると、第３の電源ノードと第２の電源ノードとを接続する第２のクランプ回路とを備える。【選択図】図１

Description

本発明は、電圧レギュレータから出力される出力電源電圧で動作する素子を、半導体チップの外部高電圧電源端子から高電源電圧の電源ノードに印加される過電圧による破壊から保護する過電圧保護回路に関するものである。

電圧レギュレータ（Voltage Regulator）は、半導体チップの外部高電圧電源端子から電源ノードに供給される高電源電圧から、高電源電圧よりも低い所望の出力電源電圧を生成して出力するものである。電圧レギュレータは、通常、その出力電源電圧に安定化容量を接続して使用するが、出力電源電圧をチップの外部出力電源端子として引き出して外付けで安定化容量を接続する場合と、チップ内部に安定化容量を設けて接続する場合とがある。

半導体チップのピン数削減の要求が高い場合、チップ内部に安定化容量を設けることが多い。この場合、安定化容量の大きさが制限されることから、通常動作時には出力電源電圧が急峻に立ち上がる可能性が高い。そのため、ＥＳＤ（Electro-Static Discharge）などの過電圧保護回路として、電圧のスルーレートでトリガするスルートリガタイプのアクティブクランプ回路を使っている場合、通常動作で誤作動を起こし、発振などの異常を引き起こす恐れがある。

そこで、従来、外付け容量がない、もしくは、小さい場合の出力電源電圧の保護回路として、スルートリガタイプのアクティブクランプ回路ではなく、一般的にＧＧＮＭＯＳ（Gate Grounded NMOS）といった電圧トリガタイプのクランプ回路が使用されている。

以下、従来の過電圧保護回路について説明する。

図３は、従来の過電圧保護回路を適用する電圧レギュレータの構成を表す一例の回路図である。同図に示す電圧レギュレータ３０は、出力電源供給回路３２と、過電圧保護回路３４とによって構成されている。

出力電源供給回路３２は、電圧レギュレータ３０が搭載された半導体チップの外部高電圧電源端子から第１の電源ノードＶ１に供給される高電源電圧ＶＤＤＩＮ、例えば、３．３Ｖから、内部信号に応じて、高電源電圧ＶＤＤＩＮよりも低い所定の出力電源電圧ＶＲＯＵＴ、例えば、１．２Ｖを生成して第３の電源ノードＶ３に出力するものであり、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ、以下同じ）ＭＰ１によって構成されている。
ＰＭＯＳＭＰ１は、第１の電源ノードＶ１と第３の電源ノードＶ３との間に接続され、そのゲートには内部信号が入力されている。

過電圧保護回路３４は、過電圧検出回路３６と、第１のクランプ回路３８と、第２のクランプ回路４０とによって構成されている。

過電圧検出回路３６は、ＥＳＤイベント発生時に、高電源電圧ＶＤＤＩＮよりも高い過電圧が高電圧電源端子から第１の電源ノードＶ１に印加されたことを検出するものであり、抵抗素子Ｒと、容量素子Ｃ（図示例では、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ、以下同じ）ＭＮ３のゲート容量）と、インバータＩＮＶ１とによって構成されている。
抵抗素子Ｒおよび容量素子Ｃは積分回路を構成するものであり、第１の電源ノードＶ１と第２の電源ノードＶ２との間に直列に接続されている。抵抗素子Ｒと容量素子Ｃとの間の内部ノードＮ０から出力される信号がインバータＩＮＶ１に入力されている。

第１のクランプ回路３８は、過電圧検出回路３６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されると、第１の電源ノードＶ１と第２の電源ノードＶ２とを接続して、第１の電源ノードＶ１に印加された過電圧による電流を第２の電源ノードＶ２に流し、第１の電源ノードＶ１をクランプするものであり、ＮＭＯＳＭＮ１によって構成されている。
ＮＭＯＳＭＮ１は、第１の電源ノードＶ１と第２の電源ノードＶ２との間に接続され、そのゲートには過電圧検出回路３６のインバータＩＮＶ１の出力信号が入力されている。
過電圧検出回路３６および第１のクランプ回路３８からなる保護回路は、例えば、特許文献１の図２に記載されている。

第２のクランプ回路４０は、過電圧が第１の電源ノードＶ１に印加されると、寄生バイポーラトランジスタがターンオンすることにより、第３の電源ノードＶ３と第２の電源ノードＶ２とを接続して、第１の電源ノードＶ１からＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に流入した過電圧による電流を第２の電源ノードＶ２に流し、第３の電源ノードＶ３をクランプする電圧トリガタイプのクランプ回路であり、ＮＭＯＳＭＮ２によって構成されている。
ＮＭＯＳＭＮ２は、第３の電源ノードＶ３と第２の電源ノードＶ２との間に接続され、そのゲートは第２の電源ノードＶ２に接続されている。

また、同図には、出力電源電圧ＶＲＯＵＴに接続された安定化容量素子（ＮＭＯＳＭＮ４のゲート容量）Ｃ２が示されている。この容量素子Ｃ２は、第２の電源ノードＶ２と第３の電源ノードＶ３との間に接続されている。

次に、電圧レギュレータ３０の動作を説明する。

まず、通常動作時に、第１の電源ノードＶ１に高電源電圧ＶＤＤＩＮが供給されているとき、容量素子Ｃは充電されていて、内部ノードＮ０はハイレベル、つまり、インバータＩＮＶ１の出力信号はローレベルとなっている。
これに応じて、第１のクランプ回路３８のＮＭＯＳＭＮ１はオフであり、第２のクランプ回路４０のＮＭＯＳＭＮ２はゲートが第２の電源ノードＶ２に接続されているためオフであるから、出力電源供給回路３２のＰＭＯＳＭＰ１は、内部信号に応じてオンオフ状態が制御される。

一方、ＥＳＤイベント発生時に、第１の電源ノードＶ１に過電圧が印加されたとき、第１の電源ノードＶ１が急峻に立ち上がるのに対して、内部ノードＮ０は、積分回路の作用によって第１の電源ノードＶ１よりも緩やかに立ち上がり、抵抗素子Ｒを介して容量素子Ｃが充電されるまでの間、つまり、積分回路の時定数ＲＣに相当する時間、ローレベルになる。
これに応じて、インバータＩＮＶ１の出力信号は、時定数ＲＣに相当する時間、ハイレベルになる。

過電圧検出回路３６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されて、内部ノードＮ０がローレベル、すなわち、インバータＩＮＶ１の出力信号がハイレベルになると、第１のクランプ回路３８のＮＭＯＳＭＮ１がオンして、第１の電源ノードＶ１に印加された過電圧による大部分の電流がＮＭＯＳＭＮ１を介して第２の電源ノードＶ２に流れ、第１の電源ノードＶ１がクランプされる。
また、第１の電源ノードＶ１に過電圧が印加されたとき、第１の電源ノードＶ１から出力電源供給回路３２のＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に過電圧による電流が流入し、第３の電源ノードＶ３の電圧が上昇する。仮に過電圧がＶＲＯＵＴに流入した場合にはＧＧＮＭＯＳの寄生バイポーラがオンして印加された電流を流す。

図４は、図３に示すＮＭＯＳＭＮ２の電流電圧特性を表すグラフである。同図に示すグラフの縦軸はＮＭＯＳＭＮ２のソース・ドレイン電流Ｉ（ＥＳＤ電流）、横軸はＮＭＯＳＭＮ２のソース・ドレイン電圧Ｖ（ＶＲＯＵＴ）を表す。
例えば高電源電圧ＶＤＤＩＮが３．３Ｖである場合に、ＥＳＤイベント発生時に、第２のクランプ回路４０のＮＭＯＳＭＮ２はオフしているため、このグラフに示すように、第３の電源ノードＶ３に流入する過電圧による電流Ｉが０ｍＡから増加するに従って、第３の電源ノードＶ３の電圧Ｖが５Ｖ前後から上昇する。そして、この例の場合、過電圧による電流Ｉが１０ｍＡ（＝Ｉｔ１）になると、第３の電源ノードＶ３の電圧ＶがＮＭＯＳＭＮ２の寄生バイポーラトランジスタのターンオン電圧（＝Ｖｔ１）に到達して、寄生バイポーラトランジスタがターンオンする。
これに応じて、第３の電源ノードＶ３に流入した過電圧による電流Ｉが、第３の電源ノードＶ３からＮＭＯＳＭＮ２の寄生バイポーラトランジスタを介して第２の電源ノードＶ２に流れ、第３の電源ノードＶ３がクランプされる。
このように、第２のクランプ回路４０のＮＭＯＳＭＮ２は、第３の電源ノードＶ３の電圧ＶがＶｔ１を超えると動作を開始する電圧トリガタイプのクランプ回路である。なお、クランプされることにより過電圧が急激に低下するが、過電圧の電流がクランプ回路の流すことができる電流値よりも過大であると、再び電圧が上昇し、やがてクランプ回路自身も破壊される（図４の「危険」領域）。したがって、クランプ回路は、自身の流す電流値、すなわち過電圧の電流値を十分に考慮した上で設計される。

しかし、ＥＳＤイベント発生時に、第１の電源ノードＶ１から出力電源供給回路３２のＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に必ずしも大電流が流入するとは限らない。電圧トリガタイプの第２のクランプ回路４０では、ＥＳＤイベント発生時に、ＮＭＯＳＭＮ２の寄生バイポーラトランジスタがターンオンしない程度に、中途半端な電流Ｉが第３の電源ノードＶ３に流入した場合、第３の電源ノードＶ３の電圧ＶがＶｔ１まで上昇せず、トリガがかからずに出力電源電圧ＶＲＯＵＴが高電圧となったままの状態が続き、例えば、出力電源電圧ＶＲＯＵＴが５Ｖを超えると、出力電源電圧ＶＲＯＵＴで動作する素子、例えば、容量素子Ｃ２の破壊に至るリスクがある。そのため、本来、出力電源電圧ＶＲＯＵＴは高電源電圧よりも低い電圧であり、ゲート耐圧の比較的低い薄膜（ゲート絶縁膜の薄い）のＮＭＯＳを使用して設計するところを、より高耐圧の素子、例えば、容量素子Ｃ２として、ＰＭＯＳや厚膜（薄膜のＭＯＳよりもゲート絶縁膜の厚い）の素子を使わざるをえない。この場合にはレイアウト面積が増大するといった設計上の制約が生じることになる。

特開２００９−２１３３２号公報

本発明の目的は、前記従来技術の問題点を解消し、電圧レギュレータから出力される出力電源電圧で動作する素子を、過電圧による破壊から確実に保護することができる過電圧保護回路を提供することにある。

本発明者は、電圧トリガタイプのクランプ回路ではなく、スルートリガタイプのクランプ回路を使用することにより、従来技術の問題点を解決することができることを見出し、本発明を完成させるに至ったものである。
保護しようとする電源が電圧レギュレータの出力電源とはいえ、ＥＳＤイベント発生時に、電圧レギュレータによって生成される出力電源電圧ＶＲＯＵＴが出力される外部出力電源端子にＥＳＤによる過電圧が印加されるわけではない。
つまり、ＥＳＤイベント発生時に、電圧レギュレータの出力電源電圧に影響を及ぼすものは、電圧レギュレータが搭載された半導体チップの外部高電圧電源端子から高電源電圧ＶＤＤＩＮが供給される第１の電源ノードＶ１に過電圧が印加されることであるから、電圧レギュレータの高電源電圧ＶＤＤＩＮをモニタし、過電圧検出回路によって第１の電源ノードＶ１に過電圧が印加されたことが検出されたとき、クランプ回路をスルートリガで動作させることにより、電圧レギュレータの出力電源電圧ＶＲＯＵＴで動作する素子を過電圧による破壊から確実に保護することが可能となる。

上記目的を達成するために、本発明は、チップの高電圧電源端子から第１の電源ノードに供給される高電源電圧から、内部信号に応じて、該高電源電圧よりも低い所定の出力電源電圧を生成して第３の電源ノードに出力する出力電源供給回路を有する電圧レギュレータに適用される過電圧保護回路であって、
前記高電源電圧よりも高い過電圧が前記高電圧電源端子から前記第１の電源ノードに印加されると、該第１の電源ノードと前記チップの低電圧電源端子から低電源電圧が供給される第２の電源ノードとを接続する第１のクランプ回路と、
前記過電圧が前記第１の電源ノードに印加されたことを検出する第１の過電圧検出回路と、
前記第１の過電圧検出回路によって前記過電圧が前記第１の電源ノードに印加されたことが検出されると、前記第３の電源ノードと前記第２の電源ノードとを接続する第２のクランプ回路と、を備えることを特徴とする過電圧保護回路を提供するものである。

さらに、前記過電圧が前記第１の電源ノードに印加されたことを検出する第２の過電圧検出回路と、
前記第２の過電圧検出回路によって前記過電圧が前記第１の電源ノードに印加されたことが検出されると、前記過電圧による電流が前記第１の電源ノードから前記出力電源供給回路を介して前記第３の電源ノードに流入するのを停止させる出力電源停止回路とを備えることが好ましい。

また、前記第１および第２の過電圧検出回路は同じ１つの回路であることが好ましい。

また、前記第２のクランプ回路および前記出力電源停止回路は、前記出力電源電圧で動作するトランジスタよりもゲート絶縁膜が厚いトランジスタで構成されていることが好ましい。

本発明によれば、高電源電圧の保護回路である第１のクランプ回路と、出力電源電圧の保護回路である第２のクランプ回路とを備えることにより、ＥＳＤイベント発生時に、第３の電源ノードに流入した電流による出力電源電圧の電圧上昇を確実に抑えることができ、出力電源電圧で動作する素子を、過電圧による破壊から確実に保護することが可能となる。
また、出力電源停止回路を出力電源供給回路に設けることにより、ＥＳＤイベント発生時に、第３の電源ノードに流入する電流量をさらに絞り、保護の確度を高めることができる。

本発明の過電圧保護回路を適用する電圧レギュレータの構成を表す一実施形態の回路図である。 図１に示すＮＭＯＳＭＮ２の電流電圧特性を表すグラフである。 従来の過電圧保護回路を適用する電圧レギュレータの構成を表す一例の回路図である。 図３に示すＮＭＯＳＭＮ２の電流電圧特性を表すグラフである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の過電圧保護回路を詳細に説明する。

図１は、本発明の過電圧保護回路を適用する電圧レギュレータの構成を表す一実施形態の回路図である。同図に示す電圧レギュレータ１０は、出力電源供給回路１２と、本発明に係わる過電圧保護回路１４とによって構成されている。

出力電源供給回路１２は、電圧レギュレータ１０の構成要素であって、電圧レギュレータ１０が搭載された半導体チップの外部高電圧電源端子から第１の電源ノードＶ１に供給される高電源電圧ＶＤＤＩＮ、例えば、３．３Ｖから、図示していない内部回路から供給される内部信号に応じて、高電源電圧ＶＤＤＩＮよりも低い所定の出力電源電圧ＶＲＯＵＴ、例えば、１．２Ｖを生成して第３の電源ノードＶ３に出力するものであり、ＰＭＯＳＭＰ１によって構成されている。
ＰＭＯＳＭＰ１は、第１の電源ノードＶ１と第３の電源ノードＶ３との間に接続され、そのゲートには内部信号が入力されている。
ＰＭＯＳＭＰ１は、通常動作時に、内部信号に応じてアナログ信号を受けて制御される。つまり、ＰＭＯＳＭＰ１は、内部信号がローレベルに近いほど強くオンして、出力電源電圧ＶＲＯＵＴを第３の電源ノードＶ３に出力するが、内部信号がハイレベルに近いほど出力が絞られ、第３の電源ノードＶ３の電位は低くなる。

一方、過電圧保護回路１４は、過電圧検出回路１６と、第１のクランプ回路１８と、第２のクランプ回路２０と、出力電源停止回路２２とによって構成されている。

過電圧検出回路１６は、ＥＳＤイベント発生時（ＥＳＤによる過電圧の印加時）に、高電源電圧ＶＤＤＩＮよりも高い過電圧が第１の電源ノードＶ１に印加されたことを検出するものであり、抵抗素子Ｒと、容量素子Ｃと、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４とによって構成されている。
抵抗素子Ｒおよび容量素子Ｃは積分回路を構成するものであり、第１の電源ノードＶ１と半導体チップの外部低電圧電源端子から低電源電圧、例えば、グランド電圧である０Ｖが供給される第２の電源ノードＶ２との間に直列に接続されている。本実施形態の場合、容量素子ＣはＮＭＯＳＭＮ３のゲート容量であり、ＮＭＯＳＭＮ３のソースおよびドレインが第２の電源ノードＶ２に接続され、そのゲートが抵抗素子Ｒと容量素子Ｃとの間の内部ノードＮ０に接続されている。内部ノードＮ０から出力される信号はインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３に入力され、インバータＩＮＶ３の出力信号がインバータＩＮＶ４に入力されている。

続いて、第１のクランプ回路１８は、過電圧検出回路１６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されると、第１の電源ノードＶ１と第２の電源ノードＶ２とを接続して、第１の電源ノードＶ１に印加された過電圧による電流を第２の電源ノードＶ２に流し、第１の電源ノードＶ１をクランプするものであり、ＮＭＯＳＭＮ１によって構成されている。
ＮＭＯＳＭＮ１は、第１の電源ノードＶ１と第２の電源ノードＶ２との間に接続され、そのゲートには過電圧検出回路１６のインバータＩＮＶ１の出力信号が入力されている。
ＮＭＯＳＭＮ１は、ＥＳＤイベント発生時に、インバータＩＮＶ１の出力信号に応じてオンオフが制御される。つまり、ＮＭＯＳＭＮ１は、インバータＩＮＶ１の出力信号がハイレベルのときオンして、第１の電源ノードＶ１と第２の電源ノードＶ２とを接続し、インバータＩＮＶ１の出力信号がローレベルのときオフする。

第２のクランプ回路２０は、スルートリガタイプのアクティブクランプ回路であり、ＮＭＯＳＭＮ２によって構成されている。
ＮＭＯＳＭＮ２は、第３の電源ノードＶ３と第２の電源ノードＶ２との間に接続され、そのゲートには過電圧検出回路１６のインバータＩＮＶ２の出力信号が入力されている。
ＮＭＯＳＭＮ２は、ＥＳＤイベント発生時に、インバータＩＮＶ２の出力信号に応じてオンオフが制御される。つまり、ＮＭＯＳＭＮ２は、インバータＩＮＶ２の出力信号がハイレベルのときオンして、第３の電源ノードＶ３と第２の電源ノードＶ２とを接続し、インバータＩＮＶ２の出力信号がローレベルのときオフする。これにより過電圧検出回路１６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されると、第３の電源ノードＶ３と第２の電源ノードＶ２とを接続して、第１の電源ノードＶ１からＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に流入した過電圧による電流を第２の電源ノードＶ２に流し、第３の電源ノードＶ３をクランプする。

出力電源停止回路２２は、過電圧検出回路１６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されると、出力電源供給回路１２のＰＭＯＳＭＰ１をオフして、過電圧による電流が第１の電源ノードＶ１からＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に流入するのを停止させるものであり、ＰＭＯＳＭＰ２によって構成されている。
ＰＭＯＳＭＰ２は、第１の電源ノードＶ１とＰＭＯＳＭＰ１のゲートとの間に接続され、そのゲートには過電圧検出回路１６のインバータＩＮＶ４の出力信号が入力されている。
ＰＭＯＳＭＰ２は、ＥＳＤイベント発生時に、インバータＩＮＶ４の出力信号に応じてオンオフが制御される。つまり、ＰＭＯＳＭＰ２は、インバータＩＮＶ４の出力信号がローレベルのときオンして、出力電源供給回路１２のＰＭＯＳＭＰ１をオフし、インバータＩＮＶ４の出力信号がハイレベルのときオフする。

出力電源供給回路１２のＰＭＯＳＭＰ１、出力電源停止回路２２のＰＭＯＳＭＰ２、第１のクランプ回路１８のＮＭＯＳＭＮ１、第２のクランプ回路２０のＮＭＯＳＭＮ２、過電圧保護回路１４の容量素子ＣのＮＭＯＳＭＮ３は、いずれも厚膜のトランジスタにより構成されている。

次に、電圧レギュレータ１０の動作を説明する。

まず、通常動作時に、第１の電源ノードＶ１に高電源電圧ＶＤＤＩＮが供給されているとき、容量素子Ｃは充電されていて、内部ノードＮ０はハイレベル、つまり、インバータＩＮＶ１〜ＩＮＶ３の出力信号はローレベル、インバータＩＮＶ４の出力信号はハイレベルとなっている。
これに応じて、第１のクランプ回路１８のＮＭＯＳＭＮ１、第２のクランプ回路２０のＮＭＯＳＭＮ２および出力電源停止回路２２のＰＭＯＳＭＰ２はオフであり、出力電源供給回路１２のＰＭＯＳＭＰ１は、内部信号に応じてオンオフ状態が制御される。

一方、ＥＳＤイベント発生時に、第１の電源ノードＶ１に過電圧が印加されたとき、第１の電源ノードＶ１が急峻に立ち上がるのに対して、内部ノードＮ０は、積分回路の作用によって第１の電源ノードＶ１よりも緩やかに立ち上がり、抵抗素子Ｒを介して容量素子Ｃが充電されるまでの間、つまり、積分回路の時定数ＲＣに相当する時間、ローレベルになる。
これに応じて、インバータＩＮＶ１〜ＩＮＶ３の出力信号は、時定数ＲＣに相当する時間、ハイレベルになり、インバータＩＮＶ４の出力信号は、時定数ＲＣに相当する時間、ローレベルになる。

過電圧検出回路１６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されると、内部ノードＮ０がローレベル、すなわち、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力信号がハイレベル、インバータＩＮＶ４の出力信号がローレベルとなり、第１のクランプ回路１８のＮＭＯＳＭＮ１、第２のクランプ回路２０のＮＭＯＳＭＮ２および出力電源停止回路２２のＰＭＯＳＭＰ２は、ほぼ同時にオンして動作を開始する。
なお、ＮＭＯＳＭＮ１、ＮＭＯＳＭＮ２、ＰＭＯＳＭＰ２がオンするタイミングは多少ずれていたとしても問題はない。ＮＭＯＳＭＮ１、ＮＭＯＳＭＮ２、ＰＭＯＳＭＰ２がオンするタイミングのずれが、好ましくは１ｎｓ程度であれば、過電圧のピークが来る前に、ＮＭＯＳＭＮ１、ＮＭＯＳＭＮ２、ＰＭＯＳＭＰ２の全てがオンしている状態になるからである。

過電圧検出回路１６によって過電圧が第１の電源ノードＶ１に印加されたことが検出されて、インバータＩＮＶ１の出力信号がハイレベルになると、第１のクランプ回路１８のＮＭＯＳＭＮ１がオンして、第１の電源ノードＶ１に印加された過電圧による大部分の電流はＮＭＯＳＭＮ１を介して第２の電源ノードＶ２に流れ、第１の電源ノードＶ１がクランプされる。
また、インバータＩＮＶ２の出力信号がハイレベルになると、第２のクランプ回路２０のＮＭＯＳＭＮ２がオンして、第１の電源ノードＶ１から出力電源供給回路１２のＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に流入した過電圧による電流がＮＭＯＳＭＮ２を介して第２の電源ノードＶ２に流れ、第３の電源ノードＶ３がクランプされる。
また、インバータＩＮＶ４の出力信号がローレベルになると、出力電源停止回路２２のＰＭＯＳＭＰ２がオンして、出力電源供給回路１２のＰＭＯＳＭＰ１のゲートがＰＭＯＳＭＰ２を介してチャージアップされてハイレベルになり、ＰＭＯＳＭＰ１はオフする。これに応じて、過電圧による電流が、第１の電源ノードＶ１からＰＭＯＳＭＰ１を介して第３の電源ノードＶ３に流入することが停止される。

図２は、図１に示すＮＭＯＳＭＮ２の電流電圧特性を表すグラフである。同図に示すグラフの縦軸はＮＭＯＳＭＮ２のソース・ドレイン電流Ｉ（ＥＳＤ電流）、横軸はＮＭＯＳＭＮ２のソース・ドレイン電圧Ｖ（ＶＲＯＵＴ）を表す。
ＥＳＤイベント発生時に、第２のクランプ回路２０のＮＭＯＳＭＮ２がオンするため、このグラフに示すように、第３の電源ノードＶ３に流入する過電圧による電流Ｉが０ｍＡから増加するに従って、第３の電源ノードＶ３の電圧Ｖが０Ｖから上昇する。そして、この例の場合、過電圧による電流Ｉが５００ｍＡを超えると、第３の電源ノードＶ３の電圧ＶがＮＭＯＳＭＮ２の寄生バイポーラトランジスタのターンオン電圧に到達して、寄生バイポーラトランジスタがターンオンする。
従来の電圧トリガタイプの第２のクランプ回路４０では、過電圧による電流Ｉが１０ｍＡ（＝Ｉｔ１）になると、第３の電源ノードＶ３の電圧が、ＮＭＯＳＭＮ２の寄生バイポーラトランジスタのターンオン電圧（Ｖｔ１）に到達する。それに対して、本実施形態のスルートリガタイプの第２のクランプ回路２０では、ＥＳＤイベント発生時に、ＮＭＯＳＭＮ２がオンし、第３の電源ノードＶ３に流入した過電圧による電流ＩがＮＭＯＳＭＮ２を介して第２の電源ノードＶ２に流れる。そのため、第３の電源ノードＶ３の電圧は、過電圧による電流Ｉが５００ｍＡを超えるまでＮＭＯＳＭＮ２の寄生バイポーラトランジスタのターンオン電圧には到達しない。したがって従来のクランプ回路のようにクランプ後に電圧が上昇して破壊される「危険」領域からも遠い過電圧の電流値によって動作する。
つまり、本実施形態のスルートリガタイプの第２のクランプ回路２０は、過電圧による電流Ｉに対して従来の電圧トリガタイプの第２のクランプ回路４０よりも非常に高い耐性を備えていることが分かる。

上記のように、過電圧保護回路１４は、高電源電圧ＶＤＤＩＮの保護回路である第１のクランプ回路１８のＮＭＯＳＮＭ１と、出力電源電圧ＶＲＯＵＴの保護回路である第２のクランプ回路２０のＮＭＯＳＭＮ２とを備えることにより、ＥＳＤイベント発生時に、第３の電源ノードＶ３に流入した電流による、出力電源電圧ＶＲＯＵＴの電圧上昇を確実に抑えることができ、出力電源電圧ＶＲＯＵＴで動作する素子を、過電圧による破壊から確実に保護することが可能となる。
また、出力電源停止回路２２のＰＭＯＳＭＰ２を出力電源供給回路１２のＰＭＯＳＭＰ１のゲートに設けることにより、ＥＳＤイベント発生時に、第３の電源ノードＶ３に流入する電流量をさらに絞り、保護の確度を高めることができる。

本実施形態の第２のクランプ回路２０は、従来の第２のクランプ回路４０のＧＧＮＭＯＳでのバイポーラアクションとは異なり、ゲートを制御してＮＭＯＳをオンさせることによる、ＭＯＳアクションでのクランプを期待した構成である。
第２のクランプ回路２０のＮＭＯＳＭＮ２および出力電源停止回路２２のＰＭＯＳＭＰ２は、トリガ回路の構成上、薄膜の素子とすることが難しいため、出力電源電圧ＶＲＯＵＴで動作する薄膜の素子よりも厚膜の素子とすることが望ましい。本実施形態のようにＭＯＳアクションでＥＳＤ電流を第２の電源ノードＶ２に流した場合、大電流を流すとクランプ電圧が高くなる場合があるため、より確実にＥＳＤから被保護素子を保護するには流入する電流量を絞ることが望ましい。そのため、出力電源停止回路２２のＰＭＯＳＭＰ２も構成要素として備えることが望ましい。

なお、本実施形態の過電圧保護回路１４の回路規模は、従来の過電圧保護回路と殆ど変わらない。
過電圧検出回路１６は、従来回路にインバータＩＮＶ２〜ＩＮＶ４を追加するだけである。第２のクランプ回路２０のＮＭＯＳＮＭ２は、従来のＧＧＮＭＯＳから置き換わるだけである。出力電源停止回路２２のＰＭＯＳＭＰ２も、ＥＳＤイベント発生時に、出力電源供給回路１２のＰＭＯＳＭＰ１のゲートをチャージアップしてオフさせるだけの役割であり、大きなサイズのものは必要ない。また、ＰＭＯＳＭＰ２を設けることによって、第３の電源ノードＶ３に流入する電流を停止できるため、ＮＭＯＳＭＮ２のサイズを小さくすることができる。
従って、従来と同様の回路規模で、電圧レギュレータの出力電源電圧ＶＲＯＵＴで動作する素子を、ＥＳＤによる破壊から保護することができる。

また、本実施形態の過電圧保護回路１４は、ＥＳＤイベント発生時に、第３の電源ノードＶ３に流入する過電圧による電流を、第２のクランプ回路２０のＮＭＯＳＭＮ２を介して第２の電源ノードＶ２に確実に流すことができる。従って、出力電源電圧ＶＲＯＵＴで動作する素子、例えば、図３に示す容量素子Ｃ２として、薄膜のＮＭＯＳ容量を使用することができる。つまり、薄膜のＮＭＯＳの使用禁止といった、設計上の制約もなくすことが可能となり、面積デメリットもなくすことができる。

なお、上記実施形態において、高電源電圧ＶＤＤＩＮは３．３Ｖ、出力電源電圧ＶＲＯＵＴは１．２Ｖであるが、高電源電圧ＶＤＤＩＮおよび出力電源電圧ＶＲＯＵＴの具体的な電圧は何ら限定されない。

また、第１のクランプ回路１８は、過電圧が第１の電源ノードＶ１に印加されると、第１の電源ノードＶ１と第２の電源ノードＶ２とを接続して、過電圧による電流を第１の電源ノードＶ１から第２の電源ノードＶ２に流し、第１の電源ノードＶ１をクランプするものであればよく、その構成は何ら限定されない。例えば、第１のクランプ回路１８は、ＧＧＮＭＯＳであってもよく、この場合、第１のクランプ回路１８のための過電圧検出回路は不要である。

また、出力電源供給回路１２としてＰＭＯＳＭＰ１を使用しているが、ＮＭＯＳを使用することも可能である。この場合、出力電源供給回路１２のＮＭＯＳのゲートに入力される内部信号の極性が逆になることに応じて、例えば、内部信号の極性を逆にし、かつ、出力電源停止回路２２のＰＭＯＳＭＰ２をＮＭＯＳに変更してＰＭＯＳＭＰ１のゲートと第２の電源ノードＶ２との間に接続し、インバータＩＮＶ４を削除し、インバータＩＮＶ３の出力信号を出力電源停止回路２２のＮＭＯＳのゲートに入力する等の変更をする必要がある。
また、第１および第２のクランプ回路１８，２０についても同様である。

また、図１の例では、１つの過電圧検出回路１６を使用して、第１のクランプ回路１８のＮＭＯＳＭＮ１、第２のクランプ回路２０のＮＭＯＳＭＮ２および出力電源停止回路２２のＰＭＯＳＭＰ２のオンオフを制御しているが、これも限定されない。
すなわち、前述のように、第１のクランプ回路１８は、必ずしも過電圧検出回路が必要ではない。また、第２のクランプ回路２０および出力電源停止回路２２は、それぞれ、専用の過電圧検出回路を設けてもよい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、３０ 電圧レギュレータ
１２、３２ 出力電源供給回路
１４、３４ 過電圧保護回路
１６、３６ 過電圧検出回路
１８、３８ 第１のクランプ回路
２０、４０ 第２のクランプ回路
２２ 出力電源停止回路
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４ ＮＭＯＳ
ＭＰ１，ＭＰ２ ＰＭＯＳ
Ｒ 抵抗素子
Ｃ、Ｃ２ 容量素子
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４ インバータ
Ｖ１ 第１の電源ノード
Ｖ２ 第２の電源ノード
Ｖ３ 第３の電源ノード
Ｎ０ 内部ノード
ＶＤＤＩＮ 高電源電圧
ＶＲＯＵＴ 出力電源電圧

Claims (4)

1. チップの高電圧電源端子から第１の電源ノードに供給される高電源電圧から、内部信号に応じて、該高電源電圧よりも低い所定の出力電源電圧を生成して第３の電源ノードに出力する出力電源供給回路を有する電圧レギュレータに適用される過電圧保護回路であって、
   前記高電源電圧よりも高い過電圧が前記高電圧電源端子から前記第１の電源ノードに印加されると、該第１の電源ノードと前記チップの低電圧電源端子から低電源電圧が供給される第２の電源ノードとを接続する第１のクランプ回路と、
   前記過電圧が前記第１の電源ノードに印加されたことを検出する第１の過電圧検出回路と、
   前記第１の過電圧検出回路によって前記過電圧が前記第１の電源ノードに印加されたことが検出されると、前記第３の電源ノードと前記第２の電源ノードとを接続する第２のクランプ回路と、を備えることを特徴とする過電圧保護回路。
2. さらに、前記過電圧が前記第１の電源ノードに印加されたことを検出する第２の過電圧検出回路と、
   前記第２の過電圧検出回路によって前記過電圧が前記第１の電源ノードに印加されたことが検出されると、前記過電圧による電流が前記第１の電源ノードから前記出力電源供給回路を介して前記第３の電源ノードに流入するのを停止させる出力電源停止回路とを備えることを特徴とする請求項１記載の過電圧保護回路。
3. 前記第１および第２の過電圧検出回路は同じ１つの回路であることを特徴とする請求項２記載の過電圧保護回路。
4. 前記第２のクランプ回路および前記出力電源停止回路は、前記出力電源電圧で動作するトランジスタよりもゲート絶縁膜が厚いトランジスタで構成されている請求項２または３に記載の過電圧保護回路。

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