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JP2014241445A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】炭化珪素ＭＯＳＦＥＴにおいて、炭化珪素層とゲート絶縁膜との界面に発生する界面準位を十分に低減できず、キャリアの移動度が低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素層を有し炭化珪素層の上に接してゲート絶縁膜を備えた基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程と、を備え、加熱工程は、一酸化窒素と窒素とがガス導入口から基板まで達する時間を５０秒以内にすることによって、基板のゲート絶縁膜と炭化珪素層との界面を窒化する。
【選択図】 図７

Description

この発明は、炭化珪素半導体装置である炭化珪素縦型電界効果型トランジスタの製造方法に関し、より詳しくは、オン抵抗を低下させた大電力用の炭化珪素縦型電界効果型トランジスタの製造方法に係る。
炭化珪素は優れた物性値を有するため、その特性を生かして高耐圧で低損失なパワーデバイスへの適用が期待されている。
炭化珪素を炭化珪素半導体装置の一種である炭化珪素縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）に適用する場合、炭化珪素の上に二酸化珪素層などのゲート絶縁膜を形成する。
炭化珪素の上に二酸化珪素膜を形成する場合、炭化珪素を熱酸化する方法や炭化珪素上に二酸化珪素膜をデポジションする方法があるが、いずれの方法を用いても、炭化珪素と二酸化珪素膜の界面に界面準位ができ、この界面準位が、ＭＯＳＦＥＴの電界効果移動度を炭化珪素バルク中の移動度より低下させ、ＭＯＳＦＥＴのオン動作時の抵抗値を増加させ、損失が増大してしまうことがあった。
炭化珪素と二酸化珪素膜の界面にできるこのような界面準位を不活性化するために、炭化珪素上に二酸化珪素膜を形成した後に、一酸化窒素（ＮＯ）ガスや一酸化二窒素（Ｎ２Ｏ）ガス中の高温処理する方法がいくつか知られている。
例えば、不活性ガスで希釈された一酸化窒素ガス中で熱処理をすること、発生する酸素ガスの濃度を減少させること、および、これらによって炭化珪素半導体基板と絶縁膜との間の界面欠陥を低減させることが従来から知られていた（例えば特許文献１）。
また、減圧の一酸化窒素ガス中で熱処理することにより界面準位密度が減少することが知られていた（例えば特許文献２）。
さらに、一酸化窒素ガスと不活性ガスを混合して一酸化窒素ガスの分圧を制御すること、不活性ガスはＨｅ、Ａｒ、Ｎ２であってもよいこと、チャンバーの容積、流量を調整することにより、界面準位密度が減少することが従来から知られていた（例えば特許文献３）。
特開２００５−１０９３９６号（第３〜８頁） 特開２００５−１３６３８６号（第１１頁） 特開２００６−２１０８１８号（第６〜７頁）
しかしながら、特許文献１〜３には、一酸化窒素ガスによる窒化を促進した方がよいこと、一酸化窒素ガスの分解反応によって生成された酸素ガスによる酸化の効果を抑制した方がよいこと、一酸化窒素ガスの濃度を低くするために不活性ガスで希釈することは、記載されているが、一酸化窒素ガスから発生する窒素による窒化反応以外に窒化を促進させる方法は知られていなかった。そのため、酸化の原因となる酸素ガス発生を十分抑制できず、特許文献１〜３の先行技術の方法により窒化した炭化珪素／ゲート絶縁膜の界面準位を十分に低減できない場合があった。
特許文献３には一酸化窒素ガスを窒素ガスで希釈する方法が示されていたが、窒素ガスは不活性ガスとして使用されており、また、窒化温度も十分に高くないため、窒素ガスを反応に寄与させて窒素ガスからの窒素をも窒化に利用することの記載はなかった。
この発明は、上記のような問題を解決するためになされたものであり、炭化珪素／ゲート絶縁膜の界面準位をより低減させた、キャリアの移動度が高い炭化珪素半導体装置を得ることを目的とする。
この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素層を有し炭化珪素層の上に接してゲート絶縁膜を備えた基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程と、を備え、加熱工程は、一酸化窒素と窒素とがガス導入口から基板まで達する時間を５０秒以内にすることによって、基板のゲート絶縁膜と炭化珪素層との界面を窒化することを特徴とする。
この発明によれば、炭化珪素層とゲート絶縁膜と界面の界面準位を十分に低減した、キャリアの移動度が高い炭化珪素半導体装置を得ることができる。
この発明の実施の形態１における炭化珪素半導体装置の断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法における窒化処理工程を示す模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法における窒化処理工程の処理概要を示すシーケンス図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を示す関係図である。 この発明の実施の形態１における炭化珪素半導体装置の窒化処理工程の混合ガスの炉内滞在時間に対する炉内基板位置の酸素分圧に対する一酸化窒素分圧の比の関係を示す関係図である。 この発明の実施の形態１における炭化珪素半導体装置のチャネル移動度と窒化処理時基板位置における酸素分圧に対する一酸化窒素分圧の比の関係を示す関係図である。 この発明の実施の形態２における炭化珪素半導体装置の断面模式図である。
実施の形態１．
本発明の実施の形態１の炭化珪素半導体装置の製造方法によって製造される炭化珪素半導体装置の素子構造の断面模式図を図１に示す。炭化珪素半導体装置の一例として、ｎチャネル炭化珪素ＭＯＳＦＥＴの断面構造を示す。本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。
図１において、ｎ型で低抵抗の炭化珪素基板１０の第一の主面上に、ｎ型の炭化珪素ドリフト層２０が形成されている。炭化珪素ドリフト層２０の表面側のある幅だけ離間した部位には、第１不純物であるアルミニウム（Ａｌ）をｐ型不純物として含有するｐ型のベース領域３０が形成されている。また、ベース領域３０のそれぞれの断面方向の内側の表層部には、第２不純物である窒素（Ｎ）をｎ型不純物として含有する、ｎ型のソース領域４０が、ベース領域３０より浅く形成されている。
また、ベース領域３０、および、ソース領域４０を含む炭化珪素ドリフト層２０の表面側には、ソース領域４０の表面側の一部を除き、二酸化珪素で構成されるゲート絶縁膜５０が形成されている。さらに、ゲート絶縁膜５０上の一対のソース領域４０間の領域を含む部位に対向する位置には、ゲート電極６０が形成されている。また、ゲート絶縁膜５０が形成されていないソース領域４０の表面にはソース電極７０が、また、炭化珪素基板１０の第一の主面と反対側の第二の主面、すなわち、裏面側にはドレイン電極８０がそれぞれ形成されている。
ここで、図１において、ベース領域３０のうちゲート絶縁膜５０を介してゲート電極６０と対向し、オン動作時に反転層が形成される領域をチャネル領域という。さらに、炭化珪素ドリフト層２０の表層部でイオン注入されていない領域とソース領域４０との間でチャネル領域を挟む距離をチャネル長という。
つづいて、実施の形態１の炭化珪素半導体装置であるｎチャネルＭＯＳＦＥＴの製造方法について、図２〜図９を用いて順に説明する。図２〜図５および図８、図９は、ｎチャネルＭＯＳＦＥＴの各製造工程における断面模式図である。
まず、第一の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の、炭化珪素基板１０の表面上に、図２に示すように、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０15ｃｍ-3〜１×１０18ｃｍ-3のｎ型の不純物濃度、５〜５０μｍの厚さの炭化珪素ドリフト層２０をエピタキシャル成長する。炭化珪素ドリフト層２０をこのような条件で形成することにより、数１００Ｖ〜３ｋＶ以上の耐圧を持つ縦型の高耐圧ＭＯＳＦＥＴが実現できる。
次に、図３に示すように、炭化珪素ドリフト層２０の表面に第１注入マスク１００を形成し、表面に第１注入マスク１００が形成された炭化珪素ドリフト層２０にｐ型の第１不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．５〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲で炭化珪素ドリフト層２０のｎ型不純物濃度より多いものとする。ここで、炭化珪素ドリフト層２０のＡｌがイオン注入された領域でｐ型になる領域がベース領域３０となる。
次に、第１注入マスク１００を除去後、図４に示すように、第１注入マスク１００より幅広く炭化珪素ドリフト層２０の表面に第２注入マスク１１０を形成する。第２注入マスク１１０が形成された炭化珪素ドリフト層２０の表面に、ｎ型の第２不純物であるＮをイオン注入する。Ｎのイオン注入深さはベース領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲でベース領域３０のｐ型不純物濃度を超えるものとする。炭化珪素ドリフト層２０内のＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。第２注入マスク１１０を除去後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入されたＮ、Ａｌを電気的に活性化させる。
つづいて、図５に示すように、ソース領域４０、ベース領域３０を含む炭化珪素ドリフト層２０の表面を熱酸化して１００ｎｍ以下の厚さの所望の膜厚の二酸化珪素のゲート絶縁膜５０を形成する。
次に、図６に示すような炉を用いて、図７に示すシーケンスで窒化処理を行なう。
まず、図６の炉について説明する。
図６は、本発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程である窒化処理を行う反応炉の断面模式図である。図６において、断面が円形で内径φが１４０ｍｍの炉２００の内部に、直径が１００ｍｍの基板３００を載せるボート２０１が設けられている。炉２００の周囲には、炉を取り囲むようにヒーター２０２が設けられている。炉２００のガス導入口２０３からガスの流れる方向に長さＬだけ離れた位置より上流側に基板３００が設置される。基板３００の上流側および下流側には数枚のダミー基板２０４が設置される。
次に、図７を用いて窒化処理のシーケンスを説明する。
まず、図５で示した段階まで処理した基板３００を炉２００内に導入し、図７に示すように、炉２００内を１．３Ｐａ以下になるまで真空排気し、炉２００内の酸化性ガスを除去する。つづいて、炉２００が大気圧になるまでＡｒなどの不活性ガスを炉２００に導入する。次に、炉２００に不活性ガスを流しながら、炉２００を加熱する。炉２００が窒化処理する温度に到達し、炉２００内が一定の温度になった状態で、炉２００に導入するガスを不活性ガスから窒素ガスと一酸化窒素ガスとの混合ガスに切り替える。所定の時間が経過し窒化処理が終了した時点で、窒素ガスと一酸化窒素ガスの混合ガスを窒素ガスに切り替え一定時間おく。次に、窒素ガスをＡｒなどの不活性ガスに切り替えた後、炉２００のヒーター２０２の出力を低下させ、降温させる。基板３００の温度がほぼ常温になった段階で、基板３００を炉２００から取り出す。窒化処理終了直後に混合ガスを窒素ガスに切り替えるのは、残留一酸化窒素の分解抑制のためである。
ここで、窒化処理する温度を例えば１２５０℃、窒素ガスと一酸化窒素ガスとの混合比を例えば１：１とする。また、炉２００のガス導入口２０３から基板３００までの距離Ｌは２００ｍｍ以下とする。
次に、図８に示すように、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。このとき、ゲート電極６０は一対のソース領域４と例えば１０ｎｍ〜５μｍの範囲でオーバーラップしていることが望ましい。
その後、図９に示すように、ゲート絶縁膜５０に開口する。最後に、ソース領域４０に電気的に接続されるソース電極７０を形成し、また、炭化珪素基板１０の裏面側にドレイン電極８０を形成して、図１に示すｎチャネルＭＯＳＦＥＴが完成する。ここで、ソース電極７０およびドレイン電極８０となる材料としてはＡｌ合金などが挙げられる。
このようにして製造した炭化珪素半導体装置の一種である炭化珪素ＭＯＳＦＥＴは、炭化珪素層とゲート絶縁膜との界面の準位を十分に低減でき、高い移動度の値を示す。
ここで、図６および図７を用いて説明したゲート絶縁膜５０の窒化処理について詳しく説明する。
窒素ガスと一酸化窒素ガスとの混合ガスを加熱すると、R.J.Wu and C.T.Yeh, Int.J.Chem.Kinet.28,89(1996).にあるように、表１に示す反応が起こる。
Figure 2014241445
 Ｅは活性化エネルギー、Ａは係数、Ｍは式（ｄ）でエネルギーを移すことができる分子を表す。
表１の６つの式を用いて、窒素ガスと一酸化窒素ガスとが加熱された場合の一酸化窒素の分解量と酸素の発生量を計算する。具体的には、表２の式（１）〜（１１）に示す各反応速度と表２の式（１２）〜（２０）の計算式を用いて、ｔ時間後の各要素の量を計算する。なお、表２において、Ｒ［Ｊ／（ｍｏｌ・Ｋ）］は気体定数、Ｔ［Ｋ］は温度、Δｔは微小時間である。
初期条件として、導入する窒素ガスと一酸化窒素ガスの量を、ｍｏｌ／ｃｍ3の単位で式（１２）〜（２０）の[N2]tnと[NO]tnに入力する。窒素ガスと一酸化窒素ガス以外の元素および分子 [N2O]tn,[O]tnなどは０ｍｏｌ／ｃｍ3とし、微小時間Δｔ秒経過後の各元素、分子[N2]tn+1,[NO]tn+1,[N2O]tn+1,[O]tn+1,[N]tn+1,[O2]tn+1の濃度を求める。
なお、計算中の数値発散を防ぐため、時間ステップΔtは１ナノ秒が適当である。この計算を繰り返し行い、一定時間経過後の各要素の濃度を導出する。
Figure 2014241445
窒素ガスと一酸化窒素ガスとを１２００℃など１１５０℃より高い温度、より好ましくは１２５０℃程度にすると、窒素ガスが表１の式（ｃ）に示すように酸素などと反応する。したがって、一酸化窒素ガスを不活性ガスで希釈して窒化処理するより、窒素をより多く反応させることができ、酸素の発生とこれに伴う炭化珪素層の酸化の進行を抑制することができる。
本実施の形態における窒化処理の場合、窒化処理温度を１２５０℃、窒素ガスと一酸化窒素ガスとの混合比を１：１、窒素ガスと一酸化窒素ガスとの混合ガスの流速を８ｍｍ／秒程度、基板３００とガス導入口２０３との距離Ｌを２００ｍｍ以下とした。したがって、表１の反応式から、反応によって発生する酸素ガス濃度と一酸化窒素ガス濃度との比を０．０５以下にでき、界面の酸化を抑制しながらより効率よく窒化できる。
図１０に窒化温度が１２５０℃の場合の、ガス導入口２０３の位置から入った混合ガスの炉２００内の滞在時間に対する炉２００内の基板３００位置における一酸化窒素分圧に対する酸素分圧の比を、導入する混合ガス中の一酸化窒素ガスと窒素ガスとの比と時間別に求めたものを示す。計算は、表１の式に従っておこなった。図１０において、どの混合比の混合ガスの場合であっても、混合ガスの炉２００の滞在時間が長くなるに従い基板３００位置における一酸化窒素分圧に対する酸素分圧の比が増加する。また、炉２００に導入する混合ガス中の一酸化窒素の混合比が高いほど、基板３００位置における一酸化窒素分圧に対する酸素分圧の比が高くなる。
ゲート絶縁膜と炭化珪素層との界面準位をより低減するためには、窒化を促進し、酸化を抑制すればよいが、図１０に示される結果から、界面準位をより低減するためには、混合ガスの炉２００内の滞在時間をより短くして、導入する混合ガス中の一酸化窒素の混合比を少なくすればよい。
図１１は、図１０で計算された各条件で製造した本実施の形態における炭化珪素半導体装置の一種である反転型ｎチャネル炭化珪素ＭＯＳＦＥＴのチャネル移動度を基板３００位置における一酸化窒素分圧に対する酸素分圧の比に対して示したものである。図１１にそのチャネル移動度を示した炭化珪素ＭＯＳＦＥＴは、ゲート絶縁膜厚が約５０ｎｍで一酸化窒素の流量を０．１５〜０．７５ｓｌｍ、窒素の流量を０．７５〜１．３５ｓｌｍの範囲で調整し、窒化処理時間を１時間としたものである。
図１１に示されるように、基板３００位置における一酸化窒素分圧に対する酸素分圧の比が低いほど、炭化珪素ＭＯＳＦＥＴのチャネル移動度が高くなり、好ましくは一酸化窒素分圧に対する酸素分圧の比を０．０５以下にすればよい。
なお、本実施の形態において、ゲート絶縁膜５０は、炭化珪素を酸化して形成した酸化珪素膜である例を示したが、ゲート絶縁膜５０はＣＶＤ法、蒸着法、スパッタ法、イオンクラスタービーム法、分子線エピタキシー法などで形成した堆積膜であってもよく、またその材料も酸化珪素に限らず、窒化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などであってもよい。ゲート絶縁膜は、例えば、窒素珪素と二酸化珪素を組み合わせた積層構造などであってもよい。
また、炭化珪素基板１０としては、第一の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の、炭化珪素基板１０の例を示したが、炭化珪素基板１０はこれに限るものではなく、その面方位は（０００−１）面、（１１−２０）面などであってもよい、これらの面方位から傾斜しているものであってもよい。さらに、炭化珪素基板１０のポリタイプとしては、６Ｈや３Ｃであってもよい。
さらに、ゲート電極８０の材料は、低抵抗多結晶珪素の例を示したが、その導電型はｎ型でもよくｐ型でもよい。また、ｎ型またはｐ型の低抵抗多結晶炭化珪素であってもよい。さらに、ゲート電極８０の材料はＡｌやチタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、タングステン（Ｗ）やそれらの窒化物でもよい。ソース電極９０とドレイン電極１００の材料についてもゲート電極８０の材料と同様である。また、電極形成後１０００℃程度でアニールしてもよい。
また、本実施の形態においては、混合ガスの流速は８ｍｍ／秒程度、炉２００のガス導入口２０３から基板３００までの距離Ｌは２００ｍｍ以下としたが、窒化処理温度が１２５０℃で窒素ガスと一酸化窒素ガスとの混合比が１：１である場合、混合ガスが炉２００のガス導入口２０３から基板３００まで達する時間が２５秒以内であれば、この条件に限るものではない。また、例えば、窒素ガスと一酸化窒素ガスとの混合比が９：１であれば、混合ガスが炉２００のガス導入口２０３から基板３００まで達する時間が５０秒以内であればよく、常温における混合ガスの流量を０．７５ｓｌｍ以上にすればよい。
本実施の形態においては、これまで、窒化処理の温度を１２５０℃の場合について詳しく説明したが、窒化処理の温度はこれに限るものではなく、１２５０℃より低い温度であっても１２５０℃の場合と同様に計算し、窒素ガスと一酸化窒素ガスとの流量を決めればよい。いずれの温度で処理する場合においても、炉２００の形状や基板３００の設置位置に応じて、基板３００の位置における一酸化窒素分圧に対する酸素分圧の比を０．０５以下、より好ましくは０．０１以下にすればよい。
このように、本発明の本実施の形態のおける炭化珪素半導体装置の製造方法においては、ゲート絶縁膜を形成後に、流量と流速を制御された窒素ガスと一酸化窒素ガスとの混合ガスを使用して窒化処理を行ない、基板３００の位置の一酸化窒素分圧に対する酸素分圧を０．０５以下、より好ましくは０．０１以下と低くでき、窒化反応に対する酸化反応の比を低減できる。したがって、炭化珪素層とゲート絶縁膜との界面に界面準位が少なく、移動度が高い炭化珪素ＭＯＳＦＥＴを得ることができる。
実施の形態２．
図１２は、この発明の実施の形態２における炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴの断面模式図である。図１２において、炭化珪素基板１０の第一の主面上にｎ型のドリフト層２０、ｐ型のウェル領域３０、ｎ型のソース領域４０が、順に積層して形成されている。ｎ型のドリフト層２０、ｐ型のウェル領域３０、ｎ型のソース領域４０には、ウェル領域３０、ソース領域４０を貫通してドリフト層２０に達するトレンチが設けられており、ドリフト層２０、ウェル領域３０、ソース領域４０はいずれも炭化珪素で構成されている。
トレンチの表面およびソース領域４０の表面には、ソース領域４０の表面側の一部を除き酸化珪素で構成されるゲート絶縁膜５０が形成されている。さらに、ゲート絶縁膜５０上の、ドリフト層２０、ウェル領域３０、ソース領域４０に対向する位置にはゲート電極６０が形成されている。また、ゲート絶縁膜５０が形成されていないソース領域４０の表面にはソース電極７０が、また、炭化珪素基板１０の第一の主面と反対側の第二の主面、すなわち、裏面側にはドレイン電極８０がそれぞれ形成されている。本実施の形態の炭化珪素ＭＯＳＦＥＴは、構造がトレンチ構造であることの他は、実施の形態１と同様であるので詳細な条件の説明は省略する。
本実施の形態のトレンチ構造の炭化珪素ＭＯＳＦＥＴにおいても、実施の形態１に示した炭化珪素ＭＯＳＦＥＴを製造する場合と同様に、ゲート絶縁膜５０形成後に、窒素ガスと一酸化窒素ガスの混合ガスを用いて窒化処理を行なうことにより、炭化珪素層とゲート絶縁膜５０との界面にできる界面準位を低減でき、キャリアの電界効果移動度を高くすることができる。
また、炭化珪素ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）においても、本実施の形態の場合と同様にゲート絶縁膜５０形成後に、窒素ガスと一酸化窒素ガスの混合ガスを用いて窒化処理を行なうことにより、同様の効果を奏することができる。
なお、上記実施の形態１および２において、電子をキャリアとするｎ型ＭＯＳＦＥＴの例を示したが、キャリアが正孔のｐ型ＭＯＳＦＥＴでもよい。
１０ 炭化珪素基板、２０ ドリフト層、３０ ウェル領域、４０ ソース領域、５０ ゲート絶縁膜、６０ ゲート電極、７０ ソース電極、８０ ドレイン電極、２００ 炉、２０１ ボート、２０２ ヒーター、２０３ ガス導入口、２０４ ダミー基板、３００ 基板。

Claims (6)

  1. 炭化珪素層を有し前記炭化珪素層の上に接してゲート絶縁膜を備えた基板を炉の中に導入する基板導入工程と、
    前記基板を導入した前記炉を加熱して一酸化窒素と窒素とを導入する加熱工程と、
    を備え、
    前記加熱工程は、前記一酸化窒素と前記窒素とがガス導入口から基板まで達する時間を５０秒以内にすることによって、前記基板の前記ゲート絶縁膜と前記炭化珪素層との界面を窒化すること
    を特徴とする炭化珪素半導体装置の製造方法。
  2. 前記加熱工程は、導入する前記窒素と前記一酸化窒素との比を１：１以上９：１以下にすること
    を特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記加熱工程は、前記基板を１２００℃以上１３００℃以下に加熱すること
    を特徴とする請求項１又２に記載の炭化珪素半導体装置の製造方法。
  4. 前記加熱工程は、前記基板の位置において、前記一酸化窒素と前記窒素との反応によって発生する酸素の分圧を前記一酸化窒素の分圧に対して０．０５以下に制御すること
    を特徴とする請求項１から３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記ゲート絶縁膜は、二酸化珪素膜であること
    を特徴とする請求項１から４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記ゲート絶縁膜は、膜厚が１００ｎｍ以下であること
    を特徴とする請求項１から５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018195623A (ja) * 2017-05-12 2018-12-06 株式会社東芝 半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038919A (ja) * 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5687220B2 (ja) * 2012-01-20 2015-03-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5811969B2 (ja) 2012-08-27 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9209262B2 (en) 2012-12-27 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9570570B2 (en) * 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP6300262B2 (ja) * 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP5878187B2 (ja) * 2014-02-17 2016-03-08 東京エレクトロン株式会社 トランジスタの製造方法
JP2016115860A (ja) 2014-12-17 2016-06-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP6649208B2 (ja) * 2016-08-29 2020-02-19 株式会社東芝 半導体装置
JP6785202B2 (ja) * 2017-09-11 2020-11-18 株式会社豊田中央研究所 炭化珪素半導体装置
JP2019121676A (ja) * 2018-01-04 2019-07-22 株式会社豊田中央研究所 半導体装置
JP7697286B2 (ja) 2021-06-21 2025-06-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7760850B2 (ja) * 2021-07-15 2025-10-28 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022290A (ja) * 1996-06-28 1998-01-23 F T L:Kk 半導体装置の製造方法及び半導体装置の製造装置
JPH10135143A (ja) * 1996-10-28 1998-05-22 Sharp Corp 熱処理炉
JP2005109396A (ja) * 2003-10-02 2005-04-21 National Institute Of Advanced Industrial & Technology 半導体装置の製造方法および絶縁膜形成装置
JP2006156478A (ja) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067176B2 (en) * 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6596547B2 (en) * 2001-12-21 2003-07-22 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP3950959B2 (ja) * 2002-06-28 2007-08-01 独立行政法人産業技術総合研究所 半導体装置の製造方法
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
JP2004303877A (ja) * 2003-03-31 2004-10-28 Sanken Electric Co Ltd 半導体素子の製造方法
JP2005136386A (ja) 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体，その製造方法及び半導体装置
JP4016928B2 (ja) * 2003-10-09 2007-12-05 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2006210818A (ja) 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2006216918A (ja) * 2005-02-07 2006-08-17 Kyoto Univ 半導体素子の製造方法
US8119032B2 (en) * 2006-02-07 2012-02-21 President And Fellows Of Harvard College Gas-phase functionalization of surfaces including carbon-based surfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022290A (ja) * 1996-06-28 1998-01-23 F T L:Kk 半導体装置の製造方法及び半導体装置の製造装置
JPH10135143A (ja) * 1996-10-28 1998-05-22 Sharp Corp 熱処理炉
JP2005109396A (ja) * 2003-10-02 2005-04-21 National Institute Of Advanced Industrial & Technology 半導体装置の製造方法および絶縁膜形成装置
JP2006156478A (ja) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018195623A (ja) * 2017-05-12 2018-12-06 株式会社東芝 半導体装置の製造方法

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