JP2014164788A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 ラインバッファにおいて、回路面積と消費電力の両方の最適化を図る。
【解決手段】 半導体記憶装置において、シーケンシャルに接続された複数のフリップフロップで構成されたシフトレジスタ（フリップフロップ３１ａ〜３１ｈ）と、シフトレジスタ（フリップフロップ３１ａ〜３１ｈ）に記憶されているデータをシフト動作させる際に、フリップフロップに対してクロック供給を行なうクロック供給回路（クロックゲーティングセル３２ａ〜３２ｈ）とから構成された複数の記憶手段と、複数の記憶手段の中の選択された一つの記憶手段のクロック供給回路を動作させるように制御する制御手段（ＦＩＦＯ制御部３３）と、前記複数の記憶手段の中で、前記制御手段によりクロックが供給されシフト動作している記憶手段の出力を選択する選択手段（セレクタ３４）と、を備えることにより、回路面積と消費電力の両方の最適化を実現する。
【選択図】図３
【解決手段】 半導体記憶装置において、シーケンシャルに接続された複数のフリップフロップで構成されたシフトレジスタ（フリップフロップ３１ａ〜３１ｈ）と、シフトレジスタ（フリップフロップ３１ａ〜３１ｈ）に記憶されているデータをシフト動作させる際に、フリップフロップに対してクロック供給を行なうクロック供給回路（クロックゲーティングセル３２ａ〜３２ｈ）とから構成された複数の記憶手段と、複数の記憶手段の中の選択された一つの記憶手段のクロック供給回路を動作させるように制御する制御手段（ＦＩＦＯ制御部３３）と、前記複数の記憶手段の中で、前記制御手段によりクロックが供給されシフト動作している記憶手段の出力を選択する選択手段（セレクタ３４）と、を備えることにより、回路面積と消費電力の両方の最適化を実現する。
【選択図】図３
Description
本発明は、半導体記憶装置に係り、特にラインバッファに関するものである。
一般にデジタルカメラ等の画像データを取り扱うＬＳＩ（半導体集積回路）には、入力された画像（データ）に対し、画像の加工を行うための画像処理回路（データ処理回路）が搭載されている。
この画像処理回路において、ラスタスキャンで、かつ縦方向の画素を用いてデータ処理を行なう場合、画像の水平方向のデータを１ライン分保持するためのラインバッファが良く用いられる。
この画像処理回路において、ラスタスキャンで、かつ縦方向の画素を用いてデータ処理を行なう場合、画像の水平方向のデータを１ライン分保持するためのラインバッファが良く用いられる。
例えば、特許文献１には、１ライン分の画像データを記憶するシングルポートメモリを備えたラインバッファにおいて、デュアルポートメモリを備えたラインバッファと同様の時間で読み出し動作および書き込み動作を行うことのできるラインバッファの技術が開示されている。
ラインバッファの多くは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で実装されるが、画像の水平サイズが小さい場合は回路面積の観点から、フリップフロップで実装する場合も良くある。
一般的にラインバッファをフリップフロップで実装する場合、回路構造としては、アドレス方式とＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）方式の２方式に大別される。
図１は、１ラインが１６０画素のラインバッファをアドレス方式で実装した場合のブロック図である。
図１において、１１は入力される画像データを記憶するフリップフロップで、１６０画素分のフリップフロップが用意されている。
また図１において、１２はどのフリップフロップに画像データを記憶させるかを、入力されるライトアドレスから指定するライトアドレスデコーダ、１３はライトアドレスデコーダ１２で選択されたフリップフロップ１１のクロック供給を制御するクロックゲーティングセル、１４は画像処理に必要な画素がフリップフロップ１１のどのフリップフロップなのかを、入力されるリードアドレスから指定するリードアドレスデコーダ、１５は、リードアドレスデコーダ１４で指定されたフリップフロップ１１の出力を選択するセレクタである。
図１において、１１は入力される画像データを記憶するフリップフロップで、１６０画素分のフリップフロップが用意されている。
また図１において、１２はどのフリップフロップに画像データを記憶させるかを、入力されるライトアドレスから指定するライトアドレスデコーダ、１３はライトアドレスデコーダ１２で選択されたフリップフロップ１１のクロック供給を制御するクロックゲーティングセル、１４は画像処理に必要な画素がフリップフロップ１１のどのフリップフロップなのかを、入力されるリードアドレスから指定するリードアドレスデコーダ、１５は、リードアドレスデコーダ１４で指定されたフリップフロップ１１の出力を選択するセレクタである。
このアドレス方式でのラインバッファにおいては、フリップフロップ１１は、本例においては１６０画素分の画像データを記憶するため、先頭データを記憶するフリップフロップから順に、例えば、０００番地から１５９番地のアドレスが割り振られている。今、０００番地のフリップフロップ（ＦＦ０００）に画像データを記憶する場合、ライトアドレスとして０００番地を指定すると、ライトアドレスデコーダ１２は、クロックゲーティングセル１３の中で、０００番地のフリップフロップにクロックを供給するクロックゲーティングセル（ＣＧ０００）を選択状態にし、これ以外のクロックゲーティングセルを非選択状態とすることで、０００番地のフリップフロップ（ＦＦ０００）への画像データの書き込みが実行される。
また、フリップフロップ１１から画像データを読み出す場合は、例えば、リードアドレスに０００番地のアドレスを指定すると、リードアドレスデコーダ１４は、セレクタ１５が０００番地のフリップフロップ（ＦＦ０００）の画像データを出力するよう、セレクタ１５を制御する。
このアドレス方式のラインバッファは、画像データをライトアドレスで指定したフリップフロップに記憶させ、リードアドレスで指定したフリップフロップの画像データを呼び出す、ＳＲＡＭと同等の動作をする回路である。
図２は、図１と同じく１ラインが１６０画素のラインバッファであるが、ＦＩＦＯ方式で実装した場合のブロック図である。
図２において、２１は入力される画像データを記憶するフリップフロップで、１６０画素分あり、シーケンシャルに接続されるシフトレジスタで構成されている。
また図２において、２２は、シフトレジスタで構成されているフリップフロップ２１のデータをシフトさせる際に、全フリップフロップ２１のクロック供給を制御するクロックゲーティングセル、２３は、フリップフロップ２１のシフト動作を制御するＦＩＦＯ制御部である。
図２において、２１は入力される画像データを記憶するフリップフロップで、１６０画素分あり、シーケンシャルに接続されるシフトレジスタで構成されている。
また図２において、２２は、シフトレジスタで構成されているフリップフロップ２１のデータをシフトさせる際に、全フリップフロップ２１のクロック供給を制御するクロックゲーティングセル、２３は、フリップフロップ２１のシフト動作を制御するＦＩＦＯ制御部である。
このＦＩＦＯ方式でのラインバッファにおいては、１６０画素分の画像データをラインバッファに記憶させる場合、先頭の画素から順にフリップフロップ２１に１６０画素分の画像データを入力していく。そして、ＦＩＦＯ制御部２３はクロックゲーティングセル２２がフリップフロップ２１に対してクロック供給を行なうよう制御し、フリップフロップ２１の全てに対してクロックゲーティングセル２２からクロックを供給し、フリップフロップ２１をシフト動作させる事で、１６０画素分の画像データがフリップフロップ２１に記憶される。
また、フリップフロップ２１から画像データを読み出す場合は、データ書き込み時と同様に、ＦＩＦＯ制御部２３はクロックゲーティングセル２２がフリップフロップ２１に対してクロック供給を行うよう制御し、フリップフロップ２１の全てに対してクロックゲーティングセル２２からクロックを供給し、フリップフロップ２１をシフト動作させる事で、１番最初に入力された画像データが１番最初に呼び出され、以後、順に１６０画素分の画像データがフリップフロップ２１から出力される。
前記アドレス方式とＦＩＦＯ方式のラインバッファを比較すると、アドレス方式は、必要な画素のフリップフロップしか動作しないため、ＦＩＦＯ方式に比べて消費電力が小さくなるというメリットがある反面、画素を選択するための回路（ライトアドレスデコーダ、リードアドレスデコーダ、セレクタ）が必要となり、ＦＩＦＯ方式に比べて回路面積が大きくなるというデメリットがある。
一方、ＦＩＦＯ方式は、画素を選択するための回路（ライトアドレスデコーダ、リードアドレスデコーダ、セレクタ）が不要であり、アドレス方式に比べて回路面積を小さくできるというメリットがあるが、シフト動作を行うために、全てのフリップフロップを同時に動作させなければならず、その結果、消費電力がアドレス方式に比べて大きくなってしまうというデメリットがある。
このように、ラインバッファをフリップフロップで実装する場合、アドレス方式とＦＩＦＯ方式、どちらの方式を選択しても、回路面積と消費電力の両方の最適化を図ることが困難という課題があった。
本発明は、前記従来の課題を解決するために、ラインバッファの回路面積と消費電力の、両方の最適化を行なう技術を提供することを目的とする。
前記課題を解決するため、本発明の半導体記憶装置は、シーケンシャルに接続された複数のフリップフロップで構成されたシフトレジスタと、前記シフトレジスタに記憶されているデータをシフト動作させる際に、前記フリップフロップに対してクロック供給を行なうクロック供給回路とから構成された複数の記憶手段と、前記複数の記憶手段の中の選択された一つの記憶手段のクロック供給回路を動作させるように制御する制御手段と、前記複数の記憶手段の中で、前記制御手段によりクロックが供給されシフト動作している記憶手段の出力を選択する選択手段と、を備えたことを特徴とする。
本発明の半導体記憶装置は、回路面積と消費電力の両方の最適化を行なうことが可能となる。
以下、本発明を１ラインが１６０画素のラインバッファに適用した場合の実施の一形態について図面を参照して説明する。
図３は、本発明による１ラインが１６０画素のラインバッファのブロック図である。
本発明においては、ＦＩＦＯをある程度の大きさで分割したＦＩＦＯ分割方式になっている。本実施例では、一つのＦＩＦＯの大きさを２０画素分とし、全体で１６０画素の画像データを記憶するために、８個のＦＩＦＯが実装されている。
本発明においては、ＦＩＦＯをある程度の大きさで分割したＦＩＦＯ分割方式になっている。本実施例では、一つのＦＩＦＯの大きさを２０画素分とし、全体で１６０画素の画像データを記憶するために、８個のＦＩＦＯが実装されている。
図３において、３１ａ〜３１ｈは、入力される画像データを記憶するフリップフロップで、２０画素毎にシーケンシャルに接続されるシフトレジスタで構成されている。
また図３において、３２ａ〜３２ｈは、２０画素毎に分けたシフトレジスタで構成されているフリップフロップ３１ａ〜３１ｈのデータをシフトさせる際に、各フリップフロップのクロック供給を制御するクロックゲーティングセル、３３は、フリップフロップ３１ａ〜３１ｈのシフト動作を個別に制御するＦＩＦＯ制御部、３４は、シフト動作しているフリップフロップの出力を選択するセレクタである。
また図３において、３２ａ〜３２ｈは、２０画素毎に分けたシフトレジスタで構成されているフリップフロップ３１ａ〜３１ｈのデータをシフトさせる際に、各フリップフロップのクロック供給を制御するクロックゲーティングセル、３３は、フリップフロップ３１ａ〜３１ｈのシフト動作を個別に制御するＦＩＦＯ制御部、３４は、シフト動作しているフリップフロップの出力を選択するセレクタである。
以下、図３のＦＩＦＯ分割方式によるラインバッファの動作について説明する。
先ず、先頭の画素から順に画像データをフリップフロップ３１ａ（ＦＦ０１９）に入力させ、２０画素目までの画像データをフリップフロップ３１ａに記憶させる。
そしてこの時、ＦＩＦＯ制御部３３はクロックゲーティングセル３２ａがフリップフロップ３１ａに対してクロック供給を行うよう制御し、フリップフロップ３１ａの全てに対してクロックゲーティングセル３２ａからクロックを供給し、フリップフロップ３１ａをシフト動作させる事で、２０画素分の画像データがフリップフロップ３１ａに記憶される。
先ず、先頭の画素から順に画像データをフリップフロップ３１ａ（ＦＦ０１９）に入力させ、２０画素目までの画像データをフリップフロップ３１ａに記憶させる。
そしてこの時、ＦＩＦＯ制御部３３はクロックゲーティングセル３２ａがフリップフロップ３１ａに対してクロック供給を行うよう制御し、フリップフロップ３１ａの全てに対してクロックゲーティングセル３２ａからクロックを供給し、フリップフロップ３１ａをシフト動作させる事で、２０画素分の画像データがフリップフロップ３１ａに記憶される。
次に、２１画素から順に画像データをフリップフロップ３１ｂ（ＦＦ０３９）に入力させ、４０画素目までの画像データをフリップフロップ３１ｂに記憶させる。
そしてこの時、ＦＩＦＯ制御部３３はクロックゲーティングセル３２ｂがフリップフロップ３１ｂに対してクロック供給を行うよう制御し、フリップフロップ３１ｂの全てに対してクロックゲーティングセル３２ｂからクロックを供給し、フリップフロップ３１ｂをシフト動作させる事で、次の２０画素分の画像データがフリップフロップ３１ｂに記憶される。
そしてこの時、ＦＩＦＯ制御部３３はクロックゲーティングセル３２ｂがフリップフロップ３１ｂに対してクロック供給を行うよう制御し、フリップフロップ３１ｂの全てに対してクロックゲーティングセル３２ｂからクロックを供給し、フリップフロップ３１ｂをシフト動作させる事で、次の２０画素分の画像データがフリップフロップ３１ｂに記憶される。
以下同様に、２０画素単位でシフト動作するフリップフロップを切り替えて、１６０画素分の画像データを記憶する。
また、画像データの読み出しにおいて、先頭の画素から２０画素目までを読み出す場合は、ＦＩＦＯ制御部３３は、フリップフロップ３１ａに対してクロック供給を行うようクロックゲーティングセル３２ａを制御し、フリップフロップ３１ａの全てに対してクロックゲーティングセル３２ａからクロックを供給し、フリップフロップをシフト動作させて１画素目から２０画素目の画像データを順番に出力させる。更に、ＦＩＦＯ制御部３３は、セレクタ３４がフリップフロップ３１ａの出力を選択するよう制御する。
次に、２１画素から４０画素目までを読み出す場合は、ＦＩＦＯ制御部３３は、フリップフロップ３１ｂに対してクロック供給を行うようクロックゲーティングセル３２ｂを制御し、フリップフロップ３１ｂの全てに対してクロックゲーティングセル３２ｂからクロックを供給し、フリップフロップをシフト動作させて２１画素目から４０画素目の画像データを順番に出力させる。更に、ＦＩＦＯ制御部３３は、セレクタ３４がフリップフロップ３１ｂの出力を選択するよう制御する。
以下同様に、２０画素単位でシフト動作するフリップフロップを切り替えて、１６０画素分の画像データを順番に出力させる。
このように、本発明による半導体記憶装置は、ＦＩＦＯをある程度の大きさで分割したＦＩＦＯ分割構造とする事で、同容量のデータを記憶する従来のＦＩＦＯ方式のラインバッファに比べて、シフト動作させるフリップフロップの数を少なくすることができ、消費電力を抑えることが可能となる。
また、出力段の選択回路であるセレクタは、分割したＦＩＦＯの個数からの選択となるため、従来のアドレス方式のラインバッファに比べて、回路面積を小さくすることが可能となる。
今回の実施例では、１ラインが１６０画素のラインバッファを８個のＦＩＦＯに分割する構成としたので、出力段の選択回路であるセレクタは、８個のＦＩＦＯから１個のＦＩＦＯを選択すれば良いが、従来のアドレス方式のラインバッファのセレクタでは、１６０個のフリップフロップから１個のフリップフロップを選択しなければならない。
今回の実施例では、１ラインが１６０画素のラインバッファを８個のＦＩＦＯに分割する構成としたので、出力段の選択回路であるセレクタは、８個のＦＩＦＯから１個のＦＩＦＯを選択すれば良いが、従来のアドレス方式のラインバッファのセレクタでは、１６０個のフリップフロップから１個のフリップフロップを選択しなければならない。
図４は、ラインバッファをアドレス方式、ＦＩＦＯ方式、そして、本実施例のＦＩＦＯ分割方式とした場合の、消費電力の差異を示すグラフである。
図４で示すように、本実施例のＦＩＦＯ分割方式のラインバッファは、従来のアドレス方式、ＦＩＦＯ方式のラインバッファに比べて、消費電力が１／５以下に抑えられているのがわかる。
図４で示すように、本実施例のＦＩＦＯ分割方式のラインバッファは、従来のアドレス方式、ＦＩＦＯ方式のラインバッファに比べて、消費電力が１／５以下に抑えられているのがわかる。
図５は、ラインバッファをアドレス方式、ＦＩＦＯ方式、そして、本実施例のＦＩＦＯ分割方式とした場合の、回路面積の差異を示すグラフである。
図５で示すように、本実施例のＦＩＦＯ分割方式のラインバッファは、従来のＦＩＦＯ方式のラインバッファと同等の面積に収められ、アドレス方式のラインバッファに比べて、約半分となっているのがわかる。
図５で示すように、本実施例のＦＩＦＯ分割方式のラインバッファは、従来のＦＩＦＯ方式のラインバッファと同等の面積に収められ、アドレス方式のラインバッファに比べて、約半分となっているのがわかる。
以上、本発明によるＦＩＦＯ分割方式でのアドレスバッファは、従来のアドレス方式、ＦＩＦＯ方式に比べて、回路面積と消費電力の両方の最適化を実現することが可能となる。
なお、各回路の構成は、前記実施形態に例示したものは一例であり、これに限られるものではなく、これらは本発明の作用効果が得られる範囲内であれば適宜変更が可能であり、変更後の実施形態も特許請求の範囲に記載された発明、及びその発明と均等の発明の範囲に含まれる。
以下に、本出願の特許請求の範囲に記載された発明を付記する。
［付記］
［請求項１］
シーケンシャルに接続された複数のフリップフロップで構成されたシフトレジスタと、前記シフトレジスタに記憶されているデータをシフト動作させる際に、前記フリップフロップに対してクロック供給を行なうクロック供給回路とから構成された複数の記憶手段と、
前記複数の記憶手段の中の選択された一つの記憶手段のクロック供給回路を動作させるように制御する制御手段と、
前記複数の記憶手段の中で、前記制御手段によりクロックが供給されシフト動作している記憶手段の出力を選択する選択手段と、
を備えた半導体記憶装置。
［付記］
［請求項１］
シーケンシャルに接続された複数のフリップフロップで構成されたシフトレジスタと、前記シフトレジスタに記憶されているデータをシフト動作させる際に、前記フリップフロップに対してクロック供給を行なうクロック供給回路とから構成された複数の記憶手段と、
前記複数の記憶手段の中の選択された一つの記憶手段のクロック供給回路を動作させるように制御する制御手段と、
前記複数の記憶手段の中で、前記制御手段によりクロックが供給されシフト動作している記憶手段の出力を選択する選択手段と、
を備えた半導体記憶装置。
１１ フリップフロップ
１２ ライトアドレスデコーダ
１３ クロックゲーティングセル
１４ リードアドレスデコーダ
１５ セレクタ
２１ フリップフロップ
２２ クロックゲーティングセル
２３ ＦＩＦＯ制御部
３１ａ フリップフロップ
３１ｂ フリップフロップ
３１ｈ フリップフロップ
３２ａ クロックゲーティングセル
３２ｂ クロックゲーティングセル
３２ｈ クロックゲーティングセル
３３ ＦＩＦＯ制御部
３４ セレクタ
１２ ライトアドレスデコーダ
１３ クロックゲーティングセル
１４ リードアドレスデコーダ
１５ セレクタ
２１ フリップフロップ
２２ クロックゲーティングセル
２３ ＦＩＦＯ制御部
３１ａ フリップフロップ
３１ｂ フリップフロップ
３１ｈ フリップフロップ
３２ａ クロックゲーティングセル
３２ｂ クロックゲーティングセル
３２ｈ クロックゲーティングセル
３３ ＦＩＦＯ制御部
３４ セレクタ
前記課題を解決するため、本発明の半導体記憶装置は、複数のフリップフロップで構成されたラインバッファと、前記複数のフリップフロップに対してクロック供給を行なうクロック供給回路とから構成された複数の記憶手段と、前記クロック供給回路が出力するクロックのＯＮ／ＯＦＦを制御するクロック制御手段と、前記複数の記憶手段の出力の内の１つを選択する選択手段と、前記クロック制御手段と前記選択手段を制御する制御手段と、を備えたことを特徴とする。
Claims (1)
- シーケンシャルに接続された複数のフリップフロップで構成されたシフトレジスタと、前記シフトレジスタに記憶されているデータをシフト動作させる際に、前記フリップフロップに対してクロック供給を行なうクロック供給回路とから構成された複数の記憶手段と、
前記複数の記憶手段の中の選択された一つの記憶手段のクロック供給回路を動作させるように制御する制御手段と、
前記複数の記憶手段の中で、前記制御手段によりクロックが供給されシフト動作している記憶手段の出力を選択する選択手段と、
を備えた半導体記憶装置。
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|---|---|---|---|
| JP2013036968A JP2014164788A (ja) | 2013-02-27 | 2013-02-27 | 半導体記憶装置 |
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| CN201410064494.XA CN104008770A (zh) | 2013-02-27 | 2014-02-25 | 半导体存储装置、数据存取方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013036968A JP2014164788A (ja) | 2013-02-27 | 2013-02-27 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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- 2014-01-17 US US14/158,495 patent/US9093137B2/en active Active
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