JP2014038322A - 光半導体素子の製造方法 - Google Patents

Abstract

【課題】互いに異なる深さを有する開口に設けられた電極を備える光半導体素子の製造方法を提供する。
【解決手段】光半導体素子の製造方法は、半導体メサ１３Ａ，１３Ｂを備える基板生産物３１を準備する第１工程Ｓ１０と、埋め込み層１８を形成する第２工程Ｓ２０と、第１開口１９を形成する第３工程Ｓ３０と、第２開口２１を形成する第４工程Ｓ５０と、半導体層１２を露出させる第５工程Ｓ７０と、第１電極５ａ，６ａ及び第２電極７ａを形成する第６工程Ｓ８０と、を有する。第４工程Ｓ５０は、第１エッチング工程を行った後に、第２エッチング工程を少なくとも１回行う。
【選択図】図３

Description

本発明は、光半導体素子の製造方法に関し、特にマッハツェンダ変調器の製造方法に関する。

ハイメサ形状の半導体層をベンゾシクロブテン（ＢＣＢ）などの樹脂により埋め込んだ、例えばマッハツェンダ変調器のような光半導体素子が知られている。

非特許文献１には、マッハツェンダ変調器が記載されている。このマッハツェンダ変調器は、半導体基板上に設けられたハイメサ形状の半導体層を備えている。半導体層の側面には、ベンゾシクロブテンからなる保護層が設けられている。

K. Tsuzuki, T. Ishibashi, T. Ito, S. Oku,Y.Shibata,R. Iga, Y. Kondo and Y. Tohmori, 40 Gbit/s n-i-n InP Mach-Zehndermodulator with a π voltage of 2.2 V, Electronics LettersOnline 2nd, October 2003, Vol.39 No. 20.

ハイメサ形状の半導体層（以下「半導体メサ」という）を有する光半導体素子では、半導体基板上に形成された半導体メサが樹脂からなる埋め込み層に埋め込まれることがある。このような光半導体素子では、半導体素子に電圧を印加するための電極がメサ構造上面、及び基板の主面上に設けられる。さらに、メサ構造上面に設けられた電極と接続するための電気配線（又は電極パッド）、及び、基板の主面上に設けられた電極と接続するための電気配線（又は電極パッド）が、樹脂からなる埋め込み層の表面に設けられる。これら電極をメサ構造上面、及び基板の主面上に設けるためには、埋め込み層の表面からの深さが互いに異なる開口を埋め込み層に形成する必要がある。

本発明はこのような事情を鑑みて為されたものであり、互いに異なる深さを有する開口に設けられた電極を備える光半導体素子の製造方法を提供することを目的とする。

本発明に係る光半導体素子の製造方法では、半絶縁性の半導体基板と、前記半導体基板上に設けられた半導体層と、前記半導体層の主面上に設けられた半導体メサと、前記半導体層の前記主面、前記半導体メサの側面及び前記半導体メサの上面を覆う絶縁性の保護層と、を備える基板生産物を準備する第１工程と、前記基板生産物に樹脂を塗布して埋め込み層を形成する第２工程と、前記埋め込み層のエッチングを行って、前記半導体メサ上の前記埋め込み層に第１開口を形成する第３工程と、前記埋め込み層のエッチングを複数回行って、前記半導体層上の前記埋め込み層に第２開口を形成する第４工程と、前記保護層のエッチングを行って、前記半導体メサの前記上面及び前記半導体層の前記主面を露出させる第５工程と、前記埋め込み層の表面から前記第１開口に露出した前記半導体メサの前記上面に延びた第１電極、及び前記埋め込み層の前記表面から前記第２開口に露出した前記半導体層の前記主面に延びた第２電極を形成する第６工程と、を有し、前記第４工程は、前記半導体層上の前記埋め込み層に凹部を形成するための第１レジストマスクを形成する工程と、前記第１レジストマスクを用いて前記埋め込み層のエッチングを行う工程と、前記第１レジストマスクを除去する工程と、を含む第１エッチング工程と、前記第１エッチング工程の後に、前記凹部が露出した第２レジストマスクを形成する工程と、前記第２レジストマスクを用いて前記埋め込み層のエッチングを行う工程と、前記第２レジストマスクを除去する工程と、を含む第２エッチング工程を少なくとも１回行う。

この製造方法により製造される光半導体素子では、埋め込み層の表面から半導体メサの上面までの埋め込み層の厚さよりも、埋め込み層の表面から半導体基板の主面までの埋め込み層の厚さが大きい。この製造方法の第４工程では、凹部を形成するエッチングにより第１レジストマスクの厚みが減少する。この膜減りした第１レジストマスクを除去してから、第２レジストマスクを形成して埋め込み層を再びエッチングする。このため、レジストマスクを用いて樹脂からなる埋め込み層をエッチングする場合であっても、第１開口よりも深い第２開口を形成することができる。従って、第１電極よりも深い位置で半導体層と接続される第２電極を形成することができる。

本発明に係る光半導体素子の製造方法では、前記第２レジストマスクは、前記第１レジストマスクを形成するためのフォトマスクと同じフォトマスクを用いて形成されることができる。前記第２レジストマスクを形成するときの露光量が、前記第１レジストマスクを形成するときの露光量よりも大きいことが好ましい。

第２レジストマスクを形成するときの露光量が第１レジストマスクを形成するときの露光量よりも大きいので、第１レジストマスクの形成に使用したものと実質的に同じパターンを有する光学マスクを第２レジストマスクの形成に用いることができる。

本発明に係る光半導体素子の製造方法では、前記埋め込み層はベンゾシクロブテン樹脂からなることが好ましい。前記第１レジストマスクは、前記凹部を形成するための開口パターンを有すると共に、シリコンを含有しない材料又は前記ベンゾシクロブテンよりもシリコンの含有量が少ない材料からなることが好ましい。前記第１のエッチング工程の前記埋め込み層のエッチングを行う工程は、前記第１レジストマスクを用いて、ＣＦ_４とＯ_２とが第１の混合比で含まれるエッチングガスを用いた反応性イオンエッチング法により前記埋め込み層を選択的にエッチングして前記凹部を形成する工程と、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第１の混合比と異なる第２の混合比に変更して前記第１レジストマスクの一部を選択的にエッチングし、前記第１レジストマスクの前記開口パターンの開口幅を拡大する工程と、前記第１レジストマスクの前記開口パターンの前記開口幅を拡大した後に、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第２の混合比と異なる第３の混合比に変更して前記埋め込み層を選択的にエッチングする工程と、を更に含むことができる。

第１のエッチング工程の埋め込み層のエッチングにおいては、エッチングの対象物をエッチング装置に配置した後に、第１エッチャント（例えば、フッ化炭素といったＣＦ_４等）と第２エッチャント（例えば、酸素ラジカル供給物質といった酸素等）との混合比を、第１の混合比、次いで第２混合比、更に第３混合比と順次に変更して、連続した一連のエッチングとして、埋め込み層に加えて第１レジストマスクの加工も行う。これ故に、エッチングの具体的な対象物である埋め込み層の加工を行いながら、レジストマスクの形状をエッチング中に動的に変更している。ここで、第１の混合比及び第３混合比は、第１レジストマスクのエッチングに比べて埋め込み層のエッチング（異方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、埋め込み層のエッチングレートが第１レジストマスクのエッチングレートよりも大きいことができる。第２混合比は、埋め込み層に比べて第１レジストマスクのエッチングのエッチング（等方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、第１レジストマスクのエッチングレートが埋め込み層のエッチングレートよりも大きいことができる。

本発明に係る光半導体素子の製造方法では、前記埋め込み層はベンゾシクロブテン樹脂からなることが好ましい。前記第２レジストマスクは、シリコンを含有しない材料又は前記ベンゾシクロブテンよりもシリコンの含有量が少ない材料からなり、前記第２のエッチング工程の前記埋め込み層のエッチングを行う工程は、前記第２レジストマスクを用いて、ＣＦ_４とＯ_２とが第４の混合比で含まれるエッチングガスを用いた反応性イオンエッチング法により前記埋め込み層を選択的にエッチングする工程と、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第４の混合比と異なる第５の混合比に変更して前記第２レジストマスクの一部を選択的にエッチングし、前記第２レジストマスクの前記開口パターンの開口幅を拡大する工程と、前記第２レジストマスクの前記開口パターンの開口幅を拡大した後に、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第５の混合比と異なる第６の混合比に変更して、前記埋め込み層を選択的にエッチングする工程と、を更に含むことができる。

第２のエッチング工程の埋め込み層のエッチングにおいては、エッチングの対象物をエッチング装置に配置した後に、第３エッチャント（例えば、フッ化炭素といったＣＦ_４等）と第４エッチャント（例えば、酸素ラジカル供給物質といった酸素等）との混合比を、第４の混合比、次いで第５混合比、更に第６混合比と順次に変更して、連続した一連のエッチングとして、埋め込み層に加えて第２レジストマスクの加工も行う。これ故に、エッチングの具体的な対象物である埋め込み層の加工を行いながら、レジストマスクの形状をエッチング中に動的に変更している。ここで、第４の混合比及び第６混合比は、第２レジストマスクのエッチングに比べて埋め込み層のエッチング（異方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、埋め込み層のエッチングレートが第２レジストマスクのエッチングレートよりも大きいことができる。第５混合比は、埋め込み層に比べて第２レジストマスクのエッチングのエッチング（等方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、第２レジストマスクのエッチングレートが埋め込み層のエッチングレートよりも大きいことができる。

本発明に係る光半導体素子の製造方法では、前記埋め込み層の前記表面から前記第２開口に露出した前記半導体層の前記主面までの長さが、前記埋め込み層の表面から前記第１開口に露出した前記半導体メサの前記上面までの長さよりも大きい。

半導体メサの上面上に位置する埋め込み層の厚さは、半導体メサと異なる位置に設けられる半導体層上に位置する埋め込み層の厚さと異なり、埋め込み層の厚さに関するこれらの間の差は、例えば概略的には半導体メサの高さの値程度である。このように異なる厚さの埋め込み層を加工することができる。

また、本発明に係る光半導体素子の製造方法では、半絶縁性の半導体基板と、前記半導体基板上に設けられた半導体層と、前記半導体層の主面に設けられた半導体メサと、前記半導体層の前記主面、前記半導体メサの側面及び前記半導体メサの上面を覆う絶縁性の保護層と、を備える基板生産物を準備する第１工程と、前記基板生産物に樹脂を塗布して埋め込み層を形成する第２工程と、前記半導体メサ上の前記埋め込み層に第１開口を形成し、前記半導体層上の前記埋め込み層に凹部を形成するための第１レジストマスクを用いて前記埋め込み層のエッチングを行う第３工程と、前記埋め込み層のエッチングを一又は複数回行って、前記半導体層上の前記埋め込み層に第２開口を形成する第４工程と、前記保護層のエッチングを行って、前記半導体メサの前記上面及び前記半導体層の前記主面を露出させる第５工程と、前記埋め込み層の表面から前記第１開口に露出した前記半導体メサの前記上面に延びた第１電極、及び前記埋め込み層の前記表面から前記第２開口に露出した前記半導体層の前記主面に延びた第２電極を形成する第６工程と、を有し、前記第４工程は、前記凹部が露出した開口パターンを有する第２レジストマスクを形成する工程と、前記第２レジストマスクを用いて前記埋め込み層のエッチングを行う工程と、前記第２レジストマスクを除去する工程と、含むエッチング工程を少なくとも１回行う。

この製造方法によれば、第１電極よりも深い位置で半導体層と接続される第２電極を形成することができる。さらに、第１開口と第２開口のための凹部とを同時に形成するので、エッチングを行う回数を低減することができる。

また、本発明に係る光半導体素子の製造方法では、前記第２レジストマスクの前記開口パターンは、前記凹部の開口幅以上の開口幅を有する。第２レジストマスクが凹部の開口幅よりも大きい開口幅を有しているので、第２開口を囲む側面が第２開口の深さ方向に対して傾く。従って、第２電極の接続不良の発生を抑制することができる。

また、本発明に係る光半導体素子の製造方法では、前記埋め込み層はベンゾシクロブテンからなり、前記第１レジストマスク及び前記第２レジストマスクは、シリコンを含有しない材料又は前記ベンゾシクロブテンよりもシリコンの含有量が少ない材料からなり、前記第３工程及び第４工程のエッチングには、ＣＦ_４とＯ_２とを含むエッチングガスによる反応性イオンエッチング法が用いられる。

この製造方法によれば、エッチングガスに含まれるＣＦ_４とＯ_２との混合比を制御することにより、マスクのエッチングレートが埋め込み層のエッチングレートよりも小さくなるようにそれぞれのエッチングレートを制御することができる。

また、本発明に係る光半導体素子の製造方法の前記第２レジストマスクを形成する工程では、前記第２レジストマスクの前記開口パターンの開口幅は、前記第１レジストマスクの開口パターンの開口幅に対して２μｍ以上２０μｍ以下拡大している。この設定によれば、凹部の開口幅よりも大きい開口幅を有する第２レジストマスクを形成することができる。或いは、前記第１レジストマスクの開口パターンの開口幅に対して２μｍ以上５μｍ以下の範囲のサイズに拡大している。

また、本発明に係る光半導体素子の製造方法では、前記第１開口の側面が傾く角度は、前記第１開口の深さ方向に対して５０度以下である。第２レジストマスクにより第１開口が確実に覆われるので、第２開口を形成するエッチングによる第１開口の形状の劣化を抑制できる。

また、本発明に係る光半導体素子の製造方法では前記光半導体素子はマッハツェンダ変調器であって、前記第１工程は、第１クラッド層のための第１半導体膜、第２クラッド層のための第２半導体膜、及びコア層のための第３半導体膜を成長して半導体積層を形成する工程と、前記半導体積層をエッチングして前記マッハツェンダ変調器の第１及び第２導波路を形成する工程と、を有し、前記第１及び第２導波路の各々は前記半導体メサを含む。

この製造方法によれば、導波路である半導体メサが樹脂により埋め込まれた構造を有するマッハツェンダ変調器を製造することができる。

また、本発明に係る光半導体素子の製造方法では、前記半導体層及び前記第１半導体膜は第１導電型のIII―V族化合物半導体からなり、前記第２半導体膜は第２導電型のIII―V族化合物半導体からなる。また、本発明に係る光半導体素子の製造方法では、前記保護層は酸化シリコンからなり、前記半導体層及び前記第１半導体膜は、ｎ型ＩｎＰからなり、前記コア層はＡｌＧａＩｎＡｓからなり、前記第２半導体膜はｐ型ＩｎＰからなり、前記半絶縁性の前記半導体基板は鉄が添加されたＩｎＰからなる。保護層により、半導体メサの側面及び半導体層の上面を保護することができる。

本発明によれば、互いに異なる深さを有する開口に設けられた電極を備える光半導体素子の製造方法が提供される。

図１はマッハツェンダ変調器の構成を示す図である。 図２は、図１のII―II線に沿った端面を示す図である。 図３は、第１実施形態に係る光半導体素子の製造方法の主要なステップを示す図である。 図４は、第１実施形態に係る光半導体素子の製造方法を説明するための図である。 図５は、第１実施形態に係る光半導体素子の製造方法を説明するための図である。 図６は、第１実施形態に係る光半導体素子の製造方法を説明するための図である。 図７は、第１実施形態に係る光半導体素子の製造方法を説明するための図である。 図８は、第１実施形態に係る光半導体素子の製造方法を説明するための図である。 図９は、第１実施形態に係る光半導体素子の製造方法を説明するための図である。 図１０は、第２開口を形成する工程を説明するための図である。 図１１は、第２開口を形成する工程を説明するための図である。 図１２は、第２実施形態に係る光半導体素子の製造方法の主要なステップを示す図である。 図１３は、第２実施形態に係る光半導体素子の製造方法を説明するための図である。 図１４は、第２実施形態に係る光半導体素子の製造方法を説明するための図である。

以下、添付図面を参照しながら本発明の光半導体素子の製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

＜第１実施形態＞
第１実施形態に係る光半導体素子の製造方法について説明する。本実施形態では、光半導体素子としてマッハツェンダ変調器を製造する場合を例にして光半導体素子の製造方法について説明する。

まず、マッハツェンダ変調器について説明する。図１はマッハツェンダ変調器１の構成を示す図である。図２は、図１のII―II線に沿った端面を示す図である。マッハツェンダ変調器１は、光通信網を構成するための装置の一つであり、電気信号により光の位相を制御し、透過光強度を変化させる光半導体素子である。

図１に示すように、マッハツェンダ変調器１は、カプラ２，３を備えている。カプラ２には、カプラ２に信号光を導波するための光導波路４ａ，４ｂが接続されている。カプラ２とカプラ３とは、第１導波路５と第２導波路６とにより接続されている。カプラ３には、信号光をマッハツェンダ変調器１の外部に出力するための光導波路８ａ，８ｂが接続されている。

カプラ２は、信号光を２つの分岐光に分岐する。また、カプラ３は、２つの分岐光を合成して信号光を生成する。これらカプラ２，３には、例えば多モード干渉型（ＭＭＩ）のカプラを用いることができる。

第１導波路５上には第１電極５ａが設けられ、第２導波路６には第１電極６ａが設けられている。なお、これら第１電極５ａ，６ａの電極長さＬは例えば１．５ｍｍである。電極長さは、第１導波路５及び第２導波路６が延びる方向に沿った第１電極５ａ，６ａの長さである。

また、第１電極６ａの近傍には第２電極７ａが設けられている。第２電極７ａは、第１電極６ａの延びた方向と直交する方向に離間し、第１電極６ａが延びた方向に延在している。

マッハツェンダ変調器１は、入力された信号光をカプラ２で２つの分岐光に分岐した後に、それぞれの分岐光を第１導波路５及び第２導波路６に導波する。第１電極５ａ又は第１電極６ａの何れか一方に電圧を印可して、分岐光の位相を変化させる。そして、カプラ３で２つの分岐光を合成して光導波路８ａ，８ｂから出力する。

図２に示すように、マッハツェンダ変調器１は、半絶縁性の半導体基板１１と、半導体基板１１の主面１１ａ上に設けられた半導体層１２とを備えている。半導体基板１１は、例えば鉄を添加したインジウムリン（ＩｎＰ）等のIII−V族化合物半導体からなる。また、半導体層１２は、例えばｎ型（第１導電型）のＩｎＰ等のIII−V族化合物半導体からなる。

半導体層１２の主面１２ａ上には、第１導波路５のための半導体メサ１３Ａと、第２導波路６のための半導体メサ１３Ｂとが設けられている。半導体メサ１３Ａ，１３Ｂの高さＨ１は、２．０μｍ〜５．０μｍである。半導体メサ１３Ａ，１３Ｂの高さＨ１は、半導体層１２の主面１２ａから半導体メサ１３Ａ，１３Ｂの上面１３ｔまでの長さで規定される。また、半導体メサ１３Ａ，１３Ｂの幅Ｈ２は、０．５μｍ〜３．０μｍである。半導体メサ１３Ａは、半導体メサ１３Ａが延びた方向と直交する方向に半導体メサ１３Ｂから１０μｍ〜２００μｍである距離Ｌ２だけ離間している。なお、半導体メサ１３Ｂは、設けられる位置が異なる点を除き、半導体メサ１３Ａと同様の構成を有する。

半導体メサ１３Ａは、第１クラッド層のための第１半導体膜１４と、第２クラッド層のための第２半導体膜１５と、コア層のための第３半導体膜１６とを含んでいる。第１半導体膜１４は、半導体層１２の一部からなり、例えば、ｎ型（第１導電型）のＩｎＰ等のIII−V族化合物半導体からなる。第３半導体膜１６は、第１半導体膜１４上に設けられ、例えばＡｌＧａＩｎＡｓ等のIII−V族化合物半導体からなる。第２半導体膜１５は、第２半導体膜１６上に設けられ、例えばｐ型（第２導電型）のＩｎＰ等のIII−V族化合物半導体からなる。

半導体メサ１３Ａの側面１３ｐ、半導体層１２の主面１２ａ、及び半導体基板１１の主面１１ａは、保護層１７で覆われている。この保護層１７は、０．０５μｍ〜１．０μｍの厚さＴ３を有する例えば酸化シリコン等の絶縁性を有する材料からなる層である。半導体メサ１３Ａの上面１３ｔと、半導体層１２の主面１２ａの部分１２ｂは保護層１７から露出している。つまり、半導体メサ１３Ａの上面１３ｔと、半導体層１２の主面１２ａの部分１２ｂの領域において、保護層１７には電極形成のための開口が設けられている。また、この部分１２ｂは、半導体メサ１３Ａ，１３Ｂが設けられた部分を除く主面１２ａ上における領域に設けられている。

半導体メサ１３Ａ，１３Ｂは、埋め込み層１８により埋め込まれている。埋め込み層１８は、例えばシリコンを含むベンゾシクロブテン（ＢＣＢ）からなる誘電率の低い樹脂層である。埋め込み層１８は、半導体基板１１の主面１１ａ、半導体層１２の主面１２ａ、半導体メサ１３Ａの側面１３ｐを覆っている。この埋め込み層１８では、半導体層１２の主面１２ａから埋め込み層１８の表面１８ａまでの厚さＴ１と、半導体メサ１３の上面１３ｔから埋め込み層１８の表面１８ａまでの厚さＴ２が異なっている。従って、埋め込み層１８の表面１８ａは、略平坦である。

埋め込み層１８は、第１電極５ａ，６ａを設けるための第１開口１９を有している。第１開口１９は、埋め込み層１８の表面１８ａから半導体メサ１３Ａ，１３Ｂの上面１３ｔまでの長さで規定される０．５μｍ〜５．０μｍの深さＤ２を有している。この深さＤ２は、埋め込み層１８の厚さＴ２と同じ大きさである。また、埋め込み層１８の表面１８ａ側の第１開口１９の開口幅Ｊ１は、４．５μｍ〜１１．０μｍであり、半導体メサ１３Ａ，１３Ｂの上面１３ｔが露出した部分の第１開口１９の開口幅Ｊ２は、０．６μｍ〜５．０μｍである。すなわち、第１開口１９の側面は、上面１３ｔから表面１８ａに向かう方向に沿って末広がりになっている。第１開口１９の仮想的な側面１９ａと、上面１３ｔから表面１８ａに向かう方向１９ｂとのなす角度θ１は、４０〜７０度である。この仮想的な側面１９ａは、開口幅Ｊ１の縁部Ｊ３と、開口幅Ｊ２の縁部Ｊ４を結ぶ面である。

第１開口１９には、第１電極５ａ，６ａのための導電材料が配置されている。第１電極５ａ，６ａは、半導体メサ１３Ａ，１３Ｂの上面１３ｔとオーミック接続される部分と、第１開口１９の側面１９ａと接触する部分と、埋め込み層１８の表面１８ａと接触する部分とを有している。第１電極５ａ，６ａは、例えば、Ｔｉ／Ｐｔ／Ａｕより構成されている。

埋め込み層１８は、第２電極７ａを設けるための第２開口２１を有している。第２開口２１は、埋め込み層１８の表面１８ａから半導体層１２の部分１２ｂまでの長さで規定される２．５μｍ〜１０μｍの深さＤ１を有し、一例として深さＤ１は６μｍである。この深さＤ１は、埋め込み層１８の厚さＴ１と同じ大きさである。また、埋め込み層１８の表面１８ａ側の第２開口２１の開口幅Ｊ５は、２．０μｍ〜２２０μｍであり、半導体層１２の部分１２ｂが露出した第２開口２１の開口幅Ｊ６は、１．０μｍ〜２００μｍである。すなわち、第２開口２１の側面は、部分１２ｂから表面１８ａに向かう方向に沿って末広がりになっている。第２開口２１の仮想的な側面２１ａと、上面１３ｔから表面１８ａに向かう方向２１ｂとのなす角度θ２は、４０度〜８０度である。この仮想的な側面２１ａは、開口幅Ｊ５の縁部Ｊ７と、開口幅Ｊ６の縁部Ｊ８を結ぶ面である。

第２開口２１には、第２電極７ａのための導電材料が配置されている。第２電極７ａは半導体層１２の部分１２ｂとオーミック接続される部分と、第２開口２１の側面２１ａと接触する部分と、埋め込み層１８の表面１８ａと接触する部分とを有している。第２電極７ａは、例えば、ＡｕＧｅＮｉ／Ａｕより構成されている。

上述したマッハツェンダ変調器１では、第１導波路５である半導体メサ１３Ａ及び第２導波路６である半導体メサ１３Ｂが誘電率の低い樹脂（例えばＢＣＢの場合に比誘電率：２．５０〜２．６５）により埋め込まれている。従って、第１電極５ａ，６ａ及び第２電極７ａの近傍における寄生容量が低減されるので、マッハツェンダ変調器１の周波数特性を向上させることができる。

次に、マッハツェンダ変調器１を製造するための製造方法を説明する。図３は、第１実施形態に係る光半導体素子の製造方法の主要なステップを示す図である。第１実施形態に係る光半導体素子の製造方法は、基板生産物を準備する第１工程Ｓ１０と、埋め込み層を形成する第２工程Ｓ２０と、第１開口１９を形成する第３工程Ｓ３０と、第２開口２１を形成する第４工程Ｓ５０と、保護層１７をエッチングする第５工程Ｓ７０と、第１電極５ａ，６ａ及び第２電極６ａを形成する第６工程Ｓ８０とを有している。

工程Ｓ１では、図４の（ａ）部に示すように、半絶縁性の半導体基板１１の主面１１ａ上に、半導体層１２及び第１半導体膜１４のための半導体膜２２と、第３半導体膜１６のための半導体膜２３と、第２半導体膜１５のための半導体膜２４と有する半導体積層をこの順に成長する。この工程Ｓ１により、半導体基板１１上に複数の半導体膜２２，２３，２４が積層された基板生産物２５が作成される。これら半導体膜２２，２３，２４の成長には、例えば、有機金属気相成長法（ＯＭＶＰＥ：Ｏｒｇａｎｏ Ｍｅｔａｒｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）を用いることができる。半導体膜２２は、ｎ型ＩｎＰ等のIII―V族化合物半導体からなる。半導体膜２３は、ＡｌＧａＩｎＡｓ等のIII―V族化合物半導体からなる。半導体膜２４は、ｐ型ＩｎＰ等のIII―V族化合物半導体からなる。

工程Ｓ２では、図４の（ｂ）部に示すように、半導体層２２，２３，２４をエッチングするための絶縁層マスク２６を形成する。ここで、本実施形態のレジストマスク及び絶縁層マスクは、エッチングしない領域を覆うマスク部と、エッチングする領域を露出させる開口パターンとを含むものとする。

まず、基板生産物２５の半導体膜２４上に、例えば酸化シリコン（ＳｉＯ_２），窒化シリコン（ＳｉＮ）等の誘電体膜からなる絶縁層を化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により成長する。次に、スピン塗布法を用いて絶縁層上にレジストを塗布した後に、フォトリソグラフィ技術を用いて所定の開口パターンを有するレジストマスクを形成する。
このレジストマスクは、半導体メサ１３Ａ，１３Ｂが形成される領域上を覆うマスク部を有している。従って、マスク部以外の領域では、絶縁層の表面が露出している。

次に、レジストマスクを用いて絶縁層のエッチングを行う。このエッチングにより、レジストマスクの開口パターンが絶縁層に転写され、絶縁層マスク２６が形成される。このエッチングには、例えばＣＦ_４をエッチングガスとして用いた反応性イオンエッチング法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を用いることができる。そして、Ｏ_２によるアッシングや有機溶剤による溶解処理等を用いてレジストマスクを除去する。

工程Ｓ３では、図４の（ｃ）部に示すように、絶縁層マスク２６を用いて半導体層２２，２３，２４をエッチングする。このエッチングにより半導体メサ１３Ａ，１３Ｂが形成される。これら半導体メサ１３Ａ，１３Ｂの各々は、第１及び第２導波路５，６に含まれている。

このエッチングには、例えばＲＩＥ等のドライエッチング法を用いることができる。エッチング後の半導体膜２２は、半導体層１２と第１クラッド層のための第１半導体膜１４とを構成している。エッチング後の半導体膜２３は、コア層のための第３半導体膜１６を構成している。エッチング後の半導体膜２４は、第２クラッド層のための第２半導体膜１５を構成している。続いて、絶縁層マスク２６を除去する。絶縁層マスク２６の除去には、例えばバッファードフッ酸を用いることができる。

以上の工程Ｓ１〜工程Ｓ３により、第１導波路５のための半導体メサ１３Ａと、第２導波路６のための半導体メサ１３Ｂとを有する基板生産物２７が得られる。

工程Ｓ４では、図５の（ａ）部に示すように、半導体層１２の一部をエッチングするための絶縁層マスク２８を形成する。半導体層１２の主面１２ａと、半導体メサ１３Ａ，１３Ｂの上面１３ｔ及び側面１３ｐと、を覆う例えばＳｉＯ_２，或いはＳｉＮ等の誘電体膜からなる絶縁層をＣＶＤ法により成長する。次に、スピン塗布法を用いて絶縁層上にレジストを塗布した後に、フォトリソグラフィ技術を用いて所定の開口パターンを有するレジストマスクを形成する。続いて、レジストマスクを用いたＲＩＥ法により絶縁層のエッチングを行う。このエッチングにより、レジストマスクの開口パターンが絶縁層に転写され、絶縁層マスク２８が形成される。そして、Ｏ_２によるアッシングや有機溶剤による溶解処理等を用いてレジストマスクを除去する。

工程Ｓ５では、図５の（ｂ）部に示すように、絶縁層マスク２８を用いて半導体層１２の一部をエッチングする。このエッチングにより隣接する基板生産物２７同士が電気的に分離される。工程Ｓ５では、まず、絶縁層マスク２８を用いたＲＩＥ法により半導体層１２の一部をエッチングした後に、絶縁層マスク２８を除去する。

工程Ｓ６では、図５の（ｃ）部に示すように、半絶縁性の半導体基板１１の主面１１ａと、半導体層１２の主面１２ａと、半導体メサ１３Ａ，１３Ｂの上面１３ｔ及び側面１３ｐとを保護するための保護層１７を形成する。保護層１７は、例えば膜厚が０．０５μｍ〜１．０μｍである酸化シリコン（ＳｉＯ_２）、或いは窒化シリコン（ＳｉＮ）等の誘電体材料からなる。保護層１７の形成には、例えばＣＶＤ法を用いることができる。

以上の工程Ｓ１〜Ｓ６により、半絶縁性の半導体基板１１と、半導体基板１１上に設けられた半導体層１２と、半導体層１２の主面１２ａに設けられた半導体メサ１３Ａ，１３Ｂと、半導体層１２の主面１２ａ、半導体メサ１３Ａ，１３Ｂの側面１３ｐ及び上面１３ｔを覆う絶縁性の保護層１７と、を備える基板生産物３１が準備される。なお、本実施形態における基板生産物３１を準備する第１工程Ｓ１０は、上記Ｓ１〜Ｓ６の工程を含んで構成される（図３参照）。

工程Ｓ２０では、図６の（ａ）部に示すように、基板生産物３１に樹脂を塗布して埋め込み層１８を形成する。埋め込み層１８は、ＢＣＢ等のシリコンを含有する誘電率の低い樹脂材料からなる。埋め込み層１８は、半絶縁性の半導体基板１１の主面１１ａ、半導体層１２の主面１２ａ、及び半導体メサ１３Ａ，１３Ｂの上面１３ｔ及び側面１３ｐを埋め込むように、例えばスピン塗布法により保護層１７上に塗布される。そして、塗布されたＢＣＢは、熱硬化処理により硬化される。

例えば、埋め込み層１８の表面１８ａから半導体層１２の主面１２ａまでの厚さＴ１は、例えば２．５μｍ〜１０μｍとすることができる。また、埋め込み層１８の表面１８ａから半導体メサ１３Ａ，１３Ｂの上面１３ｔまでの厚さＴ２は、例えば０．５５μｍ〜６．０μｍとすることができる。

工程Ｓ３１では、図６の（ｂ）部に示すように、埋め込み層１８の表面１８ａにレジストマスク３３を形成する。まず、埋め込み層１８の表面１８ａ全体にスピン塗布法等によりレジストを塗布する。次に、フォトリソグラフィにより開口パターン３３ａをレジストにパターニングする。

このレジストマスク３３は、例えば、２．０μｍ〜５．０μｍの厚さＭ１を有するシリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。このレジストマスク３３は、２つの開口パターン３３ａと、埋め込み層１８の表面１８ａを覆うマスク部３３ｂを有している。２つの開口パターン３３ａは、０．５μｍ〜７．０μｍの開口幅Ｗ１を有している。開口パターン３３ａからは、半導体メサ１３Ａ，１３Ｂ上の埋め込み層１８の表面１８ａが露出している。マスク部３３ｂは、シリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。

工程Ｓ３２では、図６の（ｃ）部に示すように、第１開口１９を形成する。まず、レジストマスク３３を用いて半導体メサ１３Ａ，１３Ｂ上の埋め込み層１８をエッチングする。このエッチングにより凹部が形成される。このエッチングでは、半導体メサ１３Ａ，１３Ｂの上面１３ｔ上の保護層１７ｔを露出させない深さまで埋め込み層１８をエッチングする。このエッチングには、ＣＦ_４とＯ_２をエッチングガスとしたＲＩＥ法を用いることができる。

本実施形態の埋め込み層１８とレジストマスク３３とは、シリコン含有量が互いに異なる材料で構成されている。このようなレジストマスク３３を用いた埋め込み層１８のエッチングにおいて、ＣＦ_４をエッチングガスとして用いた場合と、Ｏ_２をエッチングガスとして用いた場合と、ＣＦ_４とＯ_２の混合ガスをエッチングガスとして用いた場合の３つについて説明する。

ＣＦ_４をエッチングガスとしたエッチングでは、エッチングされる材料に含まれるシリコンの含有量にエッチングレートが影響される。埋め込み層１８を構成するＢＣＢは、レジストマスク３３を構成する材料よりもシリコンを多く含む。従って、レジストマスク３３のエッチングレートよりも、埋め込み層１８のエッチングレートが高くなる。これに対して、レジストマスク３３を構成する材料は、シリコンを含まない材料、又は、埋め込み層１８を構成するＢＣＢのシリコン含有量よりも少ない。従って、埋め込み層１８のエッチングレートよりもレジストマスク３３のエッチングレートが低くなる。

Ｏ_２をエッチングガスとしたエッチングでは、シリコンを含まない又はシリコンの含有量が少ないレジストマスク３３のエッチングレートが高くなる。

ＣＦ_４とＯ_２との混合ガスをエッチングガスとしたエッチングでは、まず、Ｏ_２により埋め込み層１８においてＢＣＢに含まれるシリコンが酸化される。レジストマスク３３がシリコンを含む材料である場合には、レジストマスク３３でもレジストに含まれるシリコンが酸化される。酸化シリコンは、ＣＦ_４によりエッチングされるので、エッチングレートが上昇する。

この工程におけるＣＦ_４とＯ_２の混合比は、分圧比（ＣＦ_４：Ｏ_２）で４：５〜１：１の範囲内であることが好ましい。例えば、混合比が４：５の場合、又は、この比よりもＣＦ_４の割合が大きい場合には、埋め込み層１８を構成するＢＣＢのエッチングレートを高めることができる。また、例えば、混合比が１：１の場合、又は、この比よりもＯ_２の割合が高い場合には、レジストマスク３３のエッチングレートを高めることができる。

凹部を形成した後に、ＣＦ_４とＯ_２の混合比を調整してレジストマスク３３の一部をエッチングする。埋め込み層１８を構成するＢＣＢのエッチングを防止、又は、埋め込み層１８のエッチングレートをレジストマスク３３のエッチングレートよりも小さくなるようにＣＦ_４とＯ_２の混合比を調整してエッチングをする。このエッチングにより、レジストマスク３３に形成された開口パターン３３ａの開口幅が拡大される。

開口パターン３３ａの開口幅を拡大するエッチングでは、ＣＦ_４とＯ_２の混合比が分圧比（ＣＦ_４：Ｏ_２）で１：３〜１：５の範囲内であることが好ましい。例えば、混合比が１：５である場合、又は、この比よりもＣＦ_４の割合が高い場合には、ＢＣＢ中のシリコンとＯ_２とが反応して酸化シリコンが生成される。この酸化シリコンはＣＦ_４によって十分に除去することができる。また、混合比が１：３である場合、又は、この比よりもＯ_２の割合が高い場合には、Ｏ_２によってレジストマスク３３を十分にエッチングすることができる。

開口パターン１４ａの開口幅を拡大した後に、埋め込み層１８のエッチングを再び行う。このエッチングにより半導体メサ１３Ａ，１３Ｂ上の保護層１７が露出する（図６の（ｃ）部参照）。なお、このエッチングでは、酸化シリコン等からなる保護層１７のエッチングレートは、埋め込み層１８のエッチングレートよりも１／２以下と小さいため、保護層１７はほとんどエッチングされない。以上の工程により、埋め込み層１８には、埋め込み層１８の表面１８ａから保護層１７に至る第１開口１９が形成される。

第１開口１９を囲む側面１９ａが傾く角度は、第１開口１９の深さ方向に対して５０度以下であることが好ましい。

工程Ｓ３３では、図７の（ａ）部に示すように、レジストマスク３３を除去する。この工程Ｓ３３により、埋め込み層１８の表面１８ａが露出される。レジストマスク３２の除去には、例えば有機溶剤による溶解処理を用いることができる。

なお、本実施形態における第３工程Ｓ３０は、上記Ｓ３１〜Ｓ３３の工程を含んで構成される（図１参照）。

第２開口２１を形成する第４工程Ｓ５０を行う。第４工程Ｓ５０は、凹部３５を形成するための工程Ｓ５１〜Ｓ５３からなる第１エッチング工程と、第２開口２１を形成するための工程Ｓ５４〜Ｓ５６からなる第２エッチング工程とを有している。すなわち、本実施形態では、第２開口２１は、エッチングを２回実施することにより埋め込み層１８に設けられる。

工程Ｓ５１では、図７の（ｂ）部に示すように、埋め込み層１８に凹部３５（図７の（ｃ）部参照）を形成するための第１レジストマスク３４を形成する。工程Ｓ５１では、埋め込み層１８の表面１８ａ全体にスピン塗布法等によりレジストを塗布した後に、フォトリソグラフィにより所定の開口パターンをレジストにパターニングする。なお、この第１レジストマスク３４は、工程Ｓ３１で形成されたレジストマスク３３と同じ材料から構成されてもよい。

この第１レジストマスク３４は、例えば、２．０μｍ〜５．０μｍの厚さＭ２を有するシリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。この第１レジストマスク３４は、開口パターン３４ａと、埋め込み層１８を覆うマスク部３４ｂを有している。開口パターン３４ａは、１．０μｍ〜２００μｍの開口幅Ｗ２を有している。開口パターン３４ａからは半導体層１２の部分１２ｂ上の埋め込み層１８が露出している。マスク部３４ｂは、シリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。

工程Ｓ５２では、図７の（ｃ）部に示すように、第１レジストマスク３４を用いて埋め込み層１８のエッチングを行う。このエッチングにより凹部３５が形成される。エッチングには、ＲＩＥ法を用いることができる。

ここで工程Ｓ５２について詳細に説明する。工程Ｓ５２では、工程Ｓ３２のように、埋め込み層１８を途中までエッチングした後に、レジストマスクの開口パターンの開口幅を拡大し、更に埋め込み層をエッチングする。

まず、第１エッチング工程を実施する。第１エッチング工程では、図１０の（ａ）部に示すように、第１レジストマスク３４を用いて埋め込み層１８をエッチングして、凹部３５ａを形成する。このエッチングには、ＣＦ_４とＯ_２をエッチングガスとしたＲＩＥ法を用いることができる。この工程におけるＣＦ_４とＯ_２の混合比は、分圧比（ＣＦ_４：Ｏ_２）で４：５〜１：１の範囲内に設定される。

図１０の（ｂ）部に示すように、凹部３５ａを形成した後に、ＣＦ_４とＯ_２の混合比を、例えば分圧比（ＣＦ_４：Ｏ_２）で１：３〜１：５の範囲内に変更して、第１レジストマスク３４の一部をエッチングする。このような混合比を有するエッチングガスによれば、埋め込み層１８を構成するＢＣＢのエッチングを防止、又は、埋め込み層１８のエッチングレートを第１レジストマスク３４のエッチングレートよりも小さくなる。従って、このエッチングにより、第１レジストマスク３４に形成された開口パターン３４ａの開口幅Ｗ２が拡大される。

図１０の（ｃ）部に示すように、開口パターン３４ａの開口幅Ｗ２を拡大した後に、ＣＦ_４とＯ_２の混合比を、例えば分圧比（ＣＦ_４：Ｏ_２）で４：５〜１：１の範囲内に変更して、埋め込み層１８のエッチングを再び行う。このエッチングにより凹部３５が形成される。以上の工程により、埋め込み層１８には、凹部３５が形成される。

なお、工程Ｓ５２では、第１レジストマスク３４の開口パターン３４ａの開口幅を拡大することなく、埋め込み層１８をエッチングしてもよい。

工程Ｓ５３では、図８の（ａ）部に示すように、工程Ｓ５２のエッチングにより膜減りした第１レジストマスク３４を除去する。この工程Ｓ５３により、埋め込み層１８の表面１８ａが再び露出される。第１レジストマスク３４の除去には、例えば、有機溶剤を用いた溶解処理を用いることができる。

工程Ｓ５４では、図８の（ｂ）部に示すように、埋め込み層１８の表面１８ａに第２レジストマスク３６を形成する。

この第２レジストマスク３６は、例えば、２．０μｍ〜５．０μｍの厚さＭ３を有するシリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。この第２レジストマスク３６は、開口パターン３６ａと、埋め込み層１８を覆うマスク部３６ｂを有している。開口パターン３６ａは、凹部３５の開口幅Ｗ２以上である３．０μｍ〜２２０μｍの開口幅Ｗ３を有している。例えば、第２レジストマスク３６の開口幅Ｗ３は、第１レジストマスク３４の開口幅Ｗ２（図１０の（ｃ）部参照）に対して、２μｍ以上２０μｍ以下拡大している。開口パターン３６ａからは凹部３５と凹部３５を囲む埋め込み層１８の表面１８ａが露出している。第２レジストマスク３６の開口幅Ｗ３は、凹部３５の開口幅Ｗ２よりも大きい。すなわち、開口パターン３６ａを囲む第２レジストマスク３６の壁面３６ｃは、凹部３５の縁部３５ｄから後退している。マスク部３６ｂは、シリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。

このような開口パターン３６ａを有する第２レジストマスク３６は、第１レジストマスク３４を形成する時のレチクルを用いて、露光量を第１レジストマスク３４の形成時の露光量よりも大きくすることにより得られる。この場合、第１レジストマスク３４と第２レジストマスク３６には、好適には、ポジ型のフォトレジスト材料を用いることができる。また、第２レジストマスク３６は、第１レジストマスク３４を形成する時のレチクルよりも大きい開口幅を有する別のレチクルを用いて露光することにより得られる。

工程Ｓ５５では、図８の（ｃ）部に示すように、第２レジストマスク３６を用いて埋め込み層１８のエッチングを行う。エッチングには、ＲＩＥ法を用いることができる。このエッチングにより、半導体層１２の主面１２ａ上の保護層１７ｂが露出された第２開口２１が形成される。

ここで、第２エッチング工程である工程Ｓ５５について詳細に説明する。図１１の（ａ）部に示すように、第２レジストマスク３６を用いて埋め込み層１８をエッチングして、凹部３５ｂを形成する。このエッチングには、ＣＦ_４とＯ_２をエッチングガスとしたＲＩＥ法を用いることができる。この工程におけるＣＦ_４とＯ_２の混合比は、分圧比（ＣＦ_４：Ｏ_２）で４：５〜１：１の範囲内に設定される。

図１１の（ｂ）部に示すように、凹部３５ｂを形成した後に、ＣＦ_４とＯ_２の混合比を、例えば分圧比（ＣＦ_４：Ｏ_２）で１：３〜１：５の範囲内に変更して、第２レジストマスク３６の一部をエッチングする。すなわち、埋め込み層１８をエッチングするときの混合比に対して、ＣＦ_４を減少させ、或いはＯ_２を増加することにより、上述の混合比に設定する。このエッチングにより、第２レジストマスク３６に形成された開口パターン３６ａの開口幅Ｗ３が拡大される。

図１１の（ｃ）部に示すように、開口パターン３６ａの開口幅Ｗ３を拡大した後に、ＣＦ_４とＯ_２の混合比を、例えば分圧比（ＣＦ_４：Ｏ_２）で４：５〜１：１の範囲内に変更して、埋め込み層１８のエッチングを再び行う。すなわち、レジストマスク３６の開口パターン３６ａを拡大するときの混合比に対して、ＣＦ_４を増加させ、或いはＯ_２を減少することにより、上述の混合比に設定する。このエッチングにより半導体層１２の部分１２ｂ上の保護層１７が露出した第２開口２１が形成される。なお、このエッチングでは、酸化シリコン等からなる保護層１７のエッチングレートは、埋め込み層１８のエッチングレートと比較して十分小さいので、保護層１７はほとんどエッチングされない。以上の工程により、埋め込み層１８には、第２開口２１が形成される。

工程Ｓ５６では、図９の（ａ）部に示すように、工程Ｓ５５のエッチングにより膜減りした第２レジストマスク３６を除去する。この工程Ｓ５６により、埋め込み層１８の表面１８ａが再び露出される。第２レジストマスク３６の除去には、例えば有機溶剤による溶解処理を用いることができる。

なお、工程Ｓ５６における第２レジストマスク３６の除去にＯ_２によるアッシングを用いることは適当ではない。Ｏ_２によるアッシングによれば、第２レジストマスク３６から露出した埋め込み層１８に含まれるシリコンが酸化されるためである。

本実施形態における第４工程Ｓ５０は、上記Ｓ５１〜Ｓ５６の工程を含んで構成される（図１参照）。

工程Ｓ７０では、図９の（ｂ）部に示すように、第１開口１９から露出した保護層１７ｔ及び第２開口２１から露出した保護層１７ｂをエッチングする。このエッチングにより、半導体メサ１３Ａ，１３Ｂの上面１３ｔと半導体層１２の部分１２ｂとが露出される。これらエッチングには、例えばＣＦ_４を含むエッチングガスを用いたＲＩＥ法を用いることができる。

工程Ｓ８０では、図９の（ｃ）部に示すように、第１電極５ａ，６ａと、第２電極７ａと、を形成する。これら第１電極５ａ，６ａ及び第２電極７ａの形成には、例えば真空蒸着法を用いることができる。

上記工程で得られた基板生産物３８について、半絶縁性の半導体基板１１の裏面１１ｂを研磨して半導体基板１１を所定の厚さに薄くすることにより、光半導体素子であるマッハツェンダ変調器１が得られる（図２参照）。

本実施形態の効果について説明する。上述したように、ＢＣＢからなる埋め込み層１８のエッチングを行うときには、レジストマスクの膜減りが生じる。レジストマスクを用いて埋め込み層をエッチングする場合には、設定可能な選択比の範囲及びレジストマスクの厚みには限界がある。

本実施形態に係る製造方法の第４工程Ｓ５０では、凹部３５を形成するエッチング（工程Ｓ５２）により厚みが減少した第１レジストマスク３４を除去してから、第２レジストマスク３６を形成して埋め込み層１８を再びエッチングする（工程Ｓ５４）。このため、第１及び第２レジストマスク３４，３６を用いて埋め込み層１８をエッチングする場合であっても、第１開口１９よりも深い第２開口２１を形成することができる。従って、異なる厚さＴ１，Ｔ２を有する埋め込み層１８を介して第１電極５ａ，６ａ及び第２電極７ａを形成することができる。

ところで、第２レジストマスク３６を構成するレジストを熱処理することで、第２レジストマスク３６の開口端部の形状を変形させることができる。具体的には、この熱処理により第２レジストマスク３６の開口部の側面の形状が、深さ方向に傾斜するようにすることができる。しかし、第２レジストマスク３６が凹部３５の側面にまで形成されると、第２レジストマスク３６を構成するレジストを熱処理しても、側面上の第２レジストマスク３６は深さ方向に対して傾いた形状にならない場合がある。このため、凹部３５の側面の垂直性が維持されることとなる。これは、第２電極７ａの接続不良（いわゆる段切れ）の原因となる。

これに対して本実施形態に係る製造方法では、第２レジストマスク３６が凹部３５の開口幅Ｗ２よりも大きい開口幅Ｗ３を有しているので、第２開口２１の側面２１ａが第２開口２１の深さ方向に対して傾く。従って、第２電極７ａの接続不良（いわゆる段切れ）の発生を抑制することができる。

本実施形態に係る製造方法では、ＣＦ_４とＯ_２との混合ガスを用いて埋め込み層１８のエッチングを行っている。ＣＦ_４とＯ_２との混合ガスを調整することにより、埋め込み層１８のエッチングレートと、レジストマスク３３のエッチングレートが制御することができる。

本実施形態に係る製造方法では、第１開口１９の側面１９ａが第１開口１９の深さ方向に対して８０度以下に傾いている。この第１開口１９は、第２レジストマスク３６により確実に覆われるので、第２開口２１を形成するエッチングによる第１開口１９の形状の劣化を抑制できる。

＜第２実施形態＞
第２実施形態に係る光半導体素子の製造方法について説明する。本実施形態では、第１実施形態と同様に、マッハツェンダ変調器１を製造する場合を例にして第２実施形態に係る光半導体素子の製造方法を説明する。

図１２は、第２実施形態に係る光半導体素子の製造方法の主要なステップを示す図である。第２実施形態に係る製造方法は、第３工程Ｓ４０において第１開口１９と凹部４１（図１３の（ｂ）部参照）とを形成し、第４工程Ｓ６０において、凹部４１に対して少なくとも１回の追加エッチングを行う点で、第１実施形態の製造方法と相違する。すなわち、基板生産物３１を準備する第１工程Ｓ１０と、埋め込み層１８を形成する工程Ｓ２０と、保護層をエッチングする工程Ｓ７０と、第１電極５ａ，６ａ及び第２電極７ａを形成する工程Ｓ８０とは、第１実施形態の製造方法と同様である。以下、第３工程Ｓ４０と第４工程６０とについて、詳細に説明する。

工程Ｓ４１では、図１３の（ａ）部に示すように、埋め込み層１８の表面１８ａにレジストマスク４２を形成する。まず、埋め込み層１８の表面１８ａ全体にスピン塗布法等によりレジストを塗布する。次に、フォトリソグラフィにより開口パターン４２ａ，４２ｂをレジストにパターニングする。

このレジストマスク４２は、例えば、２．０μｍ〜５．０μｍの厚さＭ４を有するシリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。このレジストマスク４２は、第１開口１９のための２つの開口パターン４２ａと、凹部４１のための開口パターン４２ｂと、埋め込み層１８の表面１８ａを覆うマスク部４２ｃとを有している。２つの開口パターン４２ａは、０．５μｍ〜７．０μｍの開口幅Ｗ６を有している。開口パターン４２ａからは、半導体メサ１３Ａ，１３Ｂ上の埋め込み層１８の表面１８ａが露出している。開口パターン４２ｂは、１．０μｍ〜２００μｍの開口幅Ｗ７を有している。開口パターン４２ｂからは半導体層１２の部分１２ｂ上の埋め込み層１８が露出している。マスク部４２ｃは、シリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。

工程Ｓ４２では、図１３の（ｂ）部に示すように、レジストマスク４２を用いて埋め込み層１８のエッチングを行う。このエッチングにより第１開口１９及び凹部４１が形成される。エッチングには、ＲＩＥ法を用いることができる。また、このエッチングには、第１実施形態の工程Ｓ３２のように、埋め込み層１８を途中までエッチングした後にレジストマスク４２の開口パターン４２ａ，４２ｂの開口幅を拡大し、更に埋め込み層１８をエッチングする工程を用いることができる。

工程Ｓ４３では、図１３の（ｃ）部に示すように、レジストマスク４２を除去する。レジストマスク４２の除去には、例えば有機溶剤を用いた溶解処理を用いることができる。

なお、本実施形態における第３工程Ｓ４０は、上記Ｓ４１〜Ｓ４３の工程を含んで構成される（図１２参照）。

工程Ｓ６１では、図１４の（ａ）部に示すように、埋め込み層１８の表面１８ａに第２レジストマスク４３を形成する。

この第２レジストマスク４３は、例えば、２．０μｍ〜５．０μｍの厚さＭ５を有するシリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。このレジストマスク４３は、開口パターン４３ａと、埋め込み層１８を覆うマスク部４３ｂを有している。開口パターン４３ａは、３．０μｍ〜２２０μｍの開口幅Ｗ８を有している。開口パターン４３ａからは凹部４１と凹部４１を囲む埋め込み層１８の表面１８ａが露出している。マスク部４３ｂは、シリコンを含有しない材料、又は、埋め込み層１８を形成するＢＣＢよりもシリコン含有量が重量比率で小さい材料からなる。

工程Ｓ６２では、図１４の（ｂ）部に示すように、第２レジストマスク４３を用いて埋め込み層１８のエッチングを行う。エッチングには、ＲＩＥ法を用いることができる。このエッチングにより、半導体層１２の主面１２ａ上の保護層１７ｂが露出された第２開口４４が形成される。

工程Ｓ６３では、図１４の（ｃ）部に示すように、第２レジストマスク４３を除去する。第２レジストマスク４３の除去には、例えば有機溶剤による溶解処理を用いることができる。

なお、本実施形態における第４工程Ｓ６０は、上記Ｓ６１〜Ｓ６３の工程を含んで構成される（図１２参照）。

第２実施形態に係る光半導体素子の製造方法では、第１開口１９と、凹部４１とが同時に形成される。従って、第１実施形態に係る光半導体の製造方法に対して、エッチング工程を１回減らすことができる。

以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではない。

本実施の形態に係る光半導体素子の製造方法では、第２レジストマスク３６は、第１レジストマスク３４を形成するためのフォトマスクと同じフォトマスクを用いて形成されることができる。第２レジストマスク３６を形成するときの露光量が第１レジストマスク３４を形成するときの露光量よりも大きいことが好ましい。

第２レジストマスク３６を形成するときの露光量が第１レジストマスク３４を形成するときの露光量よりも大きいので、第１レジストマスク３４の形成に使用したものと実質的に同じパターンを有する光学マスクを第２レジストマスク３６の形成に用いることができる。ここで、「実質的に同じパターン」とは、レチクル、フォトマスクといった光学マスクの作製に際のばらつきを考慮したときに同一のパターンであることを意味する。

本実施の形態に係る光半導体素子の製造方法では、埋め込み層１８はベンゾシクロブテン樹脂（ＢＣＢ樹脂）からなることが好ましい。第１レジストマスク３４は、凹部を形成するための開口パターンを有すると共に、シリコンを含有しない材料又はベンゾシクロブテンよりもシリコンの含有量が少ない材料からなることが好ましい。第１のエッチング工程の埋め込み層のエッチングを行う工程は、第１レジストマスク３４を用いて、ＣＦ_４とＯ_２とが第１の混合比で含まれるエッチングガスを用いた反応性イオンエッチング法により埋め込み層１８を選択的にエッチングして凹部を形成する工程と、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を第１の混合比と異なる第２の混合比に変更して第１レジストマスク３４の一部を選択的にエッチングし、第１レジストマスク３４の開口パターンの開口幅を拡大する工程と、第１レジストマスク３４の開口パターンの開口幅を拡大した後に、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を第２の混合比と異なる第３の混合比に変更して埋め込み層１８を選択的にエッチングする工程と、を更に含むことができる。

第１のエッチング工程の埋め込み層１８のエッチングにおいては、エッチングの対象物をエッチング装置に配置した後に、第１エッチャント（例えば、フッ化炭素といったＣＦ_４等）と第２エッチャント（例えば、酸素ラジカル供給物質といった酸素等）との混合比を、第１の混合比、次いで第２混合比、更に第３混合比と順次に変更して、連続した一連のエッチングとして、埋め込み層１８に加えて第１レジストマスク３４の加工も行う。これ故に、エッチングの具体的な対象物である埋め込み層１８の加工を行いながら、レジストマスクの形状をエッチング中に動的に変更している。一連のエッチングの後にエッチング対象物をエッチング装置から取り出す。ここで、第１の混合比及び第３混合比は、第１レジストマスクのエッチングに比べて埋め込み層１８のエッチング（異方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、埋め込み層１８のエッチングレートが第１レジストマスク３４のエッチングレートよりも大きいことができる。第２混合比は、埋め込み層１８に比べて第１レジストマスク３４のエッチングのエッチング（等方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、第１レジストマスク３４のエッチングレートが埋め込み層１８のエッチングレートよりも大きいことができる。上記のプロセスでは、ガスの混合比を順次に変更することにより、埋め込み層１８に加えて、第１レジストマスク３４の加工を連続して一連のエッチングとして行っている。当該プロセスを行うことにより、エッチングの対象物であるウエハをエッチング装置から取り出さずに行うことができるので、プロセスをより簡略化できる。さらに、本プロセスでは、当該ウエハをエッチング装置から取り出すに一連のエッチングプロセスとして行うので、埋め込み層１８の酸化の影響も低減できる。例えば、埋め込み層１８がＢＣＢ樹脂からなるとき、埋め込み層１８が形成されたウエハを空気中に取り出すと、BCB樹脂の表面が酸化し、酸化膜が生じる。当該酸化膜とBCB樹脂とでは、エッチングレートが異なる。また、表面に生じる酸化膜の厚さもウエハ面内で異なる。そのため、このようなＢＣＢ樹脂表面に酸化膜が存在する状態でエッチングした場合、ＢＣＢ樹脂に形成した凹部に段差が生じたり、エッチング深さにバラツキが生じる。一方、エッチングを同一のエッチング装置内で連続して実施することにより、埋め込み層１８の表面に酸化膜等が生じないので、エッチングレートを一定に保つことができる。この結果、埋め込み層１８に、段差の小さい滑らかに傾斜した凹部（開口）を形成できるとともに、埋め込み層１８に形成される凹部の形状もウエハ面内で均一にすることができる。

また、本実施の形態に係る光半導体素子の製造方法では、埋め込み層１８はベンゾシクロブテン樹脂からなることが好ましい。第２レジストマスク３６は、シリコンを含有しない材料又はベンゾシクロブテンよりもシリコンの含有量が少ない材料からなり、第２のエッチング工程の埋め込み層のエッチングを行う工程は、第２レジストマスク３６を用いて、ＣＦ_４とＯ_２とが第４の混合比で含まれるエッチングガスを用いた反応性イオンエッチング法により埋め込み層１８を選択的にエッチングする工程と、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を第４の混合比と異なる第５の混合比に変更して第２レジストマスク３６の一部を選択的にエッチングし、第２レジストマスク３６の開口パターンの開口幅を拡大する工程と、第２レジストマスク３６の開口パターンの開口幅を拡大した後に、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を第５の混合比と異なる第６の混合比に変更して、埋め込み層１８を選択的にエッチングする工程と、を更に含むことができる。

第２のエッチング工程の埋め込み層１８のエッチングにおいては、エッチングの対象物をエッチング装置に配置した後に、第１エッチャント（例えば、フッ化炭素といったＣＦ_４等）と第２エッチャント（例えば、酸素ラジカル供給物質といった酸素等）との混合比を、第４の混合比、次いで第５混合比、更に第６混合比と順次に変更して、連続した一連のエッチングとして、埋め込み層に加えて第２レジストマスク３６の加工も行う。これ故に、エッチングの具体的な対象物である埋め込み層１８の加工を行いながら、レジストマスクの形状をエッチング中に動的に変更している。一連のエッチングの後に、エッチングの対象物をエッチング装置から取り出す。ここで、第４の混合比及び第６混合比は、第２レジストマスク３６のエッチングに比べて埋め込み層１８のエッチング（異方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、埋め込み層１８のエッチングレートが第２レジストマスク３６のエッチングレートよりも大きいことができる。第５混合比は、埋め込み層１８に比べて第２レジストマスク３６のエッチングのエッチング（等方性が相対的に大きいエッチング）による加工を目的として設定されることができる。例えば、第２レジストマスク３６のエッチングレートが埋め込み層のエッチングレートよりも大きいことができる。埋め込み層１８に加えて、第２レジストマスク３６の加工を連続して一連のエッチングとして行うことにより、エッチングの対象物であるウエハをエッチング装置から取り出さずに行うことができる。これによりプロセスをより簡略化できる。さらに、本プロセスでは、当該ウエハをエッチング装置から取り出すに一連のエッチングプロセスとして行うので、埋め込み層１８の酸化の影響も低減できる。例えば、埋め込み層１８がＢＣＢ樹脂からなるとき、埋め込み層１８が形成されたウエハを空気中に取り出すと、BCB樹脂の表面が酸化し、酸化膜が生じる。当該酸化膜とBCB樹脂とでは、エッチングレートが異なる。また、表面に生じる酸化膜の厚さもウエハ面内で異なる。そのため、このようなＢＣＢ樹脂表面に酸化膜が存在する状態でエッチングした場合、ＢＣＢ樹脂に形成した凹部に段差が生じたり、エッチング深さにバラツキが生じる。一方、エッチングを同一のエッチング装置内で連続して実施することにより、埋め込み層１８の表面に酸化膜等が生じないので、エッチングレートを一定に保つことができる。この結果、埋め込み層１８に、段差の小さい滑らかに傾斜した凹部（開口）を形成できるとともに、埋め込み層１８に形成される凹部の形状もウエハ面内で均一にすることができる。

第１実施形態に係る光半導体素子の製造方法では、第２レジストマスク３６を用いた連続した一連のエッチングにおいて、異方性を強めると共に等方性を弱めるエッチング期間、及び異方性を弱めると共に等方性を強めるエッチング期間を含むように複数のエッチングを交互にエッチング対象物に適用する。また、第１レジストマスク３４を用いた連続した一連のエッチングにおいて、異方性を強めると共に等方性を弱めるエッチング期間、及び異方性を弱めると共に等方性を強めるエッチング期間を含むように複数のエッチングを交互にエッチング対象物に適用する。さらに、第２実施形態に係る光半導体素子の製造方法では、第２レジストマスク４３を用いた連続した一連のエッチングにおいて、異方性を強めると共に等方性を弱めるエッチング期間、及び異方性を弱めると共に等方性を強めるエッチング期間を含むように複数のエッチングを交互にエッチング対象物に適用する。また、第１レジストマスク４２を用いた連続した一連のエッチングにおいて、異方性を強めると共に等方性を弱めるエッチング期間、及び異方性を弱めると共に等方性を強めるエッチング期間を含むように複数のエッチングを交互にエッチング対象物に適用する。

本実施の形態に係る光半導体素子の製造方法では、埋め込み層１８の表面から第２開口に露出した半導体層１２の主面までの長さが、埋め込み層１８の表面から第１開口に露出したメサ構造１３Ａ、１３Ｂの上面までの長さよりも大きい。

メサ構造１３Ａ、１３Ｂの上面上に位置する埋め込み層１８の厚さは、メサ構造１３Ａ、１３Ｂと異なる位置に設けられる半導体層１２上に位置する埋め込み層１８の厚さと異なり、埋め込み層１８の厚さに関するこれらの間の差は、例えば概略的にはメサ構造１３Ａ、１３Ｂの高さの値程度である。このように異なる厚さの埋め込み層１８を加工することができる。

例えば、第１及び第２実施形態では、凹部３５，４１を形成した後に行われる第２エッチング工程を１回だけ行っているが、複数回行ってもよい。

例えば、第１及び第２実施形態では光半導体素子としてマッハツェンダ変調器を例示したが、本発明に係る製造方法で製造される光半導体素子はリッジ形状やハイメサ形状の半導体層を備える半導体レーザ素子等であってもよい。

本発明は、本実施の形態に開示された特定の構成に限定されるものではない。

以上説明したように、本実施の形態によれば、互いに異なる深さを有する開口に設けられた電極を備える光半導体素子の製造方法を提供できる。

１…マッハツェンダ変調器、５ａ，６ａ…第１電極、７ａ…第２電極、１１…半導体基板、１２…半導体層、１３Ａ，１３Ｂ…半導体メサ、１８…埋め込み層、１９…第１開口、２１…第２開口、２９…保護層、３１…基板生産物、３３…レジストマスク、３４…第１レジストマスク、３６…第２レジストマスク、３５…凹部、Ｓ１０…第１工程、Ｓ２０第２工程、Ｓ３０，Ｓ４０…第３工程、Ｓ５０，Ｓ６０…第４工程、Ｓ７０…第５工程、Ｓ８０…第６工程、Ｊ１〜Ｊ８，Ｗ１〜Ｗ８…開口幅。

Claims (13)

1. 半絶縁性の半導体基板と、前記半導体基板上に設けられた半導体層と、前記半導体層の主面上に設けられた半導体メサと、前記半導体層の前記主面、前記半導体メサの側面及び前記半導体メサの上面を覆う絶縁性の保護層と、を備える基板生産物を準備する第１工程と、
   前記基板生産物に樹脂を塗布して埋め込み層を形成する第２工程と、
   前記埋め込み層のエッチングを行って、前記半導体メサ上の前記埋め込み層に第１開口を形成する第３工程と、
   前記埋め込み層のエッチングを複数回行って、前記半導体層上の前記埋め込み層に第２開口を形成する第４工程と、
   前記保護層のエッチングを行って、前記半導体メサの前記上面及び前記半導体層の前記主面を露出させる第５工程と、
   前記埋め込み層の表面から前記第１開口に露出した前記半導体メサの前記上面に延びた第１電極、及び前記埋め込み層の前記表面から前記第２開口に露出した前記半導体層の前記主面に延びた第２電極を形成する第６工程と、
   を有し、
   前記第４工程は、
   前記半導体層上の前記埋め込み層に凹部を形成するための第１レジストマスクを形成する工程と、前記第１レジストマスクを用いて前記埋め込み層のエッチングを行う工程と、前記第１レジストマスクを除去する工程と、を含む第１エッチング工程と、
   前記第１エッチング工程の後に、前記凹部が露出した第２レジストマスクを形成する工程と、前記第２レジストマスクを用いて前記埋め込み層のエッチングを行う工程と、前記第２レジストマスクを除去する工程と、を含む第２エッチング工程を少なくとも１回行う、光半導体素子の製造方法。
2. 半絶縁性の半導体基板と、前記半導体基板上に設けられた半導体層と、前記半導体層の主面に設けられた半導体メサと、前記半導体層の前記主面、前記半導体メサの側面及び前記半導体メサの上面を覆う絶縁性の保護層と、を備える基板生産物を準備する第１工程と、
   前記基板生産物に樹脂を塗布して埋め込み層を形成する第２工程と、
   前記半導体メサ上の前記埋め込み層に第１開口を形成し、前記半導体層上の前記埋め込み層に凹部を形成するための第１レジストマスクを用いて前記埋め込み層のエッチングを行う第３工程と、
   前記埋め込み層のエッチングを一又は複数回行って、前記半導体層上の前記埋め込み層に第２開口を形成する第４工程と、
   前記保護層のエッチングを行って、前記半導体メサの前記上面及び前記半導体層の前記主面を露出させる第５工程と、
   前記埋め込み層の表面から前記第１開口に露出した前記半導体メサの前記上面に延びた第１電極、及び前記埋め込み層の前記表面から前記第２開口に露出した前記半導体層の前記主面に延びた第２電極を形成する第６工程と、
   を有し、
   前記第４工程は、
   前記凹部が露出した開口パターンを有する第２レジストマスクを形成する工程と、前記第２レジストマスクを用いて前記埋め込み層のエッチングを行う工程と、前記第２レジストマスクを除去する工程と、含むエッチング工程を少なくとも１回行う、光半導体素子の製造方法。
3. 前記第２レジストマスクの前記開口パターンは、前記凹部の開口幅以上の開口幅を有する、請求項１または請求項２に記載の光半導体素子の製造方法。
4. 前記埋め込み層はベンゾシクロブテンからなり、
   前記第１レジストマスク及び前記第２レジストマスクは、シリコンを含有しない材料又は前記ベンゾシクロブテンよりもシリコンの含有量が少ない材料からなり、
   前記第３工程及び第４工程のエッチングには、ＣＦ_４とＯ_２とを含むエッチングガスによる反応性イオンエッチング法が用いられる、請求項１〜請求項３の何れか一項に記載の光半導体素子の製造方法。
5. 前記第２レジストマスクの前記開口パターンの開口幅は、前記第１レジストマスクの開口パターンの開口幅に対して２μｍ以上２０μｍ以下拡大している、請求項１〜請求項４の何れか一項に記載の光半導体素子の製造方法。
6. 前記第２レジストマスクは、前記第１レジストマスクを形成するためのフォトマスクと同じフォトマスクを用いて形成され、
   前記第２レジストマスクを形成するときの露光量が、前記第１レジストマスクを形成するときの露光量よりも大きい、請求項１に記載の光半導体素子の製造方法。
7. 前記埋め込み層はベンゾシクロブテン樹脂からなり、
   前記第１レジストマスクは、前記凹部を形成するための開口パターンを有すると共に、シリコンを含有しない材料又は前記ベンゾシクロブテンよりもシリコンの含有量が少ない材料からなり、
   前記第１のエッチング工程の前記埋め込み層のエッチングを行う工程は、
   前記第１レジストマスクを用いて、ＣＦ_４とＯ_２とが第１の混合比で含まれるエッチングガスを用いた反応性イオンエッチング法により前記埋め込み層を選択的にエッチングして前記凹部を形成する工程と、
   ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第１の混合比と異なる第２の混合比に変更して前記第１レジストマスクの一部を選択的にエッチングし、前記第１レジストマスクの開口パターンの開口幅を拡大する工程と、
   前記第１レジストマスクの前記開口パターンの前記開口幅を拡大した後に、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第２の混合比と異なる第３の混合比に変更して前記埋め込み層を選択的にエッチングする工程と、
   を更に含む、請求項１〜請求項６の何れか一項に記載の光半導体素子の製造方法。
8. 前記埋め込み層はベンゾシクロブテン樹脂からなり、
   前記第２レジストマスクは、シリコンを含有しない材料又は前記ベンゾシクロブテンよりもシリコンの含有量が少ない材料からなり、
   前記第２のエッチング工程の前記埋め込み層のエッチングを行う工程は、
   前記第２レジストマスクを用いて、ＣＦ_４とＯ_２とが第４の混合比で含まれるエッチングガスを用いた反応性イオンエッチング法により前記埋め込み層を選択的にエッチングする工程と、
   ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第４の混合比と異なる第５の混合比に変更して前記第２レジストマスクの一部を選択的にエッチングし、前記第２レジストマスクの開口パターンの開口幅を拡大する工程と、
   前記第２レジストマスクの前記開口パターンの開口幅を拡大した後に、ＣＦ_４とＯ_２とを含むエッチングガスの混合比を前記第５の混合比と異なる第６の混合比に変更して、前記埋め込み層を選択的にエッチングする工程と、
   を更に含む、請求項１〜請求項７の何れか一項に記載の光半導体素子の製造方法。
9. 前記埋め込み層の前記表面から前記第２開口に露出した前記半導体層の前記主面までの長さが、前記埋め込み層の表面から前記第１開口に露出した前記半導体メサの前記上面までの長さよりも大きい、請求項１〜請求項８の何れか一項に記載の光半導体素子の製造方法。
10. 前記第１開口の側面が傾く角度は、前記第１開口の深さ方向に対して５０度以下である、請求項１〜請求項９の何れか一項に記載の光半導体素子の製造方法。
11. 前記光半導体素子はマッハツェンダ変調器であって、
    前記第１工程は、
    第１クラッド層のための第１半導体膜、第２クラッド層のための第２半導体膜、及びコア層のための第３半導体膜を成長して半導体積層を形成する工程と、
    前記半導体積層をエッチングして前記マッハツェンダ変調器の第１及び第２導波路を形成する工程と、
    を有し、
    前記第１及び第２導波路の各々は前記半導体メサを含む、
    請求項１〜請求項１０の何れか一項に記載の光半導体素子の製造方法。
12. 前記半導体層及び前記第１半導体膜は第１導電型のIII―V族化合物半導体からなり、
    前記第２半導体膜は第２導電型のIII―V族化合物半導体からなる、請求項１１に記載の光半導体素子の製造方法。
13. 前記保護層は酸化シリコンからなり、
    前記半導体層及び前記第１半導体膜は、ｎ型ＩｎＰからなり、
    前記コア層はＡｌＧａＩｎＡｓからなり、
    前記第２半導体膜はｐ型ＩｎＰからなり、
    前記半絶縁性の前記半導体基板は鉄が添加されたＩｎＰからなる、請求項１２に記載の光半導体素子の製造方法。

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