JP2014033145A - Semiconductor device - Google Patents
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Abstract
【課題】 オーバーハング部を持つ２段の積層構造だけでなく、３段以上の積層構造であっても、オーバーハング部を確実に支持可能な半導体装置を提供する。
【解決手段】本発明の半導体装置２００は、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材２０７と、スペーサ部材２０７上に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１の半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドする凸部２１３を有している。
【選択図】 図１PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reliably supporting an overhang part not only in a two-stage laminated structure having an overhang part but also in a laminated structure of three or more stages.
A semiconductor device of the present invention includes a wiring board, a first semiconductor chip mounted on one surface of the wiring board, and a spacer member 207 stacked on the first semiconductor chip. The second semiconductor chip 205 is stacked on the spacer member 207, and at least one end portion thereof overhangs from the spacer member 207 and is disposed so as to form a space 209 between the one end portion and the first semiconductor chip 203. And an upper underfill portion 211 provided so as to fill the space 209, and a convex portion 213 which is disposed on one surface of the wiring board 201 and guides the upper underfill portion 211 to the space 209.
[Selection] Figure 1
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
半導体装置の高密度化を図るために、複数の半導体チップを積み重ねることが行われている。このような半導体装置はＭＣＰ(Multi Chip Package)とも呼ばれる。 In order to increase the density of semiconductor devices, a plurality of semiconductor chips are stacked. Such a semiconductor device is also called an MCP (Multi Chip Package).
ＭＣＰによる半導体装置は、通常、ワイヤボンディングのために、上段の半導体チップの一部が下段の半導体チップからはみ出す、いわゆるオーバーハング部を持つことを要求される。このようなオーバーハング部は、半導体チップの薄型化と相俟って、以後のワイヤボンディングや樹脂封止の工程においてチップクラックや反り等の発生の原因となるので、補強対策が必要である。 A semiconductor device based on MCP is usually required to have a so-called overhang portion in which a part of an upper semiconductor chip protrudes from a lower semiconductor chip for wire bonding. Such an overhang portion, along with the thinning of the semiconductor chip, causes generation of chip cracks, warpage, and the like in the subsequent wire bonding and resin sealing processes, and therefore, a countermeasure for reinforcement is necessary.
この補強対策の一例として、特許文献１には、以下のような技術が記載されている。配線基板上に接着剤を配置し、第１半導体チップをフリップチップ実装することで、接着剤を第１半導体チップの外部にはみ出させ、はみ出た接着剤で、第１半導体チップ上に搭載される第２半導体チップのオーバーハング部を支持する（特許文献１）。 As an example of this reinforcing measure, Patent Document 1 describes the following technique. An adhesive is disposed on the wiring board, and the first semiconductor chip is flip-chip mounted, so that the adhesive protrudes outside the first semiconductor chip and is mounted on the first semiconductor chip with the protruding adhesive. The overhang portion of the second semiconductor chip is supported (Patent Document 1).
しかしながら、特許文献１のように、チップの外部にはみ出た接着剤で、第１半導体チップ上に搭載される第２半導体チップのオーバーハング部を支持する構造では、接着剤のはみ出し量が不足すると、上段のチップと基板との隙間を接着剤で埋めることができない恐れがあった。 However, as in Patent Document 1, in the structure that supports the overhang portion of the second semiconductor chip mounted on the first semiconductor chip with the adhesive protruding outside the chip, the amount of protruding adhesive is insufficient. There is a fear that the gap between the upper chip and the substrate cannot be filled with an adhesive.
また、特許文献１の構造は、チップの外部にはみ出た接着剤でオーバーハング部を支持する構造であるため、３段以上にチップが積層される半導体装置では、３段目の半導体チップのオーバーハング部を支持することが困難であるという問題があった。 In addition, since the structure of Patent Document 1 is a structure in which the overhang portion is supported by an adhesive that protrudes outside the chip, in a semiconductor device in which chips are stacked in three or more stages, the third-stage semiconductor chip is overloaded. There was a problem that it was difficult to support the hung part.
本発明は、このような問題に鑑みてなされたもので、その目的は、オーバーハング部を持つ２段の積層構造だけでなく、３段以上の積層構造であっても、オーバーハング部を確実に支持可能な半導体装置を提供することにある。 The present invention has been made in view of such problems, and the object of the present invention is to ensure the overhang portion not only in a two-stage laminated structure having an overhang portion but also in a three-stage or more laminated structure. It is an object of the present invention to provide a semiconductor device that can be supported.
前述した目的を達成するために、本発明の第１の態様は、配線基板と、前記配線基板の一方の面上に搭載された第１の半導体チップと、前記第１の半導体チップ上に搭載されたスペーサ部材と、前記スペーサ部材上に搭載され、少なくとも一端部が前記スペーサ部材からオーバーハングすると共に、前記一端部と前記第１の半導体チップとの間にスペースを形成するように配置された第２の半導体チップと、前記スペースを埋めるように設けられた上段アンダーフィル部と、前記配線基板の前記一方の面上に配置され、前記上段アンダーフィル部を前記スペースへガイドする上段充填促進部と、を有する半導体装置である。 In order to achieve the above-described object, a first aspect of the present invention provides a wiring board, a first semiconductor chip mounted on one surface of the wiring board, and mounted on the first semiconductor chip. Mounted on the spacer member, at least one end portion is overhanging from the spacer member, and is disposed so as to form a space between the one end portion and the first semiconductor chip. A second semiconductor chip, an upper underfill portion provided to fill the space, and an upper filling facilitating portion disposed on the one surface of the wiring board and guiding the upper underfill portion to the space And a semiconductor device.
本発明によれば、オーバーハング部を持つ２段の積層構造だけでなく、３段以上の積層構造であっても、オーバーハング部を確実に支持可能な半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device that can reliably support an overhang portion not only in a two-step stacked structure having an overhang portion but also in a three-step or more stack structure.
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail based on the drawings.
まず、図１〜図３を参照して、本発明の第１の実施形態に係る半導体装置２００の概略構造について説明する。
First, the schematic structure of the
ここでは半導体装置２００として、メモリチップを搭載した半導体メモリが例示されている。
Here, a semiconductor memory on which a memory chip is mounted is illustrated as the
図１〜図３に示すように、半導体装置２００は、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に搭載されたスペーサ部材２０７と、スペーサ部材２０７上に搭載され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドする上段充填促進部としての凸部２１３を有している。
As shown in FIGS. 1 to 3, the
半導体装置２００は、また、配線基板２０１と第１半導体チップ２０３、スペーサ部材２０７、第２半導体チップ２０５を接続するワイヤ２１５、２１７、２１８（ボンディングワイヤ）を有し、さらに、半導体装置２００を外部の装置と接続するための外部端子としての半田ボール２１６、および配線基板２０１の一方の面上に配置され、配線基板２０１の一方の面側を覆うように設けられた封止体２２０を有している。
The
次に、図１〜図３を参照して、本発明の第１の実施形態に係る半導体装置２００を構成する部材の詳細について説明する。
Next, with reference to FIGS. 1-3, the detail of the member which comprises the
配線基板２０１は、例えば、略四角形の板状のガラスエポキシ等で構成された絶縁基材２１９と、その両面にパターン形成された配線層（図示せず）と、配線層を覆うように形成された絶縁膜２２１とを有している。配線基板２０１の一面側の配線層には複数の接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄが接続形成されている。また、配線基板２０１の他面側の配線層には複数のランド部２２５が接続形成されている。複数の接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄは、図１に示すように、配線基板２０１の一面の四角形を構成する４つの辺の周縁部近傍にそれぞれ配列されている。また、複数のランド部２２５は、配線基板２０１の他面に格子状に配置されている。
The
一方、複数の接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄと複数のランド部２２５とは、それらに連続する配線と絶縁基材２１９を貫くビア等により互いに接続されている。
On the other hand, the plurality of
接続パッド２２３ａ、２２３ｃにはワイヤ２１５、２１８が、接続パッド２２３ｂ、２２３ｄにはワイヤ２１７が接続され、ランド部２２５には半田ボール２１６が搭載される。
絶縁膜２２１は、例えばソルダーレジスト（ＳＲ）である。絶縁膜２２１は、予め定められた所定の領域を除いて配線基板２０１の両面全面に形成される。換言すると、絶縁膜２２１は、その一部が所定の領域に関して除去されており、一つ以上の開口部を有している。例えば、配線基板２０１の一面側には、開口部２３５ａ、２３５ｂ、２３５ｃ、２３５ｄが形成される。開口部２３５ａ、２３５ｂ、２３５ｃ、２３５ｄは、複数の接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄが形成された領域及びその周辺領域を露出させる。開口部２３５ａ、２３５ｃは、後述する第２半導体チップ２０５のオーバーハング部１２３に対向する領域又はそれより広い領域を露出させる。
The insulating
一方、開口部２３５ｂ、２３５ｄは、後述するスペーサ部材２０７のオーバーハング部１２４に対向する領域又はそれより広い領域を露出させる。
On the other hand, the
配線基板２０１の他面側においても、複数のランド部２２５をそれぞれ露出させる開口部が形成される。
Also on the other surface side of the
第１半導体チップ２０３は、略四角形（長方形）の板状で、一面側に所定の回路及び電極パッド１０３ａ、１０３ｂが形成されている。複数の電極パッド１０３ａ、１０３ｂは、第１半導体チップ２０３の長方形の短辺に沿って配列されている。第１半導体チップ２０３の他面は、DAF（Die Attached Film）等の接着部材１０５により配線基板２０１の絶縁膜２２１が形成されている領域に接着固定される。
The
第２半導体チップ２０５は、第１半導体チップ２０３と同様に、略四角形（長方形）の板状で、一面側に所定の回路及び電極パッド１０７ａ、１０７ｂが形成されている。複数の電極パッド１０７ａ、１０７ｂは、第２半導体チップ２０５の長方形の短辺に沿って配列形成されている。
Similar to the
第２半導体チップ２０５は、第１半導体チップ２０３の上にスペーサ部材２０７を介して積層搭載されている。
The
スペーサ部材２０７は、ここでは第１半導体チップ２０３および第２半導体チップ２０５と同様の長方形の半導体チップであり、第１半導体チップ２０３の電極パッド１０３が形成された領域を覆うことがないように、電極パッド１０３ａ、１０３ｂが形成された領域に対向する辺が、第１半導体チップ２０３の平面形状の内側に位置するように形成されている。具体的には、第１半導体チップ２０３および第２半導体チップ２０５は、長辺同士、短辺同士が平行に配置されているが、スペーサ部材２０７は、その短辺が第１半導体チップ２０３および第２半導体チップ２０５の長辺と平行で、かつ第１半導体チップ２０３および第２半導体チップ２０５の短辺間に配置されている。
Here, the
その結果、第２半導体チップ２０５の短辺は、スペーサ部材２０７に対して外側にはみ出し、オーバーハング部１２３を形成する。第２半導体チップ２０５の他面は、ＤＡＦ等の接着部材１０５によりスペーサ部材２０７に接着固定される。
As a result, the short side of the
また、オーバーハング部１２３と第１半導体チップ２０３の間には後述するアンダーフィル材２１２が充填され、上段アンダーフィル部２１１が形成されている。
In addition, an
なお、スペーサ部材２０７の短辺も第１半導体チップ２０３に対して外側にはみ出し、オーバーハング部１２４を形成しており、オーバーハング部１２４には電極パッド２３８ａ、２３８ｂが設けられている。
Note that the short side of the
オーバーハング部１２４と配線基板２０１の間には後述するアンダーフィル材２１２が充填され、下段アンダーフィル部２４０が形成されている。
An
ワイヤ２１５、２１７、２１８は、例えばＡｕ等の導電性金属で構成される。ワイヤ２１５、２１７、２１８は、複数の電極パッド１０３ａ、１０３ｂ、１０７ａ、１０７ｂ、２３８ａ、２３８ｂとこれらに対応する接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄとの間を電気的に接続する。
The
ここでは、ワイヤ２１５、２１８は、電極パッド１０３ａ、１０７ａと接続パッド２２３ａを、電極パッド１０３ｂ、１０７ｂと接続パッド２２３ｃを接続しており、ワイヤ２１７は、電極パッド２３８ａ、２３８ｂと接続パッド２２３ｂ、２２３ｄを接続している。
Here, the
封止体２２０は、絶縁性樹脂であり、配線基板２０１の一方の面側を覆うように、第１半導体チップ２０３、第２半導体チップ２０５、スペーサ部材２０７及びワイヤ２１５、２１７、２１８を封止する。
The sealing
さらに、配線基板２０１の一面上（第１半導体チップ２０３が設けられた側の面上）であって、オーバーハング部１２３の近傍位置に凸部２１３（上段充填促進部）が形成されている。凸部２１３は、例えば配線基板２０１上に形成された絶縁膜２２１と同じ材料で、後述するアンダーフィル材２１２の供給位置を囲むように、平面形状がＬ字形状に形成されている。具体的には、Ｌ字の内側（折れ曲がった側）がオーバーハング部１２３を向くように形成されている。
Further, a convex portion 213 (upper filling promoting portion) is formed on one surface of the wiring substrate 201 (on the surface on which the
このように、配線基板２０１の一面上であって、上段の半導体チップである第２半導体チップ２０５のオーバーハング部１２３の近傍位置に凸部２１３を設けたことにより、第２半導体チップ２０５上にアンダーフィル材２１２を乗り上げることなく、配線基板２０１の表面から段差のある１段目（第１半導体チップ２０３）と３段目（第２半導体チップ２０５）のチップ間にアンダーフィル材２１２を充填できる。
As described above, by providing the
また凸部２１３の形状を平面形状がＬ字形状の凸部とし、凸部（凸部２１３）から第２半導体チップ２０５のオーバーハング部１２３下のスペース２０９を埋めるように、アンダーフィル材が配置されることで、凸部２１３と第２半導体チップ２０５との間の領域へのボイドの発生も抑えることができる。
Further, the shape of the
また、アンダーフィル材２１２が下段のチップ（第１半導体チップ２０３）を乗り越えて、第２半導体チップ２０５のオーバーハング部１２３の下に、良好に充填されるため、供給量の調整で、チップ間のみにアンダーフィル材２１２が配置されるように充填できる。これにより配線基板２０１上の上段アンダーフィル部２１１の領域を抑えることができ、配線基板２０１上の開口部２３５ａ、２３５ｂ、２３５ｃ、２３５ｄがアンダーフィル材２１２で覆われるリスクを低減できる。
In addition, since the
また第２半導体チップ２０５のオーバーハング部１２３にアンダーフィル材２１２が充填され、オーバーハング部１２３を支持するように構成されることで、オーバーハングするように配置される第２半導体チップ２０５をより薄型化でき、封止体２２０の薄型化及び半導体装置２００を薄型化できる。また封止体２２０の薄型化により、半導体装置２００の反りも低減できる。さらにオーバーハング部１２３に配置された電極パッド１０７ａ、１０７ｂにもチップクラックの問題なく、良好に荷重及び超音波を印加できるため、良好にワイヤ２１８を接続でき、半導体装置２００の信頼性を向上できる。
Further, the
次に、図３〜図９を参照して、半導体装置２００の製造方法を説明する。
Next, a method for manufacturing the
まず、図４（ａ）に示す配線母基板３００を用意する。
配線母基板３００は、マトリクス状に配置された複数の製品形成部３０１を有しており、個々の製品形成部３０１が配線基板２０１に対応している。
First, a
The
次に、図４（ａ）に示すように、図示しないチップマウンター等を用いて、配線母基板３００の製品形成部３０１上に、第１半導体チップ２０３を搭載する。
Next, as shown in FIG. 4A, the
第１半導体チップ２０３は、電極パッド１０３ａ、１０３ｂが設けられた短辺が開口部２３５ａ、２３５ｃに対向するように搭載される。第１半導体チップ２０３は、他面に設けられたＤＡＦ等の接着部材１０５により配線母基板３００に接着固定される。
The
次に、図４（ｂ）に示すように、第１半導体チップ２０３の電極パッド１０３ａ、１０３ｂと対応する接続パッド２２３ａ、２２３ｃとの間を、ワイヤ２１５により接続する。ワイヤ２１５を用いた結線には、図示しないワイヤボンディング装置を用いることができる。結線は、例えば、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成されたワイヤ２１５の先端を電極パッド１０３ａ、１０３ｂ上に超音波熱圧着し、ワイヤ２１５が所定のループ形状を描くように、ワイヤ２１５の後端を対応する接続パッド２２３ａ、２２３ｃ上に超音波熱圧着する。
Next, as shown in FIG. 4B, the
次に、図示しないチップマウンター等を用いて、第１半導体チップ２０３上にスペーサ部材２０７を搭載する。
Next, the
スペーサ部材２０７は、第１半導体チップ２０３の電極パッド１０３ａ、１０３ｂ（図２参照）を露出させるように、また、オーバーハング部１２４が、開口部２３５ｂ、２３５ｄに対向するように積層される。
The
次に、図３に示すように、スペーサ部材２０７のオーバーハング部１２４の長辺側の近傍位置からディスペンサー２１４（図７参照）によりアンダーフィル材２１２を供給する。
Next, as shown in FIG. 3, the
チップ間にアンダーフィル材２１２が充填された後、所定の温度、例えば１５０℃でベークすることで、アンダーフィル材２１２が硬化され、図３に示すようにスペーサ部材２０７のオーバーハング部１２４と配線基板２０１の間の隙間に下段アンダーフィル部２４０が形成される。
After the
次に、図３に示すように、スペーサ部材２０７の電極パッド２３８ａ、２３８ｂと対応する接続パッド２２３ｂ、２２３ｄとの間を、ワイヤ２１７により接続する。
Next, as shown in FIG. 3, the
次に、図４（ｃ）に示すように、図示しないチップマウンター等を用いて、スペーサ部材２０７上に第２半導体チップ２０５を搭載する。
Next, as shown in FIG. 4C, the
第２半導体チップ２０５は、スペーサ部材２０７の電極パッド２３８ａ、２３８ｂ（図２参照）を露出させるように、また、オーバーハング部１２３が、開口部２３５ａ、２３５ｃに対向するように積層される。
The
次に、図４（ｄ）に示すように、凸部２１３が配置されたオーバーハング部１２３の長辺側の近傍位置（図１では左上の位置と右下の位置）からディスペンサー２１４によりアンダーフィル材２１２を供給する。
Next, as shown in FIG. 4D, underfilling is performed by the
チップ間にアンダーフィル材２１２が充填された後、所定の温度、例えば１５０℃でベークすることで、アンダーフィル材２１２が硬化され、図４（ｄ）に示すように第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３の間の隙間に、上段アンダーフィル部２１１が形成される。
After the
ここで、凸部２１３を設けたことによる効果について、図５〜図８を参照して簡単に説明する。
Here, the effect by providing the
図５、６に示すように、凸部２１３を設けない構造でアンダーフィル材２１２を設けた場合、積層された半導体チップに近接した位置にアンダーフィル材２１２を供給すると、図５に示すように、３段目のチップである第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３の間の隙間にアンダーフィル材２１２を充填することは可能であるが、第２半導体チップ２０５上にアンダーフィル材２１２が乗り上げて、電極パッド１０７ａ、１０７ｂをアンダーフィル材２１２が覆ってしまい、ワイヤ接続ができなくなる場合がある。
As shown in FIGS. 5 and 6, when the
一方、第２半導体チップ２０５上にアンダーフィル材２１２が乗り上げないように離した位置に供給すると、図６に示すようにアンダーフィル材２１２が１段目のチップである第１半導体チップ２０３を乗り越えられず、第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３の間の隙間にアンダーフィル材２１２を充填できない場合がある。
On the other hand, when the
一方で、第１の実施形態のように、凸部２１３を配置した場合、図７に示すように、チップから離した位置からアンダーフィル材２１２を供給しても、図８に示すように、段差を乗り越える方向にアンダーフィル材をガイドすることができる。段差を乗り越えたアンダーフィル材２１２は毛細管現象により、第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３の間のスペース２０９に充填される。尚、チップ間に供給されたアンダーフィル材２１２は、供給量の適正化により下段のチップ（第１半導体チップ２０３）のワイヤ２１５と表面張力によりチップ間のスペース２０９に留まるため、配線基板上への広がりを抑制でき、配線基板２０１上の接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄをアンダーフィル材２１２が覆うリスクを低減できる。
On the other hand, when the
このように、凸部２１３を配置することにより、第２半導体チップ２０５のオーバーハング部１２３上へのアンダーフィル材２１２の乗り上げを抑制し、また、アンダーフィル材２１２の充填不良も防止できる。
以上が凸部２１３を設けたことによる効果である。
Thus, by arranging the
The above is the effect obtained by providing the
次に、図４（ｅ）に示すように、第２半導体チップ２０５の電極パッド１０７ａ、１０７ｂと対応する接続パッド２２３ａ、２２３ｃとの間を、図示しないワイヤボンディング装置を用いて、それぞれワイヤ２１８により接続する。
Next, as shown in FIG. 4E, between the
次に、図９（ａ）に示すように、配線母基板３００の一面側に、一括モールドによって封止体２２０を形成する。
Next, as shown in FIG. 9A, a sealing
具体的には、配線母基板３００を図示しないモールド装置に載置し、図示しないモールド装置の上型と下型により配線母基板３００を型閉めした状態で、溶融された封止樹脂、例えば熱硬化性のエポキシ樹脂等を充填させ、充填させた状態でキュアする。
Specifically, the
すると、封止樹脂が熱硬化し、図９（ａ）に示すように複数の製品形成部３０１を一括的に覆う封止体２２０が形成される。
Then, the sealing resin is thermally cured, and a sealing
次に、図９（ｂ）に示すように、配線母基板３００の他面側のランド部２２５にそれぞれ半田ボール２１６を搭載する。
Next, as shown in FIG. 9B,
具体的には、例えば配線基板２０１上のランド部２２５の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、半田ボール２１６を吸着孔に保持し、保持された半田ボール２１６を、フラックスを介して配線基板２０１のランド部２２５に一括搭載する。
Specifically, for example, using a suction mechanism (not shown) in which a plurality of suction holes are formed in accordance with the arrangement of the
全ての製品形成部３０１への半田ボール２１６の搭載後、配線基板２０１をリフローすることで半田ボール２１６が固定される。
After the
次に、図９（ｃ）に示すように、封止体２２０をダイシングテープ２５１に接着し、封止体２２０及び配線母基板３００をダイシングテープ２５１に支持させる。その後、図示しないダイシングブレードを用いて、配線母基板３００及び封止体２２０をダイシングライン２３４（図９（ｂ）参照）に沿って縦横に切断する。これにより、配線母基板３００は、製品形成部３０１毎に個片化される。その後、個片化された製品形成部３０１及び封止体２２０をダイシングテープ２５１からピックアップすることで、図１に示すような半導体装置２００が得られる。
Next, as shown in FIG. 9C, the sealing
このように、第１の実施形態によれば、半導体装置２００は、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材２０７と、スペーサ部材２０７に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドする凸部２１３を有している。
Thus, according to the first embodiment, the
そのため、第２半導体チップ２０５上にアンダーフィル材２１２を乗り上げることなく、配線基板２０１の表面から段差のある１段目（第１半導体チップ２０３）と３段目のチップ（第２半導体チップ２０５）間にアンダーフィル材２１２を充填できる。
Therefore, the first-stage chip (first semiconductor chip 203) and the third-stage chip (second semiconductor chip 205) having a step from the surface of the
また凸部２１３の形状を平面形状がＬ字形状の凸部とし、凸部２１３から第２半導体チップ２０５のオーバーハング部１２３下のスペース２０９を埋めるように、アンダーフィル材２１２が配置されることで、凸部２１３と第１半導体チップ２０３との間の領域へのボイドの発生も抑えることができる。
Further, the shape of the
また、アンダーフィル材２１２が第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３の間の隙間に下段のチップを乗り上げて、良好に充填できるため、アンダーフィル材２１２の供給量の調整で、チップ間のみにアンダーフィル材２１２が配置されるように充填できる。これにより配線基板２０１上の上段アンダーフィル部２１１の領域を抑えることができ、配線基板２０１上の接続パッド２２３ａ、２２３ｂ、２２３ｃ、２２３ｄをアンダーフィル材２１２で覆うリスクを低減できる。
In addition, since the
また第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３の間の隙間には、アンダーフィル材２１２が充填され、オーバーハング部１２３を支持するように構成されることで、オーバーハングするように配置される第２半導体チップ２０５をより薄型化でき、封止体２２０の薄型化及び半導体装置２００を薄型化できる。また封止体２２０の薄型化により、半導体装置２００の反りも低減できる。さらにオーバーハング部１２３に配置された電極パッド１０７ａ、１０７ｂにもチップクラックの問題なく、良好に荷重及び超音波を印加できるため、良好にワイヤ２１８を接続でき、半導体装置２００の信頼性を向上できる。
In addition, the gap between the
次に、第２の実施形態について、図１０を参照して説明する。 Next, a second embodiment will be described with reference to FIG.
第２の実施形態は、第１の実施形態において、半導体チップを４段とし、３段目、４段目の半導体チップのオーバーハング部下へのアンダーフィル供給位置の近傍に凸部２１３を形成するだけでなく、２段目の半導体チップであるスペーサ部材２０７のオーバーハング部１２４下へのアンダーフィル供給位置の近傍にも凸部２１３ａを形成したものである。
In the second embodiment, the number of semiconductor chips is four, and the
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。 Note that, in the second embodiment, elements having the same functions as those in the first embodiment are denoted by the same reference numerals, and different portions from the first embodiment will be mainly described.
図１０〜図１２に示すように、第２の実施形態に係る半導体装置２００ａは、第２半導体チップ２０５上に第３半導体チップ２０８が設けられている。
As shown in FIGS. 10 to 12, in the
第３半導体チップ２０８は、ここでは第１半導体チップ２０３および第２半導体チップ２０５と同様の長方形の半導体チップであり、第２半導体チップ２０５の電極パッド１０７ａ、１０７ｂが形成された領域を覆うことがないように、その短辺が第１半導体チップ２０３および第２半導体チップ２０５の長辺と平行に配置されている。
Here, the
その結果、第３半導体チップ２０８の短辺は、第２半導体チップ２０５に対して外側にはみ出し、オーバーハング部１４３を形成する。オーバーハング部１４３とスペーサ部材２０７の間には上段アンダーフィル部２１１が形成されている。
As a result, the short side of the
さらに、オーバーハング部１４３には電極パッド２２４ａ、２２４ｂが設けられている。電極パッド２２４ａ、２２４ｂは、ワイヤ２２２を介して接続パッド２２３ａ、２２３ｃに接続されている。
Further, the
このように、半導体チップは３段に限定されず、４段以上に積層してもよい。 Thus, the semiconductor chip is not limited to three stages, and may be stacked in four or more stages.
また、図１０に示すように、２段目の半導体チップであるスペーサ部材２０７のオーバーハング部１２４下へのアンダーフィル供給位置の近傍には、下段充填促進部としての凸部２１３ａが設けられている。凸部２１３ａは凸部２１３と同様に、例えば配線基板２０１上に形成された絶縁膜２２１と同じ材料で、アンダーフィルの供給位置を囲むように、平面形状がＬ字形状に形成されている。具体的には、Ｌ字の内側（折れ曲がった側）がオーバーハング部１２４を向くように形成されている。
Further, as shown in FIG. 10, a
このように、充填促進部はスペーサ部材２０７のオーバーハング部１２４下へのアンダーフィル供給位置の近傍にも設けることができる。
As described above, the filling promoting portion can also be provided in the vicinity of the underfill supply position below the
このような構成とすることにより、下段アンダーフィル部２４０の広がりも抑制できる。
By setting it as such a structure, the expansion of the lower stage underfill
なお、半導体装置２００ａの製造方法については、第１の実施形態と同様であるため、説明を省略する。
Note that the manufacturing method of the
このように、第２の実施形態によれば、半導体装置２００ａは、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材２０７と、スペーサ部材２０７上に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドする凸部２１３を有している。
従って、第１の実施形態と同様の効果を奏する。
As described above, according to the second embodiment, the
Accordingly, the same effects as those of the first embodiment are obtained.
また、第２の実施形態によれば、半導体装置２００ａは、２段目の半導体チップであるスペーサ部材２０７のオーバーハング部１２４下へのアンダーフィル供給位置の近傍にも凸部２１３ａが設けられている。
そのため、下段アンダーフィル部２４０の広がりも抑制できる。
In addition, according to the second embodiment, the
Therefore, the spread of the
次に、第３の実施形態について、図１３および図１４を参照して説明する。 Next, a third embodiment will be described with reference to FIG. 13 and FIG.
第３の実施形態は、第２の実施形態において、上段充填促進部として、シリコン基板２４１を用いたものである。
In the third embodiment, the
なお、第３の実施形態において、第２の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第２の実施形態と異なる部分について説明する。 Note that in the third embodiment, elements that perform the same functions as those in the second embodiment are denoted by the same reference numerals, and different portions from the second embodiment will be mainly described.
図１３および図１４に示すように、第３の実施形態に係る半導体装置２００ｂは、上段充填促進部として、シリコン基板２４１が設けられている。
As shown in FIGS. 13 and 14, the
シリコン基板２４１の高さは、例えば第１半導体チップ２０３の高さ（厚さ）と同程度である。
The height of the
このように、上段充填促進部を第１半導体チップ２０３と同程度の高さのシリコン基板２４１で構成することで、図１４に示すように、アンダーフィル材２１２の供給位置の高さと第１半導体チップ２０３とのギャップを低減できるため、より良好にアンダーフィル材２１２を第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３間のスペース２０９に供給できる。さらに、第１半導体チップ２０３と配線基板２０１間の段差が高くてアンダーフィル材２１２が乗り越え難い場合でも、搭載するシリコン基板２４１の高さを変えることで、アンダーフィル材２１２が第１半導体チップ２０３を乗り越えられるように調整できる。
As described above, the upper filling promoting portion is configured by the
なお、半導体装置２００ｂの製造方法については、第２の実施形態と同様であるため、説明を省略する。
Note that the manufacturing method of the
このように、第３の実施形態によれば、半導体装置２００ｂは、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材２０７と、スペーサ部材２０７上に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドするシリコン基板２４１を有している。
従って、第２の実施形態と同様の効果を奏する。
As described above, according to the third embodiment, the
Accordingly, the same effects as those of the second embodiment are obtained.
また、第３の実施形態によれば、上段充填促進部としてシリコン基板２４１を用いている。
Further, according to the third embodiment, the
そのため、シリコン基板２４１の高さを調節することにより、アンダーフィル材２１２の供給位置の高さと第１半導体チップ２０３とのギャップを低減できるため、より良好にアンダーフィル材２１２を第２半導体チップ２０５のオーバーハング部１２３と第１半導体チップ２０３間のスペース２０９に供給できる。
Therefore, by adjusting the height of the
さらに、第１半導体チップ２０３と配線基板２０１間の段差が高くてアンダーフィル材２１２が乗り越え難い場合でも、搭載するシリコン基板２４１の高さを変えることで、アンダーフィル材２１２が第１半導体チップ２０３を乗り越えられるように調整できる。
Further, even when the step between the
次に、第４の実施形態について、図１５および図１６を参照して説明する。 Next, a fourth embodiment will be described with reference to FIGS. 15 and 16.
第４の実施形態は、第２の実施形態において、上段充填促進部として、受動部品２４３を用いたものである。
In the fourth embodiment, a
なお、第４の実施形態において、第２の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第２の実施形態と異なる部分について説明する。 Note that in the fourth embodiment, elements that perform the same functions as those in the second embodiment are denoted by the same reference numerals, and different portions from the second embodiment will be mainly described.
図１５および図１６に示すように、第４の実施形態に係る半導体装置２００ｃは、上段充填促進部として、配線基板２０１に搭載される受動部品２４３が設けられている。
As illustrated in FIGS. 15 and 16, the semiconductor device 200 c according to the fourth embodiment is provided with a
このように、上段充填促進部は、上段アンダーフィル部２１１をスペース２０９へガイド可能な構造であれば、配線基板２０１に搭載されている受動部品２４３を利用してもよい。
As described above, the upper filling promoting portion may use the
このような構成とすることにより、新たな部品を追加することなく、充填促進部を形成できる。 By setting it as such a structure, a filling promotion part can be formed, without adding a new component.
なお、半導体装置２００ｃの製造方法については、第２の実施形態と同様であるため、説明を省略する。 Note that the manufacturing method of the semiconductor device 200c is the same as that of the second embodiment, and thus the description thereof is omitted.
このように、第４の実施形態によれば、半導体装置２００ｃは、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材２０７と、スペーサ部材２０７上に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドする受動部品２４３を有している。
従って、第２の実施形態と同様の効果を奏する。
As described above, according to the fourth embodiment, the semiconductor device 200 c includes the
Accordingly, the same effects as those of the second embodiment are obtained.
また、第４の実施形態によれば、半導体装置２００ｃは、上段充填促進部として、配線基板２０１に搭載されている受動部品２４３を利用している。
In addition, according to the fourth embodiment, the semiconductor device 200c uses the
そのため、第２の実施形態と比較して、新たな部品を追加することなく、充填促進部を形成できる。 Therefore, compared with the second embodiment, the filling promoting portion can be formed without adding new parts.
次に、第５の実施形態について、図１７および図１８を参照して説明する。 Next, a fifth embodiment will be described with reference to FIGS. 17 and 18.
第５の実施形態は、第２の実施形態において、上段充填促進部としてワイヤバンプ２４５を用いたものである。
In the fifth embodiment, the
なお、第５の実施形態において、第２の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第２の実施形態と異なる部分について説明する。 Note that in the fifth embodiment, elements that perform the same functions as those in the second embodiment are denoted by the same reference numerals, and different portions from the second embodiment will be mainly described.
図１７および図１８に示すように、第５の実施形態に係る半導体装置２００ｄは、上段充填促進部として、ワイヤバンプ２４５が設けられている。
As shown in FIGS. 17 and 18, the
このように、充填促進部は、上段アンダーフィル部２１１をスペース２０９へガイド可能な構造であれば、ワイヤバンプ２４５を形成してもよい。
As described above, the filling promotion part may form the
このような構成とすることにより、半導体装置の後工程装置で充填促進部を形成できる。 With such a configuration, the filling promoting portion can be formed by a post-process device of the semiconductor device.
なお、製造方法については、第２の実施形態と同様であるため、説明を省略する。 Since the manufacturing method is the same as that of the second embodiment, description thereof is omitted.
このように、第５の実施形態によれば、半導体装置２００ｄは、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材２０７と、スペーサ部材２０７上に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドするワイヤバンプ２４５を有している。
従って、第２の実施形態と同様の効果を奏する。
As described above, according to the fifth embodiment, the
Accordingly, the same effects as those of the second embodiment are obtained.
また、第５の実施形態によれば、半導体装置２００ｄは、上段充填促進部として、配線基板２０１に搭載されているワイヤバンプ２４５を設けている。
Further, according to the fifth embodiment, the
そのため、第２の実施形態と異なり、半導体装置の後工程装置で充填促進部を形成できる。 Therefore, unlike the second embodiment, the filling promoting portion can be formed by a post-process device of the semiconductor device.
次に、第６の実施形態について、図１９および図２０を参照して説明する。 Next, a sixth embodiment will be described with reference to FIGS. 19 and 20.
第６の実施形態は、第２の実施形態において、一辺にのみ電極パッドが配置された複数の半導体チップを、交互に積層したものである。 The sixth embodiment is obtained by alternately stacking a plurality of semiconductor chips in which electrode pads are arranged only on one side in the second embodiment.
なお、第６の実施形態において、第２の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第２の実施形態と異なる部分について説明する。 Note that in the sixth embodiment, elements that perform the same functions as those in the second embodiment are denoted by the same reference numerals, and different portions from the second embodiment will be mainly described.
図１９および図２０に示すように、第６の実施形態に係る半導体装置２００ｅは、１段目半導体チップ５０１、２段目半導体チップ５０２、３段目半導体チップ５０３、４段目半導体チップ５０４の４つのチップを有しており、これらのチップはいずれも長辺同士、短辺同士が平行になるように配置されるが、いずれも一方の短辺のみに電極パッドが配置されており、これらを千鳥配列となるように（短辺の位置を交互にずらして）積層することで、オーバーハング部が形成されている。なお、１段目半導体チップ５０１、２段目半導体チップ５０２、３段目半導体チップ５０３、４段目半導体チップ５０４は、それぞれ第２の実施形態における第１半導体チップ２０３、スペーサ部材２０７、第２半導体チップ２０５、第３半導体チップ２０８に相当するチップである。
As shown in FIGS. 19 and 20, the
また、図２０では１段目半導体チップ５０１および３段目半導体チップ５０３は左側の短辺にのみ電極パッドが設けられており、２段目半導体チップ５０２および４段目半導体チップ５０４は右側の短辺にのみ電極パッドが設けられている。
In FIG. 20, the first-
さらに、オーバーハング部の下にはアンダーフィル材２１２が充填されている。
Further, an
即ち、２段目半導体チップ５０２のオーバーハング部と配線基板２０１の間には１段目アンダーフィル部５０７（下段アンダーフィル部）が形成され、１段目半導体チップ５０１と３段目半導体チップ５０３の間には２段目アンダーフィル部５０９（上段アンダーフィル部）が形成されている。
That is, a first-stage underfill portion 507 (lower-stage underfill portion) is formed between the overhang portion of the second-
さらに、２段目半導体チップ５０２と４段目半導体チップ５０４の間には３段目アンダーフィル部５１１（上段アンダーフィル部）が形成されている。
Further, a third-stage underfill portion 511 (upper-stage underfill portion) is formed between the second-
また、各半導体チップの長辺の、短辺近傍に対応する位置には凸部２１３ｂが設けられている。
Further, a
このように、オーバーハング部は、チップの寸法を変えることなく、配置を変えることによっても形成でき、この場合も充填促進部を設けることができる。 Thus, the overhang portion can be formed by changing the arrangement without changing the size of the chip, and in this case, the filling promoting portion can be provided.
このように、第６の実施形態によれば、半導体装置２００ｅは、配線基板２０１と、配線基板２０１の一方の面上に千鳥配列となるように積層され、１段目半導体チップ５０１とオーバーハング部を有する２段目半導体チップ５０２〜４段目半導体チップ５０４と、オーバーハング部の下のスペースを埋めるように設けられた、１段目アンダーフィル部５０７〜３段目アンダーフィル部５１１と、配線基板２０１の一方の面上に配置され、１段目アンダーフィル部５０７〜３段目アンダーフィル部５１１をスペースへガイドする凸部２１３ｂを有している。
従って、第２の実施形態と同様の効果を奏する。
As described above, according to the sixth embodiment, the
Accordingly, the same effects as those of the second embodiment are obtained.
次に、第７の実施形態について、図２１を参照して説明する。 Next, a seventh embodiment will be described with reference to FIG.
第７の実施形態は、第２の実施形態において、第１半導体チップ２０３を配線基板２０１にフリップチップ接続したものである。
In the seventh embodiment, the
なお、第７の実施形態において、第２の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第２の実施形態と異なる部分について説明する。 Note that in the seventh embodiment, elements that perform the same functions as in the second embodiment are denoted by the same reference numerals, and differences from the second embodiment will be mainly described.
図２１に示すように、第７の実施形態に係る半導体装置２００ｆは、第１半導体チップ２０３が配線基板２０１にフリップチップ接続されている。
As shown in FIG. 21, in the
このように、本発明は３段目の半導体チップがオーバーハングする構成であれば、一段目の半導体チップと配線基板の接続方法によらず適用可能である。 As described above, the present invention can be applied regardless of the connection method between the first-stage semiconductor chip and the wiring board as long as the third-stage semiconductor chip is overhanging.
このように、第７の実施形態によれば、半導体装置２００ｆは、配線基板２０１と、配線基板２０１の一方の面上に搭載された第１半導体チップ２０３と、第１半導体チップ２０３上に積層されたスペーサ部材としてのスペーサ部材２０７と、スペーサ部材２０７上に積層され、少なくとも一端部がスペーサ部材２０７からオーバーハングすると共に、一端部と第１半導体チップ２０３との間にスペース２０９を形成するように配置された第２半導体チップ２０５と、スペース２０９を埋めるように設けられた上段アンダーフィル部２１１と、配線基板２０１の一方の面上に配置され、上段アンダーフィル部２１１をスペース２０９へガイドする凸部２１３を有している。
従って、第２の実施形態と同様の効果を奏する。
As described above, according to the seventh embodiment, the
Accordingly, the same effects as those of the second embodiment are obtained.
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, although the invention made | formed by this inventor was demonstrated based on embodiment, it cannot be overemphasized that this invention is not limited to the said embodiment, and can be variously changed in the range which does not deviate from the summary.
例えば、上記した実施形態では半導体チップとしてメモリチップを例示したが、３段目の半導体チップがオーバーハングする構成であれば、ロジックチップとメモリチップ等、どのような半導体チップの組合せでも良い。 For example, in the above-described embodiment, the memory chip is exemplified as the semiconductor chip. However, any combination of semiconductor chips such as a logic chip and a memory chip may be used as long as the third-stage semiconductor chip is overhanging.
また、上記した実施形態では、スペーサ部材として半導体チップを用いたが、半導体チップの替わりに、シリコン基板を用いてもよい。 In the above-described embodiment, the semiconductor chip is used as the spacer member. However, a silicon substrate may be used instead of the semiconductor chip.
１０３ａ、１０３ｂ ：電極パッド
１０５ ：接着部材
１０７ａ、１０７ｂ ：電極パッド
１２３ ：オーバーハング部
１２４ ：オーバーハング部
１４３ ：オーバーハング部
２００ ：半導体装置
２００ａ ：半導体装置
２００ｂ ：半導体装置
２００ｃ ：半導体装置
２００ｄ ：半導体装置
２００ｅ ：半導体装置
２００ｆ ：半導体装置
２０１ ：配線基板
２０３ ：第１半導体チップ
２０５ ：第２半導体チップ
２０７ ：スペーサ部材
２０８ ：第３半導体チップ
２０９ ：スペース
２１１ ：上段アンダーフィル部
２１２ ：アンダーフィル材
２１３ ：凸部
２１３ａ ：凸部
２１３ｂ ：凸部
２１４ ：ディスペンサー
２１５ ：ワイヤ
２１６ ：半田ボール
２１７ ：ワイヤ
２１８ ：ワイヤ
２１９ ：絶縁基材
２２０ ：封止樹脂
２２１ ：絶縁膜
２２３ａ、２２３ｂ、２２３ｃ、２２３ｄ ：接続パッド
２２５ ：ランド部
２３４ ：ダイシングライン
２３５ａ、２３５ｂ、２３５ｃ、２３５ｄ ：開口部
２３８ａ、２３８ｂ ：電極パッド
２４０ ：下段アンダーフィル部
２４１ ：シリコン基板
２４３ ：受動部品
２４５ ：ワイヤバンプ
２５１ ：ダイシングテープ
３００ ：配線母基板
３０１ ：製品形成部
５０１ ：１段目半導体チップ
５０２ ：２段目半導体チップ
５０３ ：３段目半導体チップ
５０４ ：４段目半導体チップ
５０７ ：１段目アンダーフィル部
５０９ ：２段目アンダーフィル部
５１１ ：３段目アンダーフィル部
103a, 103b: Electrode pad 105:
Claims (10)
前記配線基板の一方の面上に搭載された第１の半導体チップと、
前記第１の半導体チップ上に搭載されたスペーサ部材と、
前記スペーサ部材上に搭載され、少なくとも一端部が前記スペーサ部材からオーバーハングすると共に、前記一端部と前記第１の半導体チップとの間にスペースを形成するように配置された第２の半導体チップと、
前記スペースを埋めるように設けられた上段アンダーフィル部と、
前記配線基板の前記一方の面上に配置され、前記上段アンダーフィル部を前記スペースへガイドする上段充填促進部と、
を有する半導体装置。 A wiring board;
A first semiconductor chip mounted on one surface of the wiring board;
A spacer member mounted on the first semiconductor chip;
A second semiconductor chip mounted on the spacer member, and having at least one end overhanging from the spacer member and arranged to form a space between the one end and the first semiconductor chip; ,
An upper underfill portion provided to fill the space;
An upper filling facilitating portion that is disposed on the one surface of the wiring board and guides the upper underfill portion to the space;
A semiconductor device.
前記スペーサ部材は、少なくとも一端部が前記第１の半導体チップからオーバーハングすると共に、前記一端部と前記配線基板との間にスペースを形成するように配置され、
前記スペーサ部材の前記一端部と前記配線基板との間の前記スペースを埋めるように下段アンダーフィル部が設けられる、請求項１に記載の半導体装置。 The spacer member is a semiconductor chip,
The spacer member is arranged so that at least one end portion overhangs from the first semiconductor chip and forms a space between the one end portion and the wiring board.
The semiconductor device according to claim 1, wherein a lower underfill portion is provided so as to fill the space between the one end portion of the spacer member and the wiring board.
前記配線基板の前記一方の面上に設けられた凸部である、請求項１記載の半導体装置。 The upper stage filling promoting part is:
The semiconductor device according to claim 1, wherein the semiconductor device is a protrusion provided on the one surface of the wiring board.
前記Ｌ字の内側が前記第２の半導体チップの前記オーバーハング部を向くように設けられている、請求項１〜３のいずれか一項に記載の半導体装置。 The upper filling promoting portion has an L-shaped planar shape,
The semiconductor device according to claim 1, wherein an inner side of the L-shape is provided so as to face the overhang portion of the second semiconductor chip.
前記Ｌ字の内側が前記前記スペーサ部材の前記オーバーハング部を向くように設けられている、請求項４記載の半導体装置。 The lower filling promoting portion has an L-shaped planar shape,
The semiconductor device according to claim 4, wherein an inner side of the L-shape is provided so as to face the overhang portion of the spacer member.
前記配線基板の前記一方の面上に設けられたバンプ、シリコン基板、受動部品のいずれかである、請求項１〜４のいずれか一項に記載の半導体装置。 The upper stage filling promoting part is:
The semiconductor device according to claim 1, wherein the semiconductor device is one of a bump, a silicon substrate, and a passive component provided on the one surface of the wiring board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2012174092A JP2014033145A (en) | 2012-08-06 | 2012-08-06 | Semiconductor device |
Applications Claiming Priority (1)
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| JP2012174092A JP2014033145A (en) | 2012-08-06 | 2012-08-06 | Semiconductor device |
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| JP (1) | JP2014033145A (en) |
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