JP2014033000A - 半導体装置および半導体装置の試験方法 - Google Patents

Abstract

【課題】対象素子がストレス試験を受けたことを判定できるようにする。
【解決手段】モニタＭＯＳＦＥＴ２として、対象素子のＭＯＳＦＥＴのゲート絶縁膜よりも膜厚が薄いゲート絶縁膜で形成する。モニタＭＯＳＦＥＴ２は、対象素子と同じストレス試験を受けると、劣化もしくは破壊に至るようにゲート絶縁膜が形成されている。ストレス試験は、電源電圧Ｖａが切離回路１０を介して給電され、インバータ回路１１によりオンオフ動作される。通常の電気的ストレス試験あるいはバーンイン試験を経ることで、最終段階で劣化状態となるので、これを判定することで確実にストレス試験を実施したことが確認できる。その上で、対象素子が正常であれば良品として判定できる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の試験方法に関する。

半導体装置の一つとして集積回路特にＬＳＩの劣化状態を精度良く検出する技術が提供されている。この技術では、実使用回路と同一構成のモニタ回路を用意し、実使用回路と同等の素子を設けることで行なっている。通常は実使用回路を動作させるときにモニタ回路も同時に動作させており、これにより、モニタ回路の劣化程度を測定することで実使用回路の劣化を検出する技術である。

このようなモニタ回路を設ける構成では、実使用回路とモニタ回路とを同一工程で製造することにより、同等の品質のものが得られ、これによって絶縁膜として形成する酸化膜などにおいて同じ確率で異物が分布することが推定できる。この結果、実使用回路およびモニタ回路のどちらも同じ確率で異物等に起因した酸化膜の破壊が発生する状況とすることができる。

この場合、バーンイン試験でモニタ回路が異物によって劣化（故障）した場合、バーンイン試験による熱的および電気的ストレスは酸化膜の初期故障に対して十分であったといえる。しかし、モニタ回路にも実使用回路にも異物が存在しない場合には、初期故障を発生させる程度に劣化させるのに十分なストレス試験であったかどうかを判定することができない。

したがって、このような従来の技術では、バーンイン試験や高電圧印加試験のストレスが十分に実施されていたかどうかをモニタ回路から判定することができないものであった。さらには、検査工程に不備があってストレスを十分印加できない場合や接続不良などで電気的ストレス試験そのものが実施されない不具合が生じていても、これを検出して試験の不備であることを判定することができないという問題がある。

特開平５−２４３３５６号公報

本発明は、上記事情を考慮してなされたもので、その目的は、ストレス試験を実施したことをチップ毎に確認でき、これによって確実にストレス試験を実施した対象素子について試験後の検査を実施することができる構成の半導体装置および半導体装置の試験方法を提供することにある。

請求項１に記載の半導体装置によれば、半導体基板に形成されたゲート酸化膜を備えた対象素子と、対象素子のゲート酸化膜よりも薄い膜厚のゲート酸化膜を備え対象素子に対する電気的ストレス試験を受けると劣化するモニタ素子と、モニタ素子に対して電気的ストレス試験後に分離可能な切離回路とを設けた構成としている。

これにより、対象素子に対して電気的ストレス試験を与えるときに、同時にモニタ素子にも同じ電気的ストレス試験を実施することで、ゲート酸化膜の薄いモニタ素子はストレス試験を経ることでダメージを受けて劣化あるいは破壊に至る。これによって、同時に電気的ストレスを実施した対象素子については、劣化が生じている場合には初期不良品として判定することができ、劣化が確認できない場合でも、モニタ素子が劣化することで確実に電気的ストレス試験を実施した上での劣化のない状態であることを判定することができる。このようにしてモニタ素子によって確実な判定を行った後は、切離回路によりモニタ素子を分離することで、半導体装置としてモニタ素子が動作にかかわらない状態とすることができる。

請求項１２に記載の半導体装置の試験方法によれば、半導体基板に形成されたゲート酸化膜を備えた対象素子と、対象素子の前記ゲート酸化膜よりも薄い膜厚のゲート酸化膜を備え対象素子に対する電気的ストレス試験を受けると劣化するモニタ素子と、モニタ素子に対して電気的ストレス試験後に分離可能な切離回路とを備えた半導体装置を対象として試験方法を行うもので、電気的ストレス試験の後にモニタ素子が劣化もしくは破壊していることで、同時に電気的ストレス試験を実施している対象素子にもその実施を行った上で劣化のないものを正常な対象素子として判定することができる。

第１実施形態の電気的構成図 モニタ素子と対象素子の模式的断面図 対象素子およびモニタ素子の検査工程の実施例（その１） 対象素子およびモニタ素子の検査工程の実施例（その２） 対象素子およびモニタ素子の検査工程の実施例（その３） 対象素子およびモニタ素子の検査工程の実施例（その４） モニタ素子の変形例（その１） モニタ素子の変形例（その２） 第２実施形態の電気的構成図（その１） 第２実施形態の電気的構成図（その２） 第２実施形態の電気的構成図（その３） 第２実施形態の電気的構成図（その４） 第３実施形態の電気的構成図 第４実施形態の電気的構成図 第５実施形態の電気的構成図（その１） 第５実施形態の電気的構成図（その２） 第５実施形態の電気的構成図（その３）

（第１実施形態）
以下、第１実施形態について図１〜図６を参照して説明する。
この実施形態では、図２に示すように、半導体装置に一体に形成されるＭＯＳＦＥＴ１を対象素子として想定している。対象素子のＭＯＳＦＥＴ１は、半導体装置内で回路内に組み込まれる半導体素子で、出荷前にストレス試験を受けて耐久性のある半導体装置が良品として残り、絶縁膜などが破壊された半導体装置は不良品として扱われる。

そして、この半導体装置には、モニタ素子としてモニタＭＯＳＦＥＴ２およびその周辺回路が図１に示すように一体に形成されている。半導体装置は、例えばＳＯＩ（silicon on insulator）基板上にＭＯＳＦＥＴ１とモニタＭＯＳＦＥＴ２とが形成されている。半導体装置には他の素子も形成されているが、ここでは対象としている対象素子のＭＯＳＦＥＴ１とこれに対応するモニタ素子としてのモニタＭＯＳＦＥＴ２の構成を中心に説明する。

ＳＯＩ基板は、図示しない支持基板上に絶縁膜を介してシリコン単結晶層３が形成されており、このシリコン単結晶層３に素子が作りこまれる。シリコン単結晶層３は、作りこむ素子あるいは回路を単位として周囲をシリコン酸化膜などの絶縁膜４により分離されている。また、シリコン単結晶層３を分離した各表面の周囲は、フィールド酸化膜５で覆う状態に構成されている。

ＭＯＳＦＥＴ１およびモニタＭＯＳＦＥＴ２の各シリコン単結晶層３の上面中央にはシリコン酸化膜などからなるゲート絶縁膜６、７が形成され、その上部に多結晶シリコン膜などからなるゲート電極８が形成されている。ＭＯＳＦＥＴ１のゲート絶縁膜６は所定の耐圧を確保できる膜厚が設定されている。また、モニタＭＯＳＦＥＴ２のゲート絶縁膜７は、ゲート絶縁膜６よりも薄い膜厚で形成されており、ＭＯＳＦＥＴ１よりも低いゲート耐圧で、後述する通常のストレス試験を経ることで劣化あるいは破壊に至るものとして形成される。

ストレス試験では、後述するようにチップ内に形成される対象素子であるＭＯＳＦＥＴ１が初期不良品である場合に、これを故障させるのに必要なストレス(電圧・温度・時間)を印加することで積極的に故障を発生させて取り除く。この場合、モニタＭＯＳＦＥＴ２のゲート絶縁膜７は、このようなストレス試験を受けると劣化あるいは破壊する程度の酸化膜厚に設定されている。しかも、モニタＭＯＳＦＥＴ２のゲート絶縁膜７の厚さは、ＭＯＳＦＥＴ１のゲート絶縁膜６の形成工程で発生するばらつきの範囲の最小の膜厚よりも薄くなるように設定されている。

そして、上記構成の表面は、層間絶縁膜９により覆われた状態に形成され、ソース／ドレイン領域３ａのコンタクト形成部分の層間絶縁膜９が除去され、コンタクトが形成されるようになっている。このように、対象素子であるＭＯＳＦＥＴ１に対してモニタ素子としてモニタＭＯＳＦＥＴ２を設ける構成としている。

また、半導体装置には、図１に示すように、モニタＭＯＳＦＥＴ２を機能させるための回路が設けられている。切離回路としてのインバータ回路１０は、モニタＭＯＳＦＥＴ２のドレインにストレス試験時の電圧Ｖａを印加し、試験後に切離すように設けられる回路で、ここではＣＭＯＳ（complementary MOS）インバータ回路により構成している。また、ＣＭＯＳにより構成したインバータ回路１１はモニタＭＯＳＦＥＴ２のゲートに印加する電圧Ｖａを制御する。

上記した半導体装置は、製造工程としてウエハ工程Ａ１および組付工程Ａ２を経て製作される。ウエハ工程Ａ１では、シリコン基板などのウエハに各種の加工工程を施して多数の半導体チップを半導体装置として作りこむ。また、組付工程Ａ２では、ウエハに作りこまれた多数の半導体チップを切離して個別にパッケージング加工を行なう。そして、ウエハ工程Ａ１中にはウエハ試験Ｔ１が実施され、組付工程Ａ２では出荷試験Ｔ３が実施される。また、ウエハ工程Ａ１もしくは組付工程Ａ２のいずれかにおいてストレス試験の一つであるバーンイン試験Ｔ２あるいはＴ４が実施される。これらの試験を経ることで、初期不良などが発生する半導体装置を除去するスクリーニングを行うものである。

これらの試験については、例えば図３〜図６に示すようなタイミングで実施される。図３に示す工程を採用する場合には、ウエハ工程Ａ１の終盤にウエハ試験Ｔ１が実施され、組付工程Ａ２の終盤にバーンイン（Ｂ／Ｉ）試験（ストレス試験）Ｔ２を行い、最後に出荷試験Ｔ３が行われる。図４に示す工程を採用する場合には、ウエハ工程Ａ１のウエハ試験Ｔ１の後にバーンイン試験としてＷＬＢＩ（wafer level burn in）試験（ストレス試験）を行う。

この場合、組付工程Ａ２で行うＢ／Ｉ試験Ｔ２では、パッケージに組み立てた個々の半導体装置を試験用のコネクタに挿入して行うもので、高温に保持するなどで温度ストレスを与えた状態で電気的な加速試験をするものである。また、ウエハ工程Ａ１で行うＷＬＢＩ試験Ｔ４では、多数のチップが作りこまれたウエハ状態で、個々の半導体装置を一括して温度ストレスを与えながら電気的な加速試験を行うものである。

また、ウエハ試験Ｔ１では、主として電気的なストレスを各チップに印加して試験をするもので、出荷試験Ｔ３では、同様の電気的なストレスをパッケージ毎に印加して試験をするもので、続くストレス判定試験で最終的にストレスに対する耐性を有していて初期不良となっていないことを判定するものである。

図５に示す工程を採用する場合には、図３の工程に類似するが、ウエハ試験Ｔ１ａでは複数の電気的なストレス試験を実施してストレス判定試験も行う。また、出荷試験Ｔ３ａでも、複数の電気的なストレス試験を実施して最終的なストレス判定試験を行う。図６に示す工程を採用する場合には、図３の工程からＢ／Ｉ試験Ｔ３を省略しているもので、温度ストレスを与えない場合の工程である。

さて、前述したような構成において、図３〜図６に示すような工程にて半導体装置を製造する場合に、ウエハ工程Ａ１の最終段階では、形成された各チップがウエハ状態で試験される。この試験では、各チップに対する通常の特性測定などに加えてストレス試験が設定されており、例えば高電圧を印加して動作させるなどによりストレスを与える試験である。このストレス試験では、ウエハ上の各チップに形成されたＭＯＳＦＥＴ１および他の回路素子に対してストレスを与えると共に、モニタＭＯＳＦＥＴ２に対しても同様のストレスを与える。

この後、図３、５、６に示す製造工程を採用している場合には、この後組付工程Ａ２に移行する。また、図４に示す製造工程を採用している場合には、ＷＬＢＩ試験Ｔ４が実施される。このＷＬＢＩ試験Ｔ４では、ウエハ上に形成されたすべてのチップに対して高温状態で高電圧を印加することでストレスを与える。このＷＬＢＩ試験Ｔ４においても、上述同様にウエハ上の各チップに形成されたＭＯＳＦＥＴ１および他の回路素子に対してストレスを与えると共に、モニタＭＯＳＦＥＴ２に対しても同様のストレスを与える。

組付工程Ａ２では、前述したようにウエハから半導体チップを切離して個別にパッケージングする工程を経て半導体装置を形成する。この状態で、半導体装置に組み込まれた回路に対応する端子がパッケージのリードに接続され、外部との電気的信号の授受を行う。また、モニタＭＯＳＦＥＴ２についても外部から電気的ストレスを付与するために各端子がパッケージのリードに接続されている。

組付工程Ａ２が終了する段階で、Ｂ／Ｉ試験Ｔ２あるいは出荷試験Ｔ３が実施される。Ｂ／Ｉ試験Ｔ２では、前述したＷＬＢＩ試験と同様に、高温雰囲気中で高電圧が印加されるなどして各半導体装置に加速ストレスが印加される。また、出荷試験Ｔ３においても温度を上げない状態で行う各種のストレス試験が実施される。そして、出荷試験Ｔ３の最終段階において、ストレス判定試験が実施される。

モニタＭＯＳＦＥＴ２はＭＯＳＦＥＴ１および他の回路素子と同様に動作させ、ゲート絶縁膜７が劣化状態あるいは絶縁破壊した状態となることをもって、チップに電気的ストレスが確実に印加されことを判定できる。実際のストレス試験としては、モニタＭＯＳＦＥＴ２を、ＭＯＳＦＥＴ１および他の回路素子と同程度のクロック速度で動作させ、同じ電源系Ｖａに接続されるものとする。

この結果、モニタＭＯＳＦＥＴ２のゲート絶縁膜７が劣化状態になったり、あるいは絶縁破壊するなどして破壊された状態になっていると、ＯＦＦ時にリーク電流が流れる状態となる。このようにモニタＭＯＳＦＥＴ２のゲート絶縁膜７が劣化もしくは破壊することで、ＯＦＦ時のリーク電流が大きくなることを利用してストレス試験としてバーンイン試験や高電圧印加試験を行った後に、消費電流検査やＩＤＤＱ（静止状態電源電流）試験でリーク電流を測定して劣化状態あるいは破壊状態を確認できる。この結果、ＭＯＳＦＥＴ１のゲート絶縁膜６や他の回路素子の酸化膜にストレスが十分に印加されていることを判定することができる。

また、このようにＭＯＳＦＥＴ１および他の回路素子に十分なストレスが印加されたことが判定された場合は、モニタＭＯＳＦＥＴ２が劣化状態あるいは破壊されている状態であるから、ストレス試験実施後には、インバータ回路１０によりモニタＭＯＳＦＥＴ２を無効化させる。具体的には、インバータ回路１０のゲート信号としてロウレベルの信号を入力するように切り替え設定する。これにより、電源ラインにＶａからモニタＭＯＳＦＥＴ２への給電ラインを断電しＧＮＤレベルに接続することができる。この結果、ストレス試験で劣化あるいは絶縁破壊された状態のモニタＭＯＳＦＥＴ２を電源ラインＶａから切り離した状態とすることができ、半導体装置として、本来の他の部分に形成された回路を用いることができる。

このような本実施形態によれば、モニタＭＯＳＦＥＴ２を設け、そのゲート絶縁膜７の膜厚をＭＯＳＦＥＴ１のゲート絶縁膜６よりも薄く設定した。対象素子としてのＭＯＳＦＥＴ１の電気的ストレス試験と同じストレス試験をモニタＭＯＳＦＥＴ２に実施することで、ゲート絶縁膜７の膜厚が薄く設定されている分だけ劣化や破壊が起こりやすいことを利用してＭＯＳＦＥＴ１に対して確実に電気的ストレス試験を実施したことを判定することができ、その上で、ＭＯＳＦＥＴ１が劣化している場合には初期不良品であることが判定でき、劣化していなければ良品であることを判定することができる。

切離回路として、インバータ回路１０を設ける構成としたので、インバータ回路１０にロウレベルのゲート信号を与えて電源電圧ＶａをモニタＭＯＳＦＥＴ２に印加し、ハイレベルのゲート信号を与えてモニタＭＯＳＦＥＴ２のドレインを接地状態に切り替えることができる。これによって、モニタＭＯＳＦＥＴ２の使用後には、インバータ回路１０により切り離した状態とすることで、半導体装置の実使用上において支障のないものとすることができる。

次に、上記した構成について、モニタＭＯＳＦＥＴ２の構成のバリエーションについて図７、図８を参照して説明する。
図７（ａ）は、モニタＭＯＳＦＥＴ１２の断面構成を示すもので、ＭＯＳＦＥＴ１と同等のゲート絶縁膜６の中央部だけを薄くして形成したゲート絶縁膜１３を設けた構成である。ゲート絶縁膜１３の中央部はゲート絶縁膜７と同程度の絶縁耐圧を有するもので、同じく製造工程を経て各種のストレス試験を受けることで劣化もしくは絶縁破壊に至る程度の膜厚に形成されている。これにより、ストレス試験を確実に受けたことを判定することができる。

図７（ｂ）は、モニタＭＯＳＦＥＴ１４の断面構成を示すもので、ゲート絶縁膜１５はソース／ドレイン領域３ａ，３ａの一方側がゲート絶縁膜６と同程度の膜厚に設定され、他方側がゲート絶縁膜７と同程度の膜厚となるように一方側から他方側に向けて変化するように形成されている。

図７（ｃ）は、モニタＭＯＳＦＥＴ１６の断面構成を示している。この構成では、シリコン単結晶層３のゲート部分に突起部３ｂが形成されている。ゲート絶縁膜１７は、シリコン単結晶層３の突起部３ｂを覆うように形成され、突起部３ｂにおける膜厚がゲート絶縁膜７の膜厚と同程度に形成されている。

図８（ａ）は、モニタＭＯＳＦＥＴ１８の断面構成を示している。この構成では、ゲート絶縁膜１９は、ソース／ドレイン領域３ａ，３ａの一方側がゲート絶縁膜６と同程度の膜厚に設定され、他方側がゲート絶縁膜７と同程度の膜厚となるように設定され、途中に段差が形成された状態である。

図８（ｂ）は、モニタＭＯＳＦＥＴ２０の断面構成を示している。この構成では、シリコン単結晶層３のゲート部分に小突起２１が複数個形成されている。ゲート絶縁膜２２は、シリコン単結晶層３の小突起２１を覆うように形成され、突起部３ｂにおける膜厚がゲート絶縁膜７の膜厚と同程度に形成されている。

図８（ｃ）は、ＭＯＳＦＥＴ１とモニタＭＯＳＦＥＴ２とを一つのシリコン単結晶層３に作り込んだ構成のモニタ部２３を設けるものである。この構成では、絶縁膜４で分離するシリコン単結晶層３の大きさを広く形成している。そして、同一の素子島となるシリコン単結晶層３の中に異なる酸化膜厚を持った素子として、ＭＯＳＦＥＴ１とモニタＭＯＳＦＥＴ２を形成し、モニタＭＯＳＦＥＴ２をストレス試験の実施確認用として利用する例である。

なお、上記した図７、図８に示した変形例では、モニタＭＯＳＦＥＴ２のゲート絶縁膜７と同等の膜厚となるように各モニタＭＯＳＦＥＴのゲート絶縁膜を形成した例として示したが、このようなモニタＭＯＳＦＥＴに加えて、ゲート絶縁膜の膜厚が異なる他のモニタＭＯＳＦＥＴを１以上設けて、ストレス試験のレベルに応じて異なるモニタＭＯＳＦＥＴを用いることでより精度の高いストレス試験の印加状態を判定することもできる。

（第２実施形態）
図９ないし図１２は第２実施形態を示すもので、モニタＭＯＳＦＥＴ２の給電経路に電源電圧Ｖａよりも低い電圧を印加するために、電圧調整手段を介在させる構成としたものである。電圧調整手段としては、以下に説明するように種々のものを適用することができ、これによって、モニタＭＯＳＦＥＴ２に印加する電圧を適宜調整してストレス試験の条件を調整することができる。

図９〜図１２では電圧調整手段の具体的な構成を示している。図９に示すものは、モニタＭＯＳＦＥＴ２の給電ラインにｐチャンネルＭＯＳＦＥＴ２４をゲート／ドレイン間を短絡させた状態で設けるものである。このような電圧調整手段としてのｐチャンネルＭＯＳＦＥＴ２４は、いわゆる負荷ＭＯＳＦＥＴとして設けるもので、電圧が印加されると常時オン状態となって電流を流す抵抗要素として機能するものである。

図１０に示すものは、モニタＭＯＳＦＥＴ２の給電ラインに抵抗２５を直接介在させる構成としたものである。電圧調整手段として、抵抗２５を介在させることで電圧降下が起こりモニタＭＯＳＦＥＴ２にはその電圧降下分だけ低い電圧が印加されるようにしたものである。

図１１に示すものは、モニタＭＯＳＦＥＴ２の給電ラインに例えば３個のダイオード２６ａ〜２６ｃの直列回路を電圧調整手段として挿入する構成である。１個のダイオード２６ａの順方向電圧Ｖ_Ｆは約０．７Ｖであるから、所望する電圧降下に対応する個数のダイオード２６ａを直列に接続することで電圧調整をすることができる。

図１２に示すものは、モニタＭＯＳＦＥＴ２の給電ラインに電圧調整手段としてのツェナーダイオード２７を挿入する構成である。これにより、ツェナーダイオード２７によるツェナー電圧Ｖｚの分だけ低くした電源電圧をモニタＭＯＳＦＥＴ２に印加することができる。

このような第２実施形態によれば、モニタＭＯＳＦＥＴ２の給電経路に電圧調整手段として、ｐチャンネルＭＯＳＦＥＴ２４、抵抗２５、ダイオード２６ａ〜２６ｃ、ツェナーダイオード２７を設ける構成としたので、簡単な構成としながらモニタＭＯＳＦＥＴ２への印加電圧を調整することができる。これにより、ストレス試験の条件に応じてＭＯＳＦＥＴ１に印加する電圧Ｖａに対してモニタＭＯＳＦＥＴ２に印加する電圧を低く設定することができる。

なお、このような電圧調整手段を設けることで、モニタＭＯＳＦＥＴ２のゲート絶縁膜７の膜厚との関係で耐圧や耐久性などを考慮してストレス試験の条件に適合するように印加電圧を調整する手段として用いることもできる。

また、上記した電圧調整手段としてのｐチャンネルＭＯＳＦＥＴ２４、抵抗２５、ダイオード２６ａ〜２６ｃ、ツェナーダイオード２７は、いずれのものを用いることもできるし、組み合わせて設けることもできる。さらに、第１実施形態のいずれの構成のものとも組み合わせて用いることができる。

（第３実施形態）
図１３は第３実施形態を示すもので、第１実施形態と異なるところは、インバータ回路１０に代えて、切離回路として給電経路にｐチャンネルＭＯＳＦＥＴ２８を設ける構成としたところである。ＭＯＳＦＥＴ２８のゲートにロウレベルのゲート信号を与えることでモニタＭＯＳＦＥＴ２に給電し、ハイレベルのゲート信号を与えることで断電して電源から切離す。

また、この構成では、モニタＭＯＳＦＥＴ２のゲートに対してもｐチャンネルＭＯＳＦＥＴ２９ａを接続すると共に、放電経路として抵抗２９ｂを設けた構成としている。ＭＯＳＦＥＴ２９ａにロウレベルのゲート信号を与えてオンさせることでモニタＭＯＳＦＥＴ２にゲート信号を与えてオンさせ、ハイレベルのゲート信号を与えてオフさせることでモニタＭＯＳＦＥＴ２をオフさせる構成である。
このような第３実施形態によっても第１実施形態および第２実施形態と同様の効果を得ることができる。

（第４実施形態）
図１４は第４実施形態を示すもので、第１実施形態と異なるところは、モニタＭＯＳＦＥＴ２に代えて、モニタ用のｐチャンネルＭＯＳＦＥＴ３０ａおよびｎチャンネルＭＯＳＦＥＴ３０ｂからなるインバータ回路３０を設ける構成としたものである。これは、ストレス試験の対象として、ｐチャンネルＭＯＳＦＥＴおよびｎチャンネルＭＯＳＦＥＴの劣化状態を判定する場合に、同等の構成で且つゲート絶縁膜を薄く形成したモニタ用のＭＯＳＦＥＴ３０ａ、３０ｂを設けることでストレス試験の実施を確実に判定しようとするものである。

これにより、ＣＭＯＳタイプの半導体装置あるいはｐチャンネルＭＯＳＦＥＴおよびｎチャンネルＭＯＳＦＥＴが混在する構成の半導体装置においても、同様にしてストレス試験を実施したことを確実に判定することができる。

なお、ストレス試験の方式として、モニタ用のｐチャンネルＭＯＳＦＥＴ３０ａあるいはｎチャンネルＭＯＳＦＥＴ３０ｂのいずれか一方だけを使用した場合には、半導体装置に組み込まれたｐチャンネルＭＯＳＦＥＴあるいはｎチャンネルＭＯＳＦＥＴの劣化を判定することができる。

（第５実施形態）
図１５〜図１７は第５実施形態を示すもので、ゲートへの電圧を変更する手段を設ける構成の実施形態である。なお、これらの図に示すものでは、第４実施形態で示したモニタ用のインバータ回路３０を設ける構成の場合で示している。

図１５では、異なる電源電圧ＶａおよびＶｂ（＜Ｖａ）のそれぞれをインバータ回路３０のゲート入力として切り替えることができるように構成している。インバータ回路３０のゲート入力として、電源電圧Ｖａを給電する経路には第１実施形態と同様のインバータ回路１１が設けられるとともに逆流防止用のダイオード３１が設けられている。電源電圧Ｖｂを給電する経路には、インバータ回路３２が設けられるとともに逆流防止用のダイオード３３が直列に設けられている。

このような構成とすることで、モニタ用のインバータ回路３０のゲート入力として、電源電圧Ｖａを印加するときには、インバータ回路１１のゲート入力をロウレベルに設定することでｐチャンネルＭＯＳＦＥＴをオンさせる。これにより、インバータ回路３０のゲート入力には電源電圧Ｖａからダイオード３１の順方向電圧Ｖ_Ｆだけ下がった電圧が印加される。なお、インバータ回路３２のゲート入力がハイレベルとされ、ｐチャンネルＭＯＳＦＥＴはオフ状態、ｎチャンネルＭＯＳＦＥＴはオン状態となるが、逆流阻止ダイオード３３が設けられているので、インバータ回路３０にゲート入力を与えることができる。

一方、モニタ用のインバータ回路３０のゲート入力として、電源電圧Ｖｂを印加するときには、インバータ回路３２のゲート入力をロウレベルに設定することでｐチャンネルＭＯＳＦＥＴをオンさせる。これにより、インバータ回路３０のゲート入力には電源電圧Ｖｂからダイオード３３の順方向電圧Ｖ_Ｆだけ下がった電圧が印加される。なお、インバータ回路１１のゲート入力がハイレベルとされ、ｐチャンネルＭＯＳＦＥＴはオフ状態、ｎチャンネルＭＯＳＦＥＴはオン状態となるが、逆流阻止ダイオード３１が設けられているので、インバータ回路３０にゲート入力を与えることができる。

図１６では、一つの電源電圧Ｖａを用いて、その給電経路に電圧調整回路３４を設ける構成である。インバータ回路３０のゲート入力は、電源電圧Ｖａをインバータ回路１１によりオンオフの切り替えを行なって与える。インバータ回路１１の出力段からインバータ回路３０のゲート入力に至る経路に電圧調整回路３４が介在される。電圧調整回路３４は、給電方向に向かってダイオード３５、３６が順方向に直列に接続され、逆方向すなわちゲート電荷の放電方向に向かってダイオード３７が順方向に接続されている。また、電圧を調整する構成として、ダイオード３５の両端子間を短絡するスイッチ３８が設けられている。

この構成によれば、スイッチ３８をオフ状態に設定したときには、２個のダイオード３５、３６の順方向電圧Ｖ_Ｆの和の電圧だけ下がった電圧がインバータ回路３０のゲート入力として与えられる。また、スイッチ３８をオン状態に設定したときには、ダイオード３５が短絡状態となるので、ダイオード３６の順方向電圧Ｖ_Ｆだけ下がった電圧がインバータ回路３０のゲート入力として与えられる。

なお、ダイオード３７は、インバータ回路１１にオンオフの動作信号を入力してモニタ用のインバータ回路３０をオンオフ動作させるストレス試験を実施する際に、ｐチャンネルＭＯＳＦＥＴがオフ、ｎチャンネルＭＯＳＦＥＴがオンとなったときに、ゲートに蓄積された電荷を、ダイオード３７を介してｎチャンネルＭＯＳＦＥＴから放電させるものとして機能する。

図１７では、上記同様に、一つの電源電圧Ｖａを用いて、その給電経路に電圧調整回路３９を設ける構成である。インバータ回路３０のゲート入力は、電源電圧Ｖａをインバータ回路１１によりオンオフの切り替えを行なって与える。インバータ回路１１の出力段からインバータ回路３０のゲート入力に至る経路に電圧調整回路３９が介在される。電圧調整回路３９は、異なる電圧を生成する第１分圧回路４０、第２分圧回路４１からなり、いずれかを有効状態にしてゲート入力を与える。

第１分圧回路４０は、分圧抵抗４０ａ、４０ｂおよびスイッチ４０ｃ、４０ｄからなる。第２分圧回路４１は、分圧抵抗４１ａ、４１ｂおよびスイッチ４１ｃ、４１ｄからなる。スイッチ４０ｃおよび４０ｄをオン状態とし、スイッチ４１ｃ、４１ｄをオフ状態として第１分圧回路４０を有効化させ、分圧抵抗４０ｂに発生する電圧をモニタ用のインバータ回路３０のゲート入力として与える。また、スイッチ４１ｃおよび４１ｄをオン状態とし、スイッチ４０ｃ、４０ｄをオフ状態として第２分圧回路４１を有効化させ、分圧抵抗４１ｂに発生する電圧をモニタ用のインバータ回路３０のゲート入力として与える。

これにより、いずれかの分圧回路４０、４１を有効化させることでモニタ用のインバータ回路３０に対する異なる電圧のゲート入力を与えることができ、また、ゲート電荷の放電経路を形成することができる。

このような第５実施形態によっても、第１実施形態と同様の効果を得る事ができるとともに、モニタ用のインバータ回路３０に対して異なる電圧のゲート入力を設定することができ、様々な条件でストレス試験を実施することができる。

なお、図１５の構成では、２つの異なる電源電圧Ｖａ、Ｖｂをインバータ回路１１、３２によりゲート入力として印加可能な構成としたが、３以上の異る電源電圧を設定して、それぞれに対応するインバータ回路を設けることもできる。

同様に、図１６の構成では、２個のダイオード３５、３６を設ける構成の電圧調整回路３４としたが、３個以上のダイオードを設ける構成としても良い。また、各ダイオードに短絡用のスイッチを設けることで、それらのスイッチをオンオフ制御することで順方向電圧Ｖ_Ｆを何段設けるかを変えることができ、これによって異なる電圧をゲート入力として設定することができる。

図１７の構成では、２個の分圧回路４０、４１を設ける電圧調整回路３９を設ける構成としたが、同様の目的で、３個以上の異なる電圧を発生可能な分圧回路を設ける構成とすることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

モニタＭＯＳＦＥＴ２などのモニタ素子のゲート絶縁膜は、対象素子のストレス試験と同じストレス試験を受けることで、劣化状態となる程度の膜厚に形成しても良いし、破壊に至る程度の膜厚に形成しても良い。劣化状態あるいは破壊状態の判定を行える程度に設定することで確実にストレス試験の実施を判定できる。

モニタ素子として、モニタＭＯＳＦＥＴ２、１２、１４、１６、１８、２０を例示したが、これ以外にも、部分的あるいは全体として対象素子のストレス試験を経ることで劣化もしくは破壊に至るゲート絶縁膜を設けることで確実に判定動作を行うことができる。

ストレス試験の実施の仕方は、実施形態で示したもの以外に、種々の適用方法があり、いずれの場合においても、最終段階でモニタ素子の劣化状態あるいは破壊状態を判定することでストレス試験の実施を確実に判定することができる。
上記各実施形態は、適宜組み合わせて適用することができ、複合的な実施形態を採用することができる。

図面中、１はＭＯＳＦＥＴ（対象素子）、２、１２、１４、１６、１８、２０はモニタＭＯＳＦＥＴ（モニタ素子）、６、７、１３、１５、１７、１９、２２はゲート絶縁膜、１０はインバータ回路（切離回路）、１１はインバータ回路、２４はｐチャンネルＭＯＳＦＥＴ（電圧調整手段）、２５は抵抗（電圧調整手段）、２６ａ〜２６ｃはダイオード（電圧調整手段）、２７はツェナーダイオード（電圧調整手段）、２８はｐチャンネルＭＯＳＦＥＴ（切離回路）、３０はインバータ回路（モニタ素子）、３２はインバータ回路、３４、３９は電圧調整回路（印加電圧切替手段）である。

Claims (15)

1. 半導体基板に形成されたゲート酸化膜を備えた対象素子と、
   前記対象素子の前記ゲート酸化膜よりも薄い膜厚のゲート酸化膜を備え前記対象素子に対する電気的ストレス試験を受けると劣化するモニタ素子と、
   前記モニタ素子に対して前記電気的ストレス試験後に分離可能な切離回路とを備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記切離回路は、前記モニタ素子に対して、ストレス印加時には高電圧を供給し、ストレス非印加時には低電圧を供給する電圧印加回路を備えることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記切離回路は、前記電圧印加回路から前記モニタ素子に対する給電経路に電圧調整手段を介在させた構成であることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記電圧調整手段は、負荷ＭＯＳＦＥＴであることを特徴とする半導体装置。
5. 請求項２に記載の半導体装置において、
   前記切離回路は、前記モニタ素子と相補的な導電型を有するＭＯＳＦＥＴを備え、モニタ用インバータ回路を構成していることを特徴とする半導体装置。
6. 請求項１ないし５のいずれかに記載の半導体装置において、
   前記切離回路は、前記モニタ素子に対して異なる電圧を印加可能な印加電圧切替手段を備えたことを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記印加電圧切替手段は、外部から異なる電源電圧を供給され、これを選択的に切り替えて前記モニタ素子に給電することを特徴とする半導体装置。
8. 請求項６に記載の半導体装置において、
   前記印加電圧切替手段は、外部から供給される電源電圧をダイオードを順方向に介して前記モニタ素子に給電することで電圧を切替えることを特徴とする半導体装置。
9. 請求項６に記載の半導体装置において、
   前記印加電圧切替手段は、端子電圧が異なる複数の分圧回路を備え、外部から供給される電源電圧を前記複数の分圧回路を切り替えて前記モニタ素子に給電することで電圧を切替えることを特徴とする半導体装置。
10. 請求項１ないし９のいずれかに記載の半導体装置において、
    前記モニタ素子は、前記ゲート酸化膜が前記対象素子のゲート酸化膜に対して一様に薄く形成された構成であることを特徴とする半導体装置。
11. 請求項１ないし９のいずれかに記載の半導体装置において、
    前記モニタ素子は、前記ゲート酸化膜が前記対象素子のゲート酸化膜よりも薄い部分が形成された構成であることを特徴とする半導体装置。
12. 請求項１ないし１１のいずれかに記載の半導体装置において、
    前記モニタ素子は、ゲート酸化膜の膜厚が異なる複数のものが形成された構成であることを特徴とする半導体装置。
13. 半導体基板に形成されたゲート酸化膜を備えた対象素子と、前記対象素子の前記ゲート酸化膜よりも薄い膜厚のゲート酸化膜を備え前記対象素子に対する電気的ストレス試験を受けると劣化するモニタ素子と、前記モニタ素子に対して前記電気的ストレス試験後に分離可能な切離回路とを備えた半導体装置の試験方法において、
    前記ストレス試験の後に前記モニタ素子が劣化していることで前記対象素子に正常にストレス試験が実施されたことを判定することを特徴とする半導体装置の試験方法。
14. 請求項１３に記載の半導体装置の試験方法において、
    前記モニタ素子が劣化していることを検出するためのＩＤＤＱ（静止状態電源電流）測定を実施することを特徴とする半導体装置の試験方法。
15. 請求項１３または１４に記載の半導体装置の試験方法において、
    前記ストレス試験は、複数の試験を時系列的に組み合わせた試験として実施し、
    前記ストレス試験の後に前記モニタ素子が劣化していることで前記対象素子に正常に複数の試験を組み合わせたストレス試験が実施されたことを判定することを特徴とする半導体装置の試験方法。

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