JP2014027099A

JP2014027099A - Semiconductor device and manufacturing method of the same

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Publication number: JP2014027099A
Application number: JP2012165901A
Authority: JP
Inventors: Hiroyuki Uchiyama; 博之内山
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2012-07-26
Filing date: 2012-07-26
Publication date: 2014-02-06

Abstract

【課題】メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせる。
【解決手段】半導体装置１は、底部１０ａ、複数の梯子部１０ｂ、第１の表面１０ｓ１を有する第１の側壁部１０ｃ１、及び底部１０ａを挟んで第１の表面１０ｓ１とｙ方向に対向する第２の表面１０ｓ２を有する第２の側壁部１０ｃ２を含む下部電極１０と、下部電極１０を覆う容量絶縁膜１１と、容量絶縁膜１１を覆う上部電極１２を有するキャパシタを備え、第１及び第２の側壁部１０ｃ１，１０ｃ２はそれぞれ上方に向かって立設され、複数の梯子部１０ｂは底部１０ａの上方に上下方向に沿って配列され、かつそれぞれのｙ方向の両端がそれぞれ第１及び第２の表面１０ｓ１，１０ｓ２に接し、容量絶縁膜１１は、複数の梯子部１０ｂのそれぞれを上側と下側から挟んで覆うように形成される。
【選択図】図２An object of the present invention is to provide a capacity of a cell capacitor while maintaining the merit of a stacked structure in which the total area of a memory cell area can be reduced.
A semiconductor device includes a bottom portion a, a plurality of ladder portions 10b, a first side wall portion 10c1 having a first surface 10s1, and a first surface 10s1 opposed to the first surface 10s1 in the y direction across the bottom portion 10a. A capacitor having a lower electrode 10 including a second side wall portion 10c2 having a second surface 10s2, a capacitor insulating film 11 covering the lower electrode 10, and an upper electrode 12 covering the capacitor insulating film 11. The side wall portions 10c1 and 10c2 are respectively erected upward, the plurality of ladder portions 10b are arranged above the bottom portion 10a along the vertical direction, and both ends in the y direction are first and second respectively. The capacitive insulating film 11 is in contact with the surfaces 10s1 and 10s2 so as to cover each of the plurality of ladder portions 10b from above and below.
[Selection] Figure 2

Description

本発明は半導体装置及びその製造方法に関し、特に、セルキャパシタを利用する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device using a cell capacitor and a manufacturing method thereof.

ＤＲＡＭ(Dynamic Random Access Memory)では通常、１つのメモリセルを構成するセルトランジスタとセルキャパシタとが、垂直方向（半導体基板の法線方向）に積層される。このような積層構造を採用するのはメモリセルエリアの総面積を低減するためであるが、一方で、このような積層構造では、セルキャパシタ１個当たりに割り当て可能な面積（半導体基板の表面に平行な方向の面積。以下、「割当可能面積」という。）が、セルトランジスタ１個あたりの面積（以下、「セル面積」という。）以下に制限される。そのため、微細化技術の進展によりセル面積が年々縮小している現状では、割当可能面積が年々縮小しており、積層構造を採用するにあたっては、セルキャパシタの必要容量を確保するために様々な工夫が必要となっている。 In a DRAM (Dynamic Random Access Memory), a cell transistor and a cell capacitor constituting one memory cell are usually stacked in the vertical direction (normal direction of the semiconductor substrate). The use of such a stacked structure is to reduce the total area of the memory cell area. On the other hand, in such a stacked structure, an area that can be allocated per cell capacitor (on the surface of the semiconductor substrate). The area in the parallel direction (hereinafter referred to as “assignable area”) is limited to the area per cell transistor (hereinafter referred to as “cell area”). For this reason, the cell area has been reduced year by year due to the progress of miniaturization technology, and the allocatable area has been reduced year by year. When adopting a laminated structure, various measures have been taken to ensure the required capacity of the cell capacitor. Is required.

そのような工夫のひとつに、上部電極と下部電極をそれぞれ垂直に立設し、水平方向（基板表面と平行な方向）に対向させる例が挙げられる。この例によるセルキャパシタ（以下、「縦型キャパシタ」という）は、高さが高いほど電極面積が大きくなるという性質を有する。したがって、セル面積が小さくても、縦型キャパシタの高さを高くすることで必要容量を確保することが可能になる。特許文献１〜３には、このような縦型キャパシタの例が開示されている。 As one of such ideas, there is an example in which the upper electrode and the lower electrode are erected vertically and are opposed to each other in the horizontal direction (direction parallel to the substrate surface). The cell capacitor according to this example (hereinafter referred to as “vertical capacitor”) has a property that the electrode area increases as the height increases. Therefore, even if the cell area is small, the required capacity can be secured by increasing the height of the vertical capacitor. Patent Documents 1 to 3 disclose examples of such vertical capacitors.

特開２００６−２１６６４９号公報JP 2006-216649 A 特開２００９−０７６６３９号公報JP 2009-076663 A 特開平０９−２６６２９２号公報JP 09-266292 A

しかしながら、縦型キャパシタには、高くなればなるほど加工マージンが小さくなり、歩留まりが悪くなってしまうという問題がある。そのため、縦型キャパシタは、容量に余裕を持たせることには不向きである。つまり、ＤＲＡＭでは、セルキャパシタの容量に余裕を持たせることがリフレッシュ特性を向上するために有効であるが、歩留まり確保の観点から、縦型キャパシタの容量にそのような余裕を持たせることは難しい。 However, the vertical capacitor has a problem that the higher the height, the smaller the processing margin and the lower the yield. For this reason, the vertical capacitor is not suitable for providing a sufficient capacity. That is, in the DRAM, it is effective to improve the refresh characteristics by giving a margin to the capacity of the cell capacitor, but it is difficult to give such a margin to the capacity of the vertical capacitor from the viewpoint of securing the yield. .

また、セルキャパシタでは一般に、必要な特性を確保するために、上部電極と下部電極の膜厚を一定値以上とする必要がある。縦型キャパシタでは、このような各電極の膜厚は水平方向の膜厚となるが、水平方向の膜厚はセル面積によって制限されることから、セルトランジスタの微細化が一層進展すると、上記一定値以上の膜厚を確保することが難しくなり、そもそも縦型キャパシタを採用すること自体困難になると予想される。 In general, in a cell capacitor, it is necessary to set the film thicknesses of the upper electrode and the lower electrode to a certain value or more in order to ensure necessary characteristics. In a vertical capacitor, the thickness of each electrode is the thickness in the horizontal direction, but the thickness in the horizontal direction is limited by the cell area. It is difficult to secure a film thickness exceeding the value, and it is expected that it will be difficult to adopt a vertical capacitor in the first place.

本発明による半導体装置は、半導体基板と、前記半導体基板の上方に形成されたキャパシタとを備え、前記キャパシタは、底部、複数の梯子部、第１の表面を有する第１の側壁部、及び前記底部を挟んで前記第１の表面と第１の方向に対向する第２の表面を有する第２の側壁部を含む下部電極と、前記下部電極を覆う容量絶縁膜と、前記容量絶縁膜を覆う上部電極とを有し、前記第１及び第２の側壁部はそれぞれ上方に向かって立設され、前記複数の梯子部は前記底部の上方に上下方向に沿って配列され、かつそれぞれの前記第１の方向の両端がそれぞれ前記第１及び第２の表面に接し、前記容量絶縁膜は、前記複数の梯子部のそれぞれを上側と下側から挟んで覆うように形成されることを特徴とする。 A semiconductor device according to the present invention includes a semiconductor substrate and a capacitor formed above the semiconductor substrate, the capacitor including a bottom portion, a plurality of ladder portions, a first side wall portion having a first surface, and the A lower electrode including a second side wall having a second surface facing the first surface in the first direction across the bottom, a capacitive insulating film covering the lower electrode, and covering the capacitive insulating film An upper electrode, wherein the first and second side walls are each erected upward, the plurality of ladders are arranged above the bottom in the vertical direction, and each of the first side walls is Both ends in the direction of 1 are in contact with the first and second surfaces, respectively, and the capacitor insulating film is formed so as to cover each of the plurality of ladder portions from above and below. .

本発明の他の一側面による半導体装置は、半導体基板と、前記半導体基板の主面に対して垂直に立設され、第１の側面、及び該第１の側面に対向する第２の側面を有する下部電極と、前記第１の側面から前記第２の側面まで前記下部電極を貫通し、前記半導体基板の表面と平行に延伸する複数のトンネル部と、前記複数のトンネル部それぞれの内表面を含む前記下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜を覆う上部電極とを備えることを特徴とする。 A semiconductor device according to another aspect of the present invention includes a semiconductor substrate, a first side surface, and a second side surface opposite to the first side surface, which are erected perpendicular to the main surface of the semiconductor substrate. A lower electrode having a plurality of tunnel portions extending through the lower electrode from the first side surface to the second side surface and extending in parallel with the surface of the semiconductor substrate, and inner surfaces of the plurality of tunnel portions. And a capacitor insulating film covering the surface of the lower electrode, and an upper electrode covering the capacitor insulating film.

本発明による半導体装置の製造方法は、半導体基板上に複数の絶縁層を形成する工程と、前記複数の絶縁層を貫くコンタクトホールを開口する工程と、前記コンタクトホールに導電物を埋め込むことにより、コンタクトプラグを形成する工程と、前記コンタクトプラグ上に、それぞれ第１の下部電極材料層及び該第１の下部電極材料層上の犠牲膜からなる複数の積層膜を順次形成する工程と、前記複数の積層膜のうちの最上層を構成する前記犠牲膜の上面に第１の支持膜を形成する工程と、前記第１の支持膜及び前記複数の積層膜を第１の方向に分離する第１のトレンチを形成する工程と、前記第１のトレンチの内表面を覆うように第２の下部電極材料層を形成する工程と、異方性のエッチングを行うことにより、前記第２の下部電極材料層のうち、前記支持膜の上面及び前記第１のトレンチの底面に形成された部分を除去する工程と、前記第１のトレンチの少なくとも上部を埋設する埋め込み膜を形成する工程と、前記第１の支持膜と、前記複数の積層膜と、前記第２の下部電極材料層と、前記埋め込み膜とのそれぞれを、前記第１の方向と直交する第２の方向に分離する第２のトレンチを形成する工程と、前記埋め込み膜及び前記複数の積層膜のそれぞれを構成する複数の前記犠牲膜を除去する工程と、容量絶縁膜を形成する工程と、上部電極を形成する工程とを備えることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a plurality of insulating layers on a semiconductor substrate, a step of opening a contact hole that penetrates the plurality of insulating layers, and embedding a conductor in the contact hole. A step of forming a contact plug; a step of sequentially forming a plurality of laminated films each comprising a first lower electrode material layer and a sacrificial film on the first lower electrode material layer on the contact plug; Forming a first support film on the upper surface of the sacrificial film constituting the uppermost layer of the stacked films, and a first separating the first support film and the plurality of stacked films in a first direction. Forming a second trench, a step of forming a second lower electrode material layer so as to cover the inner surface of the first trench, and anisotropic etching to perform the second lower electrode material layer Among them, a step of removing portions formed on the upper surface of the support film and the bottom surface of the first trench, a step of forming a buried film burying at least the upper portion of the first trench, and the first support Forming a second trench that separates each of the film, the plurality of stacked films, the second lower electrode material layer, and the buried film in a second direction perpendicular to the first direction; And a step of removing the plurality of sacrificial films constituting each of the buried film and the plurality of laminated films, a step of forming a capacitive insulating film, and a step of forming an upper electrode. To do.

本発明によれば、複数の梯子部それぞれの上面と下面にも静電容量が形成されるので、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。 According to the present invention, capacitance is also formed on the upper surface and lower surface of each of the plurality of ladder portions, so that the total capacity of the memory cell area can be reduced, while maintaining the merit of the stacked structure, It becomes possible to have a margin.

また、複数の梯子部それぞれの上面と下面では、上部電極と下部電極の対向方向が垂直方向となる。したがって、必要な特性を確保するために一定値以上としなければならない膜厚は、上部電極と下部電極の垂直方向の膜厚となる。この膜厚はセル面積によって制限されないので、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。 In addition, on the upper and lower surfaces of each of the plurality of ladder portions, the opposing direction of the upper electrode and the lower electrode is a vertical direction. Therefore, the film thickness that must be a certain value or more in order to ensure the required characteristics is the film thickness in the vertical direction of the upper electrode and the lower electrode. Since the film thickness is not limited by the cell area, even if the cell transistor is further miniaturized, it is possible to easily secure the required characteristics as compared with the conventional vertical transistor.

本発明の好ましい実施の形態による半導体装置の略平面図である。1 is a schematic plan view of a semiconductor device according to a preferred embodiment of the present invention. （ａ）及び（ｂ）はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線に対応する半導体装置の略断面図である。(A) And (b) is a schematic sectional drawing of the semiconductor device corresponding to the AA line and BB line which were respectively shown in FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG. （ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。FIGS. 2A and 2B are schematic cross-sectional views corresponding to FIGS. 2A and 2B, respectively, of a semiconductor device being manufactured; FIG.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の好ましい実施の形態による半導体装置１の略平面図である。図１では、後述する各種の構成要素を透過的に表している。また、図２（ａ）及び図２（ｂ）はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線に対応する半導体装置１の略断面図である。 FIG. 1 is a schematic plan view of a semiconductor device 1 according to a preferred embodiment of the present invention. In FIG. 1, various components to be described later are transparently represented. 2A and 2B are schematic cross-sectional views of the semiconductor device 1 corresponding to the lines AA and BB shown in FIG. 1, respectively.

半導体装置１は、セルトランジスタとセルキャパシタとによってメモリセルが構成されるＤＲＡＭである。図１には、メモリセルエリアの一部分の略平面図を示している。同図に示すように、半導体装置１は、図示したｙ方向（ワード線方向。第１の方向）に延伸する複数のワード線ＷＬと、図示したｘ方向（ビット線方向。第２の方向）に延伸する複数のビット線ＢＬとを備えている。各ワード線ＷＬは等間隔で配置されており、２本おきにダミーワード線ＤＷＬとされている。各ビット線ＢＬは、後述する容量コンタクトプラグ２１を避けるために蛇行しながら、全体としてｘ方向に延伸している。各ビット線ＢＬも等間隔で配置される。メモリセルは、ワード線ＷＬとビット線ＢＬの交点ごとに１個の割合で設けられる。 The semiconductor device 1 is a DRAM in which a memory cell is configured by a cell transistor and a cell capacitor. FIG. 1 is a schematic plan view of a part of the memory cell area. As shown in the figure, the semiconductor device 1 includes a plurality of word lines WL extending in the illustrated y direction (word line direction, first direction) and an illustrated x direction (bit line direction, second direction). And a plurality of bit lines BL extending in a straight line. The word lines WL are arranged at equal intervals, and every two word lines WL are dummy word lines DWL. Each bit line BL extends in the x direction as a whole while meandering to avoid a capacitor contact plug 21 described later. Each bit line BL is also arranged at equal intervals. One memory cell is provided at each intersection of the word line WL and the bit line BL.

図２（ａ）（ｂ）に示すように、半導体装置１は、シリコン基板２（半導体基板）を備えており、その表面には素子分離領域（Shallow Trench Isolation）３が設けられている。素子分離領域３はシリコン基板２の表面に埋設されたシリコン酸化膜によって構成されており、これにより、シリコン基板２の表面には、活性領域ＡＲがマトリクス状に区画されている。 As shown in FIGS. 2A and 2B, the semiconductor device 1 includes a silicon substrate 2 (semiconductor substrate), and an element isolation region (Shallow Trench Isolation) 3 is provided on the surface thereof. The element isolation region 3 is composed of a silicon oxide film embedded in the surface of the silicon substrate 2, and the active region AR is partitioned in a matrix form on the surface of the silicon substrate 2.

各活性領域ＡＲは、隣接する２本のワード線ＷＬ１，ＷＬ２と平面的に見て重複する位置に区画される。活性領域ＡＲ内には、これら２本のワード線ＷＬ１，ＷＬ２をそれぞれゲート電極とする２つのセルトランジスタが配置される。以下では、ワード線ＷＬ１をゲート電極とするトランジスタを第１のセルトランジスタＴ１といい、ワード線ＷＬ２をゲート電極とするトランジスタを第２のセルトランジスタＴ２という。図１に示すように、シリコン基板２の表面には、複数の第１のセルトランジスタＴ１及び複数の第２のセルトランジスタＴ２がそれぞれｙ方向に列をなして配置され、第１のセルトランジスタＴ１の列と第２のセルトランジスタＴ２の列とがｘ方向に交互に並んで配置される。詳しくは後述するが、各セルトランジスタに対応するセルキャパシタは、各セルトランジスタの真上の領域に配置される。なお、図１には、各セルキャパシタの構成要素のうち、下部電極１０の一部を構成する底部１０ａのみを図示している。 Each active region AR is partitioned at a position overlapping with two adjacent word lines WL1 and WL2 when viewed in plan. In the active region AR, two cell transistors having the two word lines WL1 and WL2 as gate electrodes are arranged. Hereinafter, a transistor having the word line WL1 as a gate electrode is referred to as a first cell transistor T1, and a transistor having the word line WL2 as a gate electrode is referred to as a second cell transistor T2. As shown in FIG. 1, a plurality of first cell transistors T1 and a plurality of second cell transistors T2 are arranged in a row in the y direction on the surface of the silicon substrate 2, and the first cell transistors T1. And the columns of the second cell transistors T2 are alternately arranged in the x direction. As will be described in detail later, the cell capacitor corresponding to each cell transistor is arranged in a region immediately above each cell transistor. FIG. 1 shows only the bottom portion 10a constituting a part of the lower electrode 10 among the components of each cell capacitor.

各ワード線ＷＬ１，ＷＬ２は、図２（ａ）に示すように、ゲート絶縁膜８を介して、シリコン基板２の表面に設けられる。ワード線ＷＬの構成材料としてはポリシリコン膜又はタングステンなどの金属材料が好適であり、ゲート絶縁膜８の構成材料としてはシリコン酸化膜が好適である。 Each word line WL1, WL2 is provided on the surface of the silicon substrate 2 via a gate insulating film 8, as shown in FIG. As the constituent material of the word line WL, a metal material such as a polysilicon film or tungsten is preferable, and as the constituent material of the gate insulating film 8, a silicon oxide film is preferable.

各活性領域ＡＲ内のシリコン基板２の表面のうち、２本のワード線ＷＬ１，ＷＬ２の両側に当たる領域には不純物拡散層６（第２の拡散層）が形成され、ワード線ＷＬ１とワード線ＷＬ２の間に当たる領域には不純物拡散層７（第１の拡散層）が形成される。不純物拡散層６，７は、シリコン基板２の表面に、シリコン基板２中の不純物とは反対の導電型を有する不純物をイオン注入することによって形成される。ワード線ＷＬ１の両側に位置する不純物拡散層６，７は、第１のセルトランジスタＴ１のソース及びドレインの一方又は他方となり、ワード線ＷＬ２の両側に位置する不純物拡散層６，７は、第２のセルトランジスタＴ２のソース及びドレインの一方又は他方となる。 Impurity diffusion layers 6 (second diffusion layers) are formed in regions on both sides of the two word lines WL1 and WL2 in the surface of the silicon substrate 2 in each active region AR, and the word lines WL1 and WL2 An impurity diffusion layer 7 (first diffusion layer) is formed in a region between the two. The impurity diffusion layers 6 and 7 are formed by ion-implanting impurities having a conductivity type opposite to the impurities in the silicon substrate 2 into the surface of the silicon substrate 2. The impurity diffusion layers 6 and 7 located on both sides of the word line WL1 are one or the other of the source and the drain of the first cell transistor T1, and the impurity diffusion layers 6 and 7 located on both sides of the word line WL2 are the second This is one or the other of the source and drain of the cell transistor T2.

以上の構成により、例えばワード線ＷＬ１が活性化すると、ワード線ＷＬ１の両側に位置する不純物拡散層６，７の間に位置するシリコン基板２の表面にチャネルが生じ、第１のセルトランジスタＴ１がオンとなる。ワード線ＷＬ２についても同様である。ここで、詳しくは後述するが、不純物拡散層６は、容量コンタクトプラグ２１，２３によって、対応するセルキャパシタの下部電極１０と接続される。一方、不純物拡散層７は、ビット線コンタクトプラグ２２によって、対応するビット線ＢＬ（導電層）に接続される。したがって、ワード線ＷＬの活性化により、ビット線ＢＬとセルキャパシタとが接続されることになる。 With the above configuration, for example, when the word line WL1 is activated, a channel is generated on the surface of the silicon substrate 2 located between the impurity diffusion layers 6 and 7 located on both sides of the word line WL1, and the first cell transistor T1 is Turn on. The same applies to the word line WL2. Here, as will be described in detail later, the impurity diffusion layer 6 is connected to the lower electrode 10 of the corresponding cell capacitor by capacitive contact plugs 21 and 23. On the other hand, the impurity diffusion layer 7 is connected to a corresponding bit line BL (conductive layer) by a bit line contact plug 22. Accordingly, activation of the word line WL connects the bit line BL and the cell capacitor.

シリコン基板２の全面は、図２（ａ）（ｂ）に示すように、層間絶縁膜４，５及びエッチングストッパー膜３０によって覆われている。層間絶縁膜４，５は、具体的にはシリコン酸化膜によって構成することが好適である。一方、エッチングストッパー膜３０は、シリコン窒化膜によって構成することが好適である。層間絶縁膜４はワード線ＷＬの上面を覆う膜厚で形成される。層間絶縁膜５は層間絶縁膜４の上面に形成されており、ビット線ＢＬは層間絶縁膜５の内部に設けられる。エッチングストッパー膜３０は層間絶縁膜５の上面に形成される。 The entire surface of the silicon substrate 2 is covered with interlayer insulating films 4 and 5 and an etching stopper film 30 as shown in FIGS. Specifically, the interlayer insulating films 4 and 5 are preferably composed of silicon oxide films. On the other hand, the etching stopper film 30 is preferably composed of a silicon nitride film. The interlayer insulating film 4 is formed with a film thickness that covers the upper surface of the word line WL. The interlayer insulating film 5 is formed on the upper surface of the interlayer insulating film 4, and the bit line BL is provided inside the interlayer insulating film 5. The etching stopper film 30 is formed on the upper surface of the interlayer insulating film 5.

不純物拡散層６を下部電極１０と接続する容量コンタクトプラグ２１，２３のうち、容量コンタクトプラグ２１は、層間絶縁膜４を貫通して設けられる。また、容量コンタクトプラグ２３は、層間絶縁膜５及びエッチングストッパー膜３０を貫通して設けられる。さらに、不純物拡散層７を層間絶縁膜５内のビット線ＢＬと電気的に接続するビット線コンタクトプラグ２２は、層間絶縁膜４を貫通して設けられる。各コンタクトプラグは、対応する絶縁膜にスルーホールを設け、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことによって形成される。別の観点から言えば、各コンタクトプラグは、対応する絶縁膜によって囲まれている。 Of the capacitor contact plugs 21 and 23 that connect the impurity diffusion layer 6 to the lower electrode 10, the capacitor contact plug 21 is provided through the interlayer insulating film 4. The capacitor contact plug 23 is provided so as to penetrate the interlayer insulating film 5 and the etching stopper film 30. Further, the bit line contact plug 22 that electrically connects the impurity diffusion layer 7 to the bit line BL in the interlayer insulating film 5 is provided through the interlayer insulating film 4. Each contact plug is formed by providing a through hole in a corresponding insulating film and embedding a conductive material made of a metal material such as a polysilicon film or tungsten in the inside thereof. From another viewpoint, each contact plug is surrounded by a corresponding insulating film.

エッチングストッパー膜３０の上面には、ＤＲＡＭのセルキャパシタが形成される。各セルキャパシタはそれぞれ、図２（ａ）に示すように、底部１０ａ、複数の梯子部１０ｂ、及び側壁部１０ｃからなる下部電極１０と、容量絶縁膜１１と、上部電極１２とによって構成される。側壁部１０ｃは、図２（ｂ）に示すように、下部電極１０のｙ方向一方側側壁を構成する第１の側壁部１０ｃ１と、下部電極１０のｙ方向他方側側壁を構成する第２の側壁部１０ｃ２とから構成される。 A DRAM cell capacitor is formed on the upper surface of the etching stopper film 30. As shown in FIG. 2A, each cell capacitor includes a lower electrode 10 including a bottom portion 10a, a plurality of ladder portions 10b, and a side wall portion 10c, a capacitor insulating film 11, and an upper electrode 12. . As shown in FIG. 2B, the side wall portion 10c includes a first side wall portion 10c1 that constitutes one side wall in the y direction of the lower electrode 10 and a second side wall that constitutes the other side wall in the y direction of the lower electrode 10. It is comprised from the side wall part 10c2.

セルキャパシタの構造について、詳細に説明する。まず各底部１０ａは、図１及び図２（ａ）（ｂ）に示すように、対応するセルトランジスタの真上に設けられた直方体形状の導電体によって構成される。底部１０ａの下面は対応する容量コンタクトプラグ２３の上面と接しており、これにより底部１０ａと対応する容量コンタクトプラグ２３は導通している。なお、容量コンタクトプラグ２３の上面はエッチングストッパー膜３０の上面から突出しており、したがって、底部１０ａとエッチングストッパー膜３０の間には空隙がある。この空隙は、後述するように、第１及び第２の側壁部１０ｃ１，１０ｃ２によって埋められている。 The structure of the cell capacitor will be described in detail. First, as shown in FIGS. 1 and 2A and 2B, each bottom portion 10a is constituted by a rectangular parallelepiped conductor provided immediately above the corresponding cell transistor. The lower surface of the bottom portion 10a is in contact with the upper surface of the corresponding capacitor contact plug 23, whereby the capacitor contact plug 23 corresponding to the bottom portion 10a is conductive. The upper surface of the capacitor contact plug 23 protrudes from the upper surface of the etching stopper film 30, and therefore there is a gap between the bottom 10 a and the etching stopper film 30. As will be described later, the gap is filled with the first and second side wall portions 10c1 and 10c2.

第１及び第２の側壁部１０ｃ１，１０ｃ２はそれぞれ、エッチングストッパー膜３０から上方に向かって立設された、略直方体形状の導電体によって構成される。第１の側壁部１０ｃ１のｙ方向一方側側面である第１の表面１０ｓ１と、第２の側壁部１０ｃ２のｙ方向他方側側面である第２の表面１０ｓ２とは、互いに対向している。また、第１及び第２の側壁部１０ｃ１，１０ｃ２それぞれの下面は、エッチングストッパー膜３０の上面と接している。さらに、第１及び第２の側壁部１０ｃ１，１０ｃ２はそれぞれ、下端が底部１０ａの下方に回り込んで容量コンタクトプラグ２３の側面と接触するように構成される。 Each of the first and second side wall portions 10c1 and 10c2 is configured by a substantially rectangular parallelepiped conductor standing upward from the etching stopper film 30. The first surface 10s1 that is the one side surface in the y direction of the first side wall portion 10c1 and the second surface 10s2 that is the other side surface in the y direction of the second side wall portion 10c2 are opposed to each other. The lower surfaces of the first and second side wall portions 10 c 1 and 10 c 2 are in contact with the upper surface of the etching stopper film 30. Further, each of the first and second side wall portions 10c1 and 10c2 is configured such that the lower end of the first and second side wall portions 10c1 and 10c2 is brought into contact with the side surface of the capacitor contact plug 23 by going below the bottom portion 10a.

複数の梯子部１０ｂは、それぞれ底部１０ａと同様の立体形状を有する導電体であり、底部１０ａの上方に上下方向に沿って、底部１０ａも含めて等間隔で配列される。各梯子部１０ｂのｙ方向の両端はそれぞれ上述した第１及び第２の表面１０ｓ１，１０ｓ２と接するように配置されており、これにより、各梯子部１０ｂはそれぞれ、第１及び第２の側壁部１０ｃ１，１０ｃ２の両方と導通している。 Each of the plurality of ladder portions 10b is a conductor having a three-dimensional shape similar to that of the bottom portion 10a, and is arranged above the bottom portion 10a along the vertical direction at regular intervals including the bottom portion 10a. Both ends of each ladder portion 10b in the y direction are arranged so as to be in contact with the first and second surfaces 10s1 and 10s2 described above, respectively, and thereby each ladder portion 10b is provided with first and second side wall portions, respectively. It is electrically connected to both 10c1 and 10c2.

以上のように、各下部電極１０は、平面的には底部１０ａを中心とする比較的狭い領域内に閉じ込めて配置される一方、垂直方向に伸びた構造を有している。底部１０ａは、図１に示したようにｘ方向及びｙ方向のそれぞれに沿ってマトリクス状に配列されており、したがって、各下部電極１０もｘ方向及びｙ方向のそれぞれに沿ってマトリクス状に配列されている。 As described above, each lower electrode 10 has a structure extending in the vertical direction while being confined and disposed in a relatively narrow region centered on the bottom 10a in plan view. As shown in FIG. 1, the bottom portion 10a is arranged in a matrix along each of the x direction and the y direction. Therefore, the lower electrodes 10 are also arranged in a matrix along each of the x direction and the y direction. Has been.

最も上にある梯子部１０ｂのさらに上方には、第１の支持体１３ａが配置される。第１の支持体１３ａと最も上にある梯子部１０ｂとの間の距離は、梯子部１０ｂ間の間隔と同じである。第１の支持体１３ａは、下部電極１０が半導体装置１の製造過程で露出する際、倒れないように支える目的で設けられるもので、下部電極１０ごとに設けられる。各第１の支持体１３ａはそれぞれ、底部１０ａと同じ平面形状を有する直方体形状の絶縁体により構成される。第１及び第２の側壁部１０ｃ１，１０ｃ２の上端は、それぞれ第１及び第２の表面１０ｓ１，１０ｓ２の最上部で第１の支持体１３ａのｙ方向側面に接しており、この接触面を通じて、第１の支持体１３ａは第１及び第２の側壁部１０ｃ１，１０ｃ２を支えている。ｘ方向に隣接する支持体１３ａの間には第２の支持体１３ｂが設けられており、これにより、ｘ方向に隣接する２つの第１の支持体１３ａが連結されている。 The first support 13a is disposed further above the uppermost ladder portion 10b. The distance between the first support 13a and the uppermost ladder portion 10b is the same as the interval between the ladder portions 10b. The first support 13 a is provided for the purpose of supporting the lower electrode 10 so as not to fall down when the lower electrode 10 is exposed in the manufacturing process of the semiconductor device 1, and is provided for each lower electrode 10. Each first support 13a is formed of a rectangular parallelepiped insulator having the same planar shape as the bottom 10a. The upper ends of the first and second side wall portions 10c1 and 10c2 are in contact with the y-direction side surfaces of the first support 13a at the uppermost portions of the first and second surfaces 10s1 and 10s2, respectively. The first support 13a supports the first and second side wall portions 10c1 and 10c2. Between the support bodies 13a adjacent in the x direction, a second support body 13b is provided, and thereby, the two first support bodies 13a adjacent in the x direction are connected.

容量絶縁膜１１は、図２（ａ）（ｂ）に示すように、下部電極１０の露出面、エッチングストッパー膜３０の露出面、及び第１及び第２の支持体１３ａ，１３ｂの各露出面を覆うように形成された、金属の酸化物から成る薄膜である。容量絶縁膜１１によって覆われる下部電極１０の露出面には、底部１０ａの上面、複数の梯子部１０ｂそれぞれの上面及び下面、第１及び第２の表面１０ｓ１，１０ｓ２の各露出面、第１の側壁部１０ｃ１の第１の表面１０ｓ１以外の側面及び上面、第２の側壁部１０ｃ２の第２の表面１０ｓ２以外の側面及び上面、並びに、底部１０ａ及び複数の梯子部１０ｂそれぞれのｘ方向の両端面が含まれる。 As shown in FIGS. 2A and 2B, the capacitor insulating film 11 includes an exposed surface of the lower electrode 10, an exposed surface of the etching stopper film 30, and the exposed surfaces of the first and second supports 13a and 13b. A thin film made of a metal oxide formed to cover the surface. The exposed surface of the lower electrode 10 covered with the capacitive insulating film 11 includes an upper surface of the bottom portion 10a, upper and lower surfaces of the plurality of ladder portions 10b, exposed surfaces of the first and second surfaces 10s1 and 10s2, and a first surface. Side surfaces and top surface of the side wall portion 10c1 other than the first surface 10s1, side surfaces and top surface of the second side wall portion 10c2 other than the second surface 10s2, and both end surfaces in the x direction of the bottom portion 10a and the plurality of ladder portions 10b Is included.

上部電極１２は、各下部電極１０、第１及び第２の支持体１３ａ，１３ｂ、及び容量絶縁膜１１の隙間の領域を埋めるように配置されるとともに、さらに第１及び第２の支持体１３ａ，１３ｂの上面にも形成される。各所に形成される上部電極１２の各部分はすべて互いに導通しており、各セルキャパシタに共通する１つの上部電極１２を構成している。 The upper electrode 12 is disposed so as to fill a gap region between each lower electrode 10, the first and second supports 13a and 13b, and the capacitive insulating film 11, and further, the first and second supports 13a. , 13b is also formed on the upper surface. All parts of the upper electrode 12 formed at various places are electrically connected to each other, and constitute one upper electrode 12 common to the cell capacitors.

上部電極１２が形成される場所について、より具体的に説明する。各下部電極１０は、互いに上下方向に隣接する２つの梯子部１０ｂの間に、トンネル部Ｔを有している。最下層の梯子部１０ｂと底部１０ａとの間、及び、最上層の梯子部１０ｂと第１の支持体１３ａとの間についても同様である。これらのトンネル部Ｔは、ｘ方向の一方の側面１０ｔ１からｘ方向の他方の側面１０ｔ２まで各下部電極１０を貫通して設けられており、第１及び第２の側壁部１０ｃ１，１０ｃ２が、トンネル部Ｔのｙ方向の内壁を構成している。したがって、各トンネル部Ｔは、シリコン基板２の表面と平行に延伸している。上部電極１２は、容量絶縁膜１１を介して、このトンネル部Ｔの内表面を覆うように形成される。より好ましくは、上部電極１２は、容量絶縁膜１１を介してトンネル部Ｔの内部を埋めるように形成される。 The location where the upper electrode 12 is formed will be described more specifically. Each lower electrode 10 has a tunnel portion T between two ladder portions 10b adjacent to each other in the vertical direction. The same is true between the lowermost ladder portion 10b and the bottom portion 10a and between the uppermost ladder portion 10b and the first support 13a. These tunnel portions T are provided so as to penetrate each lower electrode 10 from one side surface 10t1 in the x direction to the other side surface 10t2 in the x direction, and the first and second side wall portions 10c1 and 10c2 are provided as tunnels. The inner wall of the part T in the y direction is configured. Therefore, each tunnel portion T extends parallel to the surface of the silicon substrate 2. The upper electrode 12 is formed so as to cover the inner surface of the tunnel portion T via the capacitive insulating film 11. More preferably, the upper electrode 12 is formed so as to fill the inside of the tunnel portion T with the capacitive insulating film 11 interposed therebetween.

また、ｘ方向又はｙ方向に隣接する２つの下部電極１０の間には、所定距離の間隙が形成される。この間隙は隣接する２つの下部電極を互いに絶縁するために設けられているもので、上部電極１２は、この間隙も埋めるように形成される。 Further, a gap of a predetermined distance is formed between two lower electrodes 10 adjacent in the x direction or the y direction. This gap is provided to insulate two adjacent lower electrodes from each other, and the upper electrode 12 is formed so as to fill this gap.

上部電極１２と下部電極１０とが容量絶縁膜１１を挟んで対向している部分には、静電容量が形成される。したがって、半導体装置１では、複数の梯子部１０ｂそれぞれの上面と下面を含む各所に静電容量が形成され、個々のセルキャパシタ全体としての静電容量は、各所の静電容量の合成容量となる。 Capacitance is formed in a portion where the upper electrode 12 and the lower electrode 10 face each other with the capacitive insulating film 11 interposed therebetween. Therefore, in the semiconductor device 1, electrostatic capacitance is formed at various locations including the upper and lower surfaces of each of the plurality of ladder portions 10b, and the electrostatic capacitance of each individual cell capacitor is a combined capacitance of the electrostatic capacitances at the various locations. .

以上説明したように、本実施の形態による半導体装置１によれば、複数の梯子部１０ｂそれぞれの上面と下面にも静電容量が形成される。したがって、梯子部１０ｂの個数を増やすことによって容易にセルキャパシタの容量を増やすことができるので、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。 As described above, according to the semiconductor device 1 according to the present embodiment, capacitance is also formed on the upper and lower surfaces of each of the plurality of ladder portions 10b. Therefore, since the capacity of the cell capacitor can be easily increased by increasing the number of the ladder portions 10b, it is possible to increase the capacity of the cell capacitor while maintaining the merit of the stacked structure in which the total area of the memory cell area can be reduced. It becomes possible to have.

また、複数の梯子部１０ｂそれぞれの上面と下面では、上部電極１２と下部電極１０がそれぞれ水平方向に延在する。したがって、必要な特性を確保するために一定値以上としなければならない膜厚は、上部電極１２と下部電極１０の垂直方向の膜厚となる。具体的には、トンネル部Ｔ及び梯子部１０ｂそれぞれの高さとなり、これらはセル面積によって制限されないので、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。 The upper electrode 12 and the lower electrode 10 extend in the horizontal direction on the upper and lower surfaces of each of the plurality of ladder portions 10b. Therefore, the film thickness that must be a certain value or more in order to ensure the required characteristics is the film thickness in the vertical direction of the upper electrode 12 and the lower electrode 10. Specifically, the height of each of the tunnel portion T and the ladder portion 10b is not limited by the cell area. Therefore, even if the cell transistor is further miniaturized, it is easily required as compared with the conventional vertical transistor. It becomes possible to ensure proper characteristics.

次に、本実施の形態による半導体装置１の製造方法について、図３〜図１４を参照しながら説明する。各図の（ａ）（ｂ）はそれぞれ、製造途中における半導体装置１の、図２（ａ）（ｂ）に対応する略断面図である。 Next, a method for manufacturing the semiconductor device 1 according to the present embodiment will be described with reference to FIGS. (A) (b) of each figure is a schematic sectional view corresponding to Drawing 2 (a) (b) of semiconductor device 1 in the middle of manufacture, respectively.

まず、図３に示すように、シリコン基板２を用意し、その表面に、活性領域ＡＲ及びセルトランジスタＴ１，Ｔ２を順次形成する。これらの具体的な形成方法は、従来のＤＲＡＭの製造方法と同様でよい。なお、ここではセルトランジスタＴ１，Ｔ２としてプレーナ型のＭＯＳトランジスタを用いているが、シリコンピラーを利用する縦型のトランジスタやチャネル形状が溝型あるいはフィン型のトランジスタを用いてもよいし、ＭＩＳ(Metal Insulator Semiconductor)トランジスタやバイポーラトランジスタなど他の種類のトランジスタとしてもよい。セルトランジスタＴ１，Ｔ２の導電型（Ｐチャンネル型、Ｎチャンネル型など）についても特に限定されない。 First, as shown in FIG. 3, a silicon substrate 2 is prepared, and an active region AR and cell transistors T1, T2 are sequentially formed on the surface thereof. These specific formation methods may be the same as the conventional DRAM manufacturing method. Here, planar MOS transistors are used as the cell transistors T1 and T2, but a vertical transistor using a silicon pillar, a transistor with a channel shape of a groove type or a fin type, or a MIS ( (Metal Insulator Semiconductor) Other types of transistors such as transistors and bipolar transistors may be used. The conductivity type (P channel type, N channel type, etc.) of the cell transistors T1, T2 is not particularly limited.

セルトランジスタＴ１，Ｔ２を構成するワード線ＷＬを形成した後には、全面にシリコン酸化膜を成膜し、その表面をＣＭＰ(Chemical Mechanical Polishing)等によって平坦化することにより、層間絶縁膜４を形成する。層間絶縁膜４の膜厚は、ワード線ＷＬの全体が十分に覆われる程度とする。そして、この層間絶縁膜４に各不純物拡散層６，７の上面を露出させるスルーホール（コンタクトホール）を開口し、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことにより、容量コンタクトプラグ２１及びビット線コンタクトプラグ２２を形成する。 After the word lines WL constituting the cell transistors T1 and T2 are formed, a silicon oxide film is formed on the entire surface, and the surface is planarized by CMP (Chemical Mechanical Polishing) or the like to form the interlayer insulating film 4 To do. The film thickness of the interlayer insulating film 4 is such that the entire word line WL is sufficiently covered. Then, a through hole (contact hole) exposing the upper surfaces of the impurity diffusion layers 6 and 7 is opened in the interlayer insulating film 4 and a conductive material made of a metal material such as a polysilicon film or tungsten is embedded in the through hole (contact hole). Thus, the capacitor contact plug 21 and the bit line contact plug 22 are formed.

次に、層間絶縁膜４の上面に、内部にビット線ＢＬを含む層間絶縁膜５を形成する。層間絶縁膜５の構成材料は、シリコン酸化膜とすることが好適である。ビット線ＢＬ及び層間絶縁膜５の詳しい形成方法については省略するが、従来のＤＲＡＭの製造方法と同様でよい。層間絶縁膜５の表面もＣＭＰ等により平坦化する。 Next, an interlayer insulating film 5 including a bit line BL therein is formed on the upper surface of the interlayer insulating film 4. The constituent material of the interlayer insulating film 5 is preferably a silicon oxide film. Although a detailed method of forming the bit line BL and the interlayer insulating film 5 is omitted, it may be the same as the conventional DRAM manufacturing method. The surface of the interlayer insulating film 5 is also planarized by CMP or the like.

次に、層間絶縁膜５の表面に、シリコン窒化膜からなるエッチングストッパー膜３０と、シリコン酸化膜からなる保護膜３１とを順次形成する。そして、層間絶縁膜５、エッチングストッパー膜３０、保護膜３１を貫通し、各容量コンタクトプラグ２１の上面を露出させるスルーホール（コンタクトホール）を開口し、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことにより、容量コンタクトプラグ２３を形成する。容量コンタクトプラグ２３の形成後には、保護膜３１の表面をＣＭＰ等により平坦化する。平坦化した保護膜３１の表面には、各容量コンタクトプラグ２３の上面が露出する。 Next, an etching stopper film 30 made of a silicon nitride film and a protective film 31 made of a silicon oxide film are sequentially formed on the surface of the interlayer insulating film 5. Then, a through hole (contact hole) is formed through the interlayer insulating film 5, the etching stopper film 30, and the protective film 31 to expose the upper surface of each capacitor contact plug 21, and a polysilicon film or a metal such as tungsten is formed therein. Capacitive contact plugs 23 are formed by embedding a conductive material such as a material. After the formation of the capacitor contact plug 23, the surface of the protective film 31 is planarized by CMP or the like. On the surface of the planarized protective film 31, the upper surface of each capacitor contact plug 23 is exposed.

次に、図４に示すように、層間絶縁膜４の上面に、それぞれ第１の下部電極材料層３４及び該第１の下部電極材料層３４上の犠牲膜３５からなる複数の積層膜３３を順次形成する。積層膜３３の積層数は、静電容量と強度確保の観点から任意に選択することができるが、例えば図示するように７層とすることが好適である。これら複数の積層膜３３のうちの最上層を構成する犠牲膜３５の上面には、さらに第１の支持膜３６を形成する。ここで形成した複数の積層膜３３及び第１の支持膜３６によって実現される構造体を、以下では積層構造体３２と称する。 Next, as shown in FIG. 4, a plurality of laminated films 33 each comprising a first lower electrode material layer 34 and a sacrificial film 35 on the first lower electrode material layer 34 are formed on the upper surface of the interlayer insulating film 4. Sequentially formed. The number of stacked layers 33 can be arbitrarily selected from the viewpoint of securing capacitance and strength, but for example, it is preferable to have 7 layers as shown in the figure. A first support film 36 is further formed on the upper surface of the sacrificial film 35 constituting the uppermost layer of the plurality of laminated films 33. The structure realized by the plurality of laminated films 33 and the first support film 36 formed here is hereinafter referred to as a laminated structure 32.

第１の下部電極材料層３４の材料としては、例えば窒化チタンなど、広く実用化されている導電材料を好適に用いることができる。また、第１の支持膜３６は、シリコン窒化膜によって構成することが好適である。 As the material of the first lower electrode material layer 34, a conductive material that is widely put into practical use, such as titanium nitride, can be preferably used. The first support film 36 is preferably composed of a silicon nitride film.

一方、犠牲膜３５の材料としては、酸化膜系の、特にフッ酸でのエッチングレートの大きい膜を用いることが好ましい。例えば、ＰＳＧ(Phosphorus Silicon Glass)、ＳＯＤ(Spin On Dielectric)、ＩＭＤ(Intra-Metal Dielectric)用のＬｏｗ−ｋ材料を、犠牲膜３５として好適に用いることができる。ただし、導電膜と絶縁膜の成膜は互いに異なる装置での成膜となることから、導電膜と絶縁膜の成膜を繰り返すことはコストアップの原因となる。そこで、第１の下部電極材料層３４とは薬液耐性の異なる導電膜を犠牲膜３５の構成材料として採用することにより、単一の装置において成膜条件を変えるだけで、犠牲膜３５と第１の下部電極材料層３４の両方を形成できるようにしてもよい。例えば、犠牲膜３５と第１の下部電極材料層３４の両方をチタンと窒化チタンの積層膜又はポリシリコンにより構成し、不純物濃度を互いに異ならせることで、これらを単一の装置で形成することが可能になる。 On the other hand, as the material of the sacrificial film 35, it is preferable to use an oxide film, particularly a film having a high etching rate with hydrofluoric acid. For example, a low-k material for PSG (Phosphorus Silicon Glass), SOD (Spin On Dielectric), and IMD (Intra-Metal Dielectric) can be suitably used as the sacrificial film 35. However, since the conductive film and the insulating film are formed using different apparatuses, repeated formation of the conductive film and the insulating film causes an increase in cost. Therefore, by adopting a conductive film having a chemical resistance different from that of the first lower electrode material layer 34 as a constituent material of the sacrificial film 35, the sacrificial film 35 and the first sacrificial film 35 and the first lower electrode material layer 34 can be obtained only by changing the deposition conditions in a single device. Both lower electrode material layers 34 may be formed. For example, both the sacrificial film 35 and the first lower electrode material layer 34 are formed of a laminated film of titanium and titanium nitride or polysilicon, and the impurity concentrations thereof are made different from each other, thereby forming them with a single device. Is possible.

次に、異方性のエッチングにより、積層構造体３２をパターニングする。最下層の第１の下部電極材料層３４をパターニングした後には、保護膜３１を、エッチングストッパー膜３０をエッチングストッパーとする等方性のエッチングにより除去する。これにより、図５に示すように、積層構造体３２を、容量コンタクトプラグ２３の間の領域でｙ方向に分離する第１のトレンチ４０が形成される。第１のトレンチ４０の底面には、エッチングストッパー膜３０が露出する。また、容量コンタクトプラグ２３のうちエッチングストッパー膜３０の上面から突出した部分の側面が、露出する。 Next, the laminated structure 32 is patterned by anisotropic etching. After patterning the lowermost first lower electrode material layer 34, the protective film 31 is removed by isotropic etching using the etching stopper film 30 as an etching stopper. As a result, as shown in FIG. 5, the first trench 40 that separates the stacked structure 32 in the y direction in the region between the capacitor contact plugs 23 is formed. The etching stopper film 30 is exposed on the bottom surface of the first trench 40. Further, the side surface of the capacitor contact plug 23 that protrudes from the upper surface of the etching stopper film 30 is exposed.

次に、図６に示すように、第１のトレンチ４０の内表面を覆う第２の下部電極材料層３７を、サイドウォール形状で形成される程度の薄い膜厚で形成する。その後、異方性のドライエッチングを行うことにより、図７に示すように、平坦部における第２の下部電極材料層３７（第１の支持膜３６の上面及び第１のトレンチ４０の底面に形成された部分）を除去する。これにより、第２の下部電極材料層３７は、容量コンタクトプラグ２３の間の領域でｙ方向に分離される。この工程の後、第１のトレンチ４０の底面には、再度エッチングストッパー膜３０が露出する。 Next, as shown in FIG. 6, a second lower electrode material layer 37 that covers the inner surface of the first trench 40 is formed to a thickness that is thin enough to be formed in a sidewall shape. Thereafter, anisotropic dry etching is performed to form the second lower electrode material layer 37 (formed on the upper surface of the first support film 36 and the bottom surface of the first trench 40 in the flat portion as shown in FIG. 7. Removed part). As a result, the second lower electrode material layer 37 is separated in the y direction in the region between the capacitor contact plugs 23. After this step, the etching stopper film 30 is exposed again on the bottom surface of the first trench 40.

次に、図８に示すように、例えばシリコン酸化膜を全面に成膜することにより、第１のトレンチ４０を埋設する埋め込み膜３８を形成する。なお、埋め込み膜３８は、後述するレジスト５０及びシリコン窒化膜３９が第１のトレンチ４０内に入り込むことを防止するために設けるものである。したがって、第１のトレンチ４０の全体を埋め込み膜３８で埋める必要は必ずしもなく、埋め込み膜３８は、第１のトレンチ４０の少なくとも上部を埋設していれば足りる。 Next, as shown in FIG. 8, for example, a silicon oxide film is formed on the entire surface, thereby forming a buried film 38 for embedding the first trench 40. The buried film 38 is provided to prevent a later-described resist 50 and silicon nitride film 39 from entering the first trench 40. Therefore, it is not always necessary to fill the entire first trench 40 with the buried film 38, and the buried film 38 is sufficient if at least the upper part of the first trench 40 is buried.

埋め込み膜３８を形成したら、図９に示すように、第１の支持膜３６の上面が露出する程度まで、上面をＣＭＰ等によって平坦化する。その後、図１０に示すレジスト５０を全面に塗布し、リソグラフィ技術を用いるパターニングにより、積層構造体３２を容量コンタクトプラグ２３の間の領域でｘ方向に分離する第２のトレンチ４１を形成する。このパターニングにおいてもエッチングストッパー膜３０はエッチングストッパーとして用いられ、第２のトレンチ４１の底面にはエッチングストッパー膜３０が露出する。この段階で、図１０に示すように、セルキャパシタごとに分離された下部電極１０が完成する。また、第１の支持膜３６もセルキャパシタごとに分離されて、上述した第１の支持体１３ａとなる。 After the buried film 38 is formed, the upper surface is planarized by CMP or the like until the upper surface of the first support film 36 is exposed as shown in FIG. Thereafter, a resist 50 shown in FIG. 10 is applied to the entire surface, and a second trench 41 that separates the laminated structure 32 in the x direction in the region between the capacitive contact plugs 23 is formed by patterning using a lithography technique. Also in this patterning, the etching stopper film 30 is used as an etching stopper, and the etching stopper film 30 is exposed on the bottom surface of the second trench 41. At this stage, as shown in FIG. 10, the lower electrode 10 separated for each cell capacitor is completed. Further, the first support film 36 is also separated for each cell capacitor and becomes the first support 13a described above.

次に、図１１に示すように、全面にシリコン窒化膜からなる第２の支持膜３９を成膜する。この成膜では、被覆率の悪いプラズマ系の成膜方法を用いる。こうすることで、図１１に示すように、第２の支持膜３９は、第２のトレンチ４１の上部のスペースのみに形成され、第２のトレンチ４１の中央部以下の部分には形成されない。 Next, as shown in FIG. 11, a second support film 39 made of a silicon nitride film is formed on the entire surface. In this film formation, a plasma film formation method having a low coverage is used. As a result, as shown in FIG. 11, the second support film 39 is formed only in the space above the second trench 41, and is not formed in the portion below the center of the second trench 41.

次に、第１のトレンチ４０の上端に埋め込み膜３８が露出する程度まで、第２の支持膜３９をエッチバックする。後に残った第２の支持膜３９は、図１２に示すように、ｘ方向に隣接する２つの第１の支持体１３ａを連結する第２の支持体１３ｂとなる。 Next, the second support film 39 is etched back until the buried film 38 is exposed at the upper end of the first trench 40. As shown in FIG. 12, the remaining second support film 39 becomes a second support body 13b that connects two first support bodies 13a adjacent to each other in the x direction.

次に、フッ酸系のウエットエッチングを行うことにより、下部電極１０の間に残っている埋め込み膜３８をすべて除去する。これにより、図１３に示すように、上述したトンネル部Ｔ並びに第１及び第２のトレンチ４０，４１の内部が空間となり、下部電極１０の各表面がこの空隙に対して露出する。次いで、５ｎｍ程度の薄い金属の酸化物を成膜することで、図１４に示すように、下部電極１０の露出面に容量絶縁膜１１を形成する。容量絶縁膜１１は、図示するように、第１及び第２の支持体１３ａ，１３ｂ並びにエッチングストッパー膜３０の各露出面にも形成される。その後は、上部電極１２の材料となる導電材料を成膜することにより、上述したトンネル部Ｔ並びに第１及び第２のトレンチ４０，４１に上部電極１２を埋設し、さらに表面を平坦化することで、図１及び図２に示した半導体装置１が完成する。 Next, hydrofluoric acid-based wet etching is performed to remove all the buried film 38 remaining between the lower electrodes 10. As a result, as shown in FIG. 13, the inside of the tunnel portion T and the first and second trenches 40 and 41 described above become spaces, and the respective surfaces of the lower electrode 10 are exposed to the gaps. Next, a thin metal oxide film having a thickness of about 5 nm is formed to form a capacitive insulating film 11 on the exposed surface of the lower electrode 10 as shown in FIG. The capacitive insulating film 11 is also formed on the exposed surfaces of the first and second supports 13a and 13b and the etching stopper film 30 as shown in the figure. Thereafter, by depositing a conductive material to be the material of the upper electrode 12, the upper electrode 12 is embedded in the tunnel portion T and the first and second trenches 40 and 41, and the surface is further flattened. Thus, the semiconductor device 1 shown in FIGS. 1 and 2 is completed.

以上説明したように、本実施の形態による半導体装置１の製造方法によれば、上面と下面に静電容量が形成された複数の梯子部１０ｂを有するセルキャパシタを備える半導体装置１を製造することが可能になる。 As described above, according to the method for manufacturing the semiconductor device 1 according to the present embodiment, the semiconductor device 1 including the cell capacitor having the plurality of ladder portions 10b having the capacitance formed on the upper surface and the lower surface is manufactured. Is possible.

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.

１半導体装置
２シリコン基板
３素子分離領域
４，５層間絶縁膜
６，７不純物拡散層
８ゲート絶縁膜
１０下部電極
１０ａ底部
１０ｂ梯子部
１０ｃ，１０ｃ１，１０ｃ２側壁部
１０ｓ１，１０ｓ２表面
１０ｔ１，１０ｔ２側面
１１容量絶縁膜
１２上部電極
１３ａ，１３ｂ支持体
２１，２３容量コンタクトプラグ
２２ビット線コンタクトプラグ
３０エッチングストッパー膜
３１保護膜
３２積層構造体
３３積層膜
３４，３７下部電極材料層
３５犠牲膜
３６，３９支持膜
３８埋め込み膜
４０，４１トレンチ
５０レジスト
ＡＲ活性領域
ＢＬビット線
ＤＷＬダミーワード線
Ｔトンネル部
Ｔ１，Ｔ２セルトランジスタ
ＷＬ，ＷＬ１，ＷＬ２ワード線 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Silicon substrate 3 Element isolation region 4, 5 Interlayer insulation film 6, 7 Impurity diffusion layer 8 Gate insulation film 10 Lower electrode 10a Bottom part 10b Ladder part 10c, 10c1, 10c2 Side wall part 10s1, 10s2 Surface 10t1, 10t2 Side face 11 Capacitor insulating film 12 Upper electrodes 13a and 13b Supports 21 and 23 Capacitor contact plug 22 Bit line contact plug 30 Etching stopper film 31 Protective film 32 Laminated structure 33 Laminated film 34 and 37 Lower electrode material layer 35 Sacrificial films 36 and 39 Film 38 Embedded film 40, 41 Trench 50 Resist AR Active region BL Bit line DWL Dummy word line T Tunnel portion T1, T2 Cell transistors WL, WL1, WL2 Word line

Claims

A semiconductor substrate;
A capacitor formed above the semiconductor substrate,
The capacitor is
A bottom portion, a plurality of ladder portions, a first sidewall portion having a first surface, and a second sidewall portion having a second surface opposed to the first surface in a first direction across the bottom portion. A lower electrode including,
A capacitive insulating film covering the lower electrode;
An upper electrode covering the capacitive insulating film,
The first and second side wall portions are respectively erected upward,
The plurality of ladder portions are arranged along the vertical direction above the bottom portion, and both ends in the first direction are in contact with the first and second surfaces, respectively.
The capacitor insulating film is formed so as to cover and cover each of the plurality of ladder portions from above and below.

2. The semiconductor device according to claim 1, wherein both ends of the plurality of ladder portions in a second direction orthogonal to the first direction are in contact with the capacitor insulating film.

A contact plug in contact with the bottom;
The semiconductor device according to claim 2, further comprising an insulating layer surrounding the contact plug.

The semiconductor device according to claim 2, further comprising: a first support body that contacts each of an uppermost portion of the first surface and an uppermost portion of the second surface.

A plurality of the lower electrodes;
A plurality of the first supports corresponding to each of the plurality of lower electrodes,
The plurality of lower electrodes are arranged along the second direction,
The semiconductor device includes:
The semiconductor device according to claim 4, further comprising a plurality of second supports that respectively connect the two first supports that are adjacent to each other in the second direction.

4. The semiconductor device according to claim 3, wherein lower ends of each of the first and second side wall portions are located below a lower surface of the bottom portion, and each contact with a side surface of the contact plug.

The insulating film surrounding the contact plug is composed of an interlayer insulating film and an etching stopper film stacked on the interlayer insulating film,
The semiconductor device according to claim 6, wherein lower surfaces of the first and second side wall portions are in contact with an upper surface of the etching stopper film.

The capacitive insulating film includes an upper surface of the bottom portion, exposed portions of the first and second surfaces, side surfaces of the first sidewall portion other than the first surface, and the second sidewall portion. The semiconductor device according to claim 7, wherein the semiconductor device is formed so as to cover a side surface other than the second surface.

The semiconductor device according to claim 8, wherein the capacitive insulating film is formed so as to cover an exposed surface of each of the first and second supports and an exposed surface of the etching stopper film.

The first and second side wall portions, the two ladder portions adjacent to each other in the vertical direction, the one ladder portion and the bottom portion adjacent to each other in the vertical direction, or the one ladder adjacent to each other in the vertical direction. A plurality of tunnel portions each extending in the second direction formed by being surrounded by a portion and the first support,
The semiconductor device according to claim 8, wherein the upper electrode is formed so as to cover an inner surface of the tunnel portion through the capacitive insulating film.

An active region partitioned by an element isolation region formed on the surface of the semiconductor substrate;
A first diffusion layer, a second diffusion layer, and a channel region included in the active region;
A gate electrode covering the channel region via a gate insulating film;
A conductive layer electrically connected to the first diffusion layer,
The semiconductor device according to claim 3, wherein the lower electrode is electrically connected to the second diffusion layer through the contact plug.

A semiconductor substrate;
A lower electrode which is erected perpendicularly to the main surface of the semiconductor substrate and has a first side surface and a second side surface facing the first side surface;
A plurality of tunnel portions extending through the lower electrode from the first side surface to the second side surface and extending in parallel with the surface of the semiconductor substrate;
A capacitive insulating film covering the surface of the lower electrode including the inner surface of each of the plurality of tunnel portions;
And a top electrode that covers the capacitor insulating film.

A support for connecting a plurality of the lower electrodes;
The semiconductor device according to claim 12, wherein the capacitive insulating film covers the support together with the lower electrode.

Forming a plurality of insulating layers on a semiconductor substrate;
Opening a contact hole through the plurality of insulating layers;
Forming a contact plug by embedding a conductive material in the contact hole;
Sequentially forming a plurality of laminated films each comprising a first lower electrode material layer and a sacrificial film on the first lower electrode material layer on the contact plug;
Forming a first support film on the upper surface of the sacrificial film constituting the uppermost layer of the plurality of laminated films;
Forming a first trench for separating the first support film and the plurality of stacked films in a first direction;
Forming a second lower electrode material layer so as to cover the inner surface of the first trench;
Removing the portions of the second lower electrode material layer formed on the upper surface of the support film and the bottom surface of the first trench by performing anisotropic etching;
Forming a buried film for burying at least an upper part of the first trench;
A second layer that separates each of the first support film, the plurality of stacked films, the second lower electrode material layer, and the buried film in a second direction orthogonal to the first direction; Forming a trench of
Removing the plurality of sacrificial films constituting each of the buried film and the plurality of laminated films;
Forming a capacitive insulating film;
And a step of forming an upper electrode. A method of manufacturing a semiconductor device, comprising:

The plurality of insulating films are films in which an interlayer insulating film, an etching stopper film, and a protective film are sequentially formed,
The method of manufacturing a semiconductor device according to claim 14, wherein the etching stopper film functions as an etching stopper when forming the first and second trenches, respectively.

The method of manufacturing a semiconductor device according to claim 15, wherein, when forming the first trench, the contact plug is protruded from an upper surface of the etching stopper film by removing the protective film.

After forming the second trench, a second support film that fills a space above the second trench and is not formed in a portion below the central portion of the second trench is formed. The method of manufacturing a semiconductor device according to claim 14, further comprising exposing the buried film by etching back the support film.