JP2014026390A - 半導体集積回路装置 - Google Patents

Abstract

【課題】そのサイズが大きくなるのを避けることが可能な電流増幅回路を有する半導体集積回路装置を提供する。
【解決手段】１つの電流に比例したソース電流を出力する第１カレントミラー回路と、上記１つの電流に比例したシンク電流を出力する第２カレントミラー回路とを有し、第１カレントミラー回路からのソース電流と第２カレントミラー回路からのシンク電流は、出力端子に供給され、第１カレントミラー回路と第２カレントミラー回路は相補的に動作する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に電流増幅回路を具備する半導体集積回路装置に適用可能な技術に関する。

特開２００３−２３４６２４号公報（特許文献１）には、ソース電流及びシンク電流を制御できるパワーデバイス用ドライブ回路が、開示されている。

特開２００３−２３４６２４号公報

特許文献１では、カレントミラー回路１１、１２及び電界効果型トランジスタ（以下、MOSFETと称する）１８、１９を有するドライブ回路が、図１に示されている。MOSFET１８（１９）は、カレントミラー回路１１（１２）を介して、電源VCC（GND）と出力端子１７−２との間に接続されている。ソース電流及びシンク電流は、これらのMOSFET１８及び１９を介して出力端子１７−２に供給される。そのため、ソース電流及びシンク電流の値を大きくするためには、MOSFET１８及び１９のサイズを大きくすることが要求される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、入力信号に従った基準電流が形成され、制御信号に従って上記基準電流に比例したソース電流を、出力端子に供給する第１カレントミラー回路と、前記制御信号に従って上記基準電流に比例したシンク電流を、出力端子に供給する第２カレントミラー回路とを半導体集積回路装置は具備する。前記制御信号に従って、前記出力端子にはシンク電流またはソース電流が供給される。

前記一実施の形態によれば、半導体集積回路装置のサイズが大きくなることを抑制することが可能となる。

実施の形態１に係わる電流増幅回路を具備する半導体集積回路装置の回路図である。 実施の形態２に係わる電流増幅回路を具備する半導体集積回路装置の回路図である。 実施の形態１の係わる半導体集積回路装置の特性を示す波形図である。

半導体集積回路装置には、電流増幅回路が内蔵されることがある。例えば、カメラ用の手ブレ補正に用いられるところのホール（ｈａｌｌ）素子用の電流増幅回路が、半導体集積回路装置に内蔵（集積）される。この場合、電流増幅回路は、２方向の電流を供給する。すなわち、電流増幅回路はシンク電流とソース電流を供給する。以下に述べる複数の実施の形態では、２方向の電流（シンク電流とソース電流）を供給する電流増幅回路を説明する。

［一実施形態の概要］
図１を用いて一実施の形態の概要を説明する。同図において、一点破線で囲まれた部分は、半導体集積回路装置１である。すなわち、一点破線で囲まれた部分は、１つの半導体チップに形成（集積）されている。同図において、ＩＮは半導体集積回路装置１に設けられた外部出力端子である。図１において、Ｐ２は、Ｐチャンネル型ＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴと称することもある）であり、第１カレントミラー回路（図面では、記号は付されていない）の出力用ＭＯＳＦＥＴである。Ｎ２は、Ｎチャンネル型ＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴと称することもある）であり、第２カレントミラー回路（図面では、記号は付されていない）の出力用ＭＯＳＦＥＴである。上記第１カレントミラー回路は外部出力端子ＩＮに対してソース電流Ｉ０２を供給し、上記第２カレントミラー回路は外部出力端子ＩＮに対してシンク電流Ｉ０１を供給する。

この実施の形態によれば、入力信号に従った電流Ｉｒが、第１バイアス回路（図面では、記号は付されていない）により形成される。この電流Ｉｒは、上記第１カレントミラー回路と上記第２カレントミラー回路のそれぞれに対して基準電流として用いられるので、以下の説明では基準電流と称することもある。この基準電流Ｉｒは、制御信号ＳＷに従って相補的にスイッチ動作する第１スイッチ回路Ｓ１及び第２スイッチ回路Ｓ２を介して出力用ＭＯＳＦＥＴＰ２、Ｎ２に供給される。これにより、制御信号ＳＷによりスイッチ回路Ｓ１がオン状態にされているときには、入力信号に従った電流Ｉｒに比例したソース電流Ｉ０２が第１カレントミラー回路から出力端子ＩＮに供給される。他方、制御信号ＳＷによりスイッチ回路Ｓ２がオン状態にされているときには、入力信号に従った電流Ｉｒに比例したシンク電流Ｉ０１が第２カレントミラー回路から出力端子ＩＮに供給される。

上記バイアス回路により、第１及び第２カレントミラー回路の基準電流（入力信号に従った）が形成されるため、それぞれのカレントミラー回路用の基準電流を形成しなくてもすむので、素子数の増加を防ぐことが可能となる。また、入力信号に従った電流は、制御信号ＳＷに従って、選択的に出力用ＭＯＳＦＥＴＰ２、Ｎ２に供給される。そのため、シンク電流とソース電流を切り替えるためのスイッチ素子を、出力用ＭＯＳＦＥＴと外部出力端子との間に設けなくても済むため、電流増幅回路を内蔵する半導体集積回路装置が大型化するのを抑制することが可能となる。

以下、実施の形態を説明するが、同じ記号が付されている部分は、互いに同じ機能を有するものと理解して頂きたい。

≪実施の形態１≫
図１は、電流増幅回路を有する半導体集積回路装置１の回路図である。同図において、ＳＥＮは、半導体集積回路装置１の外部端子である。外部端子ＳＥＮは、抵抗Ｒ１を介して電圧ＶＳＥＮが印加される。電流増幅回路は、外部端子ＳＥＮに、その正入力端子が接続された比較回路ＣＰを有している。この比較回路ＣＰの負入力端子には、内部基準電圧Ｖｉｎが印加される。図１において、Ｎ０は、Ｎ−ＭＯＳＦＥＴであり、そのゲートは比較回路ＣＰの出力端子に接続され、そのドレインは外部端子ＳＥＮに接続され、そのソースは、回路の接地電圧に接続されている。基準電圧Ｖｉｎは、可変電圧回路により構成される。この可変電圧回路は、例えば、デジタル信号をアナログ信号に変換するアナログ／デジタル変換回路（図示しないが、ＡＤ変換回路と称する）を含み、入力信号であるところのデジタル信号に対応するアナログ信号が、基準電圧Ｖｉｎとして、比較回路ＣＰに供給される。比較回路ＣＰは、正入力端子に印加される電圧と、内部基準電圧Ｖｉｎとが同じ値になる様に、Ｎ−ＭＯＳＦＥＴＮ０のゲートに出力電圧を供給する。これにより、基準電圧Ｖｉｎに応じた電流ＩｒがＮ−ＭＯＳＦＥＴＮ０を流れる。このとき、比較回路ＣＰは、入力信号に従った電圧を出力する。基準電位Ｖｉｎは、上述した様に、例えばＡＤ変換回路により形成される。従って、このＡＤ変換回路に供給されるデジタル信号の値を変更することにより、そのデジタル信号に対応した値を有する電流Ｉｒ（及び比較回路ＣＰから出力される出力電圧）が形成される。言い換えるならば、比較回路ＣＰ及びＮ−ＭＯＳＦＥＴＮ０により、入力信号（上記ＡＤ変換回路に供給されるデジタル信号又は可変は基準電圧Ｖｉｎ）に従った値を有する電流Ｉｒ（及び比較回路ＣＰの出力電圧）を形成するバイアス回路が構成されていると見なすことが出来る。後の説明で理解されと思うが、この電流Ｉｒは、カレントミラー回路に供給され、この電流Ｉｒを基準として、この電流Ｉｒに比例した電流がカレントミラー回路から出力される。そのため、前述した様に、電流Ｉｒは基準電流と見なすことも出来る。

比較回路ＣＰの出力電圧は、制御信号ＳＷにより制御される第２スイッチ回路Ｓ２を介して、Ｎ−ＭＯＳＦＥＴＮ２のゲートに供給される。このＮ−ＭＯＳＦＥＴＮ２は、そのソースが回路の接地電圧に接続され、そのドレインが外部端子ＩＮに接続されている。第２スイッチ回路Ｓ２がオン状態にされているとき、Ｎ−ＭＯＳＦＥＴＮ０のゲートとＮ−ＭＯＳＦＥＴＮ２のゲートには、ともに比較回路ＣＰの出力電圧が供給されることになる。従って、このとき、Ｎ−ＭＯＳＦＥＴＮ２には、Ｎ−ＭＯＳＦＥＴＮ０を流れる基準電流Ｉｒに比例した電流が流れる。そのため、Ｎ−ＭＯＳＦＥＴＮ２は、第２カレントミラー回路を構成すると見なすことが出来、Ｎ−ＭＯＳＦＥＴＮ２からの電流（シンク電流）が出力端子ＩＮに供給されるため、第２カレントミラー回路を構成する出力用ＭＯＳＦＥＴと言うことも出来る。この第２カレントミラー回路を構成する出力用ＭＯＳＦＥＴＮ２からは、基準電流Ｉｒ（入力信号）に比例（Ｎ−ＭＯＳＦＥＴＮ０とＮ２のサイズ比に比例）した電流が、外部出力端子ＩＮに対してシンク電流Ｉ０１として供給される。

上記した第２スイッチ回路Ｓ２は、制御信号ＳＷがそのゲートに供給されるＰ−ＭＯＳＦＥＴＰ４と、インバータ回路ＩＶにより制御信号ＳＷを位相反転して形成した制御信号／ＳＷが、そのゲートに供給されるＮ−ＭＯＳＦＥＴＮ８とを有し、Ｐ−ＭＯＳＦＥＴＰ４のソース・ドレイン経路とＮ−ＭＯＳＦＥＴＮ８のソースドレイン経路が並列に接続されている。これにより、制御信号ＳＷのハイレベルに応答して、Ｐ−ＭＯＳＦＥＴＰ４及びＮ−ＭＯＳＦＥＴＮ８はともにオフ状態（スイッチ回路Ｓはオフ状態）となり、制御信号ＳＷのロウレベルに応答して、Ｐ−ＭＯＳＦＥＴＰ４及びＮ−ＭＯＳＦＥＴＮ８はともにオン状態（スイッチ回路Ｓはオン状態）となる。後で、第１スイッチ回路Ｓ１を述べるが、この第１スイッチ回路Ｓ１も第２スイッチ回路Ｓ２と同様な構成にされている。Ｎ−ＭＯＳＦＥＴＮ２のゲートは、Ｎ−ＭＯＳＦＥＴＮ９のソース・ドレイン経路を介して、回路の接地電圧に接続されている。このＮ−ＭＯＳＦＥＴＮ９は、第２スイッチ回路Ｓ２がオフ状態にされたとき、制御信号ＳＷによりオン状態とされる。これにより、Ｎ−ＭＯＳＦＥＴＮ９のゲート電圧は回路の接地電圧に抑制され、ノイズ等により、Ｎ−ＭＯＳＦＥＴＮ２が動作するのを防ぐことが可能となる。

前述の比較回路ＣＰの出力電圧（比較回路ＣＰとＮ−ＭＯＳＦＥＴＮ０から構成されるバイアス回路からの出力電圧）は、第１スイッチ回路Ｓ１を介してＮ−ＭＯＳＦＥＴＮ１のゲートに供給されている。また、前述のＮ−ＭＯＳＦＥＴＮ０のドレインは、Ｎ−ＭＯＳＦＥＴＮ３のゲートに接続されている。同図において、Ｐ１はＰ−ＭＯＳＦＥＴであり、そのゲートとドレインを接続することにより、ダイオード素子とし機能する。これらのＭＯＳＦＥＴＰ１、Ｎ３及びＮ１は、第２バイアス回路を構成するために、電圧ＶＣＣと回路の接地電圧との間に、この順で直列に接続されている。また、Ｐ−ＭＯＳＦＥＴＰ１のゲートは、そのソースが電圧ＶＣＣに接続され、そのドレインが出力端子ＩＮに接続された出力用Ｐ−ＭＯＳＦＥＴＰ２のゲートに接続されている。これにより、ＭＯＳＦＥＴＰ１、Ｐ２、Ｎ３、Ｎ１により第１カレントミラー回路が構成されていると見なすことが出来、Ｐ−ＭＯＳＦＥＴＰ１のドレイン電流に比例した電流が、Ｐ−ＭＯＳＦＥＴＰ２のドレイン電流として流れる。なお、このときの比は、Ｐ−ＭＯＳＦＥＴＰ１とＰ２のサイズの比に従う。第１スイッチ回路Ｓ１がオン状態にされているとき、比較回路ＣＰの出力電圧が、Ｎ−ＭＯＳＦＥＴＮ１のゲートに供給される。そのため、Ｎ−ＭＯＳＦＥＴＮ１は、前述したＮ−ＭＯＳＦＥＴＮ０とで第３カレントミラー回路（図面では、記号を付していない）を構成していると見なすことが出来る。従って、スイッチ回路Ｓ１がオン状態にされているとき、Ｐ−ＭＯＳＦＥＴＰ１のドレイン電流は、基準電流Ｉｒ（入力信号）に比例した値となる。これにより、Ｐ−ＭＯＳＦＥＴＰ２は、スイッチ回路Ｓ１がオン状態にされているとき、基準電流Ｉｒ（入力信号）に比例した電流を、外部出力端子ＩＮに供給する。すなわち、Ｐ−ＭＯＳＦＥＴＰ２は、基準電流Ｉｒ（入力信号）に比例した電流をソース電流Ｉ０２として、外部端子ＩＮに供給する。上記第１カレントミラー回路は、上記第１バイアス回路からの電圧（比較回路ＣＰの出力電圧）を受け、この電圧に従った電圧を形成する第２バイアス回路（ＭＯＳＦＥＴＮ１、Ｎ３及びＰ１）と、この第２バイアス回路からの電圧を受ける出力用ＭＯＳＦＥＴＰ２とを具備していると見なすことも出来る。

第１スイッチ回路Ｓ１は、前述した様に、スイッチ回路Ｓ２と同様な構成を有しているので、詳細な説明は省略するが、制御信号ＳＷのハイレベルに応答して互いに並列接続されたＮ−ＭＯＳＦＥＴＮ６とＰ−ＭＯＳＦＥＴＰ３が、ともにオン状態となり、第１スイッチ回路Ｓ１がオンした状態となる。他方、制御信号ＳＷのロウレベルに応答して、Ｎ−ＭＯＳＦＥＴＮ６及びＰ−ＭＯＳＦＥＴＰ３がオフ状態となり、第１スイッチ回路Ｓ１はオフ状態となる。すなわち、制御信号ＳＷのレベルに従って、スイッチ回路Ｓ１とＳ２は相補的にオン／オフ状態となる。

前述の出力用Ｐ−ＭＯＳＦＥＴＰ２のゲートは、Ｐ−ＭＯＳＦＥＴＰ５を介して、電圧ＶＣＣが供給される。Ｐ−ＭＯＳＦＥＴＰ５は、制御信号ＳＷの電圧に従ってスイッチ動作を行う。第１スイッチ回路Ｓ１がオフ状態にされるとき、Ｐ−ＭＯＳＦＥＴＰ５のゲートには、ロウレベルの制御信号ＳＷが供給されるため、Ｐ−ＭＯＳＦＥＴＰ５はオン状態となり、出力用Ｐ−ＭＯＳＦＥＴＰ２のゲートに供給される電圧が電圧ＶＣＣに抑制され、ノイズ等によりＰ−ＭＯＳＦＥＴＰ２が誤動作を起こすのを防ぐことが可能となる。

以上述べた様に、制御信号ＳＷがハイレベルにされた場合には、ＭＯＳＦＥＴＮ０およびＮ２により構成された第２カレントミラー回路が動作し、この第２カレントミラー回路内の出力用ＭＯＳＦＥＴＮ２から、基準電流Ｉｒに比例したシンク電流Ｉ０１が外部端子ＩＮに供給される。このとき、スイッチ回路Ｓ１がオフ状態となり、Ｐ−ＭＯＳＦＥＴＰ５がオン状態となるため、ＭＯＳＦＥＴＮ１、Ｎ３、Ｐ１、Ｐ２から構成される第１カレントミラー回路は非動作となる。このとき、出力用ＭＯＳＦＥＴＰ２がオフ状態となるため、出力用ＭＯＳＦＥＴＰ２からはソース電流が外部端子ＩＮに供給されない。

これに対して、制御信号ＳＷがロウレベルにされた場合には、スイッチ回路Ｓ１を介して、比較回路ＣＰの出力電圧がＮ−ＭＯＳＦＥＴＮ１に供給され、Ｐ−ＭＯＳＦＥＴＰ５がオフ状態となるため、ＭＯＳＦＥＴＮ１、Ｎ３、Ｐ１、Ｐ２から構成される第１カレントミラー回路が動作し、基準電流Ｉｒに比例した電流が、出力用ＭＯＳＦＥＴＰ２からソース電流Ｉ０２として外部端子ＩＮに供給される。このとき、スイッチ回路Ｓ２はオフ状態となり、Ｎ−ＭＯＳＦＥＴＮ９はオン状態となるため、ＭＯＳＦＥＴＮ０、Ｎ２から構成される第２カレントミラー回路は非動作となる。また、Ｎ−ＭＯＳＦＥＴＮ９がオン状態のため、出力用ＭＯＳＦＥＴＮ２はオフ状態となり、このＭＯＳＦＥＴＮ２から外部端子ＩＮに対してシンク電流Ｉ０１の供給は行われない。この実施の形態によれば、出力用ＭＯＳＦＥＴＮ２及びＰ２と出力端子ＩＮとの間に、シンク電流とソース電流の切り替えを行うための素子を設けなくても、シンク電流とソース電流との切り替えを行うことが可能となる。そのため、半導体集積回路装置のサイズが大きくなることを防ぐことが可能となる。なお、上記したＮ−ＭＯＳＦＥＴＮ０は、第２カレントミラー回路と第３カレントミラー回路とで共用されている。Ｎ−ＭＯＳＦＥＴＮ０のゲートに供給される電圧（比較回路ＣＰの出力電圧）が、このＮ−ＭＯＳＦＥＴＮ０と対をなすＭＯＳＦＥＴのゲートに供給されないとき、カレントミラー回路（第２又は第３カレントミラー回路）として動作しないので、本明細書では、このときもカレントミラー回路は非動作であると述べている。また、第１カレントミラー回路は、前記の第１スイッチ回路Ｓ１を含み、第２カレントミラー回路は、前記の第２スイッチ回路Ｓ２を含むものとして述べているが、第１及び第２スイッチ回路を含まない部分を第１及び第２カレントミラー回路と見なしても良い。

この実施の形態によれば、前記したＮ−ＭＯＳＦＥＴＮ３と並列にＮ−ＭＯＳＦＥＴＮ４が接続されている。また、Ｎ−ＭＯＳＦＥＴＮ４のゲートにバイアス電圧を供給する第３バイアス回路が、電圧ＶＣＣと回路の接地電圧との間に設けられている。この第３バイアス回路は、電流源回路Ｉｂｉａｓと、ダイオード接続されたＮ−ＭＯＳＦＥＴＮ５と、抵抗Ｒとを有し、この順番で電圧ＶＣＣと回路の接地電圧との間に直列接続されており、ダイオード接続されたＮ−ＭＯＳＦＥＴＮ５のドレインから、Ｎ−ＭＳＦＥＴＮ４のゲートへバイアス電圧が供給される。

前記した様に、Ｎ−ＭＯＳＦＥＴＮ０とＮ−ＭＯＳＦＥＴＮ１により第３カレントミラー回路が構成される。そのため、Ｎ−ＭＯＳＦＥＴＮ０とＮ−ＭＯＳＦＥＴＮ１のチャンネル長は同じ長さにされる。また、カレントミラー回路として動作させるときには、Ｎ−ＭＯＳＦＥＴＮ０のゲート・ソース間電圧Ｖｇｓ０とＮ−ＭＯＳＦＥＴＮ１のゲート・ソース間電圧Ｖｇｓ１は等しくなる。前述した様に基準電圧Ｖｉｎは、入力信号に従って変化する。例えば、内部基準電圧Ｖｉｎは、入力信号（ＡＤ変換回路のデイジタル入力信号）に従って、回路の接地電圧（０Ｖ）から電圧ＶＣＣ迄変化する。図１において、Ｎ−ＭＯＳＦＥＴＮ３を設けずに、Ｎ−ＭＯＳＦＥＴＮ１をダイオード接続のＰ−ＭＯＳＦＥＴＰ１に接続した場合、内部基準電圧Ｖｉｎが電圧ＶＣＣに近づくに従って、チャンネル長変調効果により、Ｎ−ＭＯＳＦＥＴＮ０のドレイン・ソース間電圧Ｖｄｓ０とＮ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｄｓ１との間の誤差が増加する。この実施の形態では、そのゲートがＮ−ＭＯＳＦＥＴＮ０のドレインに接続され、そのソースがＮ−ＭＯＳＦＥＴＮ１のドレインに接続されたＮ−ＭＯＳＦＥＴＮ３を設けられている。これにより、Ｎ−ＭＯＳＦＥＴＮ０のドレイン・ソース間電圧Ｖｄｓ０とＮ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｄｓ１との差が、Ｎ−ＭＯＳＦＥＴＮ１のゲート・ソース間電圧Ｖｇｓ１となる様に、Ｎ−ＭＯＳＦＥＴＮ１のドレインの電位（Ｎ−ＭＯＳＦＥＴＮ３のソース電位）が制御される。これにより、Ｎ−ＭＯＳＦＥＴＮ０を流れる電流とＮ−ＭＯＳＦＥＴＮ１を流れる電流との電流比の劣化を低減することが出来る。

一方、基準電圧Ｖｉｎが、Ｎ−ＭＯＳＦＥＴＮ１のゲート・ソース間電圧以下に下がると、Ｎ−ＭＯＳＦＥＴＮ３を設けたことにより、Ｎ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｄｓ１が０Ｖに近づき、Ｎ−ＭＯＳＦＥＴＮ１が飽和し、電流が流れなくなることが生じる。この実施の形態では、Ｎ−ＭＯＳＦＥＴＮ１のドレイン・ソース電圧Ｖｄｓ１が、所定の値より小さくなるのを防ぐために、Ｎ−ＭＯＳＦＥＴＮ３と並列にＮ−ＭＯＳＦＥＴＮ４が設けられている。すなわち、Ｎ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｇｓ１が、所定の値よりも低下しようとしたとき、Ｎ−ＭＯＳＦＥＴＮ４のソース電圧により、ドレイン・ソース間電圧Ｖｇｓ１が低下するのを防ぐ様にしている。この実施の形態では、Ｎ−ＭＯＳＦＥＴＮ５、抵抗Ｒ及び電流源回路Ｉｂｉａｓを有するバイアス回路により、上記所定の値を定めている。すなわち、ダイオード接続されたＮ−ＭＯＳＦＥＴＮ５のドレイン・ソース電圧と抵抗Ｒで生じる電圧で、上記所定の値は決められる。特に制限されないが、Ｎ−ＭＯＳＦＥＴＮ５は、Ｎ−ＭＯＳＦＥＴＮ１と同様な特性を持つ様にされ、Ｎ−ＭＯＳＦＥＴＮ４は、Ｎ−ＭＯＳＦＥＴＮ３と同様な特性を持つ様にされる。これにより、Ｎ−ＭＯＳＦＥＴＮ１の特性を模擬したバイアス電圧が、バイアス回路（Ｎ−ＭＯＳＦＥＴＮ５、抵抗Ｒ及び電流源回路Ｉｂｉａｓ）により形成され、Ｎ−ＭＯＳＦＥＴＮ３の特性を、Ｎ−ＭＯＳＦＥＴＮ４で模擬することが可能となる。この様に、この実施の形態によれば、基準電位Ｖｉｎが低下した場合でも、Ｎ−ＭＯＳＦＥＴＮ０を流れる電流とＮ−ＭＯＳＦＥＴＮ１を流れる電流との電流比の劣化を低減することが出来る。

ソース電流を形成する電流増幅回路とシンク電流を形成する電流増幅回路とを、個々に設けることにより、基準電圧Ｖｉｎの変化に対するソース電流及びシンク電流のそれぞれが直線的に変化する様にすることは可能であるが、素子数が増加し、半導体集積回路装置のサイズが増大してしまう。この実施の形態によれば、共通の回路（比較回路ＣＰ、ＭＯＳＦＥＴＮ０）を用いながら、基準電圧Ｖｉｎの変化に対するソース電流及びシンク電流のそれぞれの変化の直線性を担保することが可能となり、サイズの増大を防ぐことが可能となる。

また、図１においては、Ｎ−ＭＯＳＦＥＴＮ４が、Ｎ−ＭＯＳＦＥＴＮ３と並列に接続された例が示されているが、並列に接続せずに、Ｎ−ＭＯＦＥＴＮ４のドレインには、所定の電圧が印加される様にしても良い。

なお、基準電圧Ｖｉｎが、ＶＣＣ近辺に上昇する場合の電流比の劣化の低減を図るために、Ｎ−ＭＯＳＦＥＴＮ３のみを設ける様にし、Ｎ−ＭＯＳＦＥＴＮ４及び第３バイアス回路は設けない様にしても勿論良い。

図１では、外部端子ＩＮは、抵抗Ｒ２を介して電源ＶＩＮに接続されている。この抵抗は、負荷の例として示して有るだけで、特に抵抗で有る必要はない。また、実施の形態では、内部基準電圧Ｖｉｎに従った値のシンク電流とソース電流を出力する電流増幅回路を例として説明したが、出力させる電流の値を減衰させる場合の回路も電流増幅回路の一例であり、また、増幅も減衰もしない回路も電流増幅回路の一例であると理解して頂きたい。

図３には、基準電圧Ｖｉｎと外部端子ＩＮにおける電流との関係が示されている。同図において、横軸は基準電圧Ｖｉｎを示し、縦軸は外部端子ＩＮにおける電流を示している。図３において、Ｐは、図１においてＭＯＳＦＥＴＮ３、Ｎ４、Ｎ５、抵抗Ｒ及び電流源回路Ｉｂｉａｓを設けずに、Ｎ−ＭＯＳＦＥＴＮ１のドレインをＰ−ＭＯＳＦＥＴＰ１のドレインに接続した場合の基準電圧Ｖｉｎの変化に対する外部端子ＩＮにおける電流の変化を示している。また、図３において、Ｉは、図１における基準電圧Ｖｉｎを変化させた場合の電流（外部端子ＩＮにおける）の変化を示している。同図から理解される様に、基準電圧Ｖｉｎを上昇させても、電流の直線性は改善されている。

図１では、ＭＯＳＦＥＴの基板ゲート（バックゲート）の接続先が明示されているＭＯＳＦＥＴと明示されていないＭＯＳＦＥＴとが、混在して示されている。図面が複雑になるために、混在させて示してあるが、Ｐ−ＭＯＳＦＥＴＰ４及びＰ３のそれぞれの基板ゲートは、電圧ＶＣＣに接続されていると理解して頂きたい。また、Ｎ−ＭＯＳＦＥＴＮ８、Ｎ６、Ｎ３及びＮ４のそれぞれの基板ゲートは、回路の接地電圧（０Ｖ）に接続され、Ｎ−ＭＯＳＦＥＴＮ５の基板ゲートは、そのソースに接続されているものと理解して頂きたい。

≪実施の形態２≫
図２には、第２の実施の形態に係る半導体集積回路装置２の回路図が示されている。図１と同じ部分には同じ記号を付して、その説明は省略する。

第１の実施の形態においては、基準電流ＩｒがＮ−ＭＯＳＦＥＴＮ０を流れる様にしたのに対して、第２の実施の形態においては、基準電流ＩｒがＰ−ＭＯＳＦＥＴＰ０を流れる様にしている。このため、外部端子ＳＥＮは抵抗Ｒ１を介して回路の接地電圧に近い電圧ＶＥＥＮに接続される。

図２において、Ｐ−ＭＯＳＦＥＴＰＰ０は、図１のＮ−ＭＯＳＦＥＴＮ０と同じ機能を果たし、Ｐ−ＭＯＳＦＥＴＰＰ１、ＰＰ２、ＰＰ３、ＰＰ４、ＰＰ７は、図１のＮ−ＭＯＳＦＥＴＮ１、Ｎ５、Ｎ３、Ｎ４、Ｎ７に相当し、同じ機能を果たす。同様に、図２におけるＮ−ＭＯＳＦＥＴＮＮ１、ＮＮ２は、図１におけるＰ−ＭＯＳＦＥＴＰ１、Ｐ５に相当し、同じ機能を果たす。また、図２において、電流源回路ＩｂｉａｓＮは、図１の電流源回路Ｉｂｉａｓに相当し、同じ機能を果たす。図２において、スイッチ回路ＳＳ１、ＳＳ２は、図１のスイッチ回路Ｓ１、Ｓ２に相当し、同じ機能を果たす。図２に示した電流増幅回路の動作は、図１で説明した動作から理解されるであろう。

上述した各実施の形態では、トランジスタとしてＭＯＳＦＥＴを例に説明したが、ＭＯＳＦＥＴの替わりにバイポーラ型トランジスタを用いても良い。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１ 半導体集積回路装置
２ 半導体集積回路装置
Ｎ０〜Ｎ９ Ｎ−ＭＯＳＦＥＴ
Ｐ１〜Ｐ５ Ｐ−ＭＯＳＦＥＴ
ＩＶ 位相反転回路
ＣＰ 比較回路
ＩＮ 外部出力端子
Ｖｉｎ 内部基準電圧

Claims (8)

1. 出力端子と、
   入力に従った第１電流を形成する第１バイアス回路と、
   前記出力端子と第１電圧との間に接続された第１トランジスタと、前記第１電流に従った電圧を、制御信号に従って選択的に前記第１トランジスタへ供給する第１スイッチ回路とを有し、前記第１電流に比例した第２電流を前記出力端子に供給する第１カレントミラー回路と、
   前記出力端子と第２電圧との間に接続された第２トランジスタと、前記第１電流に従った電圧を、前記制御信号に従って選択的に前記第２トランジスタへ供給する第２スイッチ回路とを有し、前記第１電流に比例した第３電流を前記出力端子に供給する第２カレントミラー回路と
   を具備する半導体集積回路装置。
2. 前記第２電流はソース電流であり、前記第３電流はシンク電流であり、前記制御信号に従って、シンク電流とソース電流が選択的に前記出力端子に供給される請求項１に記載の半導体集積回路装置。
3. 前記第１トランジスタに結合され、前記制御信号に従って前記第１トランジスタのバイアスを所定値に抑制する第３トランジスタと、前記第２トランジスタに結合され、前記制御信号に従って前記第２トランジスタのバイアスを所定値に抑制する第４トランジスタとを有する請求項２に記載の半導体集積回路装置。
4. 前記第１カレントミラー回路は、前記第１スイッチ回路を介して、前記第１電流に従った電圧を前記第１トランジスタに与える第２バイアス回路を有し、
   前記第２カレントミラー回路は、前記第２スイッチ回路を介して前記第１電流に従った電圧が前記第２トランジスタに供給される請求項１に記載の半導体集積回路装置。
5. 前記第２バイアス回路は、前記第１トランジスタとカレントミラー接続を構成するダイオード素子と、前記第１バイアス回路からの電圧を受ける第５トランジスタと、前記第１スイッチ回路を介して供給される電圧を受ける第６トランジスタを有し、前記第１電圧と前記第２電圧との間に前記ダイオード素子、前記第５トランジスタ、前記第６トランジスタの順に直列接続されている請求項４に記載の半導体集積回路装置。
6. 前記第２バイアス回路は、前記第５トランジスタのソースに、そのソースが接続された第７トランジスタと、前記制御信号に従って前記第１スイッチ回路がオフ状態にされたときに、所定の電圧を前記第５トランジスタのゲートに供給する第３バイアス回路とを有する請求項５に記載の半導体集積回路装置。
7. 前記第３バイアス回路は、前記第１電圧と前記第２電圧との間に直列に接続された電流源と第７トランジスタとを有し、前記電流源と前記第７トランジスタとの接続点から前記所定の電圧が出力される請求項６に記載の半導体集積回路装置。
8. 前記第２トランジスタのゲートとソースとの間に接続され、前記制御信号に従ってスイッチ動作を行う第８トランジスタと、前記第１トランジスタのゲートとソースとの間に接続され、前記制御信号に従ってスイッチ動作を行う第９トランジスタとを有する請求項７に記載の半導体集積回路装置。

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