JP2014023269A - 半導体集積回路およびその動作方法 - Google Patents

Abstract

【課題】軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電すること。
【解決手段】ハイサイドドライバ２とローサイドドライバ３がハイサイドスイッチＱ１とローサイドスイッチＱ２を駆動して、ハイサイドドライバ２のブート端子ＢＯＯＴはブートストラップ容量Ｃ_BOOTの一端に接続され、両素子Ｑ１、Ｑ２が接続されたスイッチングノードＳＷは容量Ｃ_BOOTの他端に接続される。ローサイド素子Ｑ２に接続された逆電流検出回路５がインダクタＬに流れるインダクタ電流Ｉ_Lの逆流電流の発生を検出した逆流検出信号を生成する場合には、両ドライバ２、３は両素子Ｑ１、Ｑ２をオフ状態に制御する。両素子Ｑ１、Ｑ２のオフ期間の端子ＢＯＯＴとノードＳＷの間の観測電圧が所定の基準電圧Ｖrefよりも低下すると、強制充電回路７は容量Ｃ_BOOTを充電する。
【選択図】図１

Description

本発明は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路およびその動作方法に関し、特に軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電するのに有効な技術に関するものである。

ノートＰＣ(Personal Computer)等の電池駆動の電子機器には、ＡＣアダプタまたは電池からのＤＣ電圧をノートＰＣの中央処理ユニット(ＣＰＵ)、すなわちマイクロプロセッサである負荷に供給されるＤＣ電圧に変換するＤＣ−ＤＣコンバータが使用される。

近年、地球規模の環境問題対策として省エネルギー化が重要視されており、種々の電子機器に使用されるスイッチング電源の高効率化・低消費電力化、特に待機消費電力の低減がクローズアップされている。

従来から、ＤＣ−ＤＣコンバータは、ＰＷＭ(Pulse Width Modulation)制御やＰＦＭ(Pulse Frequency Modulation)制御等を実行するスイッチングレギュレータを使用することで、高い変換効率を実現するものである。すなわち、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、負荷に供給されるＤＣ電圧を所定の目標値に維持するように、半導体スイッチのオン・オフ制御をフィードバック制御するものである。

下記特許文献１の図３１とそれに関係する開示には、エラーアンプとコンパレータと三角波発生回路とドライバ回路とハイサイドスイッチ素子とローサイドスイッチ素子とインダクタとコンデンサとを具備する電圧モード型のＤＣ−ＤＣコンバータが記載されている。

エラーアンプの非反転入力端子には基準電圧が供給され、エラーアンプの反転入力端子にはインダクタとコンデンサの接続ノードの出力電圧が供給される。コンパレータの非反転入力端子にはエラーアンプの出力電圧が供給され、コンパレータの反転入力端子には三角波発生回路から発生される三角波信号が供給され、コンパレータの出力信号はドライバ回路に供給される。ドライバ回路はハイサイドスイッチ素子とローサイドスイッチ素子を相補的に駆動するので、ハイサイドスイッチ素子のオン・オフ動作とローサイドスイッチ素子のオン・オフ動作とは逆動作となる。尚、下記特許文献１に対応する米国特許は、ＵＳ６，４２０，８５８Ｂ１である。

下記非特許文献１には、外部端子のモード設定によって重負荷時のＰＷＭ動作と軽負荷時のパルス周波数変調(ＰＦＭ)動作とを自動的に切り換えるＤＣ−ＤＣコントローラが記載されている。すなわち、スキップ端子を接地電位に接続した場合には、負荷電流が負荷電流の最大値の約３０％を超えると、パルススキップ動作からＰＷＭ動作に自動的に切り換わるとしている。スキップ動作は、良く知られているように、スイッチング電源の出力電圧をウィンドウの電圧下限から電圧上限に向けて固定デューティのパルスでオン・オフ制御して増大する一方、電圧上限から電圧下限に向けてスイッチング動作の停止で出力電圧を減少するので、軽負荷時のスイッチング損失を低減して電圧変換効率を改善するものである。

下記非特許文献２には、シャットダウン制御端子とスキップ端子の２個の外部端子のモード設定によって固定周波数パルス幅変調(ＰＦＭ)動作モードと軽負荷時のアイドルモード動作(高効率パルススキッピング) とを自動的に切り換えるステップダウンコントローラが記載されている。

下記非特許文献３には、ハイサイドスイッチの電流を検出する電流検出回路を内蔵して、中負荷から重負荷に対して固定周波数のＰＷＭ動作を行い、軽負荷に対しては自動的に周波数が低下されたヒステリシス・モードに切り換わるスイッチング・レギュレータが記載されている。

下記非特許文献４には、ハイサイドスイッチのＮチャネルパワーＭＯＳＦＥＴとローサイドスイッチのＮチャネルパワーＭＯＳＦＥＴの共通接続点のスイッングノードとハイサイドスイッチを駆動するハイサイド・ゲート・ドライバの間にブースト・コンデンサ(ブートストラップ容量)が接続されて軽負荷時にパルススキップ動作が選択可能なＤＣ／ＤＣコントローラが記載されている。このＤＣ／ＤＣコントローラは、ローサイドスイッチのＮチャネルパワーＭＯＳＦＥＴが１０サイクルの間にオフ状態となった場合には、ハイサイドスイッチのＮチャネルパワーＭＯＳＦＥＴをオフ状態に制御してローサイドスイッチのＮチャネルパワーＭＯＳＦＥＴをオン状態に制御するブースト・コンデンサのリフレッシュ・タイムアウト方式が採用されている。

このブースト・コンデンサは、ハイサイド・ゲート・ドライバに供給される電源電圧Ｖ_DDからハイサイドトランジスタのゲート・ソース電圧間Ｖ_GSを減算した電圧値Ｖ_DD−Ｖ_GSによってスイッチングノードのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブースト・コンデンサが不使用の場合には、スイッチングノードのハイレベル電圧は電圧値Ｖ_DD−Ｖ_GSによって決定され、ハイサイドトランジスタのドレインに供給される入力電源電圧Ｖ_INをスイッチングノードに伝達することが不可能となる。それに対して、ブースト・コンデンサの使用によって、入力電源電圧Ｖ_INをスイッチングノードに伝達することが可能となるものである。スイッチング動作によってハイサイドトランジスタのオフ状態でローサイドトランジスタのオン状態である期間に、ブースト・コンデンサの両端間に電源電圧Ｖ_DDが充電される。その後のスイッチング動作でハイサイドトランジスタのオン状態となってローサイドトランジスタのオフ状態となると、スイッチングノードの電圧レベルは接地電位ＧＮＤから電源電圧Ｖ_DDに向かって上昇する。この時にブースト・コンデンサの両端間に電源電圧Ｖ_DDが充電されていたので、ハイサイドトランジスタのゲート駆動電圧はＶ_IN＋Ｖ_DDのレベルにプルアップされる。その結果、ハイサイドトランジスタのドレイン・ソース間電圧は極めてゼロボルトに近い電圧となるので、入力電源電圧Ｖ_INの電圧レベルがスイッチングノードに伝達されることが可能となる。

下記特許文献２の図１７と図１８とそれに関係する開示には、ハイサイドトランジスタとローサイドトランジスタとＰＷＭ制御ユニットとを具備して、ＰＷＭ制御ユニットが逆電流検出回路と制御論理回路・ドライバ回路を含んだ電源装置の構成と動作が記載されている。

ハイサイドトランジスタのドレインに入力電源電圧が供給され、ハイサイドトランジスタのソースとローサイドトランジスタのドレインとはインダクタの一端に共通接続され、インダクタの他端は出力電圧端子となって、この出力電圧端子は容量の一端と負荷の一端とに接続され、容量の他端と負荷の他端とは接地電位に接続される。ローサイドトランジスタのドレインには逆電流検出回路の入力端子に接続され、逆電流検出回路の出力信号は制御論理回路・ドライバ回路に供給され、制御論理回路・ドライバ回路はハイサイドトランジスタのゲートとローサイドトランジスタのゲートとを駆動する。

制御論理回路・ドライバ回路のゲート駆動によって、ハイサイドトランジスタはオン状態となって、ローサイドトランジスタはオフ状態となると、インダクタの電流は増大する。その後の制御論理回路・ドライバ回路のゲート駆動によって、ハイサイドトランジスタはオフ状態となって、ローサイドトランジスタはオン状態となると、インダクタの電流は減少しながらローサイドトランジスタを介して接地電位から流れ続ける。

軽負荷時に、インダクタの電流が０Ａ(ゼロ・アンペア)以下に低下することによって、この電流の方向はインダクタの電流が０Ａ(ゼロ・アンペア)以上の電流方向と反対となって、逆流が発生しようとする。この状態は逆電流検出回路により検出され、逆電流検出回路の検出出力信号に応答して制御論理回路・ドライバ回路はハイサイドトランジスタとローサイドトランジスタの両者をオフ状態に制御する。従って、重負荷時の連続モード(ＣＣＭ：Continuous Conduction Mode)と軽負荷時の不連続モード(ＤＣＭ：Discontinuous Conduction Mode)とを実現できるので、軽負荷時の不連続モード(ＤＣＭ)によりスイッチング周波数を低減でき、軽負荷時のスイッチング損失を低減することが可能となる。

更に下記特許文献２の図１とそれに関係する開示には、外部端子を介してモード設定信号ＳＭＯＤが供給されローサイドトランジスタのドレインに接続された逆流検出回路を具備する電源装置が記載されている。モード設定信号ＳＭＯＤによって活性化された逆流検出回路はローサイドトランジスタのドレイン・ソース電流経路に流れるインダクタ電流の逆流の発生を検出して、逆電流検出信号を生成する。

ハイサイドトランジスタのゲートを駆動するハイサイド・ゲート・ドライバとローサイドトランジスタのゲートを駆動するローサイド・ゲート・ドライバとは制御論理回路によって制御され、ハイサイドトランジスタとローサイドトランジスタとは制御論理回路によってスイッチング制御される。逆流検出回路の逆電流検出信号に応答して制御論理回路はローサイドトランジスタをオフ状態に制御するので、ローサイドトランジスタの逆流の発生が防止されることが可能となる。

下記特許文献３には、ハイサイドスイッチとローサイドスイッチの両者のＮチャネルＭＯＳＦＥＴの共通接続点のスイッングノードとハイサイドスイッチを駆動するハイサイド・ゲート・ドライバの間に接続されたブートストラップコンデンサが長時間の休止期間に放電してもスイッチング休止状態から通常状態にスムーズに復帰可能なＤＣ−ＤＣコンバータが記載されている。ハイレベルの休止信号に応答して制御回路から生成されるローレベルのイネーブル信号によってハイサイドスイッチとローサイドスイッチとの両者はオフ状態に制御されて、休止信号がハイレベルからローレベルに変化してイネーブル信号がローレベルからハイレベルに変化することで、制御回路はハイサイドスイッチとローサイドスイッチをスイッチング制御する。

休止信号のハイレベルからローレベルへの変化に応答して、トリガ回路は一定時間においてハイレベルの制御信号を生成して制御回路に供給するので、制御回路は一定時間にハイサイドスイッチをオフ状態に制御してローサイドスイッチをオン状態に制御され、休止期間にブートストラップコンデンサが充電されるものである。一定時間の経過後に制御信号がハイレベルからローレベルに変化するので、イネーブル信号がローレベルからハイレベルに変化して、制御回路によるハイサイドスイッチとローサイドスイッチとのスイッチング制御が再開される。この際に、ブートストラップコンデンサが充電されているので、ＤＣ−ＤＣコンバータはスムーズに通常状態に復帰することができるとしている。

特開２０００−１９７３４８号 公報 特開２０１１−１０９８６７号 公報 特開２０１１−１０１４５２号 公報

データ・シート "ＭＡＸＩＭ 高効率、ＰＷＭ、ステップダウン ＤＣ−ＤＣコントローラ、１６ピンＱＳＯＰパッケージ"， ｐｐ．１〜２８．ｈｔｔｐ：／／ｄａｔａｓｈｅｅｔｓ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ｊｐ／ｄｓ／ＭＡＸ１６５２−ＭＡＸ１６５５＿ｊｐ．ｐｄｆ[平成２４年０５月２９日検索] データ・シート "ＭＡＸＩＭ 同期整流型ＣＰＵ電源用ステップダウンコントローラ ＭＡＸ７９６／７９７／７９９"， ｐｐ．１〜３２．ｈｔｔｐ：／／ｄａｔａｓｈｅｅｔｓ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ｊｐ／ｄｓ／ＭＡＸ７９６−ＭＡＸ７９９＿ｊｐ．ｐｄｆ[平成２４年０５月２９日検索] データ・シート "ＬＭ２６５１ １．５Ａ高効率同期整流型スイッチング・レギュレータ"， ｐｐ．１〜１１．ｈｔｔｐ：／／ｗｗｗ．ｎａｔｉｏｎａｌ．ｃｏｍ／ＪＰＮ／ｄｓ／ＬＭ／ＬＭ２６５１．ｐｄｆ＃ｓｅａｒｃｈ＝´ＬＭ２６５１´[平成２４年０５月２９日検索] データ・シート "ＬＴＣ３８２２−１ ＮＯ ＲＳＥＮＳＥＴＭ、低入力電圧 同期整流式 降圧ＤＣ／ＤＣコントローラ"， ｐｐ．１〜２４．ｈｔｔｐ：／／ｃｄｓ．ｌｉｎｅａｒ．ｃｏｍ／ｄｏｃｓ／Ｊａｐａｎｅｓｅ％２０Ｄａｔａｓｈｅｅｔ／ｊ３８２２１ｆ．ｐｄｆ＃ｓｅａｒｃｈ＝´ＬＴＣ３８２２１´ [平成２４年０５月２９日検索]

本発明者等は本発明に先立って、軽負荷時の電力効率を向上したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の開発に従事した。この半導体集積回路は、ハイサイドトランジスタとローサイドトランジスタと制御・ドライバユニットとを具備する。具体的には、ハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、ローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、制御・ドライバユニットを構成するＣＭＯＳ半導体集積回路の半導体チップが、１個の樹脂パッケージに封止された半導体デバイスである。この半導体デバイスは、半導体業界でシステム・イン・パッケージ(ＳＩＰ：System In Package)またはマルチ・チップ・モジュール(ＭＣＰ：Multi-Chip Module)と呼ばれるハイブリッド型半導体集積回路である。

図７は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。

図７に示したように、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、制御ユニットＣＮＴとハイブリッド型半導体集積回路ＩＣとブートストラップ容量Ｃ_BOOTとローパスフィルタＬＰＦによって構成されている。

ハイブリッド型半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、ハイサイドドライバ２と、ローサイドドライバ３と、ＰＷＭ制御部４と、逆電流検出回路５と、ブートストラップ容量充電回路６によって構成されている。

ハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、それぞれＮチャネルパワーＭＯＳトランジスタのトランジスタチップによって構成されている。またハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６は、制御駆動ＣＭＯＳ半導体集積回路のＩＣチップに集積化されている。ハイサイドドライバ２のブート端子ＢＯＯＴにはブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１を介して制御電源電圧Ｖ_CINが供給されて、ローサイドドライバ３にも制御電源電圧Ｖ_CINが供給される。尚、略５ボルトの制御電源電圧Ｖ_CINは、ハイブリッド型半導体集積回路ＩＣに内蔵されたオンチップレギュレータもしくは外部のボルテージ・レギュレータから供給される。

ハイサイドドライバ２とローサイドドライバ３とは、下記に説明する制御ユニットＣＮＴから生成されるＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートとを駆動する。

ハイサイドトランジスタＱ１のドレインには略１２ボルトの入力電源電圧Ｖ_INが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に接続されて、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続され、容量Ｃの他端と負荷ＬＯＡＤの他端とは接地電位ＧＮＤに接続される。また、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子から、負荷ＬＯＡＤに供給される出力電圧Ｖ_OUTが生成される。

制御ユニットＣＮＴは、負荷信号受信部２０と誤差増幅器２１とＰＷＭ変調部２２によって構成される。

制御ユニットＣＮＴの負荷信号受信部２０には、負荷ＬＯＡＤであるＣＰＵ等の能動デバイスがスリープ状態(軽負荷状態)かアクティブ状態(重負荷状態)かを示す負荷状態信号ＬＤ＿ＳＧが供給される。その結果、負荷信号受信部２０は、負荷ＬＯＡＤが軽負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、逆電流検出動作の活性化を示すハイレベルのモード信号ＳＭＯＤを半導体集積回路ＩＣの逆電流検出回路５に供給する。それと反対に、負荷信号受信部２０は、負荷ＬＯＡＤが重負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、逆電流検出動作の非活性化を示すローレベルのモード信号ＳＭＯＤを半導体集積回路ＩＣの逆電流検出回路５に供給する。

ローサイドトランジスタＱ２のドレインは、逆電流検出回路５の入力端子に供給されている。その結果、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lが０Ａ(ゼロ・アンペア)以下に低下することによって、この電流Ｉ_Lの方向はインダクタＬの電流Ｉ_Lが０Ａ(ゼロ・アンペア)以上のローサイドトランジスタＱ２の電流の方向と反対となって、逆流電流が発生しようとする。この状態はハイレベルのモード信号ＳＭＯＤによって逆電流検出動作が活性化された逆電流検出回路５によって検出され、逆電流検出回路５の検出出力信号に応答して、ローサイドドライバ３はローサイドトランジスタＱ２をオフ状態に制御することによって、逆流電流の発生を防止する。モード信号ＳＭＯＤがローレベルである場合には、逆電流検出回路５の逆電流検出動作は非活性化され、ローサイドドライバ３によるローサイドトランジスタＱ２の逆流電流の発生防止動作も非活性化される。

制御ユニットＣＮＴの誤差増幅器２１の一方の入力端子に出力電圧Ｖ_OUTを決定する基準電圧Ｖrefが供給され、誤差増幅器２１の他方の入力端子に出力電圧端子の出力電圧Ｖ_OUTがフィードバック信号として供給され、誤差増幅器２１の出力信号はＰＷＭ変調部２２の入力端子に供給される。ＰＷＭ変調部２２は、誤差増幅器２１の出力信号に応答して、ＬＰＦのインダクタＬの出力電圧端子の出力電圧Ｖ_OUTが基準電圧Ｖrefと一致するようなハイサイドトランジスタＱ１のオン期間とローサイドトランジスタＱ２のオン期間のデューティを有するＰＷＭ信号ＰＷＭ＿ＳＧを生成する。

ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の一方の入力端子と他方の入力端子に、逆電流検出回路５から生成される検出出力信号と制御ユニットＣＮＴのＰＷＭ変調部２２から生成されるＰＷＭ信号ＰＷＭ＿ＳＧとがそれぞれ供給される。

更に、ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の他方の入力端子に供給されるＰＷＭ変調部２２のＰＷＭ信号ＰＷＭ＿ＳＧは、ハイサイドドライバ２の入力端子に直接供給されている。従って、ハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子には、ハイレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１がオン状態のタイミングにおいては、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２はオフ状態に制御される。

制御ユニットＣＮＴの負荷信号受信部２０から逆電流検出回路５の逆電流検出動作の非活性化を示すローレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もローレベルとなる。従って、ノア論理回路４１の一方の入力端子と他方の入力端子とにそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧとに応答して、ハイレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にハイレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。尚、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２がオン状態のタイミングにおいては、ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１はオフ状態に制御される。

制御ユニットＣＮＴの負荷信号受信部２０から逆電流検出回路５の逆電流検出動作の活性化を示したハイレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もハイレベルとなる。従って、ノア論理回路４１の一方の入力端子と他方の入力端子とにそれぞれ供給される逆電流検出回路５のハイレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧとに応答して、ローレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にローレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。その結果、ローサイドトランジスタＱ２の逆流電流の発生を防止することが可能となる。

尚、スイッチングノードＳＷとハイサイドドライバ２のブート端子ＢＯＯＴとの間に接続されたブートストラップ容量Ｃ_BOOTは、下記の機能を有する。すなわち、この容量は、ブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１を介して供給される制御電源電圧Ｖ_CINからハイサイドトランジスタＱ１のゲート・ソース電圧Ｖ_GSQ1を減算した電圧値Ｖ_CIN−Ｖ_GSQ1によってスイッチングノードＳＷのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブートストラップ容量Ｃ_BOOTが不使用の場合には、スイッチングノードＳＷのハイレベル電圧は電圧値Ｖ_CIN−Ｖ_GSQ1により決定され、ハイサイドトランジスタＱ１のドレインの入力電源電圧Ｖ_INをスイッチングノードＳＷに伝達することが不可能となる。それに対して、ブートストラップ容量Ｃ_BOOTを使用することによって、入力電源電圧Ｖ_INをスイッチングノードＳＷに伝達することが可能となるものである。スイッチ回路１のスイッチング動作によりハイサイドトランジスタＱ１がオフ状態でローサイドトランジスタＱ２がオン状態の期間には、ブートストラップ容量Ｃ_BOOTの両端間に略制御電源電圧Ｖ_CINが充電される。スイッチ回路１のその後のスイッチング動作によりハイサイドトランジスタＱ１のオン状態となりローサイドトランジスタＱ２のオフ状態となると、スイッチングノードＳＷの電圧レベルは接地電位ＧＮＤから制御電源電圧Ｖ_CINに向かって上昇する。この時には、ブートストラップ容量Ｃ_BOOTの両端間に略制御電源電圧Ｖ_CINが充電されていたので、ハイサイドトランジスタＱ１のゲート駆動電圧は、略２倍の略制御電源電圧Ｖ_CINのレベルにプルアップされる。従って、ハイサイドトランジスタＱ１のドレイン・ソース間電圧Ｖ_DSは極めてゼロ・ボルトに近い電圧となるので、ハイサイドトランジスタＱ１のドレインの入力電源電圧Ｖ_INの電圧レベルがスイッチングノードＳＷに伝達されることが可能となる。

図８は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの他の構成を示す図である。

図８に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが図７に示したＤＣ−ＤＣコンバータと相違するのは、下記の点である。

すなわち、図８に示したＤＣ−ＤＣコンバータの制御ユニットＣＮＴでは、図７の制御ユニットＣＮＴに含まれていたＰＷＭ変調部２２が省略され、その代わりにクロック信号ＣＬＫを生成する発振器２３が図８の制御ユニットＣＮＴに含まれている。

更に、図８に示したハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４は、ノア論理回路４１だけではなく、ＰＷＭコンパレ−タ４２と制御フリップフロップ４３とを含んでいる。

半導体集積回路ＩＣのＰＷＭ制御部４のＰＷＭコンパレ−タ４２の一方の入力端子と他方の入力端子には、ハイサイドドライバ２から生成される電流検出信号Ｃ＿ＤＥＴと制御ユニットＣＮＴの誤差増幅器２１からの誤差増幅出力信号ＥＯとがそれぞれ供給される。またハイサイドドライバ２から生成される電流検出信号Ｃ＿ＤＥＴは、ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１のドレイン電流の電流値と比例した電流値を有するものである。ＰＷＭコンパレ−タ４２の出力端子の出力信号は制御フリップフロップ４３のリセット入力端子Ｒに供給され、制御フリップフロップ４３のセット入力端子Ｓには制御ユニットＣＮＴの発振器２３から生成されるクロック信号ＣＬＫが供給される。

例えば、セット入力端子Ｓに供給されるクロック信号ＣＬＫのローレベルからハイレベルへの立ち上がりエッジに応答して、制御フリップフロップ４３がセット状態となるので、データ出力端子ＱのＰＷＭ信号ＰＷＭ＿ＳＧがローレベルからハイレベルに変化する。従って、ハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子にハイレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。

制御ユニットＣＮＴからローレベルのモード信号ＳＭＯＤが生成されて逆電流検出回路５からローレベルの検出出力信号が生成される状態を想定する。この状態では、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号と制御フリップフロップ４３のデータ出力端子ＱのハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ローレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にローレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。

その結果、スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２とはオン状態とオフ状態にそれぞれ制御されるので、インダクタ電流Ｉ_Lが増大を開始する。従って、インダクタ電流Ｉ_Lの増大に応答して、ハイサイドドライバ２から生成される電流検出信号Ｃ＿ＤＥＴの信号レベルも増大する。増大した電流検出信号Ｃ＿ＤＥＴの信号レベルが制御ユニットＣＮＴの誤差増幅器２１から供給される誤差増幅出力信号ＥＯのレベルを超過すると、ＰＷＭコンパレ−タ４２の出力端子の出力信号はローレベルからハイレベルに変化する。従って、制御フリップフロップ４３のデータ出力端子ＱのＰＷＭ信号ＰＷＭ＿ＳＧがハイレベルからローレベルに変化する。従って、ローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子にローレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。

制御ユニットＣＮＴからローレベルのモード信号ＳＭＯＤが生成されて逆電流検出回路５からローレベルの検出出力信号が生成される状態を想定する。この状態では、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号と制御フリップフロップ４３のデータ出力端子ＱのローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にハイレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。

図９は、図７および図８に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの基本的な構成を示す図である。

図９に示したハイブリッド型半導体集積回路ＩＣは、図７に示したハイブリッド型半導体集積回路ＩＣと全く同様に、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、ハイサイドドライバ２と、ローサイドドライバ３と、ＰＷＭ制御部４と、逆電流検出回路５と、ブートストラップ容量充電回路６によって構成されている。

しかし、図９に示したハイブリッド型半導体集積回路ＩＣでは、ハイサイドドライバ２はハイサイドトランジスタＱ１のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含むものであり、ローサイドドライバ３もローサイドトランジスタＱ２のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含むものである。

図９には詳細に図示していないが、ハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６が集積化された制御駆動ＣＭＯＳ半導体集積回路のＩＣチップには、それ以外にも種々のアナログ回路の機能が集積化されている。すなわち、この機能は、過電流保護回路(ＯＣＰ：Over Current Protection)と過温度保護回路(ＯＴＰ：Over Temperature Protection)と過電圧保護回路(ＯVＰ：Over Voltage Protection)と図８で説明したＰＷＭ制御のためのハイサイドドライバ２での電流検出信号Ｃ＿ＤＥＴの生成等を含むものである。

図１０は、図９に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。

図１０には、ＰＷＭ制御部４のＰＷＭ信号ＰＷＭ＿ＳＧと、ハイサイドトランジスタＱ１のゲート駆動電圧ＧＨと、ローサイドトランジスタＱ２のゲート駆動電圧ＧＬと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、逆電流検出回路５に供給されるモード信号ＳＭＯＤと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lが示されている。

また、図１０の左側には重負荷時の連続モード(ＣＣＭ：Continuous Conduction Mode)の動作波形が示され、図１０の右側には軽負荷時の不連続モード(ＤＣＭ：Discontinuous Conduction Mode)の動作波形が示されたものである。

図１０の左側の重負荷時の連続モード(ＣＣＭ)では、上述したように負荷ＬＯＡＤが重負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、モード信号ＳＭＯＤはローレベルに設定されるので逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作は非活性化される。

この連続モード(ＣＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧのハイレベル期間でゲート駆動電圧ＧＨはハイレベルとなりゲート駆動電圧ＧＬはローレベルとなるので、ハイサイドトランジスタＱ１はオン状態となってローサイドトランジスタＱ２はオフ状態となる。従って、この期間では、スイッチングノードＳＷの電圧ＳＷは、ハイサイドトランジスタＱ１のドレインの入力電源電圧Ｖ_INの電圧レベルに設定され、インダクタ電流Ｉ_Lは直線的に増加する。

この連続モード(ＣＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧのローレベル期間でゲート駆動電圧ＧＨはローレベルとなりゲート駆動電圧ＧＬはハイレベルとなるので、ハイサイドトランジスタＱ１はオフ状態となってローサイドトランジスタＱ２はオン状態となる。従って、この期間では、スイッチングノードＳＷの電圧ＳＷは、接地電位のゼロ・ボルトの電圧レベルに設定され、インダクタ電流Ｉ_Lは直線的に減少する。

従って、この連続モード(ＣＣＭ)では、上述したＰＷＭ信号ＰＷＭ＿ＳＧのハイレベル期間の動作とＰＷＭ信号ＰＷＭ＿ＳＧのローレベル期間とが反復されて、安定な出力電圧Ｖ_OUTが負荷ＬＯＡＤに供給されるものである。

図１０の右側の軽負荷時の不連続モード(ＤＣＭ)では、上述のように負荷ＬＯＡＤが軽負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、モード信号ＳＭＯＤはハイレベルに設定されるので逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作は活性化される。

この不連続モード(ＤＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧの短いハイレベル期間でゲート駆動電圧ＧＨはハイレベルとなりゲート駆動電圧ＧＬはローレベルとなるので、ハイサイドトランジスタＱ１はオン状態となりローサイドトランジスタＱ２はオフ状態となる。その結果、この期間でも、スイッチングノードＳＷの電圧ＳＷは、ハイサイドトランジスタＱ１のドレインの入力電源電圧Ｖ_INの電圧レベルに設定され、インダクタ電流Ｉ_Lは直線的に増加する。

この不連続モード(ＤＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧの長いローレベル期間の前半期間でゲート駆動電圧ＧＨはローレベルとなりゲート駆動電圧ＧＬはハイレベルとなるので、ハイサイドトランジスタＱ１はオフ状態となってローサイドトランジスタＱ２はオン状態となる。従って、この期間では、スイッチングノードＳＷの電圧ＳＷは、接地電位のゼロ・ボルトの電圧レベルに設定され、インダクタ電流Ｉ_Lは直線的に減少する。

この不連続モード(ＤＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧの長いローレベル期間の後半期間では、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３とによる逆流の発生防止動作によってゲート駆動電圧ＧＨはローレベルとなりゲート駆動電圧ＧＬもローレベルとなる。従って、この後半期間は、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態による逆流防止期間Ｔｏｆｆとなり、ローパスフィルタＬＰＦのインダクタＬのインダクタ電流Ｉ_Lが０Ａ(ゼロ・アンペア)以下に低下することが防止される。その結果、インダクタ電流逆流の発生防止動作を有する軽負荷時の不連続モード(ＤＣＭ)によってスイッチング周波数を低減することができるので、軽負荷時のスイッチング損失を低減することが可能となる。尚、この後半期間の逆流防止期間ＴｏｆｆではハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態であるので、スイッチングノードＳＷの電圧ＳＷは、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子の出力電圧Ｖ_OUTの電圧レベルに設定される。

更に、この不連続モード(ＤＣＭ)でも、上述したＰＷＭ信号ＰＷＭ＿ＳＧの短いハイレベル期間の動作とＰＷＭ信号ＰＷＭ＿ＳＧの長いローレベル期間の前半期間および後半期間とが反復されて、安定な出力電圧Ｖ_OUTが負荷ＬＯＡＤに供給されるものである。

しかし、本発明に先立った本発明者等による検討によって、図９に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、軽負荷時の不連続モード(ＤＣＭ)において、スイッチングノードＳＷとブート端子ＢＯＯＴとの間に接続されたブートストラップ容量Ｃ_BOOTによる昇圧動作が停止されると言う問題が明らかとされた。すなわち、ブートストラップ容量Ｃ_BOOTによる昇圧動作が停止されると、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作が停止されるので、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子の出力電圧Ｖ_OUTの電圧レベルがゼロ・ボルトまで低下してしまう。

その結果、負荷ＬＯＡＤであるＣＰＵ等の能動デバイスがスリープ状態からアクティブ状態へ復帰する際に動作電源電圧であるＤＣ−ＤＣコンバータの出力電圧Ｖ_OUTの電圧レベルが不十分であるだけではなく、負荷ＬＯＡＤであるＣＰＵ等の能動デバイスがリセットされ再起動されてしまうものである。

本発明者等は、この問題が発生するメカニズムを本発明に先立って更に検討したものである。

図１１は、図１０の右側に示した軽負荷時の不連続モード(ＤＣＭ)における図９に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。

図１１には、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lと、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。最初に、ブート端子ＢＯＯＴの電圧ＢＯＯＴは、制御電源電圧Ｖ_CINの略５ボルトからブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１の順方向電圧の０．３ボルト分低い４．７ボルトの電圧レベルに維持されている。

スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態は、１個目の期間と２個目の期間と３個目の期間と４個目の期間とを含んでいる。１個目の期間と４個目の期間とでは、ハイサイドトランジスタＱ１がオフ状態でローサイドトランジスタＱ２もオフ状態である。２個目の期間では、ハイサイドトランジスタＱ１がオン状態で、ローサイドトランジスタＱ２がオフ状態である。３個目の期間では、ハイサイドトランジスタＱ１がオフ状態で、ローサイドトランジスタＱ２がオン状態である。

図１１に示したように、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷは、１個目の期間と４個目の期間とで、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子の出力電圧Ｖ_OUTの電圧レベルに設定される。また、この電圧ＳＷは、２個目の期間にはハイサイドトランジスタＱ１のドレインの入力電源電圧Ｖ_INの電圧レベルに設定され、３個目の期間には接地電圧のゼロ・ボルトの電圧レベルに設定される。

図１１に示したように、インダクタＬに流れるインダクタ電流Ｉ_Lは、１個目の期間と４個目の期間とで、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３とによる逆流の発生防止動作によって０Ａ(ゼロ・アンペア)に設定される。また、このインダクタ電流Ｉ_Lは、２個目の期間には０Ａ(ゼロ・アンペア)から正の値に直線的に増加して、３個目の期間には正の値から０Ａ(ゼロ・アンペア)に直線的に減少する。

図１１に示したように、３個目の期間にのみブートストラップ容量Ｃ_BOOTは充電されるので、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTはこの期間にのみ増大してその他の１個目の期間と２個目の期間と４個目の期間とでは低下する。

図１０で説明したハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態である逆流防止期間Ｔｏｆｆが、図１１に示した１個目の期間と４個目の期間とに相当する。これらの期間は、負荷ＬＯＡＤが軽負荷であるほど、すなわち負荷電流Ｉ_OUTが低いほど、長くなる。

従って、図１１に示した４個目の長い期間において、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下するものである。ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTが低下する理由は、下記の通りである。

図１１に示した１個目の期間と４個目の期間とで、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態であっても、ブートストラップ容量Ｃ_BOOTの両端間にはリーク電流の経路が存在して、このリーク電流の経路はブートストラップ容量Ｃ_BOOTの両端間に接続されたハイサイドドライバ２が含んだ上述した種々の機能を持つアナログ回路に起因するものである。すなわち、アナログ回路には直流動作電流が流れるので、アナログ回路の直流動作電流によって、リーク電流の経路が形成されるものである。

従って、図１１に示した４個目の長い期間において、ブートストラップ容量Ｃ_BOOTの充電電荷はハイサイドドライバ２のリーク電流の経路を介して、スイッチングノードＳＷの電圧ＳＷである出力電圧Ｖ_OUTの電圧レベルに放電されることになる。

その結果、軽負荷時の不連続モード(ＤＣＭ)の長期間の逆流防止期間Ｔｏｆｆにおけるブートストラップ容量Ｃ_BOOTの放電によってその両端間の電圧Ｃ_BOOTが低下するので、もはやハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られなくなる。このようにして、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作が、停止されるものである。

この問題は、上記非特許文献４に記載されたブースト・コンデンサのリフレッシュ・タイムアウト方式によって、解消されることが可能である。しかし、この方式は、ブースト・コンデンサを再充電するために、ハイサイドスイッチをオフ状態に制御してローサイドスイッチをオン状態に制御するものであるので、オン状態のローサイドスイッチを介してインダクタＬに流れるインダクタ電流Ｉ_Lが０Ａ(ゼロ・アンペア)以下に低下して、逆流電流が発生してしまう。しかし、この方式によって、軽負荷時の不連続動作モード(ＤＣＭ)によるスイッチング周波数の低減が不可能となるとともにローパスフィルタＬＰＦの容量Ｃからローサイドスイッチに流れる逆流電流の原因によって、軽負荷時の損失を軽減が困難となると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。

更に上述した問題は、上記特許文献３に記載されたトリガ回路によってスイッチング停止状態から通常状態への移行時の一定時間に、ハイサイドスイッチをオフ状態に制御して、ローサイドスイッチをオン状態に制御して、休止期間にブートストラップコンデンサを充電する方式によって解消されることが可能である。しかし、この方式でも、オン状態のローサイドスイッチを介してインダクタＬに流れるインダクタ電流Ｉ_Lが０Ａ(ゼロ・アンペア)以下に低下して、逆流電流が発生してしまう。その結果、この方式でも、軽負荷時での不連続動作モード(ＤＣＭ)によるスイッチング周波数の低減が不可能となるとともにローパスフィルタＬＰＦの容量Ｃからローサイドスイッチに流れる逆流電流の原因によって、軽負荷時の損失を軽減が困難となると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。

すなわち、代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、ハイサイドドライバ(２)と、ローサイドドライバ(３)と、パルス制御部(４)と、逆電流検出回路(５)と、ブートストラップ容量充電回路(６)と、強制充電回路(７)とを具備する
ハイサイドドライバ(２)とローサイドドライバ(３)がハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)を駆動して、ハイサイドドライバ(２)のブート端子(ＢＯＯＴ)はブートストラップ容量(Ｃ_BOOT)の一端に接続され、両素子(Ｑ１、Ｑ２)が接続されたスイッチングノード(ＳＷ)は容量(Ｃ_BOOT)の他端に接続される。

ローサイド素子(Ｑ２)に接続された逆電流検出回路(５)がインダクタ(Ｌ)に流れるインダクタ電流(Ｉ_L)の逆流電流の発生を検出した逆流検出信号を生成する場合には、両ドライバ(２、３)は、両素子(Ｑ１、Ｑ２)をオフ状態に制御する。

両素子(Ｑ１、Ｑ２)のオフ期間のブート端子(ＢＯＯＴ)とスイッチングノード(ＳＷ)との間の観測電圧が所定の基準電圧(Ｖref)よりも低下すると、強制充電回路(７)はブートストラップ容量(Ｃ_BOOT)を充電することを特徴とするものである(図１参照)。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本半導体集積回路(ＩＣ)によれば、軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電することができる。

図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。 図２は、図１に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。 図３は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２による半導体集積回路ＩＣの構成を示す図である。 図４は、図３に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。 図５は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣの構成を示す図である。 図６は、図５に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。 図７は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。 図８は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの他の構成を示す図である 図９は、図７および図８に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの基本的な構成を示す図である。 図１０は、図９に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。 図１１は、図１０の右側に示した軽負荷時の不連続モード(ＤＣＭ)における図９に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。

１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、ハイサイドドライバ(２)と、ローサイドドライバ(３)と、パルス制御部(４)と、逆電流検出回路(５)と、ブートストラップ容量充電回路(６)と、強制充電回路(７)とを具備する。

前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路の外部から入力電源電圧(Ｖ_IN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続されて、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。

前記パルス制御部(４)のパルス信号(ＰＷＭ＿ＳＧ)に応答して、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とが、それぞれ前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。

前記スイッチングノード(ＳＷ)は、前記半導体集積回路の外部のインダクタ(Ｌ)と容量(Ｃ)を含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタ(Ｌ)の一端は前記スイッチングノード(ＳＷ)のスイッチング電圧によって駆動可能され、前記インダクタ(Ｌ)の他端は前記容量(Ｃ)の一端に接続され、前記容量(Ｃ)の他端は前記接地電位(ＧＮＤ)に接続される。

前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(Ｖ_OUT)を生成可能とされる。

前記ハイサイドドライバ(２)の一端には制御電源電圧(Ｖ_CIN)が前記ブートストラップ容量充電回路(６)を介して供給可能とされて、前記ハイサイドドライバ(２)の他端は前記スイッチングノード(ＳＷ)に接続され、前記ハイサイドドライバ(２)の出力端子は前記ハイサイドスイッチ素子(Ｑ１)の制御入力端子に接続される。

前記ローサイドドライバ(３)の一端には前記制御電源電圧(Ｖ_CIN)が供給可能とされ、前記ローサイドドライバ(３)の他端は前記接地電位(ＧＮＤ)に接続され、前記ローサイドドライバ(３)の出力端子は前記ローサイドスイッチ素子(Ｑ２)の制御入力端子に接続される。

前記ハイサイドドライバ(２)の前記一端はブート端子(ＢＯＯＴ)として前記半導体集積回路の外部のブートストラップ容量(Ｃ_BOOT)の一端に接続可能とされ、前記スイッチングノード(ＳＷ)は前記ブートストラップ容量(Ｃ_BOOT)の他端に接続可能とされる。

前記逆電流検出回路(５)の入力端子は前記ローサイドスイッチ素子(Ｑ２)の前記一端に接続されることによって、前記インダクタ(Ｌ)に流れるインダクタ電流(Ｉ_L)の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路(５)が生成可能とされる。

前記逆電流検出回路(５)から前記逆流検出信号が生成される場合には、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とは、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)との両者をオフ状態に制御する。

前記強制充電回路(７)は、前記両者が前記オフ状態に制御された期間における前記ブート端子(ＢＯＯＴ)と前記スイッチングノード(ＳＷ)との間の観測電圧が所定の基準電圧(Ｖref)よりも低下することに応答して、前記ブートストラップ容量(Ｃ_BOOT)を充電可能とされたことを特徴とするものである(図１参照)。

前記実施の形態によれば、軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電することができる。

好適な実施の形態によれば、前記強制充電回路(７)は、前記観測電圧と前記所定の基準電圧(Ｖref)を比較する電圧比較器(７０)と、前記電圧比較器(７０)の出力信号に応答して前記ブートストラップ容量(Ｃ_BOOT)の充電に使用する充電電流を流すための充電トランジスタ(７６)とを含むことを特徴とするものである(図１参照)。

他の好適な実施の形態では、前記充電トランジスタ(７６)の前記充電電流を流すための充電経路は、前記スイッチ回路(１)の電流経路および前記ブートストラップ容量充電回路(６)の電流経路と異なる経路であることを特徴とするものである(図１参照)。

更に他の好適な実施の形態では、前記パルス制御部(４)の前記パルス信号(ＰＷＭ＿ＳＧ)に応答して、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とが、それぞれ前記ハイサイドスイッチ素子(Ｑ１)をオフ状態と前記ローサイドスイッチ素子(Ｑ２)をオン状態に制御する。

前記ハイサイドスイッチ素子(Ｑ１)が前記オフ状態に制御され前記ローサイドスイッチ素子(Ｑ２)が前記オン状態に制御される期間に、前記ブートストラップ容量充電回路(６)の前記電流経路を介して前記ブートストラップ容量(Ｃ_BOOT)が充電可能とされたことを特徴とするものである(図１参照)。

より好適な実施の形態によれば、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成されたことを特徴とするものである(図１参照)。

他のより好適な実施の形態によれば、前記ハイサイドドライバ(２)は、前記ブート端子(ＢＯＯＴ)と前記スイッチングノード(ＳＷ)との間に電流経路を有するアナログ回路を含むことを特徴とする(図１参照)。

他のより好適な実施の形態では、所定の動作モード信号(ＳＭＯＤ)が前記逆電流検出回路(５)に供給されることによって、前記逆電流検出回路(５)は前記逆流検出信号を生成可能とされたことを特徴とする(図１参照)。

更に他のより好適な実施の形態では、前記強制充電回路(７)の前記充電トランジスタ(７６)は、前記電圧比較器(７０)の前記出力信号に応答して、前記ブートストラップ容量(Ｃ_BOOT)の前記一端を前記入力電源電圧(Ｖ_IN)の電圧レベルの方向にプルアップ可能とされたことを特徴とするものである(図１、図３参照)。

別のより好適な実施の形態では、前記強制充電回路(７)は、ワンショットパルス生成回路(７２)を更に含む。

前記ワンショットパルス生成回路(７２)は、前記観測電圧が所定の前記基準電圧(Ｖref)よりも低下した際の前記電圧比較器(７０)の前記出力信号に応答して、所定期間に所定の電圧レベルのパルス出力信号を前記充電トランジスタ(７６)の制御入力端子に供給する。

前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記所定期間に前記充電トランジスタ(７６)が前記充電電流を流すことにより前記ブートストラップ容量(Ｃ_BOOT)が充電可能とされたことを特徴とするものである(図１参照)。

更に別のより好適な実施の形態では、前記強制充電回路(８)は、他の電圧比較器(８２)と制御フリップフロップ(８５)とを更に含む。

前記観測電圧が前記所定の基準電圧(Ｖref)よりも低下することの前記電圧比較器(８１)による検出に応答して、前記制御フリップフロップ(８５)が第１の状態に制御される。

前記第１の状態に制御された前記制御フリップフロップの出力信号(／Ｑ)に応答して、前記充電トランジスタ(８６)は前記充電電流の通電を開始することによって前記ブートストラップ容量(Ｃ_BOOT)の充電を開始するものである。

前記ブートストラップ容量(Ｃ_BOOT)の前記充電の開始により前記観測電圧が前記所定の基準電圧(ＶrefL)よりも高レベルの他の基準電圧(ＶrefH)よりも増大することの前記他の電圧比較器(８２)による検出に応答して、前記制御フリップフロップ(８５)が前記第１の状態と異なった第２の状態に制御される。

前記第２の状態に制御された前記制御フリップフロップの前記出力信号(／Ｑ)に応答して、前記充電トランジスタ(８６)は前記充電電流の前記通電を終了することによって前記ブートストラップ容量(Ｃ_BOOT)の前記充電を終了することを特徴とするものである(図３参照)。

具体的な実施の形態では、前記強制充電回路(９)の前記充電トランジスタ(９３)は、前記電圧比較器の前記出力信号に応答して、前記ブートストラップ容量(Ｃ_BOOT)の前記他端を前記接地電位の電圧レベルにプルダウン可能とされたことを特徴とするものである(図５参照)。

他の具体的な実施の形態は、前記強制充電回路(９)は、接続トランジスタ(９２)とワンショットパルス生成回路とを更に含む。

前記充電トランジスタ(９３)の一端と前記接続トランジスタ(９２)の一端とは前記ブートストラップ容量(Ｃ_BOOT)の前記他端(／ＢＯＯＴ)と接続可能とされ、前記接続トランジスタ(９２)の他端は前記スイッチングノード(ＳＷ)と接続され、前記充電トランジスタ(９３)の他端は前記接地電位(ＧＮＤ)に接続される。

前記ワンショットパルス生成回路は、前記観測電圧が所定の前記基準電圧(Ｖref)よりも低下した際の前記電圧比較器の前記出力信号に応答して、所定期間において所定の電圧レベルのパルス出力信号と当該パルス出力信号の反転信号とをそれぞれ前記接続トランジスタ(９２)の制御入力端子と前記充電トランジスタ(９３)の制御入力端子に供給する。

前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記接続トランジスタ(９２)の前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタ(９３)の前記一端と前記他端との間はオン状態に制御されることを特徴とするものである(図５参照)。

より具体的な実施の形態では、前記強制充電回路(９)は、接続トランジスタ(９２)と他の電圧比較器(８２)と制御フリップフロップ(８５)とを更に含む。

前記充電トランジスタ(９３)の一端と前記接続トランジスタ(９２)の一端とは前記ブートストラップ容量(Ｃ_BOOT)の前記他端(／ＢＯＯＴ)と接続可能とされ、前記接続トランジスタ(９２)の他端は前記スイッチングノード(ＳＷ)と接続され、前記充電トランジスタ(９３)の他端は前記接地電位(ＧＮＤ)に接続される。

前記観測電圧が前記所定の基準電圧(Ｖref)よりも低下することの前記電圧比較器(８１)による検出に応答して、前記制御フリップフロップ(８５)が第１の状態に制御される。

前記第１の状態に制御された前記制御フリップフロップの出力信号(／Ｑ)に応答して、前記接続トランジスタ(９２)の前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタ(９３)の前記一端と前記他端との間はオン状態に制御される。

前記ブートストラップ容量(Ｃ_BOOT)の前記充電の開始により前記観測電圧が前記所定の基準電圧(ＶrefL)よりも高レベルの他の基準電圧(ＶrefH)よりも増大することの前記他の電圧比較器(８２)による検出に応答して、前記制御フリップフロップ(８５)が前記第１の状態と異なった第２の状態に制御される。

前記第２の状態に制御された前記制御フリップフロップの前記出力信号(／Ｑ)に応答して、前記接続トランジスタ(９２)の前記一端と前記他端との間はオン状態に制御され、前記充電トランジスタ(９３)の前記一端と前記他端との間はオフ状態に制御されることを特徴とするものである。

他のより具体的な実施の形態では、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)と前記パルス制御部(４)と前記逆電流検出回路(５)と前記ブートストラップ容量充電回路(６)と前記強制充電回路(７)とが、半導体集積回路の１個のチップに集積化される。

前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージ(ＳＩＰ)の１個のパッケージに封止されたことを特徴とするものである。

最も具体的な実施の形態では、モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタと前記ハイサイドドライバと前記ローサイドドライバと前記パルス制御部と前記逆電流検出回路と前記ブートストラップ容量充電回路と前記強制充電回路とが集積化されたことを特徴とするものである。

〔２〕別の観点の代表的な実施の形態は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、ハイサイドドライバ(２)と、ローサイドドライバ(３)と、パルス制御部(４)と、逆電流検出回路(５)と、ブートストラップ容量充電回路(６)と、強制充電回路(７)とを具備する半導体集積回路(ＩＣ)の動作方法である。

前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路の外部から入力電源電圧(Ｖ_IN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続されて、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。

前記スイッチングノード(ＳＷ)は、前記半導体集積回路の外部のインダクタ(Ｌ)と容量(Ｃ)を含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタ(Ｌ)の一端は前記スイッチングノード(ＳＷ)のスイッチング電圧によって駆動可能され、前記インダクタ(Ｌ)の他端は前記容量(Ｃ)の一端に接続され、前記容量(Ｃ)の他端は前記接地電位(ＧＮＤ)に接続される。

前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(Ｖ_OUT)を生成可能とされる。

前記ハイサイドドライバ(２)の一端には制御電源電圧(Ｖ_CIN)が前記ブートストラップ容量充電回路(６)を介して供給可能とされて、前記ハイサイドドライバ(２)の他端は前記スイッチングノード(ＳＷ)に接続され、前記ハイサイドドライバ(２)の出力端子は前記ハイサイドスイッチ素子(Ｑ１)の制御入力端子に接続される。

前記ローサイドドライバ(３)の一端には前記制御電源電圧(Ｖ_CIN)が供給可能とされ、前記ローサイドドライバ(３)の他端は前記接地電位(ＧＮＤ)に接続され、前記ローサイドドライバ(３)の出力端子は前記ローサイドスイッチ素子(Ｑ２)の制御入力端子に接続される。

前記ハイサイドドライバ(２)の前記一端はブート端子(ＢＯＯＴ)として前記半導体集積回路の外部のブートストラップ容量(Ｃ_BOOT)の一端に接続可能とされ、前記スイッチングノード(ＳＷ)は前記ブートストラップ容量(Ｃ_BOOT)の他端に接続可能とされる。

前記逆電流検出回路(５)の入力端子は前記ローサイドスイッチ素子(Ｑ２)の前記一端に接続されることによって、前記インダクタ(Ｌ)に流れるインダクタ電流(Ｉ_L)の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路(５)が生成可能とされる。

前記逆電流検出回路(５)から前記逆流検出信号が生成される場合には、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とは、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)との両者をオフ状態に制御する。

前記強制充電回路(７)は、前記両者が前記オフ状態に制御された期間における前記ブート端子(ＢＯＯＴ)と前記スイッチングノード(ＳＷ)との間の観測電圧が所定の基準電圧(Ｖref)よりも低下することに応答して、前記ブートストラップ容量(Ｃ_BOOT)を充電可能とされたことを特徴とするものである(図１参照)。

前記実施の形態によれば、軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《半導体集積回路の構成》
図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。

図１に示す実施の形態１による半導体集積回路ＩＣが、図９に示した本発明に先立って本発明者等により検討された半導体集積回路ＩＣと相違するのは、次の点である。

最初に、図１に示した実施の形態１による半導体集積回路ＩＣには、軽負荷時の不連続モード(ＤＣＭ)において低損失でブートストラップ容量Ｃ_BOOTを強制的に充電する強制充電回路７が特に追加されている。

《強制充電回路の構成および動作》
図１に示すように、強制充電回路７は、電圧比較器７０と基準電圧生成器７１とワンショットパルス生成回路７２とＮチャネルＭＯＳトランジスタ７３と抵抗７４、７５とＰチャネルＭＯＳトランジスタ７６と逆流防止ダイオード７７とによって構成されている。

電圧比較器７０の反転入力端子−はブートストラップ容量Ｃ_BOOTの一端が接続されたブート端子ＢＯＯＴに接続され、電圧比較器７０の非反転入力端子＋は基準電圧生成器７１の一端に接続され、基準電圧生成器７１の他端はブートストラップ容量Ｃ_BOOTの他端が接続されたスイッチングノードＳＷに接続されている。電圧比較器７０の出力端子はワンショットパルス生成回路７２の入力端子に接続され、ワンショットパルス生成回路７２の出力端子はＮチャネルＭＯＳトランジスタ７３のゲートに接続され、ＮチャネルＭＯＳトランジスタ７３のソースは抵抗７４の一端に接続され、抵抗７４の他端はスイッチングノードＳＷに接続されている。ＮチャネルＭＯＳトランジスタ７３のドレインは抵抗７５の一端とＰチャネルＭＯＳトランジスタ７６のゲートに接続され、抵抗７５の他端とＰチャネルＭＯＳトランジスタ７６のソースとは入力電源電圧Ｖ_INが供給されるハイサイドトランジスタＱ１のドレインに接続される。最後に、ＰチャネルＭＯＳトランジスタ７６のドレインは逆流防止ダイオード７７であるショットキーバリアダイオードＳＢＤ２のアノードに接続され、ショットキーバリアダイオードＳＢＤ２のカソードはブート端子ＢＯＯＴに接続されている。

電圧比較器７０はブートストラップ容量Ｃ_BOOTの両端子間電圧を監視して、この両端子間電圧が基準電圧生成器７１の基準電圧よりも低くなると、ワンショットパルス生成回路７２とＮチャネルＭＯＳトランジスタ７３と抵抗７４、７５とＰチャネルＭＯＳトランジスタ７６と逆流防止ダイオード７７とを介してブートストラップ容量Ｃ_BOOTを強制的に充電するものである。すなわち、ブートストラップ容量Ｃ_BOOTの両端子間電圧が基準電圧生成器７１の基準電圧よりも低くなると、電圧比較器７０の出力信号がローレベルからハイレベルに変化するのに応答して、ワンショットパルス生成回路７２は所定期間にハイベルのパルス出力信号を生成する。従って、ワンショットパルス生成回路７２の所定期間のハイベルのパルス出力信号に応答して、所定期間に所定のパルス電流が抵抗７５とＮチャネルＭＯＳトランジスタ７３のドレイン・ソース電流経路と抵抗７５とに流れる。このパルス電流による抵抗７５の電圧降下により、ＰチャネルＭＯＳトランジスタ７６のソース・ドレイン電流経路と逆流防止ダイオード７７に所定期間にパルス強制充電電流が流れるので、ブートストラップ容量Ｃ_BOOTは所定期間にこのパルス強制充電電流によって充電されるものとなる。

ブートストラップ容量Ｃ_BOOTの強制充電回路７による所定期間の強制充電によって両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られるものとなる。従って、強制充電回路７によって軽負荷時の不連続モード(ＤＣＭ)の期間に、ブートストラップ容量Ｃ_BOOTを再充電することが可能となる。更に、強制充電回路７によるブートストラップ容量Ｃ_BOOTの再充電の間には、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作が活性化されているので、ローサイドスイッチに逆流電流が流れることが防止され、軽負荷時の損失の増大を回避することが可能となる。

《半導体集積回路のその他の構成》
図１に示すスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣのその他の構成は、以下の通りである。

図１に示した実施の形態１によるシステム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路は、ハイサイドトランジスタＱ１の半導体チップと、ローサイドトランジスタＱ２の半導体チップと、制御・ドライバを構成するＣＭＯＳ半導体集積回路の半導体チップが、１個の樹脂パッケージに封止された半導体デバイスである。

図１に示したようにスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１によるハイブリッド型半導体集積回路ＩＣには、ブートストラップ容量Ｃ_BOOTとローパスフィルタＬＰＦとが接続されている。

ハイブリッド型半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、ハイサイドドライバ２と、ローサイドドライバ３と、ＰＷＭ制御部４と、逆電流検出回路５と、ブートストラップ容量充電回路６と、上述した強制充電回路７とによって構成されている。

ハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、それぞれＮチャネルパワーＭＯＳトランジスタのトランジスタチップによって構成されている。またハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６と強制充電回路７とは、制御駆動ＣＭＯＳ半導体集積回路のＩＣチップに集積化されている。ハイサイドドライバ２のブート端子ＢＯＯＴにはブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１を介して制御電源電圧Ｖ_CINが供給され、ローサイドドライバ３にも制御電源電圧Ｖ_CINが供給される。尚、略５ボルトの制御電源電圧Ｖ_CINは、ハイブリッド型半導体集積回路ＩＣに内蔵されたオンチップレギュレータもしくは外部のボルテージ・レギュレータから供給される。

ハイサイドドライバ２とローサイドドライバ３とは、図７および図８で説明したＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートをそれぞれ駆動する。

ハイサイドトランジスタＱ１のドレインには略１２ボルトの入力電源電圧Ｖ_INが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に共通接続され、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続され、容量Ｃの他端と負荷ＬＯＡＤの他端とは接地電位ＧＮＤに接続される。また、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子から、負荷ＬＯＡＤに供給される出力電圧Ｖ_OUTが生成される。

ローサイドトランジスタＱ２のドレインは、逆電流検出回路５の入力端子に接続されている。ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lが０Ａ(ゼロ・アンペア)以下に低下することにより、この電流Ｉ_Lの方向はインダクタＬの電流Ｉ_Lが０Ａ(ゼロ・アンペア)以上のローサイドトランジスタＱ２の電流の方向と反対となって、逆流電流が発生しようとする。この状態はハイレベルのモード信号ＳＭＯＤによって逆電流検出動作が活性化された逆電流検出回路５によって検出され、逆電流検出回路５の検出出力信号に応答して、ローサイドドライバ３はローサイドトランジスタＱ２をオフ状態に制御することによって、逆流電流の発生を防止する。モード信号ＳＭＯＤがローレベルである場合には、逆電流検出回路５の逆電流検出動作は非活性化され、ローサイドドライバ３によるローサイドトランジスタＱ２の逆流電流の発生防止動作も非活性化される。

ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の一方の入力端子と他方の入力端子に、逆電流検出回路５から生成される検出出力信号と図７および図８で説明したＰＷＭ信号ＰＷＭ＿ＳＧとがそれぞれ供給される。

更に、ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の他方の入力端子に供給されるＰＷＭ変調部２２のＰＷＭ信号ＰＷＭ＿ＳＧは、ハイサイドドライバ２の入力端子に直接供給されている。従って、ハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子には、ハイレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１がオン状態のタイミングにおいて、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２はオフ状態に制御される。

逆電流検出回路５の逆電流検出動作の非活性化を示すローレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もローレベルとなる。その結果、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にはハイレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。尚、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２がオン状態のタイミングにおいては、ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１はオフ状態に制御される。

逆電流検出回路５の逆電流検出動作の活性化を示したハイレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もハイレベルとなる。その結果、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のハイレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ローレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にはローレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。その結果、ローサイドトランジスタＱ２の逆流電流の発生を防止することが可能となる。

また、スイッチングノードＳＷとハイサイドドライバ２のブート端子ＢＯＯＴとの間に接続されたブートストラップ容量Ｃ_BOOTは、図７において説明したように、ハイサイドトランジスタＱ１のゲート駆動電圧を略２倍の略制御電源電圧Ｖ_CINのレベルにプルアップすると言う昇圧動作を実行するものである。その結果、ハイサイドトランジスタＱ１のドレイン・ソース間電圧Ｖ_DSは極めてゼロ・ボルトに近い電圧となるので、ハイサイドトランジスタＱ１のドレインの入力電源電圧Ｖ_INの電圧レベルがスイッチングノードＳＷに伝達されることが可能となる。

図１に示した実施の形態１によるハイブリッド型半導体集積回路ＩＣにおいても、図９のハイブリッド型半導体集積回路ＩＣと全く同様に、ハイサイドドライバ２はハイサイドトランジスタＱ１のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含み、ローサイドドライバ３もローサイドトランジスタＱ２のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含んでいる。

図１には詳細に図示していないが、ハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６と強制充電回路７とが集積化された制御駆動ＣＭＯＳ半導体集積回路のＩＣチップには、それ以外にも種々のアナログ回路の機能が集積化されている。すなわち、この機能は、過電流保護回路(ＯＣＰ)と過温度保護回路(ＯＴＰ)と過電圧保護回路(ＯVＰ)と図８で説明したＰＷＭ制御のためのハイサイドドライバ２での電流検出信号Ｃ＿ＤＥＴの生成等を含むものである
強制充電回路７に関しては、冒頭で説明済みであるので、再度の説明は省略する。

図２は、図１に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。

また図２は、図１１と同様に、軽負荷時の不連続モード(ＤＣＭ)におけるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。

図２には、図１１と同様に、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lと、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。

上述したように、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、図１１に示した４個目の長い期間においては、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下するものであった。

図２においても、図１１と同様にハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、４個目の長い期間において、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下する。しかし、その低下の途中で、図２に示すように、強制充電回路７は、所定期間ΔＴにブートストラップ容量Ｃ_BOOTを強制的に充電する強制充電ＣＲＧを実行する。

すなわち、強制充電回路７の電圧比較器７０は、ブートストラップ容量Ｃ_BOOTの両端子間電圧が基準電圧生成器７１の基準電圧Ｖrefより低くなることを検出する。従って、電圧比較器７０の出力信号のローレベルからハイレベルへの変化に応答して、ワンショットパルス生成回路７２は所定期間ΔＴにハイベルのパルス出力信号を生成する。その結果、ワンショットパルス生成回路７２の所定期間ΔＴのハイベルのパルス出力信号に応答して、所定期間ΔＴに所定のパルス電流が抵抗７５とＮチャネルＭＯＳトランジスタ７３と抵抗７５とに流れる。このパルス電流による抵抗７５の電圧降下によって、ＰチャネルＭＯＳトランジスタ７６と逆流防止ダイオード７７とには所定期間ΔＴにパルス強制充電電流が流れるので、ブートストラップ容量Ｃ_BOOTは所定期間ΔＴにこのパルス強制充電電流によって充電されるものとなる。

図２に示すように、強制充電回路７による所定期間ΔＴの強制充電によってブートストラップ容量Ｃ_BOOTの両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られるものとなる。

［実施の形態２］
《半導体集積回路の構成》
図３は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２による半導体集積回路ＩＣの構成を示す図である。

図３に示した実施の形態２による半導体集積回路ＩＣが、図１に示す実施の形態１による半導体集積回路ＩＣと相違するのは、次の点である。

すなわち、図３に示した実施の形態２による半導体集積回路ＩＣでは、軽負荷時の不連続モード(ＤＣＭ)において低損失でブートストラップ容量Ｃ_BOOTを強制的に充電するために、図１に示した強制充電回路７が強制充電回路８に置換されている。

《強制充電回路の構成および動作》
図３に示すように、強制充電回路８は、第１電圧比較器８１と第２電圧比較器８２と第１基準電圧生成器８３と第２基準電圧生成器８４と制御フリップフロップ(ＦＦ)８５とＰチャネルＭＯＳトランジスタ８６と逆流防止ダイオード８７とによって構成されている。

第１電圧比較器８１の反転入力端子−と第２電圧比較器８２の非反転入力端子＋とは、ブートストラップ容量Ｃ_BOOTの一端が接続されたブート端子ＢＯＯＴに接続される。第１電圧比較器８１の非反転入力端子＋は第１基準電圧生成器８３の一端に接続され、第２電圧比較器８２の反転入力端子−は第２基準電圧生成器８４の一端に接続され、第１基準電圧生成器８３の他端と第２基準電圧生成器８４の他端とはブートストラップ容量Ｃ_BOOTの他端が接続されたスイッチングノードＳＷに接続されている。第１基準電圧生成器８３は低レベルの第１基準電圧ＶrefLを生成して、第２基準電圧生成器８４は高レベルの第１基準電圧ＶrefHを生成する。

制御フリップフロップ(ＦＦ)８５のセット入力端子には第１電圧比較器８１の出力端子の出力信号が供給されて、制御フリップフロップ(ＦＦ)８５のリセット入力端子Ｒには第２電圧比較器８２の出力端子の出力信号が供給され、制御フリップフロップ(ＦＦ)８５の反転データ出力信号／ＱはＰチャネルＭＯＳトランジスタ８６のゲートに供給される。ＰチャネルＭＯＳトランジスタ７６のソースは入力電源電圧Ｖ_INが供給されるハイサイドトランジスタＱ１のドレインに接続され、ＰチャネルＭＯＳトランジスタ８６のドレインは逆流防止ダイオード８７であるショットキーバリアダイオードＳＢＤ２のアノードに接続され、ショットキーバリアダイオードＳＢＤ２のカソードはブート端子ＢＯＯＴに接続されている。

第１電圧比較器８１はブートストラップ容量Ｃ_BOOTの両端子間電圧を監視して、この両端子間電圧が第１基準電圧生成器８３の低レベルの第１基準電圧ＶrefLより低くなると、第１電圧比較器８１のハイレベルの出力信号は制御フリップフロップ８５をセット状態に制御する。従って、制御フリップフロップ８５の反転データ出力信号／Ｑがハイレベルからローレベルに変化するので、ローレベルの反転データ出力信号／Ｑに応答して、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とにパルス強制充電電流が流れる。その結果、ブートストラップ容量Ｃ_BOOTはこのパルス強制充電電流によって充電されるので、ブートストラップ容量Ｃ_BOOTの両端子間電圧が増大する。

第２電圧比較器８２はブートストラップ容量Ｃ_BOOTの両端子間電圧を監視して、この両端子間電圧が第２基準電圧生成器８４の高レベルの第２基準電圧ＶrefHより高くなると、第２電圧比較器８２のハイレベルの出力信号は制御フリップフロップ８５をリセット状態に制御する。その結果、制御フリップフロップ８５の反転データ出力信号／Ｑがローレベルからハイレベルに変化するので、ハイレベルの反転データ出力信号／Ｑに応答して、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とに流れていたパルス強制充電電流が実質的に０Ａ(ゼロ・アンペア)に遮断される。その結果、ブートストラップ容量Ｃ_BOOTのパルス強制充電電流による充電が終了されるので、ブートストラップ容量Ｃ_BOOTの両端子間電圧はハイサイドドライバ２のアナログ回路のリーク電流の放電経路による放電によって再び低下する。

ブートストラップ容量Ｃ_BOOTの強制充電回路８による第１基準電圧ＶrefLから第２基準電圧ＶrefHへの強制充電により両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られるものとなる。従って、強制充電回路８によって軽負荷時の不連続モード(ＤＣＭ)の期間に、ブートストラップ容量Ｃ_BOOTを再充電することが可能となる。更に、強制充電回路８によるブートストラップ容量Ｃ_BOOTの再充電の間には、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３とによる逆流の発生防止動作が活性化されているので、ローサイドスイッチに逆流電流が流れることが防止され、軽負荷時の損失の増大を回避することが可能となる。

図４は、図３に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。

また図４は、図２と同様に、軽負荷時の不連続モード(ＤＣＭ)におけるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。

図４には、図２と同様に、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lと、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。更に、図４には、制御フリップフロップ(ＦＦ)８５の反転データ出力信号／Ｑの波形ＦＦ ／Ｑも示されている。

上述したように、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、図１１に示した４個目の長い期間においては、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下するものであった。

図４においても、図１１と同様に、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、４個目の長い期間において、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下する。しかし、その低下の途中で、図４に示したように、強制充電回路８は、第１基準電圧ＶrefLから第２基準電圧ＶrefHへのブートストラップ容量Ｃ_BOOTを強制的に充電する強制充電ＣＲＧを実行する。

すなわち、強制充電回路８の第１電圧比較器８１は、ブートストラップ容量Ｃ_BOOTの両端子間電圧が第１基準電圧生成器８３の低レベルの第１基準電圧ＶrefLより低くなることを検出する。従って、第１電圧比較器８１の出力のローレベルからハイレベルへの変化に応答して制御フリップフロップ８５の反転データ出力信号／Ｑがハイレベルからローレベルに変化して、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とにパルス強制充電電流が流れる。従って、ブートストラップ容量Ｃ_BOOTはこのパルス強制充電電流によって充電されるので、ブートストラップ容量Ｃ_BOOTの両端子間電圧が増大するものである。

また、強制充電回路８の第２電圧比較器８２は、ブートストラップ容量Ｃ_BOOTの両端子間電圧が第２基準電圧生成器８４の高レベルの第２基準電圧ＶrefHよりも高くなることを検出する。従って、第２電圧比較器８２の出力のローレベルからハイレベルへの変化に応答して、制御フリップフロップ８５の反転データ出力信号／Ｑがローレベルからハイレベルに変化するので、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とに流れていたパルス強制充電電流が実質的に０Ａ(ゼロ・アンペア)に遮断される。その結果、ブートストラップ容量Ｃ_BOOTのパルス強制充電電流による充電が終了されるので、ブートストラップ容量Ｃ_BOOTの両端子間電圧はハイサイドドライバ２のアナログ回路のリーク電流の放電経路による放電によって再び低下する。

図４に示すように、強制充電回路８による第１基準電圧ＶrefLから第２基準電圧ＶrefHへの強制充電によってブートストラップ容量Ｃ_BOOTの両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られるものとなる。

［実施の形態３］
《半導体集積回路の構成》
図５は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣの構成を示す図である。

図５に示した実施の形態３による半導体集積回路ＩＣが、図１に示す実施の形態１による半導体集積回路ＩＣと相違するのは、次の点である。

すなわち、図５に示した実施の形態３による半導体集積回路ＩＣでは、軽負荷時の不連続モード(ＤＣＭ)において低損失でブートストラップ容量Ｃ_BOOTを強制的に充電するために、図１に示した強制充電回路７が強制充電回路９に置換されている。

《強制充電回路の構成および動作》
図５に示すように、強制充電回路９は、第１電圧監視回路９０とインバータ９１と第１ＮチャネルＭＯＳトランジスタ９２と第２ＮチャネルＭＯＳトランジスタ９３とによって構成されている。

図５に示した強制充電回路９の電圧監視回路９０は、図１に示した実施の形態１による強制充電回路７と全く同様に電圧比較器７０と基準電圧生成器７１とワンショットパルス生成回路７２とによって構成されている。しかし、ワンショットパルス生成回路７２は、所定期間にローベルのパルス出力信号ＣＮＴ＿ＳＧを生成するように構成されている。

更に、強制充電回路９では、電圧監視回路９０の出力端子はインバータ９１の入力端子と第１ＮチャネルＭＯＳトランジスタ９２のゲートとに接続され、インバータ９１の出力端子は第２ＮチャネルＭＯＳトランジスタ９３のゲートに接続される。ブートストラップ容量Ｃ_BOOTの他端である反転ブート端子／ＢＯＯＴは第１ＮチャネルＭＯＳトランジスタ９２と第２ＮチャネルＭＯＳトランジスタ９３の両ドレインに接続され、第１ＮチャネルＭＯＳトランジスタ９２のソースはスイッチングノードＳＷに接続されて、第２ＮチャネルＭＯＳトランジスタ９３のソースは接地電位ＧＮＤに接続される。

従って、図５に示した実施の形態３による強制充電回路９でも、電圧比較器７０はブートストラップ容量Ｃ_BOOTの両端子間電圧を監視して、この両端子間電圧が基準電圧生成器７１の基準電圧よりも低くなると、電圧比較器７０の出力信号がローレベルからハイレベルに変化してワンショットパルス生成回路７２は所定期間にローベルのパルス出力信号ＣＮＴ＿ＳＧを生成する。従って、インバータ９１の出力端子は所定期間にハイレベルとなり第２ＮチャネルＭＯＳトランジスタ９３がオン状態となるので、ブートストラップ容量Ｃ_BOOTの他端の反転ブート端子／ＢＯＯＴはスイッチングノードＳＷでの出力電圧Ｖ_OUTの電圧レベルから接地電位ＧＮＤにプルダウンされる。一方、ブートストラップ容量Ｃ_BOOTの一端であるブート端子ＢＯＯＴの電圧は、制御電源電圧Ｖ_CINの略５ボルトからブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１の順方向電圧の０．３ボルト分低い４．７ボルトの電圧レベルに維持されている。

その結果、ブートストラップ容量Ｃ_BOOTは、ブート端子ＢＯＯＴの略４．７ボルトの電圧レベルの維持と反転ブート端子／ＢＯＯＴの接地電位ＧＮＤへの所定期間のプルダウンによって強制充電されるので、ブートストラップ容量Ｃ_BOOTの両端子間電圧が増大する。

ブートストラップ容量Ｃ_BOOTの強制充電回路９による所定期間の強制充電によって両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られるものとなる。従って、強制充電回路９によって軽負荷時の不連続モード(ＤＣＭ)の期間に、ブートストラップ容量Ｃ_BOOTを再充電することが可能となる。更に強制充電回路９によるブートストラップ容量Ｃ_BOOTの再充電の間には、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作が活性化されているので、ローサイドスイッチに逆流電流が流れることが防止され、軽負荷時の損失の増大を回避することが可能となる。

図６は、図５に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。

また図６は、図２と同様に、軽負荷時の不連続モード(ＤＣＭ)におけるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。

図６には、図２と同様に、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流Ｉ_Lと、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。更に、図６には、ワンショットパルス生成回路７２のパルス出力信号ＣＮＴ＿ＳＧとブートストラップ容量Ｃ_BOOTの他端である反転ブート端子／ＢＯＯＴとの波形も示されている。

上述したように、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、図１１に示した４個目の長い期間においては、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下するものであった。

図６でも、図１１と同様に、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、４個目の長い期間において、ブートストラップ容量Ｃ_BOOTの両端間の電圧Ｃ_BOOTは顕著に低下する。しかし、その低下の途中で、図６に示したように、強制充電回路９は、反転ブート端子／ＢＯＯＴの接地電位ＧＮＤへの所定期間のプルダウンによってブートストラップ容量Ｃ_BOOTを強制的に充電する強制充電ＣＲＧを実行する。

すなわち、強制充電回路９の電圧比較器はブートストラップ容量Ｃ_BOOTの両端子間電圧を監視して、この両端子間電圧が基準電圧Ｖrefより低くなることを検出して、ワンショットパルス生成回路７２は所定期間にローベルのパルス出力信号ＣＮＴ＿ＳＧを生成する。インバータ９１の出力端子は所定期間にハイレベルとなり第２ＮチャネルＭＯＳトランジスタ９３がオン状態となるので、ブートストラップ容量Ｃ_BOOTの他端の反転ブート端子／ＢＯＯＴはスイッチングノードＳＷでの出力電圧Ｖ_OUTの電圧レベルから接地電位ＧＮＤにプルダウンされる。一方、ブートストラップ容量Ｃ_BOOTの一端であるブート端子ＢＯＯＴの電圧は、制御電源電圧Ｖ_CINの略５ボルトからブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１の順方向電圧の０．３ボルト分低い４．７ボルトの電圧レベルに維持されている。

その結果、ブートストラップ容量Ｃ_BOOTは、ブート端子ＢＯＯＴ４．７ボルトの電圧レベルの維持と反転ブート端子／ＢＯＯＴの接地電位ＧＮＤへの所定期間のプルダウンによって強制充電されるのでブートストラップ容量Ｃ_BOOTの両端子間電圧が増大する。このようにして、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量Ｃ_BOOTによって得られるものとなる。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図５に示した強制充電回路９の第１電圧監視回路９０を、図３に示した強制充電回路８のように第１電圧比較器８１と第２電圧比較器８２と第１基準電圧生成器８３と第２基準電圧生成器８４と制御フリップフロップ(ＦＦ)８５とによって構成して、ブートストラップ容量Ｃ_BOOTを第１基準電圧ＶrefLから第２基準電圧ＶrefHへ強制充電することが可能である。

更にスイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、ＮチャネルパワーＭＯＳトランジスタにのみ限定されるものではない。例えば、両トランジスタＱ１、Ｑ２は、Ｎチャネルの絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ：Insulated Gate Bipolar Transistor)によって構成されることも可能である。良く知られているように、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)は入力部と出力部とに、それぞれ高入力インピーダンスの絶縁ゲートＭＯＳトランジスタ構造と低出力インピーダンスのコレクタ・エミッタ電流経路のバイポーラトランジスタ構造とを有するものである。

また更に、図１と図３と図５に示したシステム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣに、図７と図８とに説明した制御ユニットＣＮＴの負荷信号受信部２０や誤差増幅器２１やＰＷＭ変調部２２や発振器２３や、図８に説明したＰＷＭコンパレータ４２や制御フリッフロップ４３等を内蔵することも可能である。

また本スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣにのみ限定されるものではない。例えば、この半導体集積回路ＩＣは、１個の半導体チップにハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ１とローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ２とＣＭＯＳ制御・ドライバユニットとを集積化したモノリシック半導体集積回路で構成されることも可能である。

また更に、このモノリシック半導体集積回路に、図７と図８とに説明した制御ユニットＣＮＴの負荷信号受信部２０や誤差増幅器２１やＰＷＭ変調部２２や発振器２３や、図８に説明したＰＷＭコンパレータ４２や制御フリッフロップ４３等を集積化することも可能である。

ＩＣ…半導体集積回路
ＬＯＡＤ…負荷
ＬＰＦ…ローパスフィルタ
Ｌ…インダクタ
Ｃ…容量
Ｃ_BOOT…ブートストラップ容量
ＢＯＯＴ…ブート端子
ＳＷ…スイッチングノード
１…スイッチ回路
Ｑ１…ハイサイドトランジスタ
Ｑ２…ローサイドトランジスタ
２…ハイサイドドライバ
３…ローサイドドライバ
４…ＰＷＭ制御部
５…逆電流検出回路
６…ブートストラップ容量充電回路
７、８、９…強制充電回路
７０…電圧比較器
７１…基準電圧生成器
７２…ワンショツトパルス生成回路
７３…ＮチャネルＭＯＳトランジスタ
７４、７５…抵抗
７６…ＰチャネルＭＯＳトランジスタ
Ｖ_IN…入力電源電圧
Ｖ_CIN…制御電源電圧
Ｖ_OUT…出力電圧
ＧＮＤ…接地電位

Claims (20)

1. 半導体集積回路は、ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、ハイサイドドライバと、ローサイドドライバと、パルス制御部と、逆電流検出回路と、ブートストラップ容量充電回路と、強制充電回路とを具備して、
   前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続されて、前記ローサイドスイッチ素子の他端は接地電位に接続され、
   前記パルス制御部のパルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
   前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量を含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記容量の他端は前記接地電位に接続され、
   前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
   前記ハイサイドドライバの一端には制御電源電圧が前記ブートストラップ容量充電回路を介して供給可能とされて、前記ハイサイドドライバの他端は前記スイッチングノードに接続され、前記ハイサイドドライバの出力端子は前記ハイサイドスイッチ素子の制御入力端子に接続され、
   前記ローサイドドライバの一端には前記制御電源電圧が供給可能とされ、前記ローサイドドライバの他端は前記接地電位に接続され、前記ローサイドドライバの出力端子は前記ローサイドスイッチ素子の制御入力端子に接続され、
   前記ハイサイドドライバの前記一端はブート端子として前記半導体集積回路の外部のブートストラップ容量の一端に接続可能とされ、前記スイッチングノードは前記ブートストラップ容量の他端に接続可能とされ、
   前記逆電流検出回路の入力端子は前記ローサイドスイッチ素子の前記一端に接続されることによって、前記インダクタに流れるインダクタ電流の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路が生成可能とされ、
   前記逆電流検出回路から前記逆流検出信号が生成される場合には、前記ハイサイドドライバと前記ローサイドドライバとは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との両者をオフ状態に制御して、
   前記強制充電回路は、前記両者が前記オフ状態に制御された期間における前記ブート端子と前記スイッチングノードとの間の観測電圧が所定の基準電圧よりも低下することに応答して、前記ブートストラップ容量を充電可能とされた
   半導体集積回路。
2. 請求項１において、
   前記強制充電回路は、前記観測電圧と前記所定の基準電圧を比較する電圧比較器と、前記電圧比較器の出力信号に応答して前記ブートストラップ容量の充電に使用する充電電流を流すための充電トランジスタとを含む
   半導体集積回路。
3. 請求項２において、
   前記充電トランジスタの前記充電電流を流すための充電経路は、前記スイッチ回路の電流経路および前記ブートストラップ容量充電回路の電流経路と異なる経路である
   半導体集積回路。
4. 請求項３において、
   前記パルス制御部の前記パルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子をオフ状態と前記ローサイドスイッチ素子をオン状態に制御して、
   前記ハイサイドスイッチ素子が前記オフ状態に制御され前記ローサイドスイッチ素子が前記オン状態に制御される期間に、前記ブートストラップ容量充電回路の前記電流経路を介して前記ブートストラップ容量が充電可能とされた
   半導体集積回路。
5. 請求項４において、
   前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成された
   半導体集積回路。
6. 請求項５において、
   前記ハイサイドドライバは、前記ブート端子と前記スイッチングノードとの間に電流経路を有するアナログ回路を含む
   半導体集積回路。
7. 請求項６において、
   所定の動作モード信号が前記逆電流検出回路に供給されることによって、前記逆電流検出回路は前記逆流検出信号を生成可能とされた
   半導体集積回路。
8. 請求項６において、
   前記強制充電回路の前記充電トランジスタは、前記電圧比較器の前記出力信号に応答して、前記ブートストラップ容量の前記一端を前記入力電源電圧の電圧レベルの方向にプルアップ可能とされた
   半導体集積回路。
9. 請求項８において、
   前記強制充電回路は、ワンショットパルス生成回路を更に含み、
   前記ワンショットパルス生成回路は、前記観測電圧が所定の前記基準電圧よりも低下した際の前記電圧比較器の前記出力信号に応答して、所定期間に所定の電圧レベルのパルス出力信号を前記充電トランジスタの制御入力端子に供給して、
   前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記所定期間に前記充電トランジスタが前記充電電流を流すことにより前記ブートストラップ容量が充電可能とされた
   半導体集積回路。
10. 請求項８において、
    前記強制充電回路は、他の電圧比較器と制御フリップフロップとを更に含み、
    前記観測電圧が前記所定の基準電圧よりも低下することの前記電圧比較器による検出に応答して、前記制御フリップフロップが第１の状態に制御され、
    前記第１の状態に制御された前記制御フリップフロップの出力信号に応答して、前記充電トランジスタは前記充電電流の通電を開始することによって前記ブートストラップ容量の充電を開始するものであり、
    前記ブートストラップ容量の前記充電の開始により前記観測電圧が前記所定の基準電圧よりも高レベルの他の基準電圧よりも増大することの前記他の電圧比較器による検出に応答して、前記制御フリップフロップが前記第１の状態と異なった第２の状態に制御され、
    前記第２の状態に制御された前記制御フリップフロップの前記出力信号に応答して、前記充電トランジスタは前記充電電流の前記通電を終了することによって前記ブートストラップ容量の前記充電を終了する
    半導体集積回路。
11. 請求項６において、
    前記強制充電回路の前記充電トランジスタは、前記電圧比較器の前記出力信号に応答して、前記ブートストラップ容量の前記他端を前記接地電位の電圧レベルにプルダウン可能とされた
    半導体集積回路。
12. 請求項１１において、
    前記強制充電回路は、接続トランジスタとワンショットパルス生成回路とを更に含み、
    前記充電トランジスタの一端と前記接続トランジスタの一端とは前記ブートストラップ容量の前記他端と接続可能とされ、前記接続トランジスタの他端は前記スイッチングノードと接続され、前記充電トランジスタの他端は前記接地電位に接続され、
    前記ワンショットパルス生成回路は、前記観測電圧が所定の前記基準電圧よりも低下した際の前記電圧比較器の前記出力信号に応答して、所定期間において所定の電圧レベルのパルス出力信号と当該パルス出力信号の反転信号とをそれぞれ前記接続トランジスタの制御入力端子と前記充電トランジスタの制御入力端子に供給して、
    前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記接続トランジスタの前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタの前記一端と前記他端との間はオン状態に制御される
    半導体集積回路。
13. 請求項１１において、
    前記強制充電回路は、接続トランジスタと他の電圧比較器と制御フリップフロップとを更に含み、
    前記充電トランジスタの一端と前記接続トランジスタの一端とは前記ブートストラップ容量の前記他端と接続可能とされ、前記接続トランジスタの他端は前記スイッチングノードと接続され、前記充電トランジスタの他端は前記接地電位に接続され、
    前記観測電圧が前記所定の基準電圧よりも低下することの前記電圧比較器による検出に応答して、前記制御フリップフロップが第１の状態に制御され、
    前記第１の状態に制御された前記制御フリップフロップの出力信号に応答して、前記接続トランジスタの前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタの前記一端と前記他端との間はオン状態に制御され、
    前記ブートストラップ容量の前記充電の開始により前記観測電圧が前記所定の基準電圧よりも高レベルの他の基準電圧よりも増大することの前記他の電圧比較器による検出に応答して、前記制御フリップフロップが前記第１の状態と異なった第２の状態に制御され、
    前記第２の状態に制御された前記制御フリップフロップの前記出力信号に応答して、前記接続トランジスタの前記一端と前記他端との間はオン状態に制御され、前記充電トランジスタの前記一端と前記他端との間はオフ状態に制御される
    半導体集積回路。
14. 請求項６において、
    前記ハイサイドドライバと前記ローサイドドライバと前記パルス制御部と前記逆電流検出回路と前記ブートストラップ容量充電回路と前記強制充電回路とが、半導体集積回路の１個のチップに集積化され、
    前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージの１個のパッケージに封止された
    半導体集積回路。
15. 請求項６において、
    モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタと前記ハイサイドドライバと前記ローサイドドライバと前記パルス制御部と前記逆電流検出回路と前記ブートストラップ容量充電回路と前記強制充電回路とが集積化された
    半導体集積回路。
16. ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、ハイサイドドライバと、ローサイドドライバと、パルス制御部と、逆電流検出回路と、ブートストラップ容量充電回路と、強制充電回路とを具備する半導体集積回路の動作方法であって、
    前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続されて、前記ローサイドスイッチ素子の他端は接地電位に接続され、
    前記パルス制御部のパルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
    前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量を含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記容量の他端は前記接地電位に接続され、
    前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
    前記ハイサイドドライバの一端には制御電源電圧が前記ブートストラップ容量充電回路を介して供給可能とされて、前記ハイサイドドライバの他端は前記スイッチングノードに接続され、前記ハイサイドドライバの出力端子は前記ハイサイドスイッチ素子の制御入力端子に接続され、
    前記ローサイドドライバの一端には前記制御電源電圧が供給可能とされ、前記ローサイドドライバの他端は前記接地電位に接続され、前記ローサイドドライバの出力端子は前記ローサイドスイッチ素子の制御入力端子に接続され、
    前記ハイサイドドライバの前記一端はブート端子として前記半導体集積回路の外部のブートストラップ容量の一端に接続可能とされ、前記スイッチングノードは前記ブートストラップ容量の他端に接続可能とされ、
    前記逆電流検出回路の入力端子は前記ローサイドスイッチ素子の前記一端に接続されることによって、前記インダクタに流れるインダクタ電流の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路が生成可能とされ、
    前記逆電流検出回路から前記逆流検出信号が生成される場合には、前記ハイサイドドライバと前記ローサイドドライバとは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との両者をオフ状態に制御して、
    前記強制充電回路は、前記両者が前記オフ状態に制御された期間における前記ブート端子と前記スイッチングノードとの間の観測電圧が所定の基準電圧よりも低下することに応答して、前記ブートストラップ容量を充電可能とされた
    半導体集積回路の動作方法。
17. 請求項１６において、
    前記強制充電回路は、前記観測電圧と前記所定の基準電圧を比較する電圧比較器と、前記電圧比較器の出力信号に応答して前記ブートストラップ容量の充電に使用する充電電流を流すための充電トランジスタとを含む
    半導体集積回路の動作方法。
18. 請求項１７において、
    前記充電トランジスタの前記充電電流を流すための充電経路は、前記スイッチ回路の電流経路および前記ブートストラップ容量充電回路の電流経路と異なる経路である
    半導体集積回路の動作方法。
19. 請求項１８において、
    前記パルス制御部の前記パルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子をオフ状態と前記ローサイドスイッチ素子をオン状態に制御して、
    前記ハイサイドスイッチ素子が前記オフ状態に制御され前記ローサイドスイッチ素子が前記オン状態に制御される期間に、前記ブートストラップ容量充電回路の前記電流経路を介して前記ブートストラップ容量が充電可能とされた
    半導体集積回路の動作方法。
20. 請求項１９において、
    前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成された
    半導体集積回路の動作方法。

Images