JP2014003250A - 半導体装置の製造方法および成膜装置 - Google Patents

Abstract

【課題】成膜中の膜の表面粗さを成膜条件へフィードバックすることができる半導体装置の製造方法を提供する。
【解決手段】表面ＳＦを有する半導体基板４００が準備される。半導体基板４００の表面ＳＦを含む領域上に導電体膜が成膜される。導電体膜を成膜する工程は、次の工程を含む。導電体膜が部分的に形成された時点で、部分的に形成された導電体膜の、交流損失および交流電気伝導率の少なくともいずれかに関する特性が測定される。この特性に基づいて、導電体膜を成膜するための成膜条件が調整される。
【選択図】図１

Description

この発明は、半導体装置の製造方法および成膜装置に関するものであり、特に、導電体膜を成膜する工程を有する半導体装置の製造方法と、導電体膜を成膜するための成膜装置とに関するものである。

半導体装置の製造は、通常、導電体膜の成膜をともなう。量産においては、このような成膜を安定的に行う必要がある。特開２０１０−２３６０４０号公報（特許文献１）の成膜装置によれば、成膜チャンバ内に成膜サンプルとは別に薄膜が成膜される。また、成膜中薄膜の物理量を読み取る物理量測定素子と、その物理量と所望の物理量とを比較する比較部と、比較結果に基づいて成膜条件などを制御する制御部とが設けられる。

特開２０１０−２３６０４０号公報

成膜条件へフィードバックするパラメータとして成膜中の膜の表面粗さを用いることができる簡素な方法は、これまで知られていなかった。

本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、成膜中の膜の表面粗さを成膜条件へフィードバックすることができる半導体装置の製造方法と、そのための成膜装置とを提供することである。

本発明の半導体装置の製造方法は、以下の工程を有する。
表面を有する半導体基板が準備される。半導体基板の表面を含む領域上に導電体膜が成膜される。導電体膜を成膜する工程は、次の工程を含む。導電体膜が部分的に形成された時点で、部分的に形成された導電体膜の、交流損失および交流電気伝導率の少なくともいずれかに関する特性が測定される。この特性に基づいて、導電体膜を成膜するための成膜条件が調整される。

この製造方法によれば、成膜中の導電体膜の表面粗さを成膜条件へフィードバックすることができる。これにより、所望の表面粗さを有する導電体膜が設けられた半導体装置が得られる。

特性が測定される際に、部分的に形成された導電体膜に１×１０⁶Ｈｚ以上１×１０¹⁵Ｈｚ以下の周波数を有する交流電流が印加されることが好ましい。

１×１０⁶Ｈｚ以上の周波数が用いられることで、通常の半導体装置の製造方法において特に有用な１０μｍ以下のＲＭＳ表面粗さを測定することができる。また１×１０¹⁵Ｈｚ以下の周波数が用いられることで、周波数が過度に高くなくなるので、成膜装置の測定部を簡素なものとすることができる。

導電体膜はワイヤボンディングのボンディングパッドとして構成された部分を含んでもよい。

これによりボンディングパッドの表面粗さを所望のものとすることができる。なおボンディングパッドは、ボンディングワイヤとの接合強度を確保する上で、ある程度以上の表面粗さを有することが求められる場合がある。

導電体膜を成膜する工程は、アルミニウム膜を成膜することによって行われてもよい。
これにより、表面粗さが管理されたアルミニウム膜を成膜することができる。アルミニウム膜は、たとえばボンディングパッドとして用いることができる。

特性を測定する工程は、次の工程を含んでもよい。部分的に形成された導電体膜に、第１の周波数を有する交流電流が印加される。部分的に形成された導電体膜に、第１の周波数と異なる第２の周波数を有する交流電流が印加される。

これにより、より高い精度またはより広いレンジで、表面粗さを測定することができる。

本発明の成膜装置は、成膜部と、測定部と、制御部とを有する。成膜部は、半導体基板の表面を含む領域上に導電体膜を成膜するためのものである。測定部は、上記領域上において、交流損失および交流電気伝導率の少なくともいずれかに関する特性を測定しかつ、導電体膜の厚さを測定するためのものである。制御部は、上記特性に基づいて成膜部の成膜条件を調整するためのものである。

この成膜装置によれば、成膜中の膜の表面粗さを成膜条件へフィードバックすることができる。これにより、所望の表面粗さを有する導電体膜を成膜することができる。

上記のように本発明によれば、所望の表面粗さを有する導電体膜を成膜することができる。

本発明の実施の形態１における成膜装置の構成を概略的に示す断面図である。 図１における測定部の測定系を概略的に説明するための回路図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図６の半導体装置の製造方法の第９工程を概略的に示す部分断面図である。

以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。

（実施の形態１）
図１に示すように、本実施の形態の成膜装置９００は、導電体膜を成膜するためのスパッタ成膜装置である。ここで導電体膜とは導電体から作られた膜のことをいい、導電体とは１×１０^-6（Ｓ／ｍ）以上の伝導率を有する材料をいう。導電体は、好ましくは導体である。成膜装置９００は、成膜部５０と、測定部６０と、制御部７０とを有する。

成膜部５０は、半導体基板４００の表面ＳＦと、ダミー４００Ｄの表面ＳＦＤとを含む領域ＲＮ上に、導電体膜を成膜するためのものである。具体的には、成膜部５０は、被制御部５１と、ターゲット取付部５２と、基板支持部５３と、ダミー支持部５３Ｄと、容器５９とを有する。

被制御部５１は、外部から制御可能な成膜パラメータを有する成膜条件下での成膜を可能とするものである。具体的には被制御部５１は、ガス導入部５１Ｇと、排気部５１Ｅと、電源５１Ｐとを有する。ガス導入部５１Ｇは、容器５９内にプロセスガスを導入するためのものである。ガス導入部５１Ｇは成膜パラメータとして、たとえばガス種および流量を有する。排気部５１Ｅは、容器５９からガスを排気するためのものであり、たとえばバルブとポンプとを有する。排気部５１Ｅは成膜パラメータとして、たとえばバルブの開口度を有する。電源５１Ｐは、ターゲット取付部５２へ電力を供給するためのものである。電源５１Ｐは成膜パラメータとして、たとえば電力値を有する。ターゲット取付部５２は、スパッタリングターゲット５２Ｔが取り付けられるように構成されている。

基板支持部５３は、表面ＳＦを有する半導体基板４００を支持するためのものである。基板支持部５３は、たとえば、半導体基板４００を固定することができるチャックが設けられた基板ステージである。

ダミー支持部５３Ｄは、表面ＳＦＤを有するダミー４００Ｄを支持するためのものである。ダミー支持部５３Ｄは、互いに離れた１対の電極５３ｅを有する。１対の電極５３ｅの各々は、ダミー４００Ｄが支持された際にダミー４００Ｄに接触するように配置されている。

測定部６０は、領域ＲＮの表面ＳＦＤ上において、交流損失および交流電気伝導率の少なくともいずれかに関する特性を測定するためのものである。また測定部６０は、領域ＲＮの表面ＳＦＤ上において、直流電流特性を測定することができてもよい。これらの目的で、測定部６０は、ダミー支持部５３Ｄの１対の電極５３ｅに電気的に接続されている。測定部６０は、たとえば、入力端子Ｉ１およびＩ２と、出力端子Ｏ１およびＯ２とを有する電気回路ＴＮ（図２）におけるＳパラメータの測定系である。入力端子Ｉ１と出力端子Ｏ１とは互いに短絡されている。入力端子Ｉ２は１対の電極５３ｅの一方に接続されており、出力端子Ｏ２は１対の電極５３ｅの他方に接続されている。Ｓパラメータの測定は、たとえばネットワークアナライザにより行うことができる。

また測定部６０は、導電体膜の厚さを測定するためのものである。この目的で、測定部６０は、膜厚測定部６１に電気的に接続されていてもよい。膜厚測定部６１は、たとえば水晶振動子である。なお測定部６０が、上述したように直流電流測定も行うように構成されている場合、この測定結果から導電体膜の厚さを算出することができるので、膜厚測定部６１は省略され得る。

制御部７０は、測定部６０によって測定された特性に基づいて、被制御部５１の成膜パラメータを制御することができるように構成されている。言い換えれば、制御部７０は、成膜部５０の成膜条件を調整することができるように構成されている。制御部７０は、たとえば、測定部６０からの情報の入力と、被制御部５１への情報の出力とを行うコンピュータである。

次に成膜装置９００を用いた成膜方法について、図３〜図５を用いて説明する。なお図３〜図５の各々においては、成膜装置９００（図１）についてその一部のみが示されている。またこの成膜方法は、半導体装置の製造方法に適用可能である。そのような適用についての詳細は、実施の形態２において説明する。

図３を参照して、表面ＳＦを有する半導体基板４００が準備され、基板支持部５３に支持される。またダミー４００Ｄが準備され、ダミー支持部５３Ｄに支持される。ダミー４００Ｄは、互いに離れた１対の電極４００ｅを有する。１対の電極４００ｅの一方および他方のそれぞれは、１対の電極５３ｅの一方および他方に接触することができるように配置されている。また各電極４００ｅは表面ＳＦＤ上の部分を含む。ダミー４００Ｄがダミー支持部５３Ｄに支持される。

次に、図４に示す工程を経て、半導体基板４００の表面ＳＦと、ダミー４００Ｄの表面ＳＦＤとを含むを含む領域ＲＮ上に、導電体膜２２２（図５）が成膜される。具体的には、以下の工程が行われる。

たとえば、予めプログラムされた手順に沿って制御部７０が被制御部５１の成膜パラメータを制御することで、所望の雰囲気中で、スパッタリングターゲット５２Ｔのスパッタが開始される。これにより図４に示すように、半導体基板４００の表面ＳＦと、ダミー４００Ｄの表面ＳＦＤとを含む領域ＲＮ上において、導電体膜の成膜が開始される。図４において導電体膜２２２ｐは、導電体膜２２２（図５）が部分的に形成された時点のもの（未完成の導電体膜２２２）である。この時点で、導電体膜２２２ｐの、特定の周波数の下での交流損失および交流電気伝導率の少なくともいずれかに関する特性が、測定部６０（図１）により測定される。また導電体膜２２２ｐの膜厚が測定部６０により測定される。上記特性および膜厚から、導電体膜２２２ｐの表面ＳＧの表面粗さが見積もられる。この見積もりの方法について、以下に説明する。

まず、測定された上記特性および膜厚に基づいて、導電体膜２２２ｐのうち１対の電極４００ｅ間に形成された部分の、特定の周波数の下での伝導率σ_Cが算出される。これにより、導電体膜２２２ｐの材料本来の物性値としての伝導率をσとすれば、下記の式（１）の値が分かる。

１／Ｋ_W ²＝σ_C／σ ・・・（１）
なおσの値は、測定部６０によって測定された、膜厚および直流電流特性から算出され得る。またはσの値は、既知の定数として扱われてもよく、この場合は直流電流特性の測定は行われなくてもよい。

一方、表皮効果における表皮深さをｓ、導電体膜２２２ｐのうちダミー４００Ｄ上の部分の表面ＳＧＤ（図４）の表面粗さ（ＲＭＳ）をｈとすると、以下の式（２）が成り立つ。

Ｋ_W＝１＋ｅｘｐ（−ｓ／２ｈ）^1.6 ・・・（２）
表皮深さｓは、周波数角速度をω、透磁率をμとすれば、以下の（３）式で表される。

ｓ＝｛２／（σ・ω・μ）｝^0.5 ・・・（３）
導電体膜２２２ｐがアルミニウムからなる場合、ｓは、下記の表１に示すように周波数に依存する。

上記の（２）式および表１から、表面粗さ（ＲＭＳ）および周波数（ｆ）の組み合わせに対応した１／Ｋ_W ²の値が、以下の表２に示すように算出される。

上記の表２により、特定の周波数の下での式（１）の測定値、すなわち１／Ｋ_W ²の値から、導電体膜２２２ｐの表面ＳＧＤの表面粗さ（ＲＭＳ)を見積もることができる。表面ＳＧは表面ＳＧＤと同時に形成されることから、表面ＳＧの表面粗さは、表面ＳＧＤの表面粗さとおおよそ等しいと想定することができる。よって表面ＳＧの表面粗さを見積もることができる。

制御部７０は、上記のようにして見積もられた表面粗さと、所望の表面粗さとの比較を行う。そして両者の相違に応じて成膜条件が調整される。具体的には、見積もられた表面粗さが小さ過ぎる場合は、以後の成膜によって表面粗さがより大きくなるように被制御部５１が制御される。逆に、見積もられた表面粗さが大き過ぎる場合は、以後の成膜によって表面粗さがより小さくなるように被制御部５１が制御される。これにより、最終的に所望の表面粗さを有する表面ＳＨが設けられた導電体膜２２２（図５）が成膜される。

本実施の形態によれば、成膜中の導電体膜２２２ｐ（図４）の表面ＳＧの表面粗さを成膜条件へフィードバックすることができる。これにより、所望の表面粗さを有する表面ＳＨが設けられた導電体膜２２２（図５）を含む半導体装置を製造することができる。

測定部６０によって特性が測定される際には、導電体膜２２２ｐに１×１０⁶Ｈｚ以上１×１０¹⁵Ｈｚ以下の周波数を有する交流電流が印加されることが好ましい。１×１０⁶Ｈｚ以上の周波数が用いられることで、通常の半導体装置の製造方法において特に有用な１０μｍ以下のＲＭＳ表面粗さを測定することができる。また１×１０¹⁵Ｈｚ以下の周波数が用いられることで、周波数が過度に高くなくなるので、成膜装置９００の測定部を簡素なものとすることができる。

また測定部６０によって特性が測定される際には、導電体膜２２２ｐに、第１の周波数を有する交流電流が印加される工程と、導電体膜２２２ｐに、第１の周波数と異なる第２の周波数を有する交流電流が印加される工程とが行われることが好ましい。これにより、より高い精度またはより広いレンジで、表面粗さを測定することができる。

なお本実施の形態においては成膜装置としてスパッタ成膜装置が用いられるが、成膜装置はスパッタ成膜装置に限定されるものではなく、たとえば、蒸着装置、めっき装置、またはＣＶＤ（Chemical Vapor Deposition）装置であってもよい。

またダミー４００Ｄが用いられる代わりに、同様の構成が半導体基板４００上にＴＥＧ（テストエレメントグループ（Test Element Group））として設けられてもよい。この場合、測定部６０は、交流損失および交流電気伝導率の少なくともいずれかに関する特性を測定を、表面ＳＦＤの代わりに表面ＳＦ上において行う。

（実施の形態２）
図６に示すように、本実施の形態の縦型ＭＯＳＦＥＴ５００（半導体装置）は、エピタキシャル基板１００と、ゲート酸化膜２０１（ゲート絶縁膜）と、ゲート電極２０２と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２（導電体膜）と、保護電極２１２とを有する。ソース配線２２２は、その表面ＳＨ上にボンディングワイヤ３００を接合することができるように構成されている。言い換えれば、ソース配線２２２は、ワイヤボンディングのボンディングパッドとして構成された部分を含んでいる。ソース配線２２２は、好ましくはアルミニウム膜である。

エピタキシャル基板１００は、単結晶基板１１０と、その上に設けられたエピタキシャル層とを有する。単結晶基板１１０はｎ型（第１の導電型）を有する。エピタキシャル層は、ｎ^-層１２１（第１の層）と、ｐ型ボディ層１２２（第２の層）と、ｎ領域１２３（第３の層）と、コンタクト領域１２４とを有する。ｎ^-層１２１はｎ型（第１の導電型）を有する。ｎ^-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低い。ｐ型ボディ層１２２は、ｎ^-層１２１上に設けられており、ｐ型（第２の導電型）を有する。ｎ領域１２３は、ｐ型ボディ層１２２上に設けられている。コンタクト領域１２４はｐ型を有する。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。

エピタキシャル基板１００は、ｎ領域１２３およびｐ型ボディ層１２２を貫通してｎ^-層１２１に至るトレンチＴＲを有する。トレンチＴＲは表面ＳＷを有する側壁を有する。表面ＳＷはｐ型ボディ層１２２上においてチャネル面を含む。

ゲート酸化膜２０１はトレンチＴＲを被覆している。具体的にはトレンチＴＲの表面ＳＷ上および底部上にゲート酸化膜２０１が設けられている。このゲート酸化膜２０１はｎ領域１２３の上面上にまで延在している。ゲート電極２０２は、トレンチＴＲの内部を充填するように、ゲート酸化膜２０１上に設けられている。ゲート電極２０２はゲート酸化膜２０１を介してｐ型ボディ層１２２の表面ＳＷに対向している。ゲート電極２０２の上面は、ゲート酸化膜２０１のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。ゲート酸化膜２０１のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２０２とを覆うように、層間絶縁膜２０３が設けられている。

ソース電極２２１はコンタクト領域１２４およびｎ領域１２３の各々に接触している。ソース配線２２２はソース電極２２１に接触しており、層間絶縁膜２０３の上面上に延在している。ドレイン電極２１１は、単結晶基板１１０においてｎ^-層１２１が設けられた主表面とは反対側の裏面上に設けられたオーミック電極である。保護電極２１２はドレイン電極２１１上に設けられている。

次にＭＯＳＦＥＴ５００の製造方法について説明する。図７を参照して、後述する方法によって半導体基板４００が準備される。半導体基板４００は、層間絶縁膜２０３およびソース電極２２１からなる表面ＳＦを有する。さらに図８を参照して、実施の形態１で説明した成膜方法によって、表面ＳＦ上に、表面ＳＨを有するソース配線２２２が成膜される。再び図６を参照して、ドレイン電極２１１および保護電極２１２が形成されることで、ＭＯＳＦＥＴ５００が得られる。

本実施の形態によれば、ソース配線２２２の表面ＳＨからなるボンディングパッドの表面粗さを所望のものとすることができる。なおボンディングパッドは、ボンディングワイヤ３００との接合強度を確保する上で、ある程度以上の表面粗さを有することが求められる場合がある。ただし極端に表面粗さが大きいと、ボンディングワイヤ３００とボンディングパッドとの間に空隙が形成されることで接合強度が逆に低下してしまうことがあり得る。よって接合強度の観点で、ソース配線２２２の表面ＳＨの表面粗さをおおよそ所定の値とすることが求められる場合がある。

次に、ＭＯＳＦＥＴ（図６）が炭化珪素半導体装置である場合を例に、半導体基板４００（図７）を得るまでの方法について、以下に説明する。

図９に示すように、炭化珪素から作られた単結晶基板１１０上における炭化珪素のエピタキシャル成長によってｎ^-層１２１が形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ₄）とプロパン（Ｃ₃Ｈ₈）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ₂）を用いたＣＶＤ（Chemical Vapor Deposition）法により行うことができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。

図１０に示すように、ｎ^-層１２１の上面にイオン注入を行うことにより、ｐ型ボディ層１２２と、ｎ領域１２３と、コンタクト領域１２４とが形成される。ｐ型ボディ層１２２およびコンタクト領域１２４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりにエピタキシャル成長が用いられてもよい。

図１１に示すように、ｎ領域１２３およびコンタクト領域１２４からなる面上に、開口部を有するマスク層２４７が形成される。マスク層２４７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。開口部は、トレンチＴＲ（図６）の位置に対応する位置に形成される。

図１２に示すように、マスク層２４７の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ^-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ₆またはＳＦ₆とＯ₂との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図６）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱを形成することができる。

次に、エピタキシャル基板１００に対して、凹部ＴＱの内面ＳＶにおいて、熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ₂、ＢＣＬ₃、ＳＦ₆、またはＣＦ₄である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。

図１３に示すように、熱エッチングによりトレンチＴＲが形成される。この際、トレンチＴＲの側壁として、ｎ^-層１２１、ｐ型ボディ層１２２およびｎ領域１２３の各々からなる部分を有する表面ＳＷが形成される。表面ＳＷ上においては特定の結晶面が自己形成され得る。

なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ₂）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。

次にマスク層２４７がエッチングなど任意の方法により除去される（図１４）。またイオン注入により注入された不純物を活性化するための活性化アニールが行われる。

図１５に示すように、トレンチＴＲの側壁である表面ＳＷと底部とを含む面上にゲート酸化膜２０１が形成される。ゲート酸化膜２０１は、たとえば、炭化珪素からなるエピタキシャル層を熱酸化することにより得られる。

図１６に示すように、トレンチＴＲの内部の領域をゲート酸化膜２０１を介して埋めるように、ゲート電極２０２が形成される。ゲート電極２０２の形成方法は、たとえば、導体の成膜とＣＭＰ（Chemical Mechanical Polishing）とによって行い得る。

図１７に示すように、ゲート電極２０２の露出面を覆うようにゲート電極２０２およびゲート酸化膜２０１上に層間絶縁膜２０３が形成される。

再び図７を参照して、層間絶縁膜２０３およびゲート酸化膜２０１に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。以上により半導体基板４００が得られる。

なお半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。また半導体装置は、ＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。また半導体装置は、トランジスタに限定されるものではなく、たとえばダイオードであってもよい。また半導体装置は、トレンチ型に限定されるものではなく、たとえばプレーナ型であってもよい。また半導体装置は、縦型に限定されるものではなく、たとえば横型であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

５０ 成膜部、６０ 測定部、６１ 膜厚測定部、７０ 制御部、２２２ ソース配線（導電体膜）、４００ 半導体基板、４００Ｄ ダミー、５００ ＭＯＳＦＥＴ（半導体装置）。

Claims (6)

1. 表面を有する半導体基板を準備する工程と、
   前記半導体基板の前記表面を含む領域上に導電体膜を成膜する工程とを備え、
   前記導電体膜を成膜する工程は、前記導電体膜が部分的に形成された時点で、部分的に形成された前記導電体膜の、交流損失および交流電気伝導率の少なくともいずれかに関する特性を測定する工程と、前記特性に基づいて、前記導電体膜を成膜するための成膜条件を調整する工程とを含む、半導体装置の製造方法。
2. 前記特性を測定する工程は、部分的に形成された前記導電体膜に１×１０⁶Ｈｚ以上１×１０¹⁵Ｈｚ以下の周波数を有する交流電流を印加する工程を含む、請求項１に記載の半導体装置の製造方法。
3. 前記導電体膜はワイヤボンディングのボンディングパッドとして構成された部分を含む、請求項１または２に記載の半導体装置の製造方法。
4. 前記導電体膜を成膜する工程は、アルミニウム膜を成膜することによって行われる、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記特性を測定する工程は、部分的に形成された前記導電体膜に第１の周波数を有する交流電流を印加する工程と、部分的に形成された前記導電体膜に第１の周波数と異なる第２の周波数を有する交流電流を印加する工程とを含む、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 半導体基板の表面を含む領域上に導電体膜を成膜するための成膜部と、
   前記領域上において、交流損失および交流電気伝導率の少なくともいずれかに関する特性を測定しかつ、導電体膜の厚さを測定するための測定部と、
   前記特性に基づいて前記成膜部の成膜条件を調整するための制御部とを備える、成膜装置。

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