JP2014082334A - 配線板及びその製造方法 - Google Patents

Abstract

【課題】高い信頼性を有する配線板及びその製造方法を提供する。
【解決手段】配線板は、層間絶縁層３９ａと、層間絶縁層３９ａ上に形成されている導体層３７ｃと、層間絶縁層３９ａ上に設けられたソルダーレジスト層４０ａと、ソルダーレジスト層４０ａを貫通する開口部４０ｄと、ソルダーレジスト層４０ａに形成された開口部４０ｃと、開口部４０ｃが形成された位置に配置され、絶縁層１２０と絶縁層１２０上の導体パターン１１１とを有する配線構造体１０と、を備える。導体パターン１１１の幅は、導体層３７ｃに形成されている導体パターンの幅よりも小さい。
【選択図】図７Ｎ

Description

本発明は、配線板及びその製造方法に関し、詳しくは、高密度の配線を部分的に有する配線板及びその製造方法に関する。

ＩＣチップ（半導体素子）を実装するための多層プリント配線板として、スルーホール導体を有する樹脂性のコア基板上に層間絶縁層と導体層を交互に積層し、導体層間をバイアホール導体で接続する配線板が知られている。

近年のＩＣチップの微細化、高集積化に伴い、パッケージ基板の最上層に形成されるパッド数が増大し、パッド数の増大によってパッドのファインピッチ化（４０〜５０μｍピッチ）が進行している。このようなパッドのファインピッチ化に伴い、パッケージ基板の配線ピッチも急速に細線化している（例えば、特許文献１を参照）。

この配線板では、その内部に、高密度の配線を部分的に形成している。具体的には、配線板の層間絶縁層の内部に、シリコン、ガラス等の耐熱性基材からなり、熱膨張係数が低い基板上に、そのような高密度の配線層が形成されている電子部品が配設されている。そして、このような構造により、上述したパッドのファインピッチ化の傾向に対応している。

国際公開第２００７／１２９５４５号

しかしながら、この配線板では、実装される半導体素子の全てが上記電子部品の配線層に集中するようになる。即ち、電源系及び信号系の配線の全てが電子部品の高密度の配線層に集中するようになるため、電気特性に問題を生じることが考えられる。
また、電子部品が存在する領域では、高密度の配線が形成され、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するようになるため、電子部品が樹脂の熱膨張や収縮の影響を受け易くなり、配線板を構成する耐熱性基材にクラックが生じることが考えられる。

さらに、電子部品を層間絶縁層やソルダーレジスト層などの絶縁層に形成される、電子部品と、ＩＣチップとを接続するためのビアホールの直径も必然的に小さいことが要求される。
したがって、その絶縁層に電子部品を埋め込む構造では、４０〜５０μｍピッチの配線に見合う大きさの小さなビアホールを絶縁層に形成することが必要となるところ、そのようなビアホールは、フォトリソやレーザによって形成することは解像度の関係から困難である。

さらに、フォトリソでビアホールを形成するには、パターン形成に不要なレジストを現像液で除去する必要があるところ、現像液によって、配線間の絶縁信頼性が損なわれることが考えられる。
さらにまた、そのような電子部品は厚みが２０μｍ程度と薄いので、レーザによって損傷を受けやすい、といった事情もある。

本発明は、こうした実情に鑑みてなされたものであり、高い信頼性を有する配線板及びその製造方法を提供することを目的とする。

本発明の第１の観点に係る配線板は、
第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上に設けられ、第２絶縁層と、前記第２絶縁層上の第２導体パターンと、を有する配線構造体と、
前記第１絶縁層上及び前記第１導体パターン上に設けられ、前記配線構造体の表面の少なくとも一部を露出させる第１開口部と、前記第１導体パターンの少なくとも一部を露出させる第２開口部と、を有する第３絶縁層と、
を備え、
前記配線構造体の最外層の第２導体パターンは、半導体素子を実装する実装パッドを含み、
前記第１開口部は、前記実装パッドのパッド形成領域を露出させている、
ことを特徴とする。

本発明の第２の観点に係る配線板の製造方法は、
第１絶縁層上に第１導体パターンを形成することと、
第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を前記第１絶縁層上に設けることと、
前記第１絶縁層上に、前記配線構造体及び前記第１導体パターンを覆うように第３絶縁層を設けることと、
前記第３絶縁層の内部に、前記配線構造体の最外層の第２導体パターンの少なくとも一部を露出させる第１開口部を形成することと、
前記第３絶縁層の内部に、前記第１導体パターンの少なくとも一部を露出させる第２開口部を形成することと、を備え、
前記第２導体パターンは、半導体素子を実装するパッド形成領域を含み、
前記第１開口部は、前記パッド形成領域が露出するように形成する、
ことを特徴とする。

本発明によれば、高い信頼性を有する配線板を提供することができる。

本発明の第１実施形態に係る配線板が使用されたパッケージ基板を示す断面図である（下側の図は上側の図の要部である領域Ａの拡大断面図を示す）。 第１実施形態に係る配線板が使用されたパッケージ基板を詳細に示す断面図である。 図１ＡをＺ２方向からみた平面図である。 第１実施形態に係る配線板の要部を示す図であり、図１Ａの一部を拡大して示す断面図である（下側の図は上側の図の要部である領域Ｂの拡大断面図を示す）。 第１実施形態に係る配線構造体の製造プロセスを示すフローチャートである。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 図４に示す配線構造体の製造方法を説明する工程図である。 第１実施形態に係る配線板の製造プロセスを示すフローチャートである。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である（下側の図は上側の図の要部である領域Ｃの拡大断面図を示す）。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 第１実施形態の第１変形例に係る配線板の要部を示す平面図である。 第１実施形態の第２変形例に係る配線板の要部を示す断面図である（下側の図は上側の図の要部である領域Ｃの拡大断面図を示す）。 本発明の第２実施形態に係る配線板が使用されたパッケージ基板を示す断面図である（下側の図は上側の図の要部である領域Ａの拡大断面図を示す）。

以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側を下層、コアから遠い側を上層という。

以下の実施形態において、導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。

開口部には、孔及び溝のほか、切欠及び切れ目等も含まれる。

開口部内に形成される導体のうち、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体といい、開口部に充填された導体をフィルド導体という。

ランドは、孔（ビアホール又はスルーホール等）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（ビア導体又はスルーホール導体等）と一体的に形成される。

スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。

めっきには、電解めっき又は無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）又はＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。

層間材（層間絶縁層）や配線構造体１０の絶縁層の樹脂材料には、例えば、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が使用される。

孔又は柱体（突起）の「幅（又は太さ）」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。ただし、他の寸法を指すことを明記している場合は、この限りでない。また、寸法が均一でない場合（凹凸がある場合又はテーパしている場合など）は、原則として、その寸法の平均値（異常値を除いた有効値のみの平均）を用いる。ただし、最大値など、平均値以外の値を用いることを明記している場合は、この限りでない。

＜第１実施形態＞
本実施形態に係る配線板１００は、例えば図１Ａ、図１Ｂに示されるような多層プリント配線板である。本実施形態の配線板１００は、コア基板を有するビルドアップ多層積層配線板である。ただし、本発明に係る配線板は、コア基板を有するビルドアップ多層積層配線板には限定されず、例えば両面リジッド配線板、フレキシブル配線板又はフレックスリジッド配線板であってもよい。また、配線板１００において、本発明の技術思想の範囲において、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。

図１Ａ、図１Ｂ、図２に示されるように、配線板１００上には、第１半導体素子としてのマイクロプロセッサＭＰＵ（Micro-Processing Unit）５０と、第２半導体素子としてのダイナミックラムＤＲＡＭ(Dynamic Random Access Memory)５１とが実装配置され、パッケージ基板２０００を構成している。図１Ｂに示すように、配線板１００は、マザーボード基板６０上に実装配置される。配線板１００と、ＭＰＵ５０、ＤＲＡＭ５１との間は、アンダーフィル樹脂７０で封止されている。

配線板１００は、コア基板２０と、層間絶縁層２５ａ、２６ａ、３３ａ、３９ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂ、導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃ、２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと、ビア導体２３、３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄと、最表層に形成されたソルダーレジスト層４０ａ、４０ｂと、を有する。

コア基板２０は、第１面Ｆ１（Ｚ１側）及びその反対側の第２面Ｆ２（Ｚ２側）を有し、ビア導体２３は、コア基板２０を貫通している。コア基板２０、ビア導体２３、及び導体層２４ａ、２４ｂは、コア部に相当する。また、コア基板２０の第１面Ｆ１側には、ビルドアップ部Ｂ１（第１積層部）が形成され、コア基板２０の第２面Ｆ２側には、ビルドアップ部Ｂ２（第２積層部）が形成されている。ビルドアップ部Ｂ１は、４組の層間絶縁層及び導体層（層間絶縁層２５ａ、２６ａ、３３ａ、３９ａ及び導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃ）を含み、ビルドアップ部Ｂ２は、４組の層間絶縁層及び導体層（層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂ及び導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄ）を含んでいる。

コア基板２０の第１面Ｆ１側には、５層の導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃと４層の層間絶縁層２５ａ、２６ａ、３３ａ、３９ａとが下方（Ｚ２側）から交互に積層される。層間絶縁層２５ａ、２６ａ、３３ａ、３９ａは、それぞれ、導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃの各層間に形成されている。また、コア基板２０の第１面Ｆ１側の最上層の表面には、ソルダーレジスト層４０ａが配置されている。

コア基板２０の第２面Ｆ２側には、５層の導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと４層の層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂとが交互に積層される。層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂは、それぞれ、導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄの各層間に形成されている。また、コア基板２０の第２面Ｆ２側の最上層の表面には、ソルダーレジスト層４０ｂが配置されている。導体層３７ｃの少なくとも１部は、ソルダーレジスト層４０ｂに形成された開口部４０ｄを通して露出している。

コア基板２０には、コア基板２０を貫通する貫通孔２１（図７Ｂ参照）が形成されている。ビア導体２３は、フィルド導体であり、貫通孔２１に導体が充填されて構成されている。コア基板２０の第１面Ｆ１側に形成される導体層２４ａとコア基板２０の第２面Ｆ２側に形成される導体層２４ｂとは、ビア導体２３を介して、互いに電気的に接続されている。

コア基板２０は、例えば芯材に樹脂を含浸してなる。コア基板２０は、例えばガラス繊維の布にエポキシ樹脂を含浸させて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、コア基板２０の材料は任意である。

ビア導体２３の形状は、例えばコア基板２０の第１面Ｆ１及び第２面Ｆ２から中央部に向かって縮径されるつづみ型の円柱である。また、ビア導体２３の平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体２３の形状は任意である。

層間絶縁層２５ａ、２６ａ、３３ａ、３９ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂには、それぞれビア導体３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄが形成されている。これらビア導体は、いずれもフィルド導体であり、各層間絶縁層を貫通する各ビアホールに導体が充填されてなる。ビア導体３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄの形状はそれぞれ、例えばコア基板２０に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、その平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体３０ａ等の形状は任意である。

層間絶縁層２５ａ（第１積層部の最下層の層間絶縁層）、層間絶縁層２５ｂ（第２積層部の最下層の層間絶縁層）、及びこれらよりも上層の層間絶縁層２６ａ、３３ａ、３９ａ、２６ｂ、３３ｂ、３９ｂはそれぞれ、例えば層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）から構成される。これらの絶縁層はそれぞれ、例えば芯材に樹脂を含浸してなる。ＦＲ−４材は、例えばガラス繊維の布にエポキシ樹脂をしみ込ませて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、各絶縁層の材料は任意である。

本実施形態では、配線板１００は、主配線板２００と、この主配線板２００上に配置された配線構造体１０を含んでいる。配線構造体１０は、主配線板２００のソルダーレジスト層４０ａの開口部４０ｃが形成された位置に配置されている。配線構造体１０の周縁部（側面）は、ソルダーレジスト層４０ａによって覆われ、かつ、配線構造体１０は、開口部４０ｃを通して上表面を露出させた状態で主配線板２００上に配置されている（図１Ａ、図１Ｂ、図２、図３参照）。このように、配線構造体１０の周縁部がソルダーレジスト層４０ａにより覆われることで、層間絶縁層３９ａに対する配線構造体１０の固定状態が安定化され、配線板１００に搭載する半導体素子との接続信頼性が向上する。

配線構造体１０の導体パターン１１１は、多層プリント配線板の配線ルールではなく、後に詳述するようにＩＣやＬＳＩなどの半導体素子の配線ルールに従って配線設計されたものであり、主配線板２００よりも、配線の密度（配線ピッチ）の指標である、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。具体的には、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成されている。これは、本実施形態の主配線板２００を含む通常の多層プリント配線板のＬ／Ｓが１０μｍ／１０μｍ程度であることに比較すると微細なレベルである。

主配線板２００は、半導体素子であるＭＰＵ５０及びＤＲＡＭ５１の電源端子Ｖｄｄへの電源の供給ラインと、信号の伝送ラインとを含む（図２参照）。

配線構造体１０は、最下層の接着層１２０ｃと、接着層１２０ｃ上の絶縁層１１０と、絶縁層１１０上の絶縁層１２０と、絶縁層１２０内に形成された信号伝送用の導体パターン１１１とを含んでいる。絶縁層１２０には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。また、配線構造体１０上には、ＭＰＵ５０の端子５０ａ、及び、ＤＲＡＭ５１の端子５１ａ（図３参照）と接続するための導体パッド３６ｃが形成されている。図１Ａ、図１Ｂ、図２、図３に示すように、配線構造体１０は、開口部４０ｃを通して、配線構造体１０の周縁部を含む全体を露出させるのではなく、導体パッド３６ｃが形成されているパッド形成領域（パッド形成面、上面）を露出させた状態でソルダーレジスト層４０ａによって覆われている。

接着層１２０ｃに使用する材料としては、例えばエポキシ樹脂系、アクリル樹脂系、シリコーン樹脂系等の接着剤を用いることができる。絶縁層１２０には、小径の孔が形成されている。この孔に導体がフィルド（充填）されることで、フィルドビアであるビア導体１２０ａが構成されている。

配線構造体１０は、本実施形態では、電源の供給ラインを含まず、信号の伝送ラインのみを含んでおり、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用される。
詳しくは、導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用される。ＭＰＵ５０、ＤＲＡＭ５１の電源端子Ｖｄｄは、主配線板２００内のスタックドビア８０（図３参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ５０、ＤＲＡＭ５１のグランド端子Ｇｎｄ（図２参照）は、主配線板２００内の別のスタックドビアを介してグランドに接続される。配線構造体１０は、これに限られず、電源の供給ラインを含んでいてもよい。

本実施形態のように配線構造体１０が主配線板２００の最上層において、配線構造体１０は、その周縁部が、ソルダーレジスト層４０ａによって覆われるとともに、上表面がアンダーフィル樹脂７０によって覆われた状態で形成されている。これにより、配線構造体１０の配置状態がソルダーレジスト層４０ａによって安定化される。また、配線構造体１０は、導体パッド３６ｃが形成されているパッド形成領域がソルダーレジスト層４０ａによって覆われず、当該パッド形成領域を露出させている。このため、配線構造体１０が、熱膨張係数（ＣＴＥ）の異なるソルダーレジスト層４０ａの熱履歴の影響を受け難くなり、配線構造体１０とソルダーレジスト層４０ａとの接触部分でのクラックの発生が生じることが防止される。なお、配線構造体１０の上表面は、アンダーフィル樹脂７０によって覆われているが、アンダーフィル樹脂７０は、層間絶縁層を構成する絶縁材と比較して熱膨張係数（ＣＴＥ）が格段に小さい。このため、配線構造体１０に与える、熱履歴に由来する応力の影響は小さく、上述したようなクラックの発生はない。

さらに、このような構造により、ソルダーレジスト層４０ａに配線構造体１０上の導体パッド３６ｃに至る微細なビアホールを形成することが不要となる結果、例えば、以下のような効果が得られるようになる。

絶縁層に形成することが困難な４０〜５０μｍピッチの配線に見合う大きさの小さなビアホール用の孔を、絶縁層であるソルダーレジスト層４０ａに形成することが不要となり、配線板１００の製造の歩留まりが向上する。

また、フォトリソでビアホールを形成する場合の現像液の配線構造体１０の絶縁性への影響や、レーザでビアホールを形成する場合に、厚みが２０μｍ程度と薄い配線構造体１０が損傷を受けることがなくなる。

ビア導体１２０ａは、導体パッド３６ｃと電気的に接続されている。導体パッド３６ｃは、端子５０ａ、５１ａを介して、それぞれ、ＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。なお、本実施形態の配線板１００では、導体パターン１１１と接着層１２０ｃとの間に、絶縁層１１０が介在配置されている。即ち、配線構造体１０は、３層構成とされている。しかしこれに限られず、絶縁層１１０が配置されず、接着層１２０ｃ上に直接的に導体パターン１１１が形成された２層構成であってもよい。配線構造体１０の導体パターン１１１に接続されている導体パッド３６ｃ同士の間隔は、配線板１００の導体層３１ａに接続されている導体パッド３７ｃ同士の間隔よりも小さい。

ビア導体１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下であることがよい。ビア導体１２０ａの直径をこのような微小なサイズとすることにより、配線構造体１０での導体パターン１１１の配線取り回しの自由度が向上し、例えば、１層の絶縁層１２０にのみ形成された導体パターン１１１で、配線構造体１０の左右の辺の一方辺側から多くの配線を取り出すことが可能となる。また、導体パターン１１１は、１層のみに形成されるので、配線構造体１０での配線の総数を減少させることも可能となる。

図３に示されるように、導体パッド３６ｃは、半田３０５ａを介して端子５０ａ、端子５１ｂに接続されている。

図３に示される各構成要素の寸法のうち、配線構造体１０本体の厚さｔ１は、例えば１５μｍであり、導体パッド３６ｃの厚さｔ２は、例えば５μｍである。ソルダーレジスト層４０ａの厚さｔ３は、例えば１５μｍである。

図示しないが、本実施形態では、導体パッド３６ｃの表面は、例えば、ＯＳＰ（Organic Solder Preservative）、ＮｉＰｄＡｕ、ＮｉＡｕ、Ｓｎなどで被覆されており、これにより、外気に露出した状態での、導体パッド３６ｃの表面の酸化が防止されている。

本実施形態では、コア基板２０に形成される全てのビア導体３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄが、互いに略同じ寸法を有する。このような構造によれば、電気的特性又は製造条件等をより容易に均一とすることができる。

本実施形態の配線板１００によれば、主配線板２００に、主配線板２００よりも高配線密度とされた、半導体素子間の信号伝送用の配線構造体１０を内蔵するので、多層プリント配線板である配線板１００の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するような構造となることを避けることができる。

以下、本実施形態に係る配線板１００の製造方法の一例について説明する。配線板１００の製造プロセスは、配線構造体１０の製造プロセス、主配線板２００に配線構造体１０を実装する工程を含む主配線板（多層プリント基板）２００の製造プロセスで構成される。
配線構造体１０は、例えば図４に示すようなプロセスで製造される。

＜配線構造体１０の製造プロセス＞
図４のステップＳ１１では、図５Ａに示されるように、支持板１００１を準備する。支持板１００１は、例えば表面の平坦なガラスからなる。そして、支持板１００１上に、接着層１００２を形成する。

図４のステップＳ１２では、支持板１００１上に、接着層１００２を介して、積層部を形成する。この積層部は、樹脂絶縁層と導体パターン（導体層）とが交互に積層されてなる。

具体的には、図５Ｂに示されるように、接着層１００２上に、例えば樹脂からなる絶縁層１１０（樹脂絶縁層）を配置する。絶縁層１１０と接着層１００２とは、例えば加熱処理により接着する。

続いて、図５Ｃに示されるように、例えばセミアディティブ（ＳＡＰ）法により、絶縁層１１０上に導体パターン１１１を形成する。導体パターン１１１は、第１導体膜１１１ａと第２導体膜１１１ｂとからなる（図３参照）。より詳しくは、第１導体膜１１１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって製膜されるので、微細とされた導体パターン１１１と基材との良好な密着性が確保される。また、第２導体膜１１１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。

導体パターン１１１は、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成する。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。ここでの配線密度は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated Circuit）などの半導体素子に配線を形成する場合と同等の配線ルールで形成する。

続いて、図５Ｄに示されるように、絶縁層１１０上に、例えばラミネート等により、絶縁層１２０を形成する。絶縁層１２０は、導体パターン１１１を覆うように形成する。

続いて、例えばレーザにより、絶縁層１２０に孔（ビアホール）を形成する。孔は、導体パターン１１１に到達し、その一部を露出させる。ここでの孔の直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下の微小なサイズとする。その後、必要に応じて、デスミアやソフトエッチをする。

続いて、例えばセミアディティブ（ＳＡＰ）法により、孔内にビア導体１２０ａ（フィルド導体）を形成するとともに、ビア導体１２０ａに接続されるように、絶縁層１２０上に導体パッド３６ｃを形成する。

これにより、図５Ｅに示されるように、支持板１００１上に、絶縁層１１０、１２０、及び導体パターン１１１から構成された積層部１０１が得られる。積層部１０１の絶縁層１２０にはビア導体１２０ａが形成されている。ビア導体１２０ａに接続されるように、絶縁層１２０上に導体パッド３６ｃが形成されている。

図４のステップＳ１３では、図５Ｆに示されるように、別の支持板１００３（支持材）を準備する。支持板１００３は、支持板１００１と同様、例えば表面の平坦なガラスからなる。そして、支持板１００３を積層部１０１上に接着層１２０ｂを介して積層する。

図４のステップＳ１４では、支持板１００１を取り外す。具体的には、図５Ｇに示すように、例えばレーザを照射して接着層１００２を軟化させた後、Ｘ方向（又はＹ方向）に支持板１００１をスライド移動させることにより、積層部１０１の第２主面から支持板１００１を剥離する。なお、積層部１０１から支持板１００１を剥離した後において、例えば接着層１００２が積層部１０１の第２主面上に残っている場合には、洗浄を行い、その接着層１００２を除去する。そうすると、図５Ｈに示されるような、支持板１００３上に積層部１０１が形成された状態となる。なお、支持板１００１は、例えば洗浄等を行って再利用することができる。

図４のステップＳ１５では、積層部１０１上に接着層１２０ｃを形成する。具体的には、接着層１２０ｃは、例えば積層部１０１上にラミネータで接着剤を厚さが均一になるようにラミネートすることで形成する。

図４のステップＳ１６では、図５Ｉに示されるように、例えばダイシングソーにより、所定のダイシングラインに沿ってカットして、配線構造体１０を個片化する。これにより、複数の配線構造体（配線構造体）１０が得られる。ここで得られた配線構造体１０は、支持板１００３上に接着層１２０ｂを介して積層部１０１が形成され、さらに積層部１０１の上に接着層１２０ｃが形成されたものである。

本実施形態の配線構造体１０の製造方法は、支持板１００１、１００３として表面の平坦なガラス板を使用するので、配線構造体１０の製造に適している。このような製造方法であれば、表面が平坦とされ、かつ、反りが抑制された高品質の配線板１００が得られる。

次に主配線板２００を製造するとともに、主配線板２００に配線構造体１０を実装し、本実施形態の配線板１００を製造する。配線板１００は、例えば図６に示されるようなプロセスで製造する。

＜配線板１００の製造プロセス＞
まず、図６のステップＳ２１では、図７Ａに示されるように、補強材に樹脂が含浸されてなるコア基板２０を準備する。コア基板２０の第１面Ｆ１上及び第２面Ｆ２上には銅箔２０ａがラミネートにより形成されている。コア基板２０の厚さは、例えば０．４〜０．７ｍｍである。補強材としては、例えばガラスクロス、アラミド繊維、ガラス繊維などが使用できる。樹脂としては、例えばエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが使用できる。さらに、樹脂中には、水酸化物からなる粒子が含有されている。水酸化物としては、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。水酸化物は熱で分解されることで水が生成する。このため、水酸化物は、コア基板を構成する材料から熱を奪うことが可能であると考えられる。すなわち、コア基板が水酸化物を含むことで、レーザでの加工性が向上すると推測される。
次に、銅箔２０ａの表面に、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ₂ （４０ｇ／ｌ）、Ｎａ₃ ＰＯ₄ （６ｇ／ｌ）を含む水溶液を施し、黒化浴（酸化浴）による黒化処理を施す。

続いて、図６のステップＳ２２では、図７Ｂに示されるように、コア基板２０の第１面Ｆ１（上面）側及び第２面Ｆ２（下面）側からＣＯ_２レーザにて、レーザを照射してコア基板２０を貫通する貫通孔２１を形成する。具体的には、ＣＯ_２レーザを用い、コア基板２０の第１面Ｆ１側及び第２面Ｆ２（下面）側から、交互にレーザを照射することで、第１面Ｆ１側及び第２面Ｆ２側から穿孔された孔を連通させ、貫通孔２１を形成する。

続いて、コア基板２０を、所定濃度の過マンガン酸を含む溶液に浸漬し、デスミア処理を行う。このとき、コア基板２０の重量減少度が１．０重量％以下、好ましくは０．５重量％以下であるように処理することがよい。コア基板２０は、ガラスクロス等の強化材に樹脂が含浸されて成り、デスミア処理で樹脂を溶解すると、貫通孔内にはガラスクロスが突き出すことになるが、コア基板２０の重量減少度がこのような範囲の場合、ガラスクロスの突き出しが抑制され、貫通孔内にめっきを充填する際にボイドが残ることが防止される。その後、コア基板２０の表面に、パラジウム触媒を付与する。

続いて、図７Ｃに示されるように、無電解めっき液にコア基板２０を浸漬し、コア基板２０の第１面Ｆ１上、第２面Ｆ２上及び貫通孔２１の内壁に無電解めっき膜２２を形成する。無電解めっき膜２２を形成する材料としては、銅、ニッケルなどが挙げられる。この無電解めっき膜２２をシード層として、無電解めっき膜２２上に電解めっき膜２３ａを形成する。貫通孔２１は、電解めっき膜２３ａで充填される。

続いて、図７Ｄに示されるように、基板表面の電解めっき膜２３ａに所定パターンのエッチングレジストを形成し、エッチングレジストの非形成部の無電解めっき膜２２、電解めっき膜２３ａ、及び銅箔を除去する。その後、エッチングレジストを除去することにより、コア基板２０の第１面Ｆ上に第１導体（導体層）２４ａが、コア基板２０の第２面Ｆ２上に第２導体（導体層）２４ｂが形成される。これら導体層２４ａと導体層２４ｂとは、貫通孔２１内の電解めっき膜２３ａ（ビア導体２３）により互いに接続される。

続いて、図６のステップＳ２３では、図７Ｅに示されるように、コア基板２０の両面Ｆ、Ｓ上に、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）を積層し、層間絶縁層２５ａ、２５ｂを形成する。

続いて、図７Ｆに示されるように、ＣＯ_２ガスレーザを用い、層間絶縁層２５ａ、２５ｂにそれぞれバイアホール用開口部２６ｃ、２６ｄを形成する。さらに、過マンガン酸塩などの酸化剤等に基板を浸漬し、デスミア処理を行う。

続いて、図７Ｇに示されるように、層間絶縁層２５ａ、２５ｂの表面にパラジウムなどの触媒を付与し、無電解めっき液に基板を浸漬させることにより、無電解めっき膜２７ａ、２７ｂを形成する。その後、無電解めっき膜２７ａ、２７ｂ上にめっきレジストを形成する。そして、めっきレジストから露出する無電解めっき膜２７ａ、２７ｂ上に、電解めっき膜２８ａ、２８ｂを形成する。その後、モノエタノールアミンを含む溶液を用いてめっきレジストを除去する。電解めっき膜間の無電解めっき膜をエッチングで除去することで、導体層２９ａ、２９ｂ及びビア導体３０ａ、３０ｂを形成する。次いで、導体層２９ａ、２９ｂの表面にＳｎめっきを施し、ＳｎＣｕ層を形成する。このＳｎＣｕ層上にシランカップリング剤を塗布する。

続いて、図６のステップＳ２４では、図７Ｈ、図７Ｉに示されるように、上述した工程を繰り返す。これにより、層間絶縁層２５ａ、２５ｂ上に、コア基板２０の第１面Ｆ１側及び第２面Ｆ２（下面）側から層間絶縁層２６ａ、２６ｂが積層され、層間絶縁層２６ａ、２６ｂに導体層３１ａ、３１ｂ及びビア導体３２ａ、３２ｂが形成される（図７Ｊ参照）。

続いて、図６のステップＳ２５では、図７Ｋに示されるように、層間絶縁層３３ａ、３３ｂを積層し、さらに層間絶縁層３３ａ、３３ｂ上から層間絶縁層３９ａ、３９ｂを積層し、上述した工程を繰り返す。これにより、層間絶縁層２６ａ、２６ｂ上に、コア基板２０の第１面Ｆ１側及び第２面Ｆ２側から、層間絶縁層３３ａ、３３ｂが積層され、層間絶縁層３３ａ、３３ｂに、導体層３５ａ、３５ｂ及びビア導体３６ａ、３６ｂが形成される。さらに、層間絶縁層３３ａ、３３ｂ上に、コア基板２０の第１面Ｆ１側及び第２面Ｆ２側から、層間絶縁層３９ａ、３９ｂが積層され、層間絶縁層３９ａ、３９ｂに、導体層３７ｃ、３７ｄ及びビア導体３８ｃ、３８ｄが形成される。

その後、図６のステップＳ２６では、図７Ｋに示されるように、配線構造体１０を層間絶縁層３９ａ上の所定位置に搭載する。その後、支持板１００３を剥離する。

続いて、図６のステップＳ２７では、図７Ｌに示されるように、基板の両面に、それぞれ、ソルダーレジスト層４０ａと、ソルダーレジスト層４０ｂと、を形成する。
その後、図７Ｍに示されるように、開口部４０ｃを、配線構造体１０の、導体パッド３６ｃ（パッド形成領域）を含む上表面が露出するように形成するとともに、開口部４０ｄ、３８ｂを形成する。開口部４０ｃ、４０ｄ、３８ｂは、例えば、フォトリソグラフィによって形成する。ここで、開口部４０ｄ、３８ｂから露出する導体層３７ｃ、３７ｄ（ビア導体３８ｃ、３８ｄ）の上面が半田パッドとなる。

続いて、図６のステップＳ２８では、図７Ｎを参照して、導体層３７ｃ、３７ｄの半田パッド上にニッケルめっき層を形成し、さらにニッケルめっき層上に金めっき層を形成する。ニッケル−金層の代わりに、ニッケルーパラジウムー金層を形成することもできる。
また、配線構造体１０の上表面の導体パッド３６ｃを覆うように、ＯＳＰ（Organic Solder Preservative）、ＮｉＰｄＡｕ、ＮｉＡｕ、Ｓｎなどからなる薄膜を形成する。その後、開口部３８ｂ内に半田ボールを搭載し、リフローを行うことで、第１面（上面）側の開口部４０ｄが形成された位置に配線構造体１０が配置され、第２面（裏面）側に半田ボール４３ｂが形成された、多層プリント配線板である配線板１００が完成する。

この後、配線板１００上にＭＰＵ５０、ＤＲＡＭ５１などの半導体素子（半導体チップ）を搭載する段階において、配線板１００と、ＭＰＵ５０、ＤＲＡＭ５１との間の空間がアンダーフィル樹脂７０によって充填される。これにより、配線構造体１０の上表面がアンダーフィル樹脂７０によって覆われた状態となる（図１Ａ、図１Ｂ、図３参照）。

本実施形態に係る配線板の製造方法は、上述した実施形態に限られず、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本実施形態に係る変形例の一例について説明する。

＜変形例１＞
上記実施形態では、１つの配線構造体１によってＭＰＵ５０と、ＤＲＡＭ５１とを接続した。これに対して、本変形例では、図８に示すように、配線板１０３（主配線板２０３）において、２つ（複数）の配線構造体１０を用い、この配線構造体１０によって、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとを接続する。これ以外は、上記実施形態と同様であるので、対応する箇所には対応する符号を付して詳細な説明を省略する。

このような接続形態を採用することにより、単一の配線構造体１０のみを使用する場合と比較して、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとの電気的接続の信頼性が向上するようになる。即ち、例えば、ＤＲＡＭ５１ａ、５１ｂの特性（配線ピッチ、配線幅など）に応じた専用の配線構造体１０を使用することができるようになり、電気的接続の精度が向上する。この結果、ＭＰＵ５０に接続されたＤＲＡＭ５１ａ、５１ｂの性能を最大限に発揮させることができるようになる。

＜変形例２＞
上記実施形態では、配線構造体１０の導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用した。これに対し、本変形例では、図９に示されるように、単一のＩＣチップ６１内で配線構造体１０の導体パターン１１１を信号の伝送に使用する。これ以外の構成及び各構成要素の寸法は、上記実施形態と同様である。

＜第２実施形態＞
上記第１実施形態では、配線構造体１０の周縁部（側面）は、ソルダーレジスト層４０ａによって覆われ、かつ、配線構造体１０は、その上表面がアンダーフィル樹脂７０によって覆われた状態で主配線板２００上に配置されていた（図１Ａ、図１Ｂ、図３参照）。これに対し、本実施形態では、図１０に示すように、配線構造体１０の周縁部を含む全体が、ソルダーレジスト層４０ａによって覆われず、配線構造体１０は、開口部４０ｃ内に充填されたアンダーフィル樹脂７０によって覆われた状態で主配線板２００上に配置されている。

本実施形態のように配線構造体１０が主配線板２００の最上層において、配線構造体１０は、ソルダーレジスト層４０ａによって覆われず、開口部４０ｃ内に充填されたアンダーフィル樹脂７０によって覆われた状態で形成されている。これにより、配線構造体１０が熱膨張係数（ＣＴＥ）の異なるソルダーレジスト層４０ａの熱履歴の影響を受けなくなり、配線構造体１０とソルダーレジスト層４０ａとの接触部分でのクラックの発生が生じることが防止される。これ以外の構成及び各構成要素の寸法は、第１実施形態と同様であるので、対応する箇所には同じ符号を付してその説明を省略する。

さらに、本発明に係る配線板の製造プロセスは、上記各実施形態及び変形例で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、不要な工程を適宜に省略することもできる。

上記各実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことができる。

以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。

本発明に係る配線板は、複数の半導体素子（ダイ）が搭載されるパッケージ基板に好適に使用できる。また、本発明に係る配線板の製造方法は、そのようなパッケージ基板の製造に適している。

１０ 配線構造体
２０ コア基板
２０ａ 銅箔
２１ 貫通孔
２２ 無電解めっき膜
２３ ビア導体
２３ａ 電解めっき膜
２４ａ、２４ｂ、２９ａ、３５ａ 導体層
２５ａ、２５ｂ、２６ａ、２６ｂ、３３ａ、３９ａ 層間絶縁層
３０ａ、３１ａ、３２ａ、３６ａ、３８ｃ 導体層（ビア導体）
３４ａ 貫通孔
３６ｃ 導体パッド
４０ａ、４０ｂ ソルダーレジスト層
４０ｃ 開口部
４３ｂ 半田ボール
５０ ＭＰＵ（マイクロプロセッサ）
５０ａ、５１ａ 端子
５１ ＤＲＡＭ（ダイナミックラム）
６０ マザーボード基板
６１ ＩＣチップ
７０ アンダーフィル樹脂
８０ スタックドビア
１００ 配線板
１０１ 積層部
１１０、１２０ 絶縁層
１１１ 導体層（導体パターン）
１１１ａ、１１１ｂ 導体膜
１２０ａ ビア導体
１２０ｂ、１２０ｃ 接着層
２００ 主配線板
Ｂ１、Ｂ２ ビルドアップ部
Ｆ１ 第１面
Ｆ２ 第２面
Ｇｎｄ グランド端子
Ｖｄｄ 電源端子

Claims (12)

1. 第１絶縁層と、
   前記第１絶縁層上に形成されている第１導体パターンと、
   前記第１絶縁層上に設けられ、第２絶縁層と、前記第２絶縁層上の第２導体パターンと、を有する配線構造体と、
   前記第１絶縁層上及び前記第１導体パターン上に設けられ、前記配線構造体の表面の少なくとも一部を露出させる第１開口部と、前記第１導体パターンの少なくとも一部を露出させる第２開口部と、を有する第３絶縁層と、
   を備え、
   前記配線構造体の最外層の第２導体パターンは、半導体素子を実装する実装パッドを含み、
   前記第１開口部は、前記実装パッドのパッド形成領域を露出させている、
   ことを特徴とする配線板。
2. 前記第３絶縁層がソルダーレジスト層である、ことを特徴とする請求項１に記載の配線板。
3. 前記配線構造体の周縁部は、前記第３絶縁層によって被覆されている、ことを特徴とする請求項１又は２に記載の配線板。
4. 前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さい、ことを特徴とする請求項１乃至３のいずれか１項に記載の配線板。
5. 隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも小さい、ことを特徴とする請求項１乃至４のいずれか１項に記載の配線板。
6. 前記第１絶縁層と前記配線構造体との間には接着層が介在されている、ことを特徴とする請求項１乃至５のいずれか１項に記載の配線板。
7. 前記第１絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられている、ことを特徴とする請求項１乃至６のいずれか１項に記載の配線板。
8. 前記実装パッドは、前記第１導体パターンに接続されている第１パッドと、前記第２導体パターンに接続されている第２パッドと、を備え、前記第１パッド同士の間隔は前記第２パッド同士の間隔よりも大きい、ことを特徴とする請求項７に記載の配線板。
9. 前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、ことを特徴とする請求項７又は８に記載の配線板。
10. 前記第２導体パターンのＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、ことを特徴とする請求項１乃至９のいずれか１項に記載の配線板。
11. 第１絶縁層上に第１導体パターンを形成することと、
    第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を前記第１絶縁層上に設けることと、
    前記第１絶縁層上に、前記配線構造体及び前記第１導体パターンを覆うように第３絶縁層を設けることと、
    前記第３絶縁層の内部に、前記配線構造体の最外層の第２導体パターンの少なくとも一部を露出させる第１開口部を形成することと、
    前記第３絶縁層の内部に、前記第１導体パターンの少なくとも一部を露出させる第２開口部を形成することと、を備え、
    前記第２導体パターンは、半導体素子を実装するパッド形成領域を含み、
    前記第１開口部は、前記パッド形成領域が露出するように形成する、
    ことを特徴とする配線板の製造方法。
12. 前記第１開口部は、前記配線構造体の周縁部が前記第３絶縁層によって被覆されるように形成する、ことを特徴とする請求項１１に記載の配線板の製造方法。

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