JP2014067866A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】窒化チタンを含むバリア膜上にタングステン核を形成し、ジボランでソーク処理を施した後にメインのタングステン膜を形成すると、窒化チタンとその下地との接触界面または、窒化チタンとタングステン膜との接触界面で剥離欠陥が発生し、製造歩留まりが低下する。
【解決手段】タングステン核を形成する前に、窒化チタンを含むバリア膜をアルゴン、水素、アンモニアを含む雰囲気中でプラズマ処理することで、バリア膜中の不純物を脱離させてバリア性が向上し、バリア膜の下地との密着性劣化を抑制し、バリア膜とタングステン膜との密着性を向上できる。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関し、詳しくは、窒化チタンバリア膜上にタングステンをＣＶＤ法で形成する工程を含む半導体装置の製造方法に関する。

ＤＲＡＭ等の半導体装置では、微細化に伴って、メモリセルの活性領域をラインパターンに形成し、さらに活性領域と交差する方向に延在するトレンチを基板に形成し、そのトレンチ内にワード線（ゲート）を埋め込んだ、埋め込みワードライン構造のトランジスタアレイが採用されている。Ｆ６３、Ｆ４５世代のＤＲＡＭでは、トレンチ幅はそれぞれ６５ｎｍ、４５ｎｍ程度に形成される。

埋め込みワードラインの形成方法は、半導体（シリコン）基板表面にハードマスクとなる窒化シリコン（ＳｉＮ）膜を成膜し、パターニング後、ドライエッチングによりトレンチ構造を形成する。トレンチ内の露出する半導体（シリコン）基板表面をIn-Situ Steam Generation（ＩＳＳＧ）法により熱酸化してゲート絶縁膜となる酸化シリコン膜を形成した後、窒化チタン（ＴｉＮ）などでバリア膜を形成し、メインの導電体となるタングステン（Ｗ）を形成する。ＴｉＮとＷの成膜にはステップカバレジの良好なＣＶＤ法が採用される。成膜したＴｉＮ膜及びＷ膜はエッチバックしてその表面が基板表面よりも低く、好ましくは基板表面に形成する拡散層よりも低くなるようにする。その後、後退したＴｉＮ膜及びＷ膜表面に酸化シリコン膜などを成膜し、ＣＭＰ等で平坦化することでキャップ絶縁膜を形成すると埋め込みワードラインが完成する。このような埋め込みワードライン構造は、たとえば、特許文献１に示されている。

特開２０１２−１９０３５号公報

背景技術に示すように、埋め込みワードライン用のトレンチなどの段差を有する構造にタングステン（Ｗ）をバルクで埋設するためにＷ−ＣＶＤが使用される。このＷ−ＣＶＤは、核形成ステップとメイン成膜ステップからなり、核形成ガスとしてＳｉＨ_４やＢ_２Ｈ_６が使用される。特に、Ｆ３８以降は、トレンチ幅が３２ｎｍへと縮小されており、Ｗバルク抵抗低減の要求がさらに厳しくなっている。この点で、Ｂ_２Ｈ_６はバルク抵抗を５０％近く下げられるので期待されている。

しかし、本発明者らの検討によれば、バリア膜であるＴｉＮ膜上に上記バルク抵抗低減のためのＷ−ＣＶＤ条件を適用すると、下地のゲート絶縁膜との密着性が低下し、ＴｉＮ膜とゲート絶縁膜の界面が剥離して欠陥部を形成してしまうことが確認された。

また、この問題は、埋め込みワードラインの形成に限らず、バリア膜としてＴｉＮ膜を形成し、その上にＷを上記ＣＶＤ条件で形成する場合に、ＴｉＮ膜と下地膜との密着性低下を引き起こしている。

本発明の一実施形態によれば、
窒化チタンを含むバリア膜を形成する工程と、
前記窒化チタン上にシランまたはジボランガスとタングステン化合物を用いたＣＶＤ法によりタングステン核を形成する工程と、
前記タングステン核を用いてＣＶＤ法によりタングステン膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記タングステン核を形成する工程の前に、前記窒化チタンを含むバリア膜をアルゴン、水素、アンモニアを含む雰囲気中でプラズマ処理することを特徴とする半導体装置の製造方法、
が提供される。

本発明の一実施形態によれば、タングステン核を形成する前に窒化チタンを含むバリア膜をプラズマ処理することで、バリア膜中の不純物が抜けて高密度化することでバリア性が向上する。また、タングステン膜成長時に使用する原料ガスによるダメージを低減し、密着性劣化を抑制できる。更に、プラズマ処理追加によって窒化チタン膜のストレスも緩和されるため、バリア膜とタングステン膜との密着性向上に寄与している。加えて、プラズマ処理により膜中の不純物が抜けることで、バリア膜の比抵抗が低減する。

本発明の一実施形態例にかかる半導体装置を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図、（ｃ）は（ａ）のＢ−Ｂ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 従来例になる埋め込みゲート電極の形成工程の課題を説明する図であり、（ａ）は工程フロー図、（ｂ）は図４（ｂ）の破線部Ｐ１の拡大断面図である。 本発明による埋め込みゲート電極の形成工程を説明する図であり、（ａ）は工程フロー図、（ｂ）は図４（ｂ）の破線部Ｐ１の拡大断面図である。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図、（ｃ）は（ａ）のＢ−Ｂ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図、（ｃ）は（ｂ）の破線部Ｐ２の拡大図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線での断面図を示す。

以下、図面を参照して本発明の好ましい実施形態例について説明するが、本発明はこの実施形態例のみに限定されるものではない。

（実施形態例１）
まず、図１（ａ）の平面図を参照して、本実施形態例の半導体装置の主要部分の配置について説明する。図１（ａ）では、容量部分の構造については省略されている。半導体基板１上にとメモリセル領域ＭＣＡの周囲に周辺回路領域ＰＦＡが存在する。図１（ａ）では、Ｘ方向にメモリセル領域ＭＣＡと周辺回路領域ＰＦＡが隣り合っているがこの限りではない。

メモリセル領域ＭＣＡにおいて、Ｘ方向に傾きを有するＸ’方向に直線で延在する素子分離領域２と、素子分離領域２に隣接してＸ’方向に直線で延在する活性領域１ａと、が等ピッチ間隔でＹ方向に繰り返し配置されている。活性領域１ａは、素子分離領域２によってＹ方向に電気的に分離されている。複数の素子分離領域２および複数の活性領域１ａに跨って、Ｙ方向に直線で延在する埋め込みワード線（以下、ワード線）３と埋め込みダミーワード線（以下、ダミーワード線）３’が配置されている。図では一部の構成が省略されているが、隣接する二つのダミーワード線３’の間に２本のワード線３が均等間隔で配置されている。すなわち、各々のダミーワード線３’およびワード線３は、同一の幅、および間隔で配置されている。ダミーワード線３’は、ワード線３と同じ構成で形成されるが、各々のワード線３は対応するトランジスタのゲート電極として機能するのに対し、ダミーワード線３’は、ダミーワード線３’の両側に隣接するトランジスタを電気的に分離する素子分離機能を有する。これにより、活性領域１ａは、Ｙ方向に素子分離領域２で絶縁分離され、延在するＸ’方向にダミーワード線３’で絶縁分離され独立した島状活性領域を構成する。ここで、説明を容易にするために、隣接するダミーワード線３をＸ方向に向かって３’−１，３’−２，ワード線３をＸ方向に向かって３−１，３−２と称す。Ｘ’方向に延在する一つの島状活性領域は、ダミーワード線３’−１とダミーワード線３’−２で挟まれ、さらに、ダミーワード線３’−１とワード線３−１に隣接する容量コンタクト接続領域１ｂと、ワード線３−１とワード線３−２に隣接するビット線コンタクト接続領域１ｃと、ワード線３−２とダミーワード線３’−２に隣接する他方の容量コンタクト接続領域１ｂと、で構成されている。一方の容量コンタクト接続領域１ｂと、一方のワード線３と、ビット線コンタクト接続領域１ｃとで一つのトランジスタＴｒ１Ａが構成される。また、ビット線コンタクト接続領域１ｃと、他方のワード線３と、他方の容量コンタクト接続領域１ｂとで他の一つのトランジスタＴｒ１Ｂが構成される。したがって、ビット線コンタクト接続領域１ｃは、二つのトランジスタＴｒ１Ａ及びＴｒ１Ｂで共有される構成となっている。各々のビット線コンタクト接続領域１ｃ上にはビット線コンタクト５ｃが設けられ、各々のビット線コンタクト５ｃに接続してＸ方向に延在するビットラインゲート５（以降ＢＬＧ５）が配置されている。各々の容量コンタクト接続領域１ｂ上には、容量コンタクト７が設けられ、各々の容量コンタクト７上にはキャパシタ（図示せず）が設けられている。一方、周辺回路領域ＰＦＡにおいて、活性領域１ａをＸ方向に長い島状の複数の領域に分けるように配置された素子分離領域２が配置されている。なお、活性領域１ａの長手方向ならびに数についてはこの限りではない。活性領域１ａのほぼ、中心の直上にゲート絶縁膜を介してＢＬＧ５が配置されている。図１ａではＹ方向に複数並んだ活性領域１ａの中心を貫いて、ＢＬＧ５がＹ方向に延在しているが必ずしもこのようになっている必要は無い。

活性領域１ａのうち、ＢＬＧ５が被さっていない領域すなわちＢＬＧ５によって二つに分けられた領域が周辺コンタクト接続領域１ｄとなる。周辺コンタクト接続領域１ｄ上には、周辺コンタクト８が設けられ、各々の周辺コンタクト７’上には、周辺配線が設けられている。

次に、図１（ｂ）の断面図を参照する。半導体基板１表面に同じ幅および間隔で形成された複数のワードトレンチ３ｂ内に、In-Situ Steam Generation酸化膜３ｃ（以降ＩＳＳＧ３ｃ）を介してメタルワードライン３ｄが各々埋設されている。メタルワードライン３ｄの上面を覆うようにキャップ絶縁膜３ｅが埋設されている。この各々のワードトレンチ３ｂ内に形成された構造がワード線３とダミーワード線３’となる。キャップ絶縁膜３ｅを覆うように第１層間絶縁膜４が設けられている。隣接する二つのワード線３−１，３−２間に位置する活性領域１ａからなるビット線コンタクト接続領域１ｃの上面には、第１層間絶縁膜４を貫通するビット線コンタクトプラグ５ｄ−１およびその上面に接続されＸ方向に延在するＢＬＧ上層膜５ｅ−１が積層配置され、配線の形状に形成されている。ＢＬＧ上層膜５ｅ−１の上面及び側壁にはシリコン窒化膜からなるサイドウォール絶縁膜５ｆが設けられ、ビット線コンタクトプラグ５ｄ−１とＢＬＧ上層膜５ｅ−２およびサイドウォール絶縁膜５ｆでメモリセル領域ＭＣＲのＢＬＧ５−１を形成している。

一方、周辺回路領域ＰＦＡにおいては、活性領域１ａの中心部分の直上に、酸化膜または高誘電率膜（Ｈｉ−Ｋ膜）またはＨｉ−Ｋ膜の積層膜からなるゲート絶縁膜５ａとメタルゲート５ｂとＢＬＧ下層膜５ｄ−２とＢＬＧ上層膜５ｅ−２が順に積層され配線の形状に形成され、これらの上面及び側壁にはシリコン窒化膜からなるサイドウォール絶縁膜５ｆが設けられ、周辺回路領域ＰＦＡのＢＬＧ５−２を構成している。

メモリセル領域ＭＣＲのＢＬＧ５−１及び周辺回路領域ＰＦＡのＢＬＧ５−２を覆うように、全面にシリコン酸化膜からなる第２層間絶縁膜６が設けられている。容量コンタクト接続領域１ｂとなる活性領域１ａの上面には、第２層間絶縁膜６および第１層間絶縁膜４を貫通して容量コンタクトプラグ７が接続されている。周辺コンタクト接続領域１ｄとなる活性領域１ａの上面には、第２層間絶縁膜６および第１層間絶縁膜４を貫通して配線コンタクトプラグ８が接続されている。配線コンタクトプラグ８上面に接続されて周辺回路配線９が配置されている。容量コンタクトプラグ７及び周辺回路配線９の上面を含む全面にシリコン窒化膜からなるストッパー膜１０とシリコン酸化膜からなる第３層間絶縁膜１１が設けられている。

容量コンタクトプラグ７の上面に到達するように第３層間絶縁膜１１とストッパー膜１０を貫通するシリンダーホール１２ａを開口し、シリンダーホールの内側と底部を覆うように下部電極１２ｂが設けられている。これにより、下部電極１２ｂは、容量コンタクトプラグ７の上面に接続する。下部電極表面１２ｂを覆うように、容量絶縁膜１２ｃおよび上部電極１２ｄが設けられ、下部電極１２ｂと容量絶縁膜１２ｃおよび上部電極１２ｄにより、キャパシタ１２を構成している。キャパシタ１２を覆うように、第４層間絶縁膜１３が設けられている。第４層間絶縁膜１３を貫通する配線コンタクト１４が設けられ、配線コンタクト１４上面には配線層１５が接続されている。配線１５を覆うように、保護絶縁膜１６が全面に設けられている。

次に本発明の製造方法について、図面を参照して説明する。
まず、図２に示すように、半導体基板１にＳＴＩ２を形成することで、活性領域１ａを区画する。図２（ａ）は図１（ａ）に相当する平面図、図２（ｂ）は図２（ａ）のＡ−Ａ’断面を示す。

次に、図３に示すように、ハードマスク３ａを半導体基板１上に形成し、エッチングしてワードトレンチ３ｂ及びダミーワードトレンチ３ｂ’を形成する。ワードトレンチ３ｂ及びダミーワードトレンチ３ｂ’内に露出する半導体基板１をＩＳＳＧにより酸化してゲート絶縁膜３ｃを形成する。ゲート絶縁膜３ｃは、５ｎｍ程度が好ましい。図３（ａ）は図１（ａ）に相当する平面図、図３（ｂ）は図３（ａ）のＡ−Ａ’断面、図３（ｃ）は図３（ａ）のＢ−Ｂ’断面を示す。ここでは、半導体基板１のエッチング量よりＳＴＩ２のエッチング量より小さくなるように形成することで、図３（ｃ）に示すようにサドル部１ｂが形成される。

続いて、図４に示すように、ワードトレンチ３ｂ及びダミーワードトレンチ３ｂ’内に導電膜を形成する。導電膜３ｄは、ＴｉＮであるバリア膜３ｄ−１、タングステンシード層３ｄ−２、タングステン層３ｄ−３を順次形成する。図４（ａ）は図１（ａ）に相当する平面図、図４（ｂ）は図４（ａ）のＡ−Ａ’断面を示す。

ここで、背景技術の問題点を、図５を用いて説明する。図５（ａ）は、従来の導電膜３ｄ形成のフローシートを示す。図３に示したＩＳＳＧ処理後、ＴｉＮであるバリア膜３ｄ−１とタングステンシード層３ｄ−２ならびにタングステン層３ｄ−３の順に成膜する。ここで、タングステンシード層３ｄ−２とタングステン層３ｄ−３は、一つのプロセス中の各成膜ステップとして実現される。具体的には、ＴｉＮであるバリア膜３ｄ−１は、熱ＣＶＤ法にて、６５０℃、２６７Ｐａ（２Ｔｏｒｒ）にて、１ｎｍずつＴｉＣｌ_４とＮＨ_３で成膜するステップと、ＮＨ_３でＣｌ引き抜きを行うステップを繰り返して５ｎｍを成膜する。タングステンシード層３ｄ−２は、ＷＦ_６ガスをＳｉＨ_４または、Ｂ_２Ｈ_６で還元してタングステン（Ｗ）の核を形成し、そのＷ核を基にして、タングステン層３ｄ−３を成長させる。ここでは４ｎｍのシード層３ｄ−２を成膜し、その後、５６ｎｍのＷ層３ｄ−３を成長させる（Ｗの合計厚みは６０ｎｍ）。

ここで、Ｗ核を形成した後にＢ_２Ｈ_６でガス浸潤（ソーク）した場合、バルク低抗を低減させることができる。具体的には、ソークにより、核形成膜（下地）の膜質が変化し、主となるＷ層３ｄ−３の配向性が変化することで、Ｗ層３ｄ−３のグレインサイズが拡大し抵抗が低減する。しかしながら、Ｗ層３ｄ−３の成膜後に、膜応力によりゲート絶縁膜３ｃとバリア膜３ｄ−１の間に剥れ欠陥Ｄが生じる事がある（図５（ｂ）参照）。剥れ欠陥Ｄは、ＳｉＨ_４還元よりＢ_２Ｈ_６還元の方が顕著に現れる。また、Ｂ_２Ｈ_６還元では、ボロン（Ｂ）漏れが発生する可能性がある。ここでボロン漏れとは、Ｗ膜中に残留したボロンがゲート絶縁膜３ｃとバリア膜３ｄ−１を通過し、Ｓｉ基板中へ拡散して、トランジスタの特性に影響することである。

剥れ欠陥Ｄが生じないように、ソーク処理を省略すると、例えば、６０ｎｍのタングステンの比抵抗はＳｉＨ_４還元（比較例１）で３０．６μΩｃｍ、Ｂ_２Ｈ_６還元（比較例２）では１８．５μΩｃｍであった。

次に、本発明による解決手段について説明する。図６（ａ）は、本発明に係る導電膜３ｄ形成のフローシートを示す。図３に示したＩＳＳＧ処理後、ＴｉＮであるバリア膜３ｄ−１を成膜し、プラズマ処理（Ａｒ／Ｈ_２／ＮＨ_３）により、ゲート絶縁膜３ｃとバリア膜３ｄ−１の密着性を向上させる。具体的には、並行平板型のプラズマ処理装置で以下の処理条件にてプラズマ処理する。

Ａｒ＝１２００〜１９００ｓｃｃｍ
Ｈ_２＝１６００〜２２００ｓｃｃｍ
ＮＨ_３＝１２００〜１９００ｓｃｃｍ
ＲＦパワー＝３００〜８００Ｗ
（ＲＦパワーは、プラズマダメージの影響によって調整）
なお、処理装置は、リモート型でもかまわない。次にＷである核形成Ｗ３ｄ−２ならびにメインＷ３ｄ−３の順に成膜する。

この核形成時に、ＳｉＨ_４で還元し、Ｂ_２Ｈ_６ソークを行う場合を実施例１、Ｂ_２Ｈ_６で還元し、Ｂ_２Ｈ_６ソークを行う場合を実施例２とする。

このようにプラズマ処理（Ａｒ／Ｈ_２／ＮＨ_３）を追加することにより、ＩＳＳＧ３ｃとバリア膜３ｄ−１の間の剥れを低減することができる。また、実施例１では、核形成Ｗ３ｄ−２（ＳｉＨ_４Ｗ核層）でＢ貫通が阻止され、Ｂ漏れが起こりにくくなる。実施例２の場合、６０ｎｍのタングステン層の比抵抗は１４．６μΩｃｍとなり、比較例２よりも低減されていることが確認された。

次に、図７（ａ）及び図７（ｂ）に示すように、バリア膜３ｄ−１とシード層３ｄ−２ならびにＷ層３ｄ−３をワードトレンチ３ｂの底から１／２程度まで、エッチバックし、ワードライン３、ダミーワードライン３’を形成する。

次に、図８（ａ）及び図８（ｂ）に示すように、半導体基板１全面にＣＶＤにより、酸化膜であるキャップ絶縁膜３ｅを成膜し、ＣＭＰでマスク窒化膜３ａをストップ膜として平坦化する。その後、ここでマスク窒化膜３ａを除去しても良い。

次に、図９（ａ）及び図９（ｂ）に示すように、半導体基板１全面にＣＶＤにより、酸化膜である第一層間絶縁膜４を成膜し、ＣＭＰで平坦化した後、リソグラフィとドライエッチングにより、周辺回路領域ＰＦＡの第一層間絶縁膜４とマスク窒化膜３ａを取り除く。

次に、図１０（ａ）及び図１０（ｂ）に示すように、半導体基板１全面にゲート絶縁膜５ａとメタルゲート５ｂを成膜後、リソグラフィとドライエッチングにより、周辺回路領域ＰＦＡのゲート絶縁膜５ａとメタルゲート５ｂのみを残す。

次に、図１１（ａ）及び図１１（ｂ）に示すように、リソグラフィとドライエッチングにより、ビットコンタクトホール５ｃを開口する。次に、図１２（ａ）及び図１２（ｂ）に示すように、ビットコンタクトホール５ｃの内部を含む半導体基板１全面にＰ−ドープポリシリコンであるＢＬＧ下層膜／ビットコンタクトプラグ５ｄを成膜し、ＣＭＰで平坦化する。

次に、図１３（ａ）、図１３（ｂ）及び図１３（ｃ）に示すように、ＴｉＮであるバリア膜５ｅ−１を成膜し、プラズマ処理（Ａｒ／Ｈ_２／ＮＨ_３）により、ＢＬＧ下層膜／ビットコンタクトプラグ５ｄとバリア膜５ｅ−１の密着性を向上させる。

次に、Ｗである核形成Ｗ５ｅ−２ならびにメインＷ５ｅ−３の順に成膜しＢＬＧ上層膜５ｅを形成する。さらに、キャップ絶縁膜５ｆを形成する。図１３（ｃ）は図１３（ｂ）のＰ２部分の拡大図を示す。この核形成時に、ＳｉＨ_４で還元しＢ_２Ｈ_６ソークを行う場合を実施例３、Ｂ_２Ｈ_６で還元しＢ_２Ｈ_６ソークを行う場合を実施例４とする。このようにプラズマ処理（Ａｒ／Ｈ_２／ＮＨ_３）を追加することにより、ＢＬＧ下層膜／ビットコンタクトプラグ５ｄとバリア膜５ｅ−１の間の剥れを低減することができる。

次に、図１４（ａ）及び図１４（ｂ）に示すように、リソグラフィとドライエッチングでキャップ絶縁膜５ｆ、ＢＬＧ上層膜５ｅとＢＬＧ下層膜／ビットコンタクトプラグ５ｄとメタルゲート５ｂとゲート絶縁膜５ａをビットラインゲート５Ａ及びビットライン５Ｂのパターンにエッチングし、続いて、図１５（ａ）及び図１５（ｂ）に示すように、全体を窒化膜または酸化膜のサイドウォール絶縁膜６ａで覆う。ここで、ＢＬＧ上層膜５ｅの上にキャップ絶縁膜５ｆを露出させるように、サイドウォール絶縁膜６ａをエッチバックして、ビットラインゲート５Ａ及びビットライン５Ｂの側面だけを覆うようにしても良い。次に、半導体基板１全面にビットラインゲート５Ａ及びビットライン５Ｂを埋没するように第二層間絶縁膜６ｂを厚く成膜し、ＣＭＰで平坦化する。第二層間絶縁膜６ｂとしては、ＣＶＤによる酸化膜が望ましいが、ＳＯＤ膜でも良い。ＳＯＤ膜の場合は、ＳＯＤを塗布後、熱処理を加えて改質し固体のＳＯＤ膜を形成する。

次に、図１７（ａ）及び図１７（ｂ）に示すように、リソグラフィとドライエッチングで第二層間絶縁膜６の容量コンタクト接続領域ならびに周辺コンタクト接続領域にあたる位置に容量コンタクト接続領域ならびに周辺コンタクト接続領域に達する開口を形成し、導電材料で埋設することで容量コンタクト７ならびに周辺コンタクト８を形成する。

次に、図１に示すように、半導体基板１全面に配線膜を成膜し、リソグラフィとドライエッチングで周辺回路配線９を形成する。次に、ＣＶＤにより半導体基板１全面にシリコン窒化膜からなるストッパー膜１０とシリコン酸化膜からなる第３層間絶縁膜１１を成膜し、リソグラフィとドライエッチングでシリンダーホール１２ａを開口する。次に、シリンダーホール１２ａの底と内側を含む半導体基板１全面に薄くＴｉＮを形成し、エッチングによりシリンダーホール１２ａの底と内側だけを残して、下部電極１２ｂを形成する。次に、下部電極１２ｂの内側を含む半導体基板１全面に容量絶縁膜１２ｃ，上部電極膜１２ｄの順に成膜し、リソグラフィとドライエッチングでメモリセル領域ＭＣＡ上の容量絶縁膜１２ｃ，上部電極膜１２ｄのみ残るようにエッチングする。これにより、下部電極１２ｂと容量絶縁膜１２ｃと上部電極膜１２ｄで構成されるキャパシタ１２が形成される。次に、キャパシタ１２の隙間部分を含む半導体基板１全面に第四層間絶縁膜１３をＣＶＤで成膜し、リソグラフィとドライエッチングで第四層間絶縁膜１３と第三層間絶縁膜１１とストッパー膜１０を開口して、導電膜を埋め込むことで、周辺回路配線９に接続する配線コンタクト１４を形成し、配線コンタクト１４の上に配線コンタクト１４に接続するように、配線１５を形成し、半導体基板１全面を保護絶縁膜１６で覆う。なお、本実施例では、下部電極の内側を容量として使用するキャパシタを用いて説明したが、クラウン型キャパシタ等他の形のキャパシタを使用しても良い。

１．半導体基板
１ａ．活性領域
１ｂ．容量コンタクト接続領域
１ｃ．ビットコンタクト接続領域
１ｄ．周辺コンタクト接続領域
２．素子分離領域（ＳＴＩ）
３．埋め込みワード線（３−１，３−２）
３ａ．マスク窒化膜
３ｂ．ワードトレンチ
３ｃ．In-Situ Steam Generation酸化膜（ＩＳＳＧ）
３ｄ．メタルワードライン
３ｄ−１．バリア膜
３ｄ−２．核形成Ｗ
３ｄ−３．メインＷ
３ｅ．キャップ絶縁膜
３’．埋め込みダミーワード線（３’−１，３’−２）
４．第一層間絶縁膜（酸化膜／窒化膜）
５Ａ．ビットラインゲート（ＢＬＧ）
５Ｂ．ビットライン
５ａ．ゲート絶縁膜
５ｂ．メタルゲート
５ｃ．ビットコンタクトホール
５ｄ．ＢＬＧ下層膜／ビットコンタクトプラグ
５ｅ．ＢＬＧ上層膜
５ｅ−１．バリア膜（ＴｉＮ）
５ｅ−２．核形成Ｗ
５ｅ−３．メインＷ
５ｆ．サイドウォール絶縁膜
６．第二層間絶縁膜
７．容量コンタクト
８．周辺コンタクト
９．周辺回路配線
１０．ストッパー膜
１１．第三層間絶縁膜
１２．キャパシタ
１２ａ．シリンダーホール
１２ｂ．下部電極
１２ｃ．容量絶縁膜
１２ｄ．上部電極
１３．第四層間絶縁膜
１４．配線コンタクト
１５．配線
１６．保護絶縁膜
Ｄ．剥れ欠陥
ＭＣＡ．メモリセル領域
ＰＦＡ．周辺回路領域
Ｔｒ１．セルトランジスタ
Ｔｒ２．周辺トランジスタ

Claims (10)

1. 窒化チタンを含むバリア膜を形成する工程と、
   前記窒化チタン上にシランまたはジボランガスとタングステン化合物を用いたＣＶＤ法によりタングステン核を形成する工程と、
   前記タングステン核を用いてＣＶＤ法によりタングステン膜を形成する工程と、
   を備えた半導体装置の製造方法であって、
   前記タングステン核を形成する工程の前に、前記窒化チタンを含むバリア膜をアルゴン、水素、アンモニアを含む雰囲気中でプラズマ処理することを特徴とする半導体装置の製造方法。
2. 前記タングステン核を形成する工程の後に、ジボランを用いたソーク処理を行い、その後ＣＶＤ法によりタングステン膜を形成する請求項１に記載の半導体装置の製造方法。
3. 前記タングステン膜を形成する工程は、タングステン化合物を還元剤の存在下に還元して行う請求項１または２に記載の半導体装置の製造方法。
4. 前記還元剤は、シランまたはジボランガスである請求項３に記載の半導体装置の製造方法。
5. 前記タングステン化合物は、フッ素原子を含む請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記タングステン化合物は、六フッ化タングステンである請求項５に記載の半導体装置の製造方法。
7. 前記窒化チタンを含むバリア膜は、酸化シリコン膜に接して形成される請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
8. 前記酸化シリコン膜は、ゲート酸化シリコン膜であり、前記タングステン膜はゲート電極として形成される請求項７に記載の半導体装置の製造方法。
9. 前記ゲート電極は、半導体基板中に埋設された埋め込みゲート電極である請求項８に記載の半導体装置の製造方法。
10. 前記窒化チタンを含むバリア膜は、ポリシリコン膜に接して形成される請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。