JP2014056989A - 半導体記憶装置 - Google Patents

Abstract

【課題】チップサイズを縮小することができる半導体記憶装置を提供する。
【解決手段】ビット線とワード線が交差する位置に配置されたメモリセルが半導体基板上に複数配列されたメモリセルアレイ１１Ａと、読み出し動作時にビット線を介してメモリセルに記憶されたデータを読み出すセンスアンプと、メモリセルアレイとセンスアンプとの間に配置され、ビット線より半導体基板側の配線層に形成された第１の配線に電流経路の一端が接続され、その他端がセンスアンプに接続された転送トランジスタを有するフックアップ領域１３と、メモリセルアレイ１１Ａを囲むようにメモリセルアレイとフックアップ領域との間に配置され、半導体基板に電位を供給するセルガードリング３１，３２，３３を含むガードリング領域１１Ｂと、ガードリング領域と重なるように配置され、ビット線を第１の配線に電気的に接続するコンタクトプラグＶ１とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関するものである。

半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリは、複数のメモリセルが配列されたメモリセルアレイと、メモリセルアレイの周辺に配置された周辺回路とを有している。さらに、メモリセルアレイと周辺回路との間には、複数のセルガードリングを配するガードリング領域を有している。しかし、ガードリング領域にはセルガードリングに電位を与える配線が配置されているため、ガードリング領域を有効に利用することが困難であった。

特開２００８−８５１０１号公報

チップサイズを縮小することができる半導体記憶装置を提供する。

一実施態様の半導体記憶装置は、ビット線とワード線が交差する位置に配置されたメモリセルが半導体基板上に複数配列されたメモリセルアレイと、読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、前記メモリセルアレイと前記センスアンプとの間に配置され、前記ビット線より前記半導体基板側の配線層に形成された第１の配線に電流経路の一端が接続され、前記電流経路の他端が前記センスアンプに接続された転送トランジスタを有するフックアップ領域と、前記メモリセルアレイを囲むように前記メモリセルアレイと前記フックアップ領域との間に配置され、前記半導体基板に電位を供給するセルガードリングを含むガードリング領域と、前記ガードリング領域と重なるように配置され、前記ビット線を前記第１の配線に電気的に接続するコンタクトプラグとを具備することを特徴とする。

第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。 第１実施形態におけるメモリセルアレイとビット線フックアップ部に配置されるＭ０配線のパターンをそれぞれ示す図である。 第１実施形態におけるビット線フックアップ部が有する転送トランジスタの回路図である。 第１実施形態におけるビット線フックアップ部が有する転送トランジスタの断面図である。 第１実施形態におけるガードリング領域に形成されるセルガードリングのレイアウトを示す平面図である。 第１実施形態におけるメモリセルアレイとガードリング領域の断面図である。 第１実施形態におけるガードリング領域のパターンレイアウトを示す平面図である。 第１実施形態におけるガードリング領域のパターンレイアウトを示す平面図である。 第１実施形態におけるガードリング領域のパターンレイアウトを示す平面図である。 図７に示したガードリング領域におけるＡ−Ａ線に沿った断面図である。 図７に示したガードリング領域におけるＢ−Ｂ線に沿った断面図である。 第１実施形態におけるガードリング領域のパターンレイアウトの詳細な一例を示す図である。 第１実施形態におけるガードリング領域のパターンレイアウトの詳細な一例を示す図である。 第１実施形態におけるガードリング領域のパターンレイアウトの詳細な一例を示す図である。 図１２に示したガードリング領域におけるＣ−Ｃ線に沿った断面図である。 第２実施形態におけるガードリング領域のパターンレイアウトを示す平面図である。 第２実施形態におけるガードリング領域のパターンレイアウトを示す平面図である。 第２実施形態におけるガードリング領域のパターンレイアウトを示す平面図である。 図１６に示したガードリング領域におけるＤ−Ｄ線に沿った断面図である。 第２実施形態におけるガードリング領域のパターンレイアウトの詳細な一例を示す図である。 第２実施形態におけるガードリング領域のパターンレイアウトの詳細な一例を示す図である。 第２実施形態におけるガードリング領域のパターンレイアウトの詳細な一例を示す図である。 図２０に示したガードリング領域におけるＥ−Ｅ線に沿った断面図である。 第１、第２実施形態に用いられるメモリセル及び選択ゲートトランジスタの一例を示す断面図である。 比較例のガードリング領域におけるパターンレイアウトの一例を示す図である。

以下、図面を参照して実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

［１］全体構成
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１Ａ、ガードリング領域１１Ｂ、ローデコーダ１２、ビット線フックアップ部１３、センスアンプ部１４、周辺回路１５、及び電源パッド１６を備える。

メモリセルアレイ１１Ａの端部には、メモリセルアレイ１１Ａを囲むようにレイアウトされたガードリング領域１１Ｂが配置されている。メモリセルアレイ１１Ａの両端（左右端）には、ガードリング領域１１Ｂを介してローデコーダ１２が配置されている。

メモリセルアレイ１１Ａの下側には、センスアンプ部１４が配置されている。メモリセルアレイ１１Ａとセンスアンプ部１４との間には、ガードリング領域１１Ｂとビット線フックアップ部１３が配置されている。メモリセルアレイ１１Ａとビット線フックアップ部１３との間には、ガードリング領域１１Ｂが配置されている。

センスアンプ部１４の下側には、周辺回路１５が配置されている。さらに、周辺回路１５の下部には、電源パッド１６が配置されている。

メモリセルアレイ１１Ａは、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルＭＣと、複数のメモリセルＭＣを挟むように両端に接続された選択ゲートトランジスタＳＧＤ，ＳＧＳを有する。

メモリセルＭＣは、浮遊ゲート電極、及び制御ゲート電極を含む不揮発性メモリセルトランジスタからなる。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧＤを介してビット線ＢＬに、他端は選択ゲートトランジスタＳＧＳを介して共通ソース線ＳＬに接続される。

同一行のメモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。また、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート電極には選択ゲート線ＳＧＬがそれぞれ接続されている。

ローデコーダ１２は、メモリセルアレイ１１Ａ内のメモリセルＭＣに接続された複数のワード線ＷＬから、アドレスに基づいて特定のワード線ＷＬを選択する。

ビット線フックアップ部１３には、ビット線ＢＬとセンスアンプ部１４との間で信号を転送する転送トランジスタ（高耐圧トランジスタ）と、Ｍ１配線のビット線をＭ０配線に繋ぎ換えるコンタクトプラグが配置されている。Ｍ０配線は、メモリセルアレイ１１Ａに配置されるワード線上の第一配線層に形成された配線であり、主に、セルトランジスタのソースへソース電位を与える電源線（ソース線）として使用されている。Ｍ１配線は、メモリセルアレイのＭ０配線上の第二配線層に形成された配線であり、主に、セルトランジスタのビット線として使用されている。

センスアンプ部１４は、メモリセルＭＣに接続されたビット線ＢＬからメモリセルＭＣに記憶されたデータを読み出す。すなわち、センスアンプ部１４は、メモリセルＭＣからビット線に読み出したデータをセンス及び増幅する。

周辺回路１５は、メモリセルアレイ１１Ａ内のメモリセルＭＣに対して書き込み、読み出し、及び消去を行うための回路を有する。電源パッド１６には、ＮＡＮＤ型フラッシュメモリを動作するための電源電圧及び基準電圧（例えば、接地電位）などが供給される。

次に、メモリセルアレイ１１Ａとビット線フックアップ部１３におけるＭ０配線のパターンについて説明する。

図２（ａ）及び図２（ｂ）は、メモリセルアレイ１１Ａとビット線フックアップ部１３に配置されるＭ０配線のパターンを示す図である。

ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ１１Ａのワード線ＷＬ上のＭ０配線は、メモリセルＭＣのソースにソース電位を与える電源線（ソース線）として主に使用されている。そのため、できる限り抵抗を下げるために、図２（ａ）に示すように、Ｍ０配線には太いライン＆スペース（Ｌ＆Ｓ）パターンが使用されている。

一方、ビット線フックアップ部１３には、メモリセルアレイ１１Ａ上のビット線ＢＬをセンスアンプ部１４に接続するための転送トランジスタ（高耐圧または高電圧）トランジスタ）が配置されている。

ビット線フックアップ部１３では、Ｍ１配線のビット線をＭ０配線へ繋ぎ換えているが、全てのビット線もしくは半分（偶数番目あるいは奇数番目）のビット線をＭ０配線へ繋ぎ換えなければならないために、図２（ｂ）に示すように、Ｍ０配線には細いライン＆スペースパターンが使用されている。

次に、メモリセルアレイ１１Ａとセンスアンプ部１４間のビット線フックアップ部１３に形成される転送トランジスタについて説明する。

図３は、ガードリング領域１１Ｂとセンスアンプ部１４間のビット線フックアップ部１３が有する転送トランジスタの回路図である。

図示するように、ビット線フックアップ部１３は、高耐圧の転送トランジスタＴＦを備えている。転送トランジスタＴＦの電流経路の一端は、メモリセルアレイ１１Ａ内のビット線ＢＬに電気的に接続されている。転送トランジスタＴＦの電流経路の他端は配線ＢＬＩに接続され、この配線ＢＬＩはセンスアンプ部１４内のセンス回路に接続されている。

センスアンプ部１４内のセンス回路は、メモリセルのデータを読み出す低耐圧（または低電圧）のトランジスタで構成される。消去動作時には、転送トランジスタＴＦをオフすることによって、消去電圧（例えば、１５Ｖ以上）が低耐圧トランジスタで構成されたセンスアンプ部１４に転送されないようにしている。

図４に、ビット線フックアップ部１３が有する転送トランジスタＴＦの断面構造を示す。

図示するように、半導体基板のアクティブエリア２０上にはゲート絶縁膜２１が形成され、ゲート絶縁膜２１上にはゲート電極２２が形成されている。ゲート電極２２の両側のアクティブエリア上には、コンタクトプラグ２３，２４がそれぞれ形成されている。

コンタクトプラグ２３上にはＭ０配線２５が形成されている。さらに、Ｍ０配線２５上にはコンタクトプラグ２６が形成され、コンタクトプラグ２６上にはＭ１配線（ビット線）ＢＬが形成されている。

コンタクトプラグ２４上にはＭ０配線２７が形成されている。さらに、Ｍ０配線２７上にはコンタクトプラグ２８が形成され、コンタクトプラグ２８上にはＭ１配線ＢＬＩが形成されている。

次に、メモリセルアレイ１１Ａの端部、すなわちメモリセルアレイ１１Ａとビット線フックアップ部１３との境界部に形成されるガードリング領域１１Ｂについて説明する。

図５は、メモリセルアレイ１１Ａ端部のガードリング領域１１Ｂに形成されるセルガードリングのレイアウトを示す平面図である。

図示するように、半導体基板上には複数のメモリセルを含むメモリセルアレイ１１Ａが形成されている。さらに、半導体基板上には、メモリセルアレイ１１Ａを囲むように、メモリセルアレイ１１Ａ側から順にセルガードリング３１，３２，３３が形成されている。すなわち、メモリセルアレイ１１Ａの周囲にはセルガードリング３１が配置され、セルガードリング３１の外側にはセルガードリング３２が配置されている。さらに、セルガードリング３２の外側にはセルガードリング３３が配置されている。セルガードリング３１，３２，３３は、半導体基板内のアクティブエリアから形成される。

メモリセルアレイ１１Ａとセルガードリング３１との間には素子分離領域３４が配置されている。セルガードリング３１，３２間、及びセルガードリング３２，３３間には素子分離領域３５，３６がそれぞれ配置されている。さらに、セルガードリング３３の外側には素子分離領域３７が配置されている。素子分離領域３４，３５，３６，３７は、例えばＳＴＩ（Shallow Trench Isolation）から形成されている。

図６に、メモリセルアレイ１１Ａとガードリング領域１１Ｂの断面構造を示す。

図示するように、例えば、Ｐ型半導体基板（P-sub）３０内にはＮ型ウェル領域（N-well）が形成されている。このＮ型ウェル領域内には、メモリセルアレイ１１Ａが配置されるＰ型ウェル領域（P-well）が形成されている。なお、半導体基板３０上の層間絶縁膜は省略している。

Ｐ型ウェル領域上には、複数のメモリセルＭＣ、選択トランジスタＳＧＤ，ＳＧＳが形成されている。選択トランジスタＳＧＳは、コンタクトプラグＣＰ１を介してＭ０配線（ソース線）４３に接続されている。さらに、選択トランジスタＳＧＤは、コンタクトプラグＣＰ２を介してビット線ＢＬに接続されている。

素子分離領域３４，３５間のＰ型ウェル領域は、セルガードリング３１を構成している。素子分離領域３５，３６間のＮ型ウェル領域は、セルガードリング３２を構成している。さらに、素子分離領域３６，３７間のＰ型半導体基板は、セルガードリング３３を構成している。

セルガードリング３１上にはコンタクトプラグＣＳ１が形成され、コンタクトプラグＣＳ１上にはＭ０配線３８が配置されている。セルガードリング３２上にはコンタクトプラグＣＳ２が形成され、コンタクトプラグＣＳ２上にはＭ０配線３８が配置されている。

素子分離領域３５の上方にはＧＣ配線３９が配置されている。このＧＣ配線３９上にはコンタクトプラグＣＳ３が形成され、コンタクトプラグＣＳ３上にはＭ０配線３８が配置されている。素子分離領域３６の上方にはＧＣ配線４０が配置されている。このＧＣ配線４０上にはコンタクトプラグＣＳ４が形成され、コンタクトプラグＣＳ４上にはＭ０配線３８が配置されている。なお、ＧＣ配線は、セルトランジスタのゲート電極（ワード線）と同一の配線層から形成された配線である。

セルガードリング３１はコンタクトプラグＣＳ１を介してＭ０配線３８に電気的に接続され、セルガードリング３２はコンタクトプラグＣＳ２を介してＭ０配線３８に電気的に接続されている。ＧＣ配線３９はコンタクトプラグＣＳ３を介してＭ０配線３８に電気的に接続され、ＧＣ配線４０はコンタクトプラグＣＳ４を介してＭ０配線３８に電気的に接続されている。これにより、セルガードリング３１，３２には、Ｍ０配線３８及びＧＣ配線３９，４０にてウェル電位が供給されている。

また、セルガードリング３３上にはコンタクトプラグＣＳ５が形成され、コンタクトプラグＣＳ５上にはＭ０配線４１が配置されている。素子分離領域３７の上方にはＧＣ配線４２が配置されている。このＧＣ配線４２上にはコンタクトプラグＣＳ６が形成され、コンタクトプラグＣＳ６上にはＭ０配線４１が配置されている。

セルガードリング３３は、コンタクトプラグＣＳ５を介してＭ０配線４１に電気的に接続されている。ＧＣ配線４２は、コンタクトプラグＣＳ６を介してＭ０配線４１に電気的に接続されている。これにより、セルガードリング３３には、Ｍ０配線４１及びＧＣ配線４２にて接地電位Ｖssが供給されている。

さらに、Ｍ０配線４３（ソース線ＳＬ）、Ｍ０配線３８，４１の上方には、Ｍ１配線（ビット線）ＢＬが配置されている。

次に、メモリセルアレイ１１Ａとビット線フックアップ部１３との間に配置されたガードリング領域１１Ｂの構成について、図７〜図１１の概略図を用いて説明する。

図７、図８、及び図９は、第１実施形態におけるガードリング領域１１Ｂのパターンレイアウトを示す平面図である。

図７は、セルガードリング、ＧＣ配線、コンタクトプラグ、及びＭ０配線を表している。図８は図７中のセルガードリング及びＧＣ配線を表し、図９は図７中のコンタクトプラグ及びＭ０配線を表している。なお、Ｍ０配線の上方に配置されるＭ１配線（ビット線）は図示を省略する。

図７及び図８に示すように、メモリセルアレイ１１Ａとビット線フックアップ部１３間のガードリング領域１１Ｂには、セルガードリング３１，３２，３３が配列されている。セルガードリング３１，３２，３３はアクティブエリアから形成されている。これらセルガードリングの上方には、セルガードリング３１，３２，３３に電位を供給するためのＧＣ配線３９，４０，４２が配置されている。

さらに、図７及び図９に示すように、ガードリング領域１１Ｂ内のセルガードリング３１，３２，３３上、及びＧＣ配線３９，４０，４２上には、Ｍ０配線３８，４１が配置されている。Ｍ０配線３８とセルガードリング３１間にはコンタクトプラグＣＳ１が配置されている。同様に、Ｍ０配線３８とＧＣ配線３９間、Ｍ０配線３８とセルガードリング３２間、及びＭ０配線３８とＧＣ配線４０間には、コンタクトプラグＣＳ３，ＣＳ２，ＣＳ４がそれぞれ配置されている。さらに、Ｍ０配線４１とセルガードリング３３間、Ｍ０配線４１とＧＣ配線４２間には、コンタクトプラグＣＳ５，ＣＳ６がそれぞれ配置されている。

メモリセルアレイ１１ＡにはＭ０配線（ソース線）４３が配置されている。ビット線フックアップ部１３にはＭ０配線４４が配置されている。Ｍ０配線４４の上方には、図示しないＭ１配線（ビット線）がビット線方向に延伸するように配置されている。Ｍ０配線４４とＭ１配線間にはコンタクトプラグＶ１が配置されている。Ｍ１配線は、コンタクトプラグＶ１を介してＭ０配線４４に電気的に接続されている。さらに、Ｍ０配線４４は、ビット線フックアップ部１３内の転送トランジスタＴＦに電気的に接続されている。

図１０は、図７に示したガードリング領域１１ＢにおけるＡ−Ａ線に沿った断面図である。

図示するように、半導体基板にはセルガードリング３１，３２，３３が配置されている。セルガードリング３１，３２，３３の間には、これらを分離する素子分離領域３４，３５，３６，３７が配置されている。

セルガードリング３１，３２，３３及び素子分離領域３４，３５，３６，３７の上方には、ＧＣ配線層３９，４０，４２が配置されている。ＧＣ配線層３９，４０，４２の上方には、Ｍ０配線３８，４１が配置されている。さらに、Ｍ０配線３８，４１の上方には、Ｍ１配線（ビット線）ＢＬが配置されている。なお、図１０では配線間の層間絶縁膜は省略している。

セルガードリング３１，３２は、コンタクトプラグＣＳ１，ＣＳ２によりＭ０配線３８に電気的に接続されている。ＧＣ配線３９，４０は、コンタクトプラグＣＳ３，ＣＳ４によりＭ０配線３８に電気的に接続されている。ＧＣ配線３９，４０は、セルガードリング３１，３２にウェル電位を供給する。Ｍ０配線３８は、ビット線方向に延伸しており、ＧＣ配線３９，４０、及びセルガードリング３１，３２を電気的に接続している。

セルガードリング３３は、コンタクトプラグＣＳ５によりＭ０配線４１に電気的に接続されている。ＧＣ配線４２は、コンタクトプラグＣＳ６によりＭ０配線４１に電気的に接続されている。ＧＣ配線４２は、セルガードリング３３に接地電位Ｖssを供給する。Ｍ０配線４１は、ビット線方向に延伸しており、ＧＣ配線４２及びセルガードリング３３を電気的に接続している。

図１１は、図７に示したガードリング領域１１ＢにおけるＢ−Ｂ線に沿った断面図である。

図示するように、図１０と同様に、半導体基板にはセルガードリング３１，３２，３３が配置されている。セルガードリング３１，３２，３３の間には、これらを分離する素子分離領域３４，３５，３６，３７が配置されている。

セルガードリング３１，３２，３３及び素子分離領域３４，３５，３６，３７の上方には、ＧＣ配線層３９，４０，４２が配置されている。ＧＣ配線層３９，４０，４２の上方には、Ｍ０配線３８，４４が配置されている。Ｍ０配線３８，４４の上方には、Ｍ１配線（ビット線）ＢＬが配置されている。

Ｍ０配線４４とＭ１配線ＢＬ間には、コンタクトプラグＶ１が配置されている。Ｍ１配線ＢＬは、コンタクトプラグＶ１によりＭ０配線４４に電気的に接続されている。Ｍ０配線４４は、ビット線フックアップ部１３内の転送トランジスタＴＦに電気的に接続されている。なお、図１１では配線間の層間絶縁膜は省略している。

第１実施形態では、前述したように、メモリセルアレイ１１Ａから伸びたＭ１配線（ビット線）ＢＬをＭ０配線４４に繋ぎ換えるコンタクトプラグＶ１を、以前、配置していたビット線フックアップ領域１３ではなく、ガードリング領域１１Ｂ上に配置している。これにより、ビット線フックアップ領域１３の面積を削減することができ、チップサイズを縮小することができる。

詳述すると、従来においてはガードリング領域１１Ｂではビット線方向に対して直交方向に延伸するＭ０配線を形成し、このＭ０配線をセルガードリングに電位を供給する配線として利用していた。このため、ガードリング領域１１ＢにコンタクトプラグＶ１を配置できず、ビット線フックアップ領域１３に配置していた。第１実施形態では、ガードリング領域１１ＢのＭ０配線を、ビット線方向に平行に形成し、単にセルガードリング及びＧＣ配線間を接続する配線として利用している。これにより、ガードリング領域１１Ｂ上にコンタクトプラグＶ１を配置することが可能になっている。

以下に、第１実施形態のガードリング領域１１Ｂにおける詳細なパターンレイアウトの一例を示す。

図１２、図１３、及び図１４は、ガードリング領域１１Ｂにおけるパターンレイアウトの詳細な一例を示す図である。なお、Ｍ０配線の上方に配置されるＭ１配線は図示を省略している。

図１２は、セルガードリング３１，３２，３３を形成するアクティブエリア、ＧＣ配線３９，４０，４２、コンタクトプラグＣＳ１〜ＣＳ６，Ｖ１、及びＭ０配線３８，４１，４４を表している。図１３は図１２中のセルガードリング３１，３２，３３等のアクティブエリア、及びＧＣ配線３９，４０，４２等を表し、図１４は図１２中のコンタクトプラグＣＳ１〜ＣＳ６，Ｖ１、及びＭ０配線３８，４１，４４等を表している。

図１２〜図１４に示すように、パターン４１，４４が高密度にレイアウトされているため、コンタクトプラグＶ１の位置がメモリセルアレイ側のガードリング１１Ｂ領域上に移動できるだけで、十分にチップサイズを削減する効果が得られる。

図１５は、図１２に示したガードリング領域１１ＢにおけるＣ−Ｃ線に沿った断面図である。なおここでは、Ｍ０配線の上方に配置されるＭ１配線（ビット線）ＢＬを図示し、配線間の層間絶縁膜は省略している。

図示するように、半導体基板にはセルガードリング３１，３２，３３が配置されている。セルガードリング３１，３２，３３の間には、これらを分離する素子分離領域３４，３５，３６，３７が配置されている。

セルガードリング３１，３２，３３及び素子分離領域３４，３５，３６，３７の上方には、ＧＣ配線層３９，４０，４２が配置されている。ＧＣ配線層３９，４０，４２の上方には、Ｍ０配線３８，４１が配置されている。

ＧＣ配線層３９とＭ０配線３８間にはコンタクトプラグＣＳ３が配置され、ＧＣ配線層３９は、コンタクトプラグＣＳ３によりＭ０配線３８に電気的に接続されている。ＧＣ配線層４０とＭ０配線３８間にはコンタクトプラグＣＳ４が配置され、ＧＣ配線層４０は、コンタクトプラグＣＳ４によりＭ０配線３８に電気的に接続されている。

セルガードリング３１とＭ０配線３８間にはコンタクトプラグＣＳ１が配置され、セルガードリング３１は、コンタクトプラグＣＳ１によりＭ０配線３８に電気的に接続されている。セルガードリング３２とＭ０配線３８間にはコンタクトプラグＣＳ２が配置され、セルガードリング３２は、コンタクトプラグＣＳ２によりＭ０配線３８に電気的に接続されている。

これらにより、セルガードリング３１，３２はＧＣ配線層３９，４０に電気的に接続されている。

また、ＧＣ配線層４２とＭ０配線４１間にはコンタクトプラグＣＳ６がそれぞれ配置され、ＧＣ配線層４２は、コンタクトプラグＣＳ６によりＭ０配線４１に電気的にそれぞれ接続されている。セルガードリング３３とＭ０配線４１間にはコンタクトプラグＣＳ５が配置され、セルガードリング３３は、コンタクトプラグＣＳ５によりＭ０配線４１に電気的に接続されている。

これらにより、セルガードリング３３はＧＣ配線層４２に電気的に接続されている。

さらに、Ｍ０配線３８，４１の上方には、Ｍ１配線（ビット線）ＢＬが配置されている。

図２５に、比較例としてのガードリング領域におけるパターンレイアウトの一例を示す。

図示するように、ガードリング領域には、セルガードリング３１，３２，３３が配列されている。これらセルガードリングの上方にはＧＣ配線３９，４０，４２が配置され、さらにＧＣ配線３９，４０，４２の上方にはＭ０配線３８，４１が配置されている。

セルガードリング３１，３２とＭ０配線３８間にはコンタクトプラグＣＳ１，ＣＳ２がそれぞれ配置され、セルガードリング３１，３２は、コンタクトプラグＣＳ１，ＣＳ２によりＭ０配線３８に電気的にそれぞれ接続されている。セルガードリング３３とＭ０配線４１間にはコンタクトプラグＣＳ５が配置され、セルガードリング３３は、コンタクトプラグＣＳ５によりＭ０配線４１に電気的に接続されている。ＧＣ配線３９，４０，４２とＭ０配線３８，４１間にはコンタクトプラグが配置されておらず、ＧＣ配線とＭ０配線との間は電気的に接続されていない。

ビット線フックアップ部には、Ｍ０配線４４が配置されている。Ｍ０配線４４の上方には、図示しないＭ１配線（ビット線）がビット線方向に延伸するように配置されている。Ｍ０配線４４とＭ１配線間にはコンタクトプラグＶ１が配置されている。Ｍ１配線は、コンタクトプラグＶ１を介してＭ０配線４４に電気的に接続されている。

比較例では、セルガードリングに電位を供給する配線としてＭ０配線を用いているため、Ｍ１配線ＢＬをＭ０配線へ繋ぎ換える領域（コンタクトプラグＶ１）をビット線フックアップ部に形成している。

これに対して第１実施形態では、ガードリング１１Ｂ領域上に配置されたＧＣ配線をセルガードリングに電位を供給する配線として用いる。これにより、比較例でセルガードリングに電位を供給する配線として用いていたＭ０配線を、転送トランジスタＴＦへ接続するための配線として用いることができる。このため、Ｍ１配線（ビット線）ＢＬをＭ０配線へ繋ぎ換える領域（コンタクトプラグＶ１）をガードリング領域上に配置することができる。

これにより、ビット線フックアップ部１３に形成していたコンタクトプラグＶ１をガードリング領域１１Ｂ上に形成できるため、ビット線フックアップ部１３の面積を削減できる。この結果、センスアンプ部１４をメモリセルアレイ１１Ａ側に近づけて配置することができ、チップサイズを縮小することが可能となる。

なお、ＧＣ配線をセルガードリングに電位を供給する配線として用いるため、ＧＣ配線の電気抵抗、例えばシート抵抗は十分に低いことが望ましい。例えば、ＧＣ配線のシート抵抗はＭ０配線のシート抵抗と同程度以下であることが望ましい。

以上説明したように第１の実施形態よれば、Ｍ１配線（ビット線）をＭ０配線へ繋ぎ換える領域（コンタクトプラグＶ１を含む）を、セルガードリングが形成されたガードリング領域上に配置することにより、チップサイズを縮小することができる。

［第２実施形態］
半導体記憶装置の製造においては、配線層および層間絶縁膜の形成後には、均一な平坦表面を生成するためにＣＭＰ(Chemical Mechanical Polishing)プロセスが適用される。このＣＭＰにおいては、太いライン＆スペースパターンではディッシング(dishing)と呼ばれる、配線材料が周囲の絶縁膜に比べて過剰に削られる現象が起こりやすい。一方、細いライン＆スペースパターンではエロージョン(erosion)と呼ばれる、細い配線材料とそれに挟まれた絶縁膜が周囲の絶縁膜に比べて過剰に削られる現象が起こりやすくなる。

これらを防ぐために配線幅に応じた被覆率を設定し、その被覆率を満たすように配線層を形成している。例えば、被覆率（配線幅大）＞被覆率（配線幅小）のように設定している。そのため、メモリセルアレイ１１Ａとビット線フックアップ部１３との境界領域（ガードリング領域１１Ｂ）では、メモリセルアレイにおける太いライン＆スペースパターンと、フックアップ部における細いライン＆スペースパターンが混在する被覆率差の大きい領域ができてしまい、ディッシングやエロージョンが起こりやすいという問題がある。

第２実施形態では、このような問題を解決するために、セルガードリングに電位を供給する配線として、ＧＣ配線とＭ０配線の２つの配線層を使用することにより、ガードリング領域におけるＭ０配線の幅を細くし、ガードリング領域における被覆率差を小さくした例を述べる。

メモリセルアレイ１１Ａとビット線フックアップ部１３との間に配置されたガードリング領域１１Ｂの構成について、図１６〜図１９の概略図を用いて説明する。

図１６、図１７、及び図１８は、第２実施形態におけるガードリング領域１１Ｂのパターンレイアウトを示す平面図である。

図１６は、セルガードリング、ＧＣ配線、コンタクトプラグ、及びＭ０配線を表している。図１７は図１６中のセルガードリング及びＧＣ配線を表し、図１８は図１６中のコンタクトプラグ及びＭ０配線を表している。なお、Ｍ０配線の上方に配置されるＭ１配線は図示を省略する。

図１６及び図１７に示すように、メモリセルアレイ１１Ａとビット線フックアップ部１３間のガードリング領域１１Ｂには、セルガードリング３１，３２，３３が配列されている。セルガードリング３１，３２，３３はアクティブエリアから形成されている。セルガードリングの上方のセルガードリング３１，３２間及び３２，３３間には、セルガードリングに電位を供給するためのＧＣ配線３９，４０がそれぞれ配置されている。

さらに、図１６及び図１８に示すように、ガードリング領域１１Ｂ内のセルガードリング３１，３２，３３上、及びＧＣ配線３９，４０上には、Ｍ０配線５２，５３が配置されている。

Ｍ０配線５２とセルガードリング３１間にはコンタクトプラグＣＳ１１が配置されている。同様に、Ｍ０配線５２とセルガードリング３２間、Ｍ０配線５２とＧＣ配線３９間にはコンタクトプラグＣＳ１２，ＣＳ１３がそれぞれ配置されている。Ｍ０配線５２及びＧＣ配線３９は、セルガードリング３１，３２にウェル電位を供給する。

Ｍ０配線５３とセルガードリング３３間、Ｍ０配線５３とＧＣ配線４０間には、コンタクトプラグＣＳ１４，ＣＳ１５がそれぞれ配置されている。Ｍ０配線５３及びＧＣ配線４０は、セルガードリング３３に接地電位Ｖssを供給する。

メモリセルアレイ１１ＡにはＭ０配線（ソース線）５１が配置されている。ビット線フックアップ部１３にはＭ０配線５４が配置されている。Ｍ０配線５４の上方には、図示しないＭ１配線（ビット線）がビット線方向に延伸するように配置されている。Ｍ０配線５４とＭ１配線間にはコンタクトプラグＶ１が配置されている。Ｍ１配線は、コンタクトプラグＶ１を介してＭ０配線５４に接続されている。さらに、Ｍ０配線５４は、ビット線フックアップ部１３内の転送トランジスタＴＦに電気的に接続されている。

図１９は、図１６に示したガードリング領域１１ＢにおけるＤ−Ｄ線に沿った断面図である。

図示するように、半導体基板にはセルガードリング３１，３２，３３が配置されている。セルガードリング３１，３２，３３の間には、これらを分離する素子分離領域３４，３５，３６，３７が配置されている。

セルガードリング３１，３２，３３及び素子分離領域３４，３５，３６，３７の上方には、ＧＣ配線層３９，４０が配置されている。ＧＣ配線層３９，４０の上方には、Ｍ０配線５２，５３が配置されている。なお、図１９では配線間の層間絶縁膜は省略している。

セルガードリング３１，３２は、コンタクトプラグＣＳ１１，ＣＳ１２によりＭ０配線５２に電気的に接続されている。ＧＣ配線３９は、コンタクトプラグＣＳ１３によりＭ０配線５２に電気的に接続されている。Ｍ０配線５２及びＧＣ配線３９は、セルガードリング３１，３２にウェル電位を供給する。

セルガードリング３３は、コンタクトプラグＣＳ１４によりＭ０配線５３に電気的に接続されている。ＧＣ配線４０は、コンタクトプラグＣＳ１５によりＭ０配線５３に電気的に接続されている。Ｍ０配線５３及びＧＣ配線４０は、セルガードリング３３に接地電位Ｖssを供給する。

また、ビット線フックアップ部１３には、Ｍ０配線５４が配置されている。Ｍ０配線５２，５３，５４の上方には、Ｍ１配線（ビット線）ＢＬが配置されている。Ｍ０配線５４とＭ１配線間には、コンタクトプラグＶ１が配置されている。Ｍ１配線ＢＬは、コンタクトプラグＶ１によりＭ０配線５４に電気的に接続されている。Ｍ０配線５４は、ビット線フックアップ部１３内の転送トランジスタＴＦに電気的に接続されている。

前述したように、セルガードリング３１，３２，３３に電位を供給する配線として、ＧＣ配線３９，４０とＭ０配線５２，５３を用いることにより、ＧＣ配線とＭ０配線の両配線層に電流を流すことができるため、Ｍ０配線５２，５３の配線幅を細くすることができる。これにより、Ｍ０配線５１，５２（５３），５４の配線幅は、５１＞５２（５３）＞５４となり、Ｍ０配線の最大の被覆率も５１＞５２（５３）＞５４となる。これによって、Ｍ０配線の被覆率差を小さくできるため、Ｍ０配線におけるディッシングやエロージョンの発生を低減することができる。

以下に、第２実施形態のガードリング領域１１Ｂにおける詳細なパターンレイアウトの一例を示す。

図２０、図２１、及び図２２は、ガードリング領域１１Ｂにおけるパターンレイアウトの詳細な一例を示す図である。なお、Ｍ０配線の上方に配置されるＭ１配線は図示を省略している。

図２０は、セルガードリング３１，３２，３３を形成するアクティブエリア、ＧＣ配線３９，４０、コンタクトプラグＣＳ１１〜ＣＳ１５，Ｖ１、及びＭ０配線５１〜５４を表している。図２１は図２０中のセルガードリング３１，３２，３３等のアクティブエリア、及びＧＣ配線３９，４０等を表し、図２２は図２０中のコンタクトプラグＣＳ１１〜ＣＳ１５，Ｖ１、及びＭ０配線５１〜５４等を表している。

図２０〜図２２に示すように、Ｍ０配線５１，５２（５３），５４の配線幅は、５１＞５２（５３）＞５４となり、Ｍ０配線の被覆率差を小さくできるため、Ｍ０配線に発生するディッシングやエロージョンを低減できる。

図２３は、図２０に示したガードリング領域１１ＢにおけるＥ−Ｅ線に沿った断面図である。なおここでは、Ｍ０配線の上方に配置されるＭ１配線（ビット線）ＢＬを図示し、配線間の層間絶縁膜は省略している。

図示するように、半導体基板にはセルガードリング３１，３２，３３が配置されている。セルガードリング３１，３２，３３の間には、これらを分離する素子分離領域３４，３５，３６，３７が配置されている。

セルガードリング３１，３２，３３及び素子分離領域３４，３５，３６，３７の上方には、ＧＣ配線層３９，４０，４２が配置されている。ＧＣ配線層３９，４０，４２の上方には、Ｍ０配線５２，５３，５４が配置されている。

ＧＣ配線層３９とＭ０配線５２間にはコンタクトプラグＣＳ１３が配置され、ＧＣ配線層３９は、コンタクトプラグＣＳ１３によりＭ０配線５２に電気的に接続されている。セルガードリング３１とＭ０配線５２間にはコンタクトプラグＣＳ１１が配置され、セルガードリング３１は、コンタクトプラグＣＳ１１によりＭ０配線５２に電気的に接続されている。セルガードリング３２とＭ０配線５２間にはコンタクトプラグＣＳ１２が配置され、セルガードリング３２は、コンタクトプラグＣＳ１２によりＭ０配線５２に電気的に接続されている。

これらにより、セルガードリング３１，３２はＧＣ配線層３９及びＭ０配線５２に電気的に接続されている。

また、ＧＣ配線層４０とＭ０配線５３間にはコンタクトプラグＣＳ１５がそれぞれ配置され、ＧＣ配線層４０は、コンタクトプラグＣＳ１５によりＭ０配線５３に電気的にそれぞれ接続されている。セルガードリング３３とＭ０配線５３間にはコンタクトプラグＣＳ１４が配置され、セルガードリング３３は、コンタクトプラグＣＳ１４によりＭ０配線５３に電気的に接続されている。

これらにより、セルガードリング３３はＧＣ配線層４０及びＭ０配線５３に電気的に接続されている。

さらに、ＧＣ配線層４２の上方には、Ｍ０配線５４が配置されている。Ｍ０配線５２，５３，５４の上方には、Ｍ１配線（ビット線）ＢＬが配置されている。

Ｍ０配線５４とＭ１配線ＢＬ間にはコンタクトプラグＶ１が配置され、Ｍ０配線５４は、コンタクトプラグＶ１によりＭ１配線ＢＬに電気的に接続されている。

図２５に示した比較例では、セルガードリングに電位を供給する配線としてＭ０配線を用いているが、ＧＣ配線を用いていないため、Ｍ０配線の配線幅を太くする必要がある。

これに対して第２実施形態では、ガードリング領域１１Ｂ上のＧＣ配線をセルガードリングへ電位を与える配線として使用することにより、セルガードリングへ電位を供給しているＭ０配線の配線幅を縮小できる。そして、ガードリング領域（境界領域）１１ＢのＭ０配線幅を、メモリセルアレイ１１ＡのＭ０配線幅とビット線フックアップ部１３のＭ０配線幅の中間程度の配線幅とすることにより、メモリセルアレイ１１Ａ、ガードリング領域１１Ｂ、及びビット線フックアップ部１３の３つの領域におけるＭ０配線の被覆率差を緩和する。これにより、メモリセルアレイ１１Ａ、ビット線フックアップ部１３、及びその境界のガードリング領域１１Ｂにおけるディッシングやエロージョンの発生を抑制することができる。この結果、本構成を備えた半導体記憶装置の製造歩留まりを向上させることが可能となる。また、ガードリング領域１１ＢのＭ０配線幅を細くできるため、チップサイズを縮小することも可能である。

なお、ＧＣ配線のシート抵抗が低くない場合には、ガードリング領域上のＭ０配線の配線幅を細くできず、ガードリング領域１１Ｂ上とビット線フックアップ部１３上との間で、配線幅の差が大きくなる。このような場合、ディッシングやエロージョンの発生を低減することが困難となる。

このため、第２実施形態では、ＧＣ配線のシート抵抗（電気抵抗）が十分に低いこと、例えばＧＣ配線のシート抵抗はＭ０配線のシート抵抗以下であることが望ましい。ＧＣ配線のシート抵抗が低く、セルガードリングに電位を供給するための配線としてＧＣ配線を利用できれば、上述したように、メモリセルアレイとビット線フックアップ部との境界領域におけるＭ０配線の被覆率差を緩和でき、ディッシングやエロージョンの発生を抑制することができる。

また、本実施形態に用いられるメモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳは、図２４に示すように、これらのゲート側壁に空洞６０Ａ，６０Ｂ，６０Ｃが形成された構造を有していてもよい。このような構造をメモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳに用いれば、ワード線及び選択ゲート線の寄生容量を減らすことができ、ワード線及び選択ゲート線における信号遅延を低減できる。これにより、書き込み、読み出し、及び消去の動作速度を向上させることができる。

以上説明したように実施形態によれば、チップサイズを縮小することができる、またディッシング及びエロージョンの発生を低減することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１Ａ…メモリセルアレイ、１１Ｂ…ガードリング領域、１２…ローデコーダ、１３…ビット線フックアップ部、１４…センスアンプ部、１５…周辺回路、１６…電源パッド、２０…アクティブエリア、２１…ゲート絶縁膜、２２…ゲート電極、２３，２４…コンタクトプラグ、２５…Ｍ０配線、２６…コンタクトプラグ、ＢＬ…Ｍ１配線（ビット線）、２７…Ｍ０配線、２８…コンタクトプラグ、３１，３２，３３…セルガードリング、３４，３５，３６，３７…素子分離領域、３８…Ｍ０配線、３９，４０…ＧＣ配線、４１…Ｍ０配線、４２…ＧＣ配線、４３…Ｍ０配線（ソース線）、４４…Ｍ０配線、５１…Ｍ０配線（ソース線）、５２，５３，５４…Ｍ０配線、６０Ａ，６０Ｂ，６０Ｃ…空洞、ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４，ＣＳ５，ＣＳ６…コンタクトプラグ、ＣＳ１１，ＣＳ１２，ＣＳ１３，ＣＳ１４，ＣＳ１５…コンタクトプラグ、ＣＰ１，ＣＰ２…コンタクトプラグ、ＭＣ…メモリセル、Ｖ１…コンタクトプラグ、ＳＧＤ，ＳＧＳ…選択ゲートトランジスタ、

Claims (5)

1. ビット線とワード線が交差する位置に配置されたメモリセルが半導体基板上に複数配列されたメモリセルアレイと、
   読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、
   前記メモリセルアレイと前記センスアンプとの間に配置され、前記ビット線より前記半導体基板側の配線層に形成された第１の配線に電流経路の一端が接続され、前記電流経路の他端が前記センスアンプに接続された転送トランジスタを有するフックアップ領域と、
   前記メモリセルアレイを囲むように前記メモリセルアレイと前記フックアップ領域との間に配置され、前記半導体基板に電位を供給するセルガードリングを含むガードリング領域と、
   前記ガードリング領域と重なるように配置され、前記ビット線を前記第１の配線に電気的に接続するコンタクトプラグと、
   を具備することを特徴とする半導体記憶装置。
2. 前記ガードリング領域において前記第１の配線より前記半導体基板側の配線層に形成され、前記セルガードリングに前記電位を供給する第２の配線と、
   前記第１の配線と同一の配線層に配置され、前記セルガードリングに供給される前記電位を有する第３の配線と、
   前記第２の配線と前記第３の配線との間に配置され、前記第２の配線と前記第３の配線とを電気的に接続するコンタクトプラグと、
   をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記セルガードリングと前記第３の配線との間に配置され、前記セルガードリングと前記第３の配線とを電気的に接続するコンタクトプラグをさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第２の配線の電気抵抗は、前記第１の配線の電気抵抗以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. ビット線及びワード線に接続されたメモリセルが半導体基板上に複数配列されたメモリセルアレイと、
   読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、
   前記メモリセルアレイと前記センスアンプとの間に配置され、前記ビット線より前記半導体基板側の配線層に形成された第１の配線に電流経路の一端が接続され、前記電流経路の他端が前記センスアンプに接続された転送トランジスタを有するフックアップ領域と、
   前記メモリセルアレイを囲むように前記メモリセルアレイと前記フックアップ領域との間に配置され、前記半導体基板に電位を供給するセルガードリングを含むガードリング領域と、
   前記メモリセルアレイ上の前記配線層に形成された第２の配線と、
   前記ガードリング領域上の前記配線層に形成され、前記セルガードリングに前記電位を供給する第３の配線と、
   を具備し、
   前記第３の配線の配線幅は、前記第２の配線より細く、前記第１の配線より太いことを特徴とする半導体記憶装置。

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