JP2014050214A

JP2014050214A - 半導体装置

Info

Publication number: JP2014050214A
Application number: JP2012191082A
Authority: JP
Inventors: Naoya Odagiri; 直也小田切
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-08-31
Filing date: 2012-08-31
Publication date: 2014-03-17
Also published as: CN103684403A; US9325307B2; US20140062576A1

Abstract

【課題】誘導性負荷あるいは容量性負荷を駆動する半導体装置において、干渉を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、誘導性あるいは容量性負荷の一端および他端側とそれぞれ接続される第１および第２の出力端子と、第１の電圧と第１の出力端子との間に接続される第１のＭＯＳトランジスタと、第２の電圧と第１の出力端子との間に接続される第２のＭＯＳトランジスタと、第１の電圧と第２の出力端子との間に接続される第３のＭＯＳトランジスタと、第２の電圧と第２の出力端子との間に接続される第４のＭＯＳトランジスタと、誘導性あるいは容量性負荷を制御するために第１〜第４のＭＯＳトランジスタを駆動する駆動回路とを備え、デッドオフ期間においてＭＯＳトランジスタに形成されるＰＮ接合の寄生ダイオードの順方向電流をバイパスするための第１および第２のバイパストランジスタをさらに備える。
【選択図】図６

Description

本発明は、半導体装置に関し、誘導性あるいは容量性負荷と接続されて駆動する半導体装置に関する。

近年、半導体装置に関し、高性能化或いは高機能化が求められると同時に低コスト化、開発期間の短縮化が求められている。同一半導体チップ上に、複数の機能を備えることは必須であるが、異なった機能・特性を持つ回路を備えるためには種々の問題を解決しなければならない。

例えば、この点で、特開平４−１５０７９４号公報においては、集積回路を１チップ化する場合に、低消費電力で低雑音のＰＷＭ駆動を用いたブリッジ型駆動回路を実現する方式が開示されている。

特開平４−１５０７９４号公報

また、異なった機能・特定を持つ回路を複数備える場合には、各回路間の干渉を防ぐ必要もある。特に、干渉の発生要因となる誘導性負荷あるいは容量性負荷を駆動する回路においては、この点が重要である。

上記のような問題を解決するためになされたものであって、誘導性負荷あるいは容量性負荷を駆動する半導体装置において、干渉を抑制することが可能な半導体装置を提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、半導体装置は、誘導性あるいは容量性負荷の一端および他端側とそれぞれ接続される第１および第２の出力端子と、第１の電圧と第１の出力端子との間に接続される第１のＭＯＳトランジスタと、第２の電圧と第１の出力端子との間に接続される第２のＭＯＳトランジスタと、第１の電圧と第２の出力端子との間に接続される第３のＭＯＳトランジスタと、第２の電圧と第２の出力端子との間に接続される第４のＭＯＳトランジスタと、誘導性あるいは容量性負荷を制御するために第１〜第４のＭＯＳトランジスタを駆動する駆動回路とを備え、駆動回路は、第１および第２のＭＯＳトランジスタあるいは第３および第４のＭＯＳトランジスタが共に導通しないようにデッドオフ期間を設けて第１〜第４のＭＯＳトランジスタを駆動し、第１および第２の出力端子にそれぞれ対応して設けられ、デッドオフ期間においてＭＯＳトランジスタに形成されるＰＮ接合の寄生ダイオードの順方向電流をバイパスするための第１および第２のバイパストランジスタをさらに備える。

一実施例によれば、誘導性負荷あるいは容量性負荷を駆動する半導体装置において、干渉を抑制することが可能である。

一実施の形態に従う１チップ化されたモータ制御装置１の概略構成図である。一般的なモータドライバ１１２の構成を説明する図である。一般的なモータドライバ１１２のデッドオフ期間における問題点を説明する図である。一般的なモータドライバ１１２の半導体構造の一部を説明する図である。一般的なモータドライバ１１２の駆動に伴う動作状態を説明するタイミングチャート図である。本実施の形態１に従うモータドライバ１２の構成を説明する図である。本実施の形態１に従うモータドライバ１２の駆動に伴う動作状態を説明するタイミングチャート図である。本実施の形態１の変形例に従うモータドライバ１２の駆動に従う動作状態を説明するタイミングチャート図である。本実施の形態２に従うモータドライバ１２Ａの構成を説明する図である。本実施の形態２に従うモータドライバ１２Ａの駆動に伴う動作状態を説明するタイミングチャート図である。本実施の形態２の変形例に従うモータドライバ１２Ａの駆動に従う動作状態を説明するタイミングチャート図である。本実施の形態３に従うモータドライバ１２Ｂの構成を説明する図である。

本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

図１は、一実施の形態に従う１チップ化されたモータ制御装置１の概略構成図である。
図１を参照して、モータ制御装置１は、出力端子ＰＯＵＴ１，ＰＯＵＴ２に対してモータＭ１が接続され、当該モータＭ１を制御する。

モータ制御装置１の外周に設けられた端子の一例としては、モータドライバ１２を制御するための制御命令をシリアルコード化して入力するためのシリアルデータ（ＳＤ）入力端子、動作を規定するためのクロックが入力されるＣＬＫ端子、チップセレクト信号が入力されるＣＳ端子、リセット信号が入力されるＲＥＳＥＴ端子、各部に供給される電源電圧ＶＤＤと接続されるＶＤＤ端子、各部に供給されるモータ駆動用の電源電圧ＶＭと接続されるＶＭ端子、モータＭ１と外部接続されるＰＯＵＴ１端子、ＰＯＵＴ２端子、各部に供給される接地電圧ＧＮＤと接続されるＧＮＤＰ端子がそれぞれ設けられている。制御命令としては、駆動するモータＭ１の回転方向の正転、反転の設定、ＯＦＦモードの設定、駆動方式の設定等が挙げられる。

モータ制御装置１は、インタフェース２と、全体制御部（ＭＣＵ）４と、メモリ６と、モータ制御部８と、アナログ論理回路１０と、モータドライバ１２とを含む。インタフェース２は、ＳＤ端子、ＣＬＫ端子、ＣＳ端子、ＲＥＳＥＴ端子からの信号の入力を受け付ける。そして、全体制御部４は、インタフェース２を介して外部からの信号の入力を受けてチップ全体を制御する。メモリ６には、各種のプログラムあるいはデータ等が格納されており、全体制御部４がロードして所定の機能を実行し、本例においては、モータ制御部８がアナログ論理回路１０に含まれている後述する第１および第２サブ駆動部に指示して、モータドライバ１２を制御する。また、モータ制御部８は、モータドライバ１２を活性化させる信号も出力する。

アナログ論理回路１０は、アナログ特性を持たせるために必要な回路が設けられており、モータ制御部８との間でデータの授受を実行する。

モータドライバ１２は、モータ制御部８からの指示に従って出力端子ＰＯＵＴ１，ＰＯＵＴ２と接続されたモータＭ１を駆動する。

ここで、比較例として一般的なモータドライバの構成について説明する。
図２は、一般的なモータドライバ１１２の構成を説明する図である。

図２を参照して、モータドライバ１１２は、電源電圧ＶＭと出力端子ＰＯＵＴ１との間に接続されたＰチャネルＭＯＳトランジスタＭＰ１（以下、単にトランジスタＭＰ１とも称する）と、出力端子ＰＯＵＴ１と接地電圧ＧＮＤＰとの間に接続されたＮチャネルＭＯＳトランジスタＭＮ１（以下、単にトランジスタＭＮ１とも称する）と、電源電圧ＶＭと出力端子ＰＯＵＴ２との間に接続されたＰチャネルＭＯＳトランジスタＭＰ２（以下、単にトランジスタＭＰ２とも称する）と、出力端子ＰＯＵＴ２と接地電圧ＧＮＤＰとの間に接続されたＮチャネルＭＯＳトランジスタＭＮ２（以下、単にトランジスタＭＮ２とも称する）とを含む。そして、制御信号ＰＩＮ１に従ってトランジスタＭＰ１およびＭＮ１を駆動する第１サブ駆動部１２０と、制御信号ＰＩＮ２に従ってトランジスタＭＰ２およびＭＮ２を駆動する第２サブ駆動部１２２とが設けられている場合が示されている。

トランジスタＭＰ１とＭＰ２のソース端子とバックゲート端子とは電源電圧ＶＭと接続され、トランジスタＭＮ１とＭＮ２のソース端子とバックゲート端子とは、接地電圧ＧＮＤＰと接続される。

トランジスタＭＰ１とＭＮ１との接続ノードと出力端子ＰＯＵＴ１とが接続され、トランジスタＭＰ２とＭＮ２との接続ノードと出力端子ＰＯＵＴ２とが接続される。トランジスタＭＰ１，ＭＮ１のゲート端子は、第１サブ駆動部１２０と接続される。また、トランジスタＭＰ２，ＭＮ２のゲート端子は、第２サブ駆動部１２２と接続される。

図３は、一般的なモータドライバ１１２のデッドオフ期間における問題点を説明する図である。

図３を参照して、誘導性負荷であるコイルＬを接続した半導体装置上に構成したブリッジ回路において、誘導性負荷であるコイルＬに電流が供給されている状態（状態（１））から高インピーダンスの状態すなわち、いわゆる貫通防止を目的に設けるデッドオフ期間に遷移した場合（状態（２））について説明する。

トランジスタＭＰ１が導通（ＯＮ）状態から非導通（ＯＦＦ）状態に遷移することにより、ブリッジ回路のトランジスタＭＰ１が遮断状態となる。

これに伴い、誘導性負荷であるコイルＬは、出力端子ＰＯＵＴ１から出力端子ＰＯＵＴ２の方向に電流を流そうとする。すなわち、誘導性負荷電流が生じて、トランジスタＭＮ１の構造であるドレイン端子とバックゲートとの間で形成されるＰＮ接合の寄生ダイオードＤｉ１を介してＰ型領域からＮ型領域の順方向に流れ、コイルＬおよびトランジスタＭＮ２を介して接地配線に流れる。

そのため、誘導性負荷であるコイルＬが接続されるブリッジ回路の端子である電流が流入する出力端子ＰＯＵＴ１においては、接地電圧ＧＮＤＰからＰＮ接合の順方向電圧下がった電圧となる。

半導体装置上に構成した回路に使用する半導体素子には寄生トランジスタや寄生ダイオードが形成される。そして、半導体素子に不要なリーク電流を防止するために、電源あるいは接地電圧にＰＮ接合に逆バイアスとなるようにバックゲートを接続することが一般的である。

一方で、接地電圧ＧＮＤＰを下回る電圧が、半導体装置上に構成した回路の配線に発生した場合には、寄生トランジスタや寄生ダイオードを介して不要なリーク電流が発生し、回路が異常な動作を起こす原因となる可能性がある。

図４は、一般的なモータドライバ１１２の半導体構造の一部を説明する図である。
図４を参照して、ここでは、Ｐ基板（Ｐｓｕｂ）上にＰチャネルＭＯＳトランジスタであるトランジスタＭＰ１およびＮチャネルＭＯＳトランジスタであるトランジスタＭＮ１とが形成された半導体構造が示されている。

ここで示されるように、近隣のＮ拡散領域と、ＰＯＵＴ端子と接続されるトランジスタＭＮ１のＮ拡散領域と、別の半導体素子のＰ拡散領域とで寄生トランジスタＮＰＮが形成される場合が示されている。

本例においては、寄生トランジスタＮＰＮが生じている場合に、寄生トランジスタのエミッタの電圧が接地電圧ＧＮＤＰよりも低下した場合、ベース―エミッタ間電圧ＶＢＥの電位差が生じる。これにより寄生トランジスタＮＰＮが導通（オン）する。

再び、図３を参照して、例えば、寄生トランジスタＮＰＮが導通した場合には、半導体素子であるトランジスタＭＰＩＮＶとトランジスタＭＮＩＮＶとの間の接続ノードから出力端子ＰＯＵＴ１にリーク電流が流れ込む可能性がある。その場合、トランジスタＭＰＩＮＶとトランジスタＭＮＩＮＶとの間で保持しているノードの電圧レベルが反転する等の誤作動が生じる可能性がある。

図５は、一般的なモータドライバ１１２の駆動に伴う動作状態を説明するタイミングチャート図である。

図５を参照して、ここで、誘導性負荷に流れる電流ＩＭ、出力端子ＰＯＵＴ１，ＰＯＵＴ２，制御信号ＰＩＮ１，ＰＩＮ２，ゲート端子ＰＧＡＴＥ１，ＮＧＡＴＥ１の電圧レベルが示されている。

ここで、制御信号ＰＩＮ２は「Ｌ」レベル（ＶＬ）に固定されている。制御信号ＰＩＮ２（「Ｌ」レベル）に従ってトランジスタＭＰ２は非導通（ＯＦＦ）状態、トランジスタＭＮ２は導通（ＯＮ）状態に固定されるものとする。

また、制御信号ＰＩＮ１の立ち上がりあるいは立下りに従ってトランジスタＭＰ１およびＭＮ１のゲート端子が制御される。具体的には、制御信号ＰＩＮ１の「Ｌ」レベル（ＶＬ）から「Ｈ」レベル（ＶＨ）の立ち上がりに従ってトランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに設定される。また、デッドオフタイム期間経過後にトランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）が「Ｌ」レベルに設定される。また、制御信号ＰＩＮ１の「Ｈ」レベルから「Ｌ」レベルの立下りに従ってトランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）が「Ｈ」レベルに設定される。また、デッドオフタイム期間経過後にトランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｈ」レベルに設定される。

本例においては、時刻Ｔ１００において、制御信号ＰＩＮ１が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに設定される。そして、トランジスタＭＮ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ１０２において、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は「Ｌ」レベルに設定される。これに伴い、トランジスタＭＰ１は導通（オン）状態となる。

時刻Ｔ１００と時刻Ｔ１０２との間のデッドオフタイム期間においては、誘導性負荷電流がコイルＬに生じるため出力端子ＰＯＵＴ１の電圧は、接地電圧ＧＮＤＰからダイオードの順方向電圧分下がった電圧に遷移する。

同様に、時刻Ｔ１０４において、制御信号ＰＩＮ１が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は、「Ｌ」レベルから「Ｈ」レベルに遷移する。そして、トランジスタＭＰ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ１０６において、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルから「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１は導通（オン）状態となる。

時刻Ｔ１０４と時刻Ｔ１０６との間のデッドオフタイム期間においては、誘導性負荷電流がコイルＬに生じるため出力端子ＰＯＵＴ１の電圧は、接地電圧ＧＮＤＰからダイオードの順方向電圧分下がった電圧に遷移する。

また、同様に、時刻Ｔ１０８において、制御信号ＰＩＮ２が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに遷移する。そして、トランジスタＭＮ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ１１０において、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は「Ｌ」レベルに設定される。これに伴い、トランジスタＭＰ１は導通（オン）状態となる。

時刻Ｔ１０８と時刻Ｔ１１０との間のデッドオフタイム期間においては、誘導性負荷電流がコイルＬに生じるため出力端子ＰＯＵＴ１の電圧は、接地電圧ＧＮＤＰからダイオードの順方向電圧分下がった電圧に遷移する。

したがって、制御信号ＰＩＮ１に従ってトランジスタＭＮ１あるいはトランジスタＭＰ１が非導通（オフ）状態となった際のデッドオフタイム期間において、出力端子ＰＯＵＴ１は、接地電圧ＧＮＤＰよりも低下した電圧となるため寄生トランジスタが導通してリーク電流が流れこむ可能性がある。

本実施の形態１においては、誘導性負荷あるいは容量性負荷を駆動する半導体装置におけるデッドオフタイム期間においてリーク電流を抑制して干渉を抑制する方式について説明する。

（実施の形態１）
図６は、本実施の形態１に従うモータドライバ１２の構成を説明する図である。

図６を参照して、モータドライバ１２は、電源電圧ＶＭと出力端子ＰＯＵＴ１との間に接続されたＰチャネルＭＯＳトランジスタＭＰ１と、出力端子ＰＯＵＴ１と接地電圧ＧＮＤＰとの間に接続されたＮチャネルＭＯＳトランジスタＭＮ１とを含む。また、電源電圧ＶＭと出力端子ＰＯＵＴ２との間に接続されたＰチャネルＭＯＳトランジスタＭＰ２と、出力端子ＰＯＵＴ２と接地電圧ＧＮＤＰとの間に接続されたＮチャネルＭＯＳトランジスタＭＮ２とを含む。

また、アナログ論理回路１０は、制御信号ＰＩＮ１に従ってトランジスタＭＰ１およびＭＮ１を駆動する第１サブ駆動部２０と、制御信号ＰＩＮ２に従ってトランジスタＭＰ２およびＭＮ２を駆動する第２サブ駆動部２１とを含む。また、第１サブ駆動部２０は、後述するＮチャネルＭＯＳトランジスタであるバイパストランジスタＭＮ３を駆動する。また、第２サブ駆動部２１は、後述するＮチャネルＭＯＳトランジスタであるバイパストランジスタＭＮ４を駆動する。

トランジスタＭＰ１とＭＮ１との接続ノードと出力端子ＰＯＵＴ１とが接続され、トランジスタＭＰ２とＭＮ２との接続ノードと出力端子ＰＯＵＴ２とが接続される。トランジスタＭＰ１，ＭＮ１のゲート端子は、第１サブ駆動部２０と接続される。また、トランジスタＭＰ２，ＭＮ２のゲート端子は、第２サブ駆動部２１と接続される。

また、接地電圧ＧＮＤＰと出力端子ＰＯＵＴ１との間に接続されるバイパストランジスタＭＮ３と、接地電圧ＧＮＤＰと出力端子ＰＯＵＴ２との間に接続されるバイパストランジスタＭＮ４とをさらに設ける。

本例においては、バイパストランジスタＭＮ３あるいはバイパストランジスタＭＮ４をデッドオフタイム期間に導通（オン）状態とする。

図７は、本実施の形態１に従うモータドライバ１２の駆動に伴う動作状態を説明するタイミングチャート図である。

図７を参照して、ここで、誘導性負荷に流れる電流ＩＭ、出力端子ＰＯＵＴ１，ＰＯＵＴ２，制御信号ＰＩＮ１，ＰＩＮ２，ゲート端子ＰＧＡＴＥ１，ＮＧＡＴＥ１，ＮＧＡＴＥ３，ＮＧＡＴＥ４、制御信号ＤＩＲ１、ＤＩＲ２の電圧レベルが示されている。ここで、制御信号ＰＩＮ２は「Ｌ」レベルに固定されている。制御信号ＰＩＮ２（「Ｌ」レベル）に従ってトランジスタＭＰ２は非導通（ＯＦＦ）状態、トランジスタＭＮ２は導通（ＯＮ）状態に固定されるものとする。

また、制御信号ＰＩＮ１の立ち上がりあるいは立下りに従ってトランジスタＭＰ１およびＭＮ１のゲート端子が制御される。具体的には、制御信号ＰＩＮ１の「Ｌ」レベルから「Ｈ」レベルの立ち上がりに従ってトランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに設定される。また、デッドオフタイム期間経過後にトランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）が「Ｌ」レベルに設定される。また、制御信号ＰＩＮ１の「Ｈ」レベルから「Ｌ」レベルの立下りに従ってトランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）が「Ｈ」レベルに設定される。また、デッドオフタイム期間経過後にトランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｈ」レベルに設定される。

また、制御信号ＤＩＲ１およびＤＩＲ２は、バイパストランジスタを駆動するサブ駆動部を選択する選択信号として用いられる。具体的には、制御信号ＤＩＲ１およびＤＩＲ２は互いに相補の関係にあり、第１サブ駆動部２０を選択してバイパストランジスタを駆動する場合には、制御信号ＤＩＲ１が「Ｈ」レベル、制御信号ＤＩＲ２は「Ｌ」レベルに設定されるものとする。また、第２サブ駆動部２１を選択してバイパストランジスタを駆動する場合には、制御信号ＤＩＲ１が「Ｌ」レベル、制御信号ＤＩＲ２が「Ｈ」レベルに設定されるものとする。

本例において、制御信号ＤＩＲ２は「Ｌ」レベルに設定されているものとする。すなわち、制御信号ＤＩＲ１は「Ｈ」レベルに設定されているものとする。すなわち、出力端子ＰＯＵＴ１から出力端子ＰＯＵＴ２に電流が流れるものとする。

本例においては、制御信号ＤＩＲ１，ＤＩＲ２と制御信号ＰＩＮ１，ＰＩＮ２との組み合わせに基づいてバイパストランジスタを制御する。

時刻Ｔ１において、制御信号ＰＩＮ１が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに設定される。そして、トランジスタＭＮ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ２において、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は「Ｌ」レベルに設定される。これに伴い、トランジスタＭＰ１は導通（オン）状態となる。

時刻Ｔ１と時刻Ｔ２との間のデッドオフタイム期間においては、第１サブ駆動部２０は、制御信号ＰＩＮ１およびＤＩＲ１に基づいてバイパストランジスタＭＮ３のゲート端子（ＮＧＡＴＥ３）を「Ｈ」レベルに設定する。これに伴い、バイパストランジスタＭＮ３が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ１は接地電圧ＧＮＤＰと電気的に結合される。それゆえ、コイルＬに誘導性負荷電流が生じた場合であっても出力端子ＰＯＵＴ１からダイオードの順方向電圧分下がった電圧には遷移しない。

同様に、時刻Ｔ３において、制御信号ＰＩＮ１が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は、「Ｌ」レベルから「Ｈ」レベルに遷移する。そして、トランジスタＭＰ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ４において、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルから「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１が導通（オン）状態となる。

時刻Ｔ３と時刻Ｔ４との間のデッドオフタイム期間においては、第１サブ駆動部２０は、制御信号ＰＩＮ１およびＤＩＲ１に基づいてバイパストランジスタＭＮ３のゲート端子（ＮＧＡＴＥ３）を「Ｈ」レベルに設定する。これに伴い、バイパストランジスタＭＮ３が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ１は接地電圧ＧＮＤＰと電気的に結合される。それゆえ、コイルＬに誘導性負荷電流が生じた場合であっても出力端子ＰＯＵＴ１からダイオードの順方向電圧下がった電圧には遷移しない。

また、同様に、時刻Ｔ５において、制御信号ＰＩＮ１が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに遷移する。そして、トランジスタＭＮ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ６において、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ１が導通（オン）状態となる。

時刻Ｔ５と時刻Ｔ６との間のデッドオフタイム期間においては、第１サブ駆動部２０は、制御信号ＰＩＮ１およびＤＩＲ１に基づいてバイパストランジスタＭＮ３のゲート端子（ＮＧＡＴＥ３）を「Ｈ」レベルに設定する。これに伴い、バイパストランジスタＭＮ３が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ１は接地電圧ＧＮＤＰと電気的に結合される。それゆえ、コイルＬに誘導性負荷電流が生じた場合であっても出力端子ＰＯＵＴ１からダイオードの順方向電圧下がった電圧には遷移しない。

これにより、トランジスタＭＮ１を介さずに、バイパストランジスタＭＮ３を介して還流電流（誘導性負荷電流）が流れるためデッドオフタイム期間に回路の異常動作を引き起こす不要なリーク電流の発生を防止することが可能となる。すなわち、不要なリーク電流の発生原因であるトランジスタＭＮ１が遮断状態となる期間にバックゲートを経由するＰＮ接合の順方向電圧を発生させる電流をバイパストランジスタＭＮ３を介して供給する。これにより、順方向電圧の発生を低減させることにより、出力端子が接地電圧を下回る現象を低減し、不要なリーク電流の発生を抑えて、回路の誤動作（干渉）を防止することが可能である。

（実施の形態１の変形例）
図８は、本実施の形態１の変形例に従うモータドライバ１２の駆動に従う動作状態を説明するタイミングチャート図である。

図８を参照して、ここで、誘導性負荷に流れる電流ＩＭ、出力端子ＰＯＵＴ１，ＰＯＵＴ２，制御信号ＰＩＮ１，ＰＩＮ２，ゲート端子ＰＧＡＴＥ１，ＮＧＡＴＥ２，ＰＧＡＴＥ２，ＮＧＡＴＥ４、制御信号ＤＩＲ１、ＤＩＲ２の電圧レベルが示されている。

ここで、制御信号ＰＩＮ１は「Ｈ」レベルに固定されている。制御信号ＰＩＮ１（「Ｈ」レベル）に従ってトランジスタＭＰ１は導通（ＯＮ）状態、トランジスタＭＮ１は非導通（ＯＦＦ）状態に固定されるものとする。

また、制御信号ＰＩＮ２の立ち上がりあるいは立下りに従ってトランジスタＭＰ２およびＭＮ２のゲート端子が制御される。具体的には、制御信号ＰＩＮ２の「Ｌ」レベルから「Ｈ」レベルの立ち上がりに従ってトランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は「Ｌ」レベルに設定される。また、デッドオフ期間経過後にトランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）が「Ｌ」レベルに設定される。また、制御信号ＰＩＮ２の「Ｈ」レベルから「Ｌ」レベルの立下りに従ってトランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）が「Ｈ」レベルに設定される。また、デッドオフ期間経過後にトランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は「Ｈ」レベルに設定される。

本例において、制御信号ＤＩＲ１は、「Ｌ」レベルかつ、制御信号ＤＩＲ２は「Ｈ」レベルに設定されているものとする。

時刻Ｔ１Ａにおいて、制御信号ＰＩＮ２が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）は「Ｈ」レベルに遷移する。そして、トランジスタＭＰ２が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ２Ａにおいて、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は「Ｈ」レベルに設定される。これに伴い、トランジスタＭＮ２は導通（オン）状態となる。

ここで、誘導性負荷であるコイルＬを接続した半導体装置上に構成したブリッジ回路において、誘導性負荷であるコイルＬに電流が供給されている状態から高インピーダンスの状態すなわち、いわゆる貫通防止を目的に設けるデッドオフ期間に遷移した場合について説明する。

トランジスタＭＮ２が導通（ＯＮ）状態から非導通（ＯＦＦ）状態に遷移することにより、ブリッジ回路のトランジスタＭＮ２が遮断状態となる。

これに伴い、誘導性負荷であるコイルＬは、出力端子ＰＯＵＴ１から出力端子ＰＯＵＴ２の方向に電流を流そうとする。すなわち、誘導性負荷電流が生じて、トランジスタＭＰ２の構造であるドレイン端子とバックゲートとの間で形成されるＰＮ接合の寄生ダイオードを介してＰ型領域からＮ型領域の順方向に流れ、コイルＬおよびトランジスタＭＰ２を介して電源配線に電流が流れる。

そのため、誘導性負荷であるコイルＬが接続されるブリッジ回路の端子である電流が出力する出力端子ＰＯＵＴ２においては、電源電圧ＶＭからＰＮ接合の順方向電圧上がった電圧となる（本例における点線領域部分）。この場合にも、トランジスタが非導通（オフ）状態となった際のデッドオフタイム期間において、出力端子ＰＯＵＴ２は、電源電圧ＶＭよりも上昇した電圧となるため寄生トランジスタが導通してリーク電流が流れこむ可能性がある。

そこで、本例においては、時刻Ｔ１Ａと時刻Ｔ２Ａとの間のデッドオフタイム期間において、第２サブ駆動部２１は、制御信号ＰＩＮ２およびＤＩＲ２に基づいてバイパストランジスタＭＮ４のゲート端子（ＮＧＡＴＥ４）を「Ｈ」レベルに設定する。これに伴い、バイパストランジスタＭＮ４が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ２は接地電圧ＧＮＤＰと電気的に結合される。

本例においては、誘導性負荷電流に従って出力端子ＰＯＵＴ２からダイオードの順方向電圧分上がった電圧に遷移しないようにバイパストランジスタＭＮ４を導通（オン）状態としてプルダウンする。これにより、電源電圧ＶＭよりも上昇した電圧となることを抑制する。

同様に、時刻Ｔ３Ａにおいて、制御信号ＰＩＮ２が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は、「Ｈ」レベルから「Ｌ」レベルに遷移する。そして、トランジスタＭＮ２は非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ４Ａにおいて、トランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）は「Ｈ」レベルから「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ２が導通（オン）状態となる。

時刻Ｔ３Ａと時刻Ｔ４Ａとの間のデッドオフタイム期間においては、第２サブ駆動部２１は、制御信号ＰＩＮ２およびＤＩＲ２に基づいてバイパストランジスタＭＮ４のゲート端子（ＮＧＡＴＥ４）を「Ｈ」レベルに設定する。これに伴い、バイパストランジスタＭＮ４が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ２は接地電圧ＧＮＤＰと電気的に結合される。

また、同様に、時刻Ｔ５Ａにおいて、制御信号ＰＩＮ２が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）は「Ｈ」レベルに遷移する。そして、トランジスタＭＰ２が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ６Ａにおいて、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ２が導通（オン）状態となる。

時刻Ｔ５Ａと時刻Ｔ６Ａとの間のデッドオフタイム期間においては、第２サブ駆動部２１は、制御信号ＰＩＮ２およびＤＩＲ２に基づいてバイパストランジスタＭＮ４のゲート端子（ＮＧＡＴＥ４）を「Ｈ」レベルに設定する。これに伴い、バイパストランジスタＭＮ４が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ２は接地電圧ＧＮＤＰと電気的に結合される。

これにより、トランジスタＭＰ２を介さずに、トランジスタＭＮ４を介して還流電流（誘導性負荷電流）が流れるためデッドオフタイム期間に回路の異常動作を引き起こす不要なリーク電流の発生を防止することが可能となる。すなわち、不要なリーク電流の発生原因であるトランジスタＭＰ２が遮断状態となる期間にバックゲートを経由するＰＮ接合の順方向電圧を発生させる電流をバイパストランジスタＭＮ４を介して供給する。これにより、順方向電圧の発生を低減させることにより、出力端子が電源電圧を上回る現象を低減し、不要なリーク電流の発生を抑えて、回路の誤動作（干渉）を防止することが可能である。

（実施の形態２）
図９は、本実施の形態２に従うモータドライバ１２Ａの構成を説明する図である。

図９を参照して、モータドライバ１２Ａは、図６のモータドライバ１２と比較して、バイパストランジスタＭＮ３，ＭＮ４の代わりにバイパストランジスタＭＰ３，ＭＰ４を設けた点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。

バイパストランジスタＭＰ３は、電源電圧ＶＭと出力端子ＰＯＵＴ１との間に接続され、そのゲートは、第１サブ駆動部２０と接続される。バイパストランジスタＭＰ４は、電源電圧ＶＭと出力端子ＰＯＵＴ２との間に接続され、そのゲートは、第２サブ駆動部２１と接続される。

本例においては、バイパストランジスタＭＰ３あるいはバイパストランジスタＭＰ４をデッドオフタイム期間に導通（オン）状態とする。

図１０は、本実施の形態２に従うモータドライバ１２Ａの駆動に伴う動作状態を説明するタイミングチャート図である。

図１０を参照して、ここで、誘導性負荷に流れる電流ＩＭ、出力端子ＰＯＵＴ１，ＰＯＵＴ２，制御信号ＰＩＮ１，ＰＩＮ２，ゲート端子ＰＧＡＴＥ１，ＮＧＡＴＥ１，ＰＧＡＴＥ３，ＰＧＡＴＥ４、制御信号ＤＩＲ１、ＤＩＲ２の電圧レベルが示されている。

ここで、制御信号ＰＩＮ２は「Ｌ」レベルに固定されている。制御信号ＰＩＮ２（「Ｌ」レベル）に従ってトランジスタＭＰ２は非導通（ＯＦＦ）状態、トランジスタＭＮ２は導通（ＯＮ）状態に固定されるものとする。

また、制御信号ＰＩＮ１に従ってトランジスタＭＰ１およびＭＮ１のゲート端子が制御される。具体的には、制御信号ＰＩＮ１の「Ｌ」レベルから「Ｈ」レベルの立ち上がりに従ってトランジスタＭＮ１のゲート端子が「Ｌ」レベルに設定される。また、デッドオフタイム期間経過後にトランジスタＭＰ１のゲート端子が「Ｌ」レベルに設定される。また、制御信号ＰＩＮ１の「Ｈ」レベルから「Ｌ」レベルの立下りに従ってトランジスタＭＰ１のゲート端子が「Ｈ」レベルに設定される。また、デッドオフタイム期間経過後にトランジスタＭＮ１のゲート端子が「Ｈ」レベルに設定される。

本例において、制御信号ＤＩＲ１は、「Ｈ」レベルかつ、制御信号ＤＩＲ２は「Ｌ」レベルに設定されているものとする。

時刻Ｔ１１において、制御信号ＰＩＮ１が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに遷移する。そして、トランジスタＭＮ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ１２において、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）が導通（オン）状態となる。

時刻Ｔ１１と時刻Ｔ１２との間のデッドオフタイム期間においては、第１サブ駆動部２０は、制御信号ＰＩＮ１およびＤＩＲ１に基づいてバイパストランジスタＭＰ３のゲート端子（ＰＧＡＴＥ３）を「Ｌ」レベルに設定する。これに伴い、バイパストランジスタＭＰ３が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ１は電源電圧ＶＭと電気的に結合される。

本例においては、誘導性負荷電流に従って出力端子ＰＯＵＴ１からダイオードの順方向電圧分下がった電圧に遷移しないようにバイパストランジスタＭＰ３を導通（オン）状態としてプルアップする。これにより、接地電圧ＧＮＤＰよりも低下した電圧となることを抑制する。

同様に、時刻Ｔ１３において、制御信号ＰＩＮ２が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ１のゲート端子（ＰＧＡＴＥ１）は、「Ｌ」レベルから「Ｈ」レベルに遷移する。そして、トランジスタＭＰ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ１４において、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルから「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１が導通（オン）状態となる。

時刻Ｔ１３と時刻Ｔ１４との間のデッドオフタイム期間においては、第１サブ駆動部２０は、制御信号ＰＩＮ１およびＤＩＲ１に基づいてバイパストランジスタＭＰ３のゲート端子（ＰＧＡＴＥ３）を「Ｌ」レベルに設定する。これに伴い、バイパストランジスタＭＰ３が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ１は電源電圧ＶＭと電気的に結合される。

本例においては、誘導性負荷電流に従って出力端子ＰＯＵＴ１からダイオードの順方向電圧下がった電圧に遷移しないようにバイパストランジスタＭＰ３を導通（オン）状態としてプルアップする。これにより、接地電圧ＧＮＤＰよりも低下した電圧となることを抑制する。

また、同様に、時刻Ｔ１５において、制御信号ＰＩＮ２が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ１のゲート端子（ＮＧＡＴＥ１）は「Ｌ」レベルに遷移する。そして、トランジスタＭＮ１が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ１６において、トランジスタＭＰ１のゲート端子ＰＧＡＴＥ１は「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ１が導通（オン）状態となる。

時刻Ｔ１５と時刻Ｔ１６との間のデッドオフタイム期間においては、第１サブ駆動部２０は、制御信号ＰＩＮ１およびＤＩＲ１に基づいてバイパストランジスタＭＰ３のゲート端子（ＰＧＡＴＥ３）を「Ｌ」レベルに設定する。これに伴い、バイパストランジスタＭＰ３が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ１は電源電圧ＶＭと電気的に結合される。

これにより、トランジスタＭＮ１を介さずに、トランジスタＭＰ３を介して還流電流（誘導性負荷電流）が流れるためデッドオフタイム期間に回路の異常動作を引き起こす不要なリーク電流の発生を防止することが可能となる。すなわち、不要なリーク電流の発生原因であるトランジスタＭＮ１が遮断状態となる期間にバックゲートを経由するＰＮ接合の順方向電圧を発生させる電流をバイパストランジスタＭＰ３を介して供給する。これにより、順方向電圧の発生を低減させることにより、出力端子が接地電圧を下回る現象を低減し、不要なリーク電流の発生を抑えて、回路の誤動作（干渉）を防止することが可能である。

（実施の形態２の変形例）
図１１は、本実施の形態２の変形例に従うモータドライバ１２Ａの駆動に従う動作状態を説明するタイミングチャート図である。

図１１を参照して、ここで、負荷に流れる電流ＩＭ、出力端子ＰＯＵＴ１，ＰＯＵＴ２，制御信号ＰＩＮ１，ＰＩＮ２，ゲート端子ＰＧＡＴＥ２，ＮＧＡＴＥ２，ＰＧＡＴＥ３，ＰＧＡＴＥ４、制御信号ＤＩＲ１、ＤＩＲ２の電圧レベルが示されている。

また、制御信号ＰＩＮ２に従ってトランジスタＭＰ２およびＭＮ２のゲート端子が制御される。具体的には、制御信号ＰＩＮ２の「Ｈ」レベルから「Ｌ」レベルの立下りにしたがってトランジスタＭＰ２のゲート端子が「Ｈ」レベルに設定される。また、デッドオフ期間経過後にトランジスタＭＮ２のゲート端子が「Ｈ」レベルに設定される。また、制御信号ＰＩＮ２の「Ｌ」レベルから「Ｈ」レベルの立ち上がりに従ってトランジスタＭＮ２のゲート端子が「Ｌ」レベルに設定される。また、デッドオフ期間経過後にトランジスタＭＰ２のゲート端子が「Ｌ」レベルに設定される。

本例において、制御信号ＤＩＲ１は、「Ｌ」レベル、かつ、制御信号ＤＩＲ２は「Ｈ」レベルに設定されているものとする。

時刻Ｔ２１において、制御信号ＰＩＮ２が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）は「Ｈ」レベルに遷移する。そして、トランジスタＭＰ２が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ２２において、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）が導通（オン）状態となる。

これに伴い、誘導性負荷であるコイルＬは、出力端子ＰＯＵＴ１からＰＯＵＴ２の方向に電流を流そうとする。すなわち、誘導性負荷電流が生じて、トランジスタＭＰ２の構造であるドレイン端子とバックゲートとの間で形成されるＰＮ接合の寄生ダイオードを介してＰ型領域からＮ型領域の順方向に流れ、コイルＬおよびトランジスタＭＰ２を介して電源配線に電流が流れる。

そこで、本例においては、時刻Ｔ２１と時刻Ｔ２２との間のデッドオフタイム期間においては、第２サブ駆動部２１は、制御信号ＰＩＮ２およびＤＩＲ２に基づいてバイパストランジスタＭＰ４のゲート端子（ＰＧＡＴＥ４）を「Ｌ」レベルに設定する。これに伴い、バイパストランジスタＭＰ４が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ２は電源電圧ＶＭと電気的に結合される。それゆえ、誘導性負荷電流が生じた場合であっても出力端子ＰＯＵＴ２からダイオードの順方向電圧分上がった電圧には遷移しない。

同様に、時刻Ｔ２３において、制御信号ＰＩＮ２が「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は、「Ｈ」レベルから「Ｌ」レベルに遷移する。そして、トランジスタＭＮ２は非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ２４において、トランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）は「Ｈ」レベルから「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ２が導通（オン）状態となる。

時刻Ｔ２３と時刻Ｔ２４との間のデッドオフタイム期間においては、第２サブ駆動部２１は、制御信号ＰＩＮ２およびＤＩＲ２に基づいてバイパストランジスタＭＰ４のゲート端子（ＰＧＡＴＥ４）を「Ｌ」レベルに設定する。これに伴い、バイパストランジスタＭＰ４が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ２は電源電圧ＶＭと電気的に結合される。それゆえ、誘導性負荷電流が生じた場合であっても出力端子ＰＯＵＴ２からダイオードの順方向電圧分上がった電圧には遷移しない。

また、同様に、時刻Ｔ２５において、制御信号ＰＩＮ２が「Ｌ」レベルに遷移する。これに伴い、トランジスタＭＰ２のゲート端子（ＰＧＡＴＥ２）は「Ｈ」レベルに遷移する。そして、トランジスタＭＰ２が非導通（オフ）状態となる。また、デッドオフタイム期間経過後の時刻Ｔ２６において、トランジスタＭＮ２のゲート端子（ＮＧＡＴＥ２）は「Ｈ」レベルに遷移する。これに伴い、トランジスタＭＮ２が導通（オン）状態となる。

時刻Ｔ２５と時刻Ｔ２６との間のデッドオフタイム期間においては、第２サブ駆動部２１は、制御信号ＰＩＮ２およびＤＩＲ２に基づいてバイパストランジスタＭＰ４のゲート端子（ＰＧＡＴＥ４）を「Ｌ」レベルに設定する。これに伴い、バイパストランジスタＭＰ４が導通（オン）状態となる。したがって、出力端子ＰＯＵＴ２は電源電圧ＶＭと電気的に結合される。それゆえ、誘導性負荷電流が生じた場合であっても出力端子ＰＯＵＴ２からダイオードの順方向電圧上がった電圧には遷移しない。

これにより、トランジスタＭＰ２を介さずに、トランジスタＭＰ４を介して還流電流（誘導性負荷電流）が流れるためデッドオフタイム期間に回路の異常動作を引き起こす不要なリーク電流の発生を防止することが可能となる。すなわち、不要なリーク電流の発生原因であるトランジスタＭＰ２が遮断状態となる期間にバックゲートを経由するＰＮ接合の順方向電圧を発生させる電流をバイパストランジスタＭＰ４を介して供給する。これにより、順方向電圧の発生を低減させることにより、出力端子が電源電圧を上回る現象を低減し、不要なリーク電流の発生を抑えて、回路の誤動作（干渉）を防止することが可能である。

（実施の形態３）
図１２は、本実施の形態３に従うモータドライバ１２Ｂの構成を説明する図である。

図１２を参照して、モータドライバ１２Ｂは、図６および図９のモータドライバの構成を組み合わせたものである。

すなわち、バイパストランジスタＭＮ３，ＭＮ４およびＭＰ３，ＭＰ４を設けた構成である。

その他の点については同様であるのでその詳細な説明は繰り返さない。
また、第１サブ駆動部２０および第２サブ駆動部２１には、バイパストランジスタを切り替えるための切り替え信号ＳＥＬがそれぞれ入力されている。一例として、切り替え信号ＳＥＬが「Ｈ」レベルの場合には、バイパストランジスタＭＮ３，ＭＮ４が用いられるものとする。また、切り替え信号ＳＥＬが「Ｌ」レベルの場合には、バイパストランジスタＭＰ３，ＭＰ４が用いられるものとする。

本実施の形態３においては、モータ制御装置の回路特性に従って使用するバイパストランジスタを切り替える。

具体的には、モータ制御装置の回路特性としてグランド（ＧＮＤＰ）ノイズと電源ノイズとを比較して、電源ノイズに弱い場合には、バイパストランジスタＭＰ３，ＭＰ４を用いるために切り替え信号ＳＥＬを「Ｌ」レベルに設定する。一方、グランドノイズに弱い場合には、バイパストランジスタＭＮ３，ＭＮ４を用いるために切り替え信号ＳＥＬを「Ｈ」レベルに設定する。

モータドライバ１２Ｂの駆動に伴う動作状態については、上記で説明したのと同様に適用可能である。すなわち、デッドオフタイム期間において、バイパストランジスタＭＮ３，ＭＮ４あるいはＭＰ３，ＭＰ４を用いて順方向電圧の発生を低減させる。

本実施の形態３においては、モータ制御装置の回路特性に従って、ノイズに弱い側に対して適用される適切なバイパストランジスタを用いることにより、不要なリーク電流の発生を抑えて、回路の誤動作（干渉）を防止することが可能である。

なお、上記においては、主に出力端子と接続される誘導性負荷について説明したが、容量性負荷についても同様に適用可能である。

上記の実施の形態に従う構成により、特に、分離拡散層を備えない安価なウエハプロセスを用いて、誘導性負荷あるいは容量性負荷を駆動する回路を同一チップ上に搭載する高機能、高性能且つ、低コストな製品を短期に実現することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１モータ制御装置、２インタフェース、４全体制御部、６メモリ、８モータ制御部、１０アナログ論理回路、１２，１２Ａ，１２Ｂ，１１２モータドライバ、２０，１２０第１サブ駆動部、２１，１２２第２サブ駆動部。

Claims

誘導性あるいは容量性負荷の一端および他端側とそれぞれ接続される第１および第２の出力端子と、
第１の電圧と前記第１の出力端子との間に接続される第１のＭＯＳトランジスタと、
第２の電圧と前記第１の出力端子との間に接続される第２のＭＯＳトランジスタと、
前記第１の電圧と前記第２の出力端子との間に接続される第３のＭＯＳトランジスタと、
前記第２の電圧と前記第２の出力端子との間に接続される第４のＭＯＳトランジスタと、
前記誘導性あるいは容量性負荷を制御するために前記第１〜第４のＭＯＳトランジスタを駆動する駆動回路とを備え、
前記駆動回路は、前記第１および第２のＭＯＳトランジスタあるいは第３および第４のＭＯＳトランジスタが共に導通しないようにデッドオフ期間を設けて前記第１〜第４のＭＯＳトランジスタを駆動し、
前記第１および第２の出力端子にそれぞれ対応して設けられ、前記デッドオフ期間においてＭＯＳトランジスタに形成されるＰＮ接合の寄生ダイオードの順方向電流をバイパスするための第１および第２のバイパストランジスタをさらに備える、半導体装置。
前記駆動回路は、
第１の制御信号に従って前記第１および第２のＭＯＳトランジスタを駆動するための第１サブ駆動回路と、
第２の制御信号に従って前記第３および第４のＭＯＳトランジスタを駆動するための第２サブ駆動回路とを含む、請求項１記載の半導体装置。
前記第１サブ駆動回路は、前記第１の制御信号および電流の向きを規定する電流方向信号に基づいて前記第１のバイパストランジスタを駆動し、
前記第２サブ駆動回路は、前記第２の制御信号および電流の向きを規定する電流方向信号に基づいて前記第２のバイパストランジスタを駆動する、請求項２記載の半導体装置。
前記第１および第２のバイパストランジスタは、前記第１および第２の出力端子と前記第２の電圧との間にそれぞれ接続され、
前記第１および第２の出力端子と前記第１の電圧との間にそれぞれ接続され、前記デッドオフ期間においてＭＯＳトランジスタに形成されるＰＮ接合の寄生ダイオードの順方向電流をバイパスするための第３および第４のバイパストランジスタをさらに備える、請求項１〜３のいずれかに記載の半導体装置。
前記駆動回路は、前記第１および第２のバイパストランジスタあるいは前記第３および第４のバイパストランジスタの使用を切り替える切替信号の入力を受ける、請求項４記載の半導体装置。