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JP2014042050A - ポストパッシベーション法を使用した高性能システムオンチップ - Google Patents

ポストパッシベーション法を使用した高性能システムオンチップ Download PDF

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Abstract


【課題】 ポストパッシベーション法を使用した高性能システムオンチップを提供する。
【解決手段】 本発明は、高品質の電気素子（例えばインダクター、コンデンサ、または抵抗器）をパッシベーション層１８の上にまたは厚いポリマー層２０の表面上にさらに作製することによって、本一部継続出願の特許請求の範囲を拡大している。本発明の方法はさらに、ディスクリートの電子素子を、下側のシリコン基板１０表面から相当程度離した状態で実装するための方法を提供する。
【選択図】図１

Description

関連出願
本出願は、共通の譲受人に譲渡された1998年12月21日付け出願のattorney docket MSLIN98-002、米国特許出願第09/216,791号の一部継続出願である、1999年2月17日付け出願のattorney docket MSLIN98-002C、米国特許出願第09/251,183号の一部継続出願である、XXXX年XX月XX日付け出願のattorney docket MEG00-008、米国特許出願第XXXX号の一部継続出願である。
本発明は高性能集積回路（ＩＣ）の製造に関し、さらに詳細には、半導体基板の表面において一般的に受ける電磁気損失を減少させることによって、高性能電装品（例えばインダクター）を半導体基板の表面上に作製する方法に関する。
半導体技術において絶えず重要視されているのは、改良された性能の半導体装置を低価格で製造することである。多年にわたるこうした重点開発により、半導体装置の極度の小型化が果たされているが、これは、半導体プロセスと半導体物質の絶えざる進歩と高性能の新規装置設計物とが組み合わさって可能になった。今日製造されている半導体装置のほとんどは、デジタルデータを処理することを目的としたものである。しかしながら、デジタルデータとアナログデータを同時に処理する装置中に、またはアナログデータだけを処理するのに使用できる装置中にアナログ機能を組み込むことを目的としている多くの半導体設計物がある。アナログ処理回路を製造（デジタル加工の手順と装置を使用して）する際の主要な問題の１つは、アナログ回路用に使用される素子の多くが、サイズが大きいために、一般にはサブミクロンの範囲に近い特徴的サイズを有する装置に集積するのが容易でないということである。こうした問題を起こす主要な素子はコンデンサとインダクターである。これらの素子はいずれも、通常のアナログ処理回路の場合にはサイズがかなり大きめだからである。
本発明のインダクターが一般的に応用できるのは、コンパクトな高周波装置を利用する最新の移動体通信用途の分野である。この装置の性能特性に対しては絶えざる改良が長年にわたって達成されているが、装置の消費電力の減少、装置のサイズの減少、使用できる動作周波数の増大、およびノイズレベルを低くすることに対しさらなる改良の重点が置かれるであろう。移動体通信の分野における半導体装置の主要な用途の１つは、高周波（ＲＦ）増幅器の製造である。ＲＦ増幅器は多くの標準的な素子を含む。一般的なＲＦ増幅器の主要素子は、誘導性素子と容量性素子とを含む同調回路である。同調回路は、誘導性素子および容量性素子の値に依存し、またこれらの値によって決まるが、周波数依存性のインピーダンスを形成し、同調回路は、ある特定の周波数の信号に対して高インピーダンスまたは低インピーダンスを与えることができる。従って同調回路は、アナログ信号の成分の周波数に基づいて、アナログ信号の成分を拒絶するかまたは通過させることができ、そしてさらにアナログ信号の成分を増幅させることもできる。同調回路は、このような態様にて、特定周波数の信号を除外もしくは除去するための、またはアナログ信号の処理を目的としている回路構成物からノイズを除去するためのフィルターとして使用することができる。同調回路はさらに、回路のＬＣ共振を使用することによって高い電気インピーダンスを形成させるために、またこれにより回路の一部である寄生キャパシタンスの影響を弱めるために使用することもできる。半導体基板の表面上にインダクターを作製する際に起こる問題の１つは、（螺旋状の）インダクターとその下側の基板との間の寄生キャパシタンスによって引き起こされる自己共振（self-resonance）により、高い周波数でのインダクターの使用が制限される、という点である。このようなインダクターを設計する上で、作製されたインダクターと下側の基板との間の静電結合を少なくすることが重要である。
高周波数においては、インダクターによって生成される電磁場が下側のシリコン基板中に渦電流を発生する。シリコン基板は抵抗性導体であるので、渦電流が電磁エネルギーを消費し、従ってエネルギー損失が大きくなり、この結果コンデンサのＱ値が低くなる。これがコンデンサのＱ値が低いことの主要な理由であり、このため１／√（ＬＣ）の共振周波数は周波数の上限を限定する。さらに、インダクターにより誘起される渦電流が、コンデンサに物理的に極めて接近している回路の性能を妨害する。
既に指摘されているように、高周波アナログ半導体装置を作製する際に使用される重要な素子の１つは、ＬＣ共振回路の一部を形成するインダクターである。半導体装置において一般的に見られる高い素子密度、およびそれによる基板表面エリアの高度使用（intense use）を考慮して、インダクターの作製には、インダクターに対する高いＱ値を保持しつつ、インダクターのために必要とされる表面積を最小化することを組み込まなければならない。一般には、基板の表面上に作製されるインダクターは螺旋形状を有しており、これにより基板の平面に平行な平面において螺旋形状物が作製される。基板の表面上にインダクターを作製するのに使用される従来の方法は、幾つかの制約を受ける。高いＱ値を有するインダクターのほとんどは、ハイブリッド装置構成物もしくはモノリシックマイクロ波集積回路（ＭＭＩＣ）の一部を形成するか、またはディスクリートの素子として作製されるが、こうした作製は、集積回路の一般的な製造プロセスへの統合が容易ではない。はっきり言えることは、アナログデータの操作とアナログデータ保存の機能を目的とする回路を１つのモノリシック半導体基板上に作製することと、デジタルデータの操作とデジタルデータ保存の機能とを組合わせることによって、多くの重要な利点を達成できる、ということである。このような利点としては、製造コストの低減および組み合わさった機能による消費電力の減少などがある。しかしながら、半導体基板の表面上に作製されるインダクターの形状が螺旋状であることから、インダクターの物理的サイズのために、インダクターの配線と下側の基板との間に寄生キャパシタンスが発生し、下側の抵抗性シリコン基板において電磁エネルギーの損失が引き起こされる。これらの寄生キャパシタンスは、使用されている同調回路の共振周波数を急激に減少させることによって、作製されたＬＣ回路の機能性に対して重大な悪影響を及ぼす。さらに深刻なことには、インダクターにより生起される電磁場が、下側の抵抗性シリコン基板に渦電流を発生し、このため大きなエネルギー損失が起こってインダクターのＱ値が低くなる。
インダクターの性能パラメーターは、一般にはインダクターの品質（quality）（Ｑ）ファクターとして示される。インダクターの品質ファクターＱは、Ｑ＝Ｅｓ／Ｅｌと定義され、このときＥｓは素子の反応性部分において貯蔵されるエネルギーであり、Ｅｌは素子の反応性部分において失われるエネルギーである。素子の品質が高いほど、素子の抵抗値がゼロに近づき、素子のＱファクターが無限大に近づく。シリコン基板をオーバーレイする状態で作製されているインダクターの場合、インダクターによって造り出される電磁エネルギーは主として、下側の抵抗性シリコン基板において、およびインダクターを形成させるために作製されている金属線において失われる。素子に対する品質ファクターは、フィルタまたは共振器に関連した品質とは異なる。素子に関して、品質ファクターは、素子のリアクタンス（またはサセプタンス）の純度の目安として役立つ。リアクタンス（またはサセプタンス）の純度は、抵抗性シリコン基板、金属線の抵抗、および誘電損失のために低下することがある。実際の配置構成においては常に、エネルギーを散逸する幾つかの物理的な抵抗器が存在し、これによって回復しうるエネルギーを減少させている。品質ファクターＱは無次元の値である。Ｑ値が１００より大きい場合は、プリント回路基板の表面上に実装されているディスクリートのインダクターの性能が極めて高いと考えられる。集積回路の一部を形成するインダクターでは、Ｑ値は通常約３〜１０の範囲である。
追加の半導体装置が作製されているモノリシック基板上にインダクターを作製する際、この作製の一部として生じる寄生キャパシタンスにより、従来のシリコンプロセスを使用しているインダクターにとって達成できるカットオフ周波数の上限が限定される。多くの用途にとって、こうした限定は受け入れられない。ＬＣ回路が共振するように設計されている周波数に依存して、かなり大きな値の品質ファクター（例えば５０以上）が得られなければならない。この点において、従来技術は、より高い品質ファクターの値を別個のユニットとして得ること、およびこれら別個のユニットと周囲の素子機能とを集積することに限定されている。これでは、インダクターと周囲の素子とが１つのそして同じ半導体基板上に作製されているモノリシック構造物を使用する際に得られる利点が打ち消されてしまう。非モノリシック的なアプローチも、アセンブリのサブコンポーネントを相互接続するのに追加の配線が必要となり、このため相互接続している配線網の全体にわたってさらなる寄生キャパシタンスと抵抗性損失が導入される、という欠点を有している。ＲＦ増幅器の多くの用途（例えば電池式形態用途）では、消費電力が重要なポイントであり、できるだけ低くなければならない。消費電力を増やすことによって寄生キャパシタンスと抵抗性電力損失の影響をある程度は補償できるが、このアプローチにも限界がある。ワイヤレス用途（例えば携帯電話など）の急速な広がりと共に、これらの問題点の早急な解決が求められている。無線通信は急速に拡大している市場であり、ＲＦ集積回路の集積化が最も重要な課題の１つである。１つのアプローチは、動作周波数を例えば１０〜１００GHzの範囲に大幅に増大させることである。このような高い周波数では、シリコンベースのインダクターから得られる品質ファクターの値が著しく低下する。こうした周波数範囲での応用に対しては、シリコン以外の物質をインダクター作製用のベースとして使用するモノリシックインダクターが研究されている。このようなモノリシックインダクターは、例えば、サファイアまたはＧａＡｓをベースに使用して作製されている。これらのインダクターは、シリコンを使用した対応物に比べて基板損失がかなり少なく（渦電流が発生せず、このため電磁エネルギーの損失がない）、従ってはるかに高いＱ値を有するインダクターが得られる。これらのインダクターはさらに、寄生キャパシタンスがより低く、従ってより高い周波数での動作能力を有する。しかしながら、より複雑な応用が求められる場合、シリコンを基板とするインダクターを作製する必要性が依然として存在する。こうした応用に対し、シリコン以外のベース物質を使用するアプローチはあまりにも複雑で非能率であることがわかっており、例えば、半導体装置を作製するための媒体としてのＧａＡｓには、まだ解決しなければならない技術的な課題が残されている。ＧａＡｓは、高い周波数においては半絶縁性物質であり、ＧａＡｓ基板の表面で起こる電磁損失を減少させ、これによりＧａＡｓ表面上に作製されるインダクターのＱ値を増大させる、ということが明らかになっている。しかしながらＧａＡｓのＲＦチップは高価であるため、ＧａＡｓのＲＦチップを使用しなくて済むプロセスがコスト的に有利である。
基板損失（substrate loss）によって装置の性能を犠牲にすることなく、インダクターを半導体環境（semiconductor environment）中に組み込むために、異なった多くのアプローチが試みられている。これらのアプローチの１つは、インダクターの下のシリコンをエッチングによって選択的に除去し（微細加工法を使用して）、これにより基板の抵抗性エネルギー損失と寄生キャパシタンスの影響を取り除く、というものである。別の方法は、金属（例えばアルミニウム）相互接続物または銅ダマシン（damascene）相互接続物の複数層を使用する、というものである。
他のアプローチでは、抵抗率の高いシリコン基板を使用し、これによってシリコン基板における抵抗性損失（resistive loss）を少なくしている。下側基板の表面における抵抗性基板損失は、シリコンインダクターのＱ値を決定する上で主要なファクターを形成する。さらに、螺旋状導体の下のバイアスウェル（biasedwells）が提案されているが、これも基板の表面における誘導損失を少なくすることを目的としている。より複雑なアプローチは、能動回路に使用されたときのインダクターの電気特性をシミュレートする能動性の誘導素子を作製する、というものである。しかしながらこの後者のアプローチでは、シミュレートされたインダクターによる消費電力が大きく、また低電力で高周波数の用途に対しては許容しえないようなノイズが発生する。これらのアプローチはいずれも、インダクターの品質（Ｑ）値を高めること、およびインダクターの作製に必要とされる表面積を少なくすることを共通の目標としている。この点において最も考慮すべきことは、シリコン基板における電磁誘導渦電流による電磁エネルギー損失である。
集積回路の寸法を縮小すると、ダイ１つ当たりのコストが減少すると共に幾つかの性能が改良される。集積回路を他の回路またはシステム素子に接続する金属接続物が比較的重要なものとなってきており、ＩＣのさらなる小型化と相俟って回路の性能に対して益々悪影響を及ぼすようになっている。金属相互接続物の寄生キャパシタンスと抵抗が増大し、このためチップの性能が大幅に悪化する。この点に関して最も重要なのは、電源バス（power bus）と接地バス（ground bus）に沿った電圧降下、およびクリティカル信号パスのＲＣ遅延である。より広い金属線を使用することによって抵抗を少なくしようとすると、これらワイヤのキャパシタンスがより大きくなってしまう。
半導体基板の表面上にインダクターを作製する最新の方法は、細線法（fine-line technique）を使用してインダクターをパッシベーション層の下に作製するという方法である。しかしながら、これは作製されたインダクターとインダクターが作製されている基板表面との間の物理的距離が極めて小さくなる（一般には１０μm未満）ということを示しており、この結果シリコン基板における電磁損失が大きくなり、従ってインダクターのＱ値が低下する。インダクターと半導体表面との間の距離を増大させることにより、シリコン基板における電磁場を距離に反比例して減少させ、インダクターのＱ値を大きくすることができる。従ってパッシベーション層をオーバーレイするインダクターを作製することにより（ポストパッシベーション法によって）、そしてさらに、パッシベーション層の表面上に付着または接着させた厚い誘電体（例えばポリマー）層の表面上にインダクターを作製することにより、インダクターのＱ値を増大させることができる。さらに、インダクターを作製するのに幅広で厚めの金属を使用することによって、寄生抵抗を減少させることができる。本発明の方法は、ポストパッシベーション法によるインダクター作製というこれらの原理を適用するが、このときインダクターは、厚めで幅広の金属を使用して厚い誘電体層上に作製される。
米国特許第5,212,403号（Nakanishi）は、（チップ上の配線基板における）内側と外側に、配線接続物の長さに依存する論理回路のための配線接続物を形成させる方法を示している。
米国特許第5,501,006号（Gehman, Jr.ら）は、集積回路（ＩＣ）と配線基板との間に絶縁層を組み込んだ構造物を示している。配電リード線により、ＩＣのボンディング・パッドが基板のボンディング・パッドに接続される。
米国特許第5,055,907号（Jacobs）は、支持体基板上およびチップ上に薄膜多層の配線デカル（wiring decal）を形成することによって、チップの境界を越えて回路を集積することを可能にする拡張集積半導体構造物について開示している。しかしながら、この特許文献は本発明とは異なる。
米国特許第5,106,461号（Volfsonら）は、ＴＡＢ構造物におけるＩＣ上の、ポリイミド（誘電体）と金属層とを交互に組合わせてなる多層相互接続構造物を教示している。
米国特許第5,635,767号（Wenzelら）は、複数の金属層を隔離するＰＢＧＡによってＲＣ遅延を少なくする方法を教示している。米国特許第5,686,764号（Fulcher）は、電源とI／Oトレースとを隔離することによってＲＣ遅延を少なくするようなフリップチップ基板を示している。
米国特許第6,008,102号（Alforedら）は、バイアによって接続された２つの金属層を使用する螺旋状インダクターを示している。米国特許第5,372,967号（Sundaramら）は、螺旋状インダクターを開示している。
米国特許第5,576,680号（Ling）と米国特許第5,884,990号（Burghartzら）は、他の螺旋状インダクター設計物を示している。
本発明の主要な目的は、高性能集積回路のＲＦ性能を改良することにある。本発明の他の目的は、Ｑ値の高いインダクターを作製する方法を提供することにある。
本発明の他の目的は、Ｑ値の高いインダクターを作製するベースとして、ＧａＡｓチップをシリコンチップで置き換えることにある。本発明のさらに他の目的は、シリコン基板の表面上に作製するインダクターの周波数範囲を広げることにある。
本発明のさらに他の目的は、シリコン基板の表面をオーバーレイする高品質の受動電気素子を作製することにある。本一部継続出願では、ポストパッシベーション法のシーケンスにおいて、誘電体の厚い層をパッシベーション層の上に、そして幅広で厚い金属線を誘電体の厚い層の上に加える。本発明は、高品質の電気素子（例えばインダクター、コンデンサ、または抵抗器）をパッシベーション層上または厚い誘電体層の表面上にさらに作製することによって、本一部継続出願をより広い範囲に広げている。本発明の方法はさらに、ディスクリートの受動電気素子を、下側のシリコン表面から実質的に離れた距離にて実装する方法を提供する。
本一部継続出願は、再配電層（re-distribution layer）と相互接続金属層が従来のＩＣの表面上の誘電体層において作製されている集積回路構造物について教示している。再配電層と相互接続金属層の誘電体上にパッシベーション層を付着させ、パッシベーション層の表面上に厚めのポリマー層を付着させる。本発明では、高品質の電気素子を厚いポリマー層の表面上に作製する。
本発明は、他にもいくつかある中で特に、従来技術において周知の半導体装置の作製法と作製手順を使用したインダクターの作製（Ｑ値の高いインダクターを半導体基板の表面上に作製することに重点が置かれている）に取り組んでいる。本発明のインダクターは高品質であるので、電力損失をできるだけ少なく抑えつつ高周波用途に使用することができる。本発明はさらに、コンデンサと抵抗器をシリコン基板の表面上に作製することに取り組んでいる（従って、コンデンサと抵抗器を作製する本発明の方法の主要な目的は、下側のシリコン基板においてこれら素子によって一般的に引き起こされる寄生キャパシタンス（parasitics）を減少させることにある）。
より具体的に説明するために図１を参照すると、本出願の１つの実施態様の断面が示されている。シリコン基板１０の表面にトランジスタと他の素子（図１には図示せず）が設けられている。基板１０の表面が誘電体層１２で被覆されており、従って誘電体層１２は、基板１０の表面中および基板１０上に設けられている素子の上に付着している。導電相互接続線１１が層１２の内部に設けられており、これらの線が、基板１０の表面に設けられている半導体装置に接続している。
層１４（２つの例が示されている）は、通常は誘電体層１２の上に作製される金属層と誘電体層の全てを示しており、従って図１に示されている層１４は、複数の誘電体層または絶縁層などを含んでもよく、導電相互接続線１３が、層１４の全体にわたって作製されている電気的接続物のネットワークを構成している。電気接点１６が、層１４をオーバーレイしていて層１４の表面上に存在している。これらの電気接点１６は、例えば、基板１０の表面に設けられているトランジスタや他の装置に対する電気的相互接続物を確実に形成するようなボンディング・パッドであってもよい。これらの電気接点１６は、周囲の回路にさらに接続する必要のあるＩＣ集成体内の相互接続箇所である。下側層を湿気や汚染などから防ぐために、層１４の上にパッシベーション層１８（例えば窒化ケイ素で形成されている）が付着されている。
本出願の重要な工程は、厚いポリイミド層２０を付着させること（層１８の表面上に付着させる）から始まる。電気接点１６へのアクセスを設けなければならず、このため開口２２、３６、および３８のパターンがポリイミド層２０とパッシベーション層１８を通してエッチングされ、開口２２、３６、および３８のパターンが電気接点１６のパターンと整列する。電気接点１６は、ポリイミド層２０に作製されている開口２２／３６／３８によって、層２０の表面にまで電気的に延ばされている。
層２０の付着のために使用される前記物質はポリイミドであるが、この層に使用できる物質はポリイミドに限定されず、公知のいかなるポリマー（例えばＳｉＣｌxＯy）も含まれる。上記のポリイミドは、厚いポリマー層２０を作製する上で、本発明の方法に対し使用すべき好ましい物質である。使用できるポリマーの例としては、ケイ素化合物（silicons）、炭素化合物（carbons）、フッ化物（fluorides）、塩化物（chlorides）、酸素化合物（oxygens）、パリレンまたはテフロン（登録商標）（Ｒ）、ポリカーボネート（ＰＣ）、ポリスチレン（ＰＳ）、ポリオキシド（polyoxide）（ＰＯ）、ポリポロオキシド（poly polooxide）（ＰＰＯ）、およびベンゾシクロブテン（ＢＣＢ）などがある。
接点１６との電気的接触は、開口２２／３６／３８に導電性物質を充填することによって確実に果たすことができる。これら金属導体の上表面２４が開口２２／３６／３８中に含まれ、ＩＣをその環境（environment）に接続させるのに、そして周囲の電気回路中にさらに集積するのに使用することができる。この後者の説明は、基板１０の表面に設けられている半導体装置を、開口２２／３６／３８に収容されている導電性相互接続物を介して周囲の素子および回路にさらに接続することができる、と言っているのと同じことである。開口２２、３６、および３８中に収容されている金属相互接続物の表面２４の上に相互接続パッド２６と２８が形成される。これらのパッド２６と２８は、特定の回路設計要件に適応できるものであれば、いかなる幅と厚さを有する設計物であってもよい。１つのパッドを、例えばフリップ・チップ・パッドとして使用することができる。他のパッドを、配電用に、または接地もしくは信号バスとして使用することができる。例えば、図１に示すように、下記のような接続物をパッドに作り上げることができる：パッド２６はフリップ・チップ・パッドとして機能させることができ、パッド２８はフリップ・チップ・パッドとして機能させるか、または電源、アース端子、もしくは電気信号バスに接続することができる。図１に示すパッドのサイズとこのパッドを使用できる可能な電気的接続物との間には関係はない。パッドのサイズ、標準的なやり方、および電気回路を設計する上での制約条件により、ある与えられたパッドが役立つような電気的接続物が得られるかどうかが決まる。
以下に記載の説明は、図１における接点１６のサイズと数に関する。これらの接点１６は薄い誘電体（図１の層１４）の上に位置しているので、パットのサイズが大きすぎてはいけない。なぜなら、パッドのサイズが大きいと、大きなキャパシタンスが発生するからである。さらに、パッドのサイズが大きいと、該金属層のルーティング能力（routing capability）を阻害する。従って、パッド１６のサイズを比較的小さく保持するのが好ましい。しかしながら、パッド１６のサイズはさらに、バイア２２／３６／３８のアスペクト比に直接関係する。バイアエッチングとバイア充填が施されることを考慮すると、許容しうるアスペクト比は約５である。これらの考察に基づいて、接点パッド１６のサイズは０．５μm〜３０μmのオーダーであり、正確なサイズは層１８と２０の厚さに依存する。
本出願によって設計物中に組み込むことのできる接点パッドの数が制限されることはなく、この数はパッケージ設計上の要件に依存している。図１における層１８は、一般的なＩＣパッシベーション層であってよい。
最新の技術において最もよく使用されるパッシベーション層は、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層とプラズマエンハンストＣＶＤ窒化物層である。パッシベーション層１８を作製する際には、先ず約０．２μmのＰＥＣＶＤ酸化物層を付着させ、次いで約０．７μmの窒化物層を付着させる。パッシベーション層１８は、装置ウェーハ（device wafer）を湿気や異物によるイオン汚染から保護するので極めて重要なものである。（集積回路の）サブ−ミクロンプロセスと、（相互接続用金属化構造物）のテンズ−ミクロンプロセス（tens-micron process）との間にこの層を配置することは極めて重要なことである。なぜなら、相互接続用金属化構造物を作製するプロセスに対し、クリーンルーム要件がそれほど厳しくはないより安価なプロセスが可能となるからである。
層２０は、２μmを越える厚さ（硬化後）を有する厚いポリマー（例えばポリイミド）誘電体層である。ポリマー厚さの範囲は２μm〜１５０μmであってよく、電気的設計要件に依存する。
層２０の付着に対しては、例えば日立−デュポン製のポリイミドＨＤ２７３２または２７３４を使用することができる。このポリイミドは、スピンオンコーティングすることができ、そして硬化させることができる。スピンオンコーティング（spin-on coating）の後、ポリイミドを減圧雰囲気または窒素雰囲気にて４００℃で約１時間硬化させる。より厚いポリイミド層を得るためには、ポリイミド皮膜を複数回コーティングして硬化させる。
層２０を作製するのに使用できる他の物質はベンゾシクロブテン（ＢＣＢ）のポリマーである。このポリマーは、現在例えばダウケミカル社で工業的に製造されており、一般的なポリイミド用途の代わりに使用できることが最近明らかになっている。
開口２２、３６、および３８の寸法については従来より種々の意見がある。開口と誘電体厚さとが一緒になったときの寸法によって開口のアスペクト比が決まる。このアスペクト比により、バイア・エッチプロセス（via etch process）と金属充填能力とが問題となってくる。この結果、開口２２／３６／３８に対する直径は約０．５μm〜３０μmの範囲であってよく、開口２２／３６／３８に対する高さは約２μm〜１５０μmの範囲であってよい。開口２２／３６／３８のアスペクト比は、バイア（via）を金属で充填できるように設計されている。バイアは、ＣＶＤ金属（例えば、ＣＶＤタングステンやＣＶＤ銅）で、無電解ニッケルで、ダマシン金属充填法で、または電気メッキ銅で充填することができる。
複数のポリマー（例えばポリイミド）層を施すことによって本出願をさらに拡大することができ、従ってまたより多種類の用途に適合させることができる。図１に示されている構造物の機能は、あらかじめ付着させてある層２０の上に第２のポリイミド層を付着させ、そしてパッド２６と２８をオーバーレイすることによってさらに拡大することができる。選択的なエッチングと金属付着により、第２のポリイミド層の表面上に、パッド２６および２８に相互接続できる追加接点をさらに作製することができる。追加のポリイミド層とその上に作製される接点パッドは特定の用途にカスタマイズすることができ、複数のポリイミド層による用途拡大により、本一部継続出願の汎用性と有用性が大幅に増大する。
図１は、本一部継続出願の基本的な設計上の利点を示している。こうした利点により、金属層１４と接点１６のすぐ近くを通っているサブミクロンのまたは細い線を、金属相互接続物３６を介して上方３０に延ばすことが可能となる。この延在が金属相互接続物２８の水平面において方向３２に続き、そして金属相互接続物３８を介して下方３４に戻る。パッシベーション層１８と絶縁層２０の機能と構造は前記した通りである。本発明の基本的な設計上の利点は、細線相互接続物を“上昇させる（elevate）”かまたは“展開させ（fan-out）”、そしてこれらの相互接続物をミクロレベルおよびサブミクロのレベルから金属相互接続物のレベル（かなり大きめの寸法を有しており、従って抵抗とキャパシタンスがより小さく、製造するのがより簡単でしかも原価効率がより良好である）まで取り除くことにある。本出願のこの態様は、ラインの再配分（line re-distribution）を行ういかなる態様も含んでおらず、従って単純性という固有の特質を有している。従って、ミクロおよびサブミクロの配線を幅広で厚い金属のレベルにてアクセス可能にするという点において、この態様は本出願の重要性をさらに高める。相互接続物２０、３６、および３８は、パッシベーション層とポリマーまたはポリイミド誘電体層を貫いて上昇し、幅広で厚い金属レベル上にてある距離にわたって延在を続け、そして幅広で厚い金属レベルから微細な金属レベルまで、再びパッシベーション層とポリマーまたはポリイミド誘電体層を貫いて下降して延在を続けることによって、微細レベルの金属を相互接続する。このようにしてなされる延在は、幅広で厚い金属線２６と２８を含んだ特定タイプの微細な金属相互接続箇所１６（例えば、信号または電源または接地）への延在に限定する必要はない。どのようなタイプの相互接続物をこのような方法で確実に設けることができるかについては物理学と電子工学の法則により制約が（もしあれば）加えられ、制約ファクター（limiting factor）は、抵抗、伝搬遅延、ＲＣ定数、および他のファクター等の従来の電気的制約ファクターであろう。本出願が重要であるのは、これらの法則を適用できる点において本一部継続出願がはるかに広い許容範囲を与えるという点、そしてそうする際に、集積回路の用途と使用について、またこれら回路の幅広で厚い金属環境への適合についてかなり拡大された範囲をもたらすという点である。
図２は、本一部継続出願の基本的な相互接続態様を、どのようにして本発明に従って微細金属を幅広で厚い金属の平面にまで上昇させるだけでなく、厚いポリイミド層２０の表面上にインダクターを加えるように拡大できるかを示している。インダクターは、基板１０の表面と平行であって、且つ層１２、１４、１８、および２０が組み合わさった高さ分だけ基板１０の表面と隔離している平面において作製される。図２は、基板１０の表面に垂直な平面にて切り取ったときのインダクターの断面４０を示している。幅広で厚い金属も、抵抗によるエネルギー損失の節減に寄与する。さらに、電気メッキ法を使用して抵抗率の低い金属（例えば金、銀、および銅）も適用することができ、その厚さは約２０μmとすることができる。
図３は、誘電体層２０の表面上に作製されたインダクター４０の螺旋構造の平面図４２を示している。図２におけるインダクター４０の断面は、図３のライン２−２’に沿って切り取ったときの図である。インダクター４０を作製するのに使用される方法は、電気メッキ法または金属スパッタ法によって金属（例えば金や銅など）を付着させる従来の方法である。
図４はインダクター４０の平面図を示しており、強磁性物質の層４４を加えることにより、インダクターが基板１０の表面からさらに隔離されている。導体３６と３８用の強磁性物質の層４４において開口が作製されており、層４４は、実験的に測定することができて、使用する物質の種類と層（図４の断面において示されている構造物を作製するために、強磁性物質（例えば層２０）をオーバーレイして使用される）の厚さに影響され且つある程度依存するような厚さに、従来の方法を使用して付着させてある。強磁性物質層４４の表面エリアは一般に、インダクター４０が層４４と整列し、層４４をオーバーレイするように層１８の表面上に広がっており、層４４の表面エリアがこれらの境界を幾分越えて広がっていて、基板１０の表面をインダクター４０の電磁場から遮蔽するという点をさらに改良している。
層４４は強磁性物質の層に制限されず、良導体（例えば、限定するものではないが、金、銅およびアルミニウム）の層とすることもできる。オーバーレイしているインダクター４０はポリイミド層２０の表面上に作製されており、強磁性または良導体を含む層４４によって下側のシリコン基板１０から隔離できる。
図５は、わかりやすくするために、基板および本発明の方法に従って基板の表面上に作製した層の単純化した断面を示している。強調して示されているエリアは前記にて定義した通りである。すなわち、−１０はシリコン基板であり、−１２は、基板の表面上に付着させた誘電体層であり、−１４は、相互接続線、バイア、および接点を含んだ相互接続層であり、−１６は、相互接続層１４の表面上の接点であり、−１８は、接点１６にアクセスできる開口が作製されているパッシベーション層であり、−２０は厚いポリマー層であり、そして−２１は、ポリイミド層２０を通して設けられている導電プラグである。
厚いポリマー層２０は、パッシベーション層１８の表面上に液状形態にて塗被することもできるし、またはパッシベーション層１８の表面上に乾燥皮膜を施すことにより積層することもできる。導電プラグ２１の作製に必要とされるバイアは、従来のフォトリソグラフィプロセスによって作製することもできるし、またはレーザー（ドリル）技術を使用して作製することもできる。
上記の説明から明らかなように、図５の断面において示されている層の配列は、インダクターやコンデンサ等の追加の電気的素子が、ポリイミド層２０の表面上において、そして導電プラグ２１と電気的に接触した状態にて作製できるように造られている。図５に示す断面における誘電体層１２は層１４の一部であってもよい。なぜなら、層１４は、層１２を容易に集積することのできるイントラ・レベル・ジエレクトリック（Intra Level Dielectric; ILD）の層であるからである。
図６に示す断面に対しては、図５に関して説明したのと同じ層がこの断面にも与えられている。能動半導体装置を含むシリコン基板１０の上層１７がさらに示されている。さらに、パッシベーション層１８の表面上に作製されているインダクター１９の断面が示されている。この場合も、インダクター１９のために使用される金属のオーム抵抗ができるだけ低くなければならない、ということを強調しておく。このため、インダクター１９の形成に対しては、例えば金の厚い層を使用するのが好ましい。金の厚い層は、２．４GHzの用途に対してインダクター１９のＱ値を約５から約２０まで増大させたことが明らかになっており、これはインダクター１９のＱ値が相当改良されたことを示している。
図７は、基板１０の表面上に作製されたコンデンサの断面を示している。導電相互接続線と接点を含んだ層１４が基板１０の表面上に作製されている。パッシベーション層１８が層１４の表面上に付着しており、接点パッド１６の表面にアクセスできる開口が、パッシベーション層１８中に作製されている。
よく知られているように、コンデンサは、下側プレート、上側プレート、および上側プレートと下側プレートとを隔離する誘電体層を含む。コンデンサのこれらの構成要素は、図７に示されている断面から下記のように容易に識別することができる。
−４２は、コンデンサの下側プレートを形成する導電層であり、−４４は、コンデンサの上側プレートを形成する導電層であり、−４６は、コンデンサの上側プレート４４を下側プレート４２から隔離する誘電体層である。
図７に示されている断面からわかるように、コンデンサはパッシベーション層１８の表面上に作製されていることに留意すべきであり、従って、コンデンサを作製するこの方法はポストパッシベーション・プロセシング・シーケンスと呼ばれる。個々の層４２、４４、および４６を作製するのに使用できる処理条件と物質についてはすでに記載しており、従ってここでさらに詳細に説明する必要はない。
重要な点は、３つの層４２、４４、および４６を付着させることのできる種々の厚さであり、以下の通りである。
−パッシベーション層１８の厚さは約０．１〜０．３μmであり、−導電性物質層４２の厚さは約０．５〜２０μmであり、−誘電体層４４の厚さは約５００〜１０，０００オングストロームであり、そして−導電性物質層４６の厚さは約０．５〜２０μmである。
図７における断面で示されている、ポストパッシベーション法により作製されたコンデンサは、−コンデンサと下側のシリコン基板との間の寄生キャパシタンスを減少させ、−導電性物質の厚い層の使用を可能にし（これによりコンデンサの抵抗が減少する；このことはワイヤレス用途において特に重要である）、そして−コンデンサの上側プレートと下側プレートとの間の誘電体として高誘電性物質（例えばＴｉＯ2やＴａ2Ｏ5）の使用を可能にした（この結果、コンデンサの容量値がより高くなる）。
図８は、パッシベーション層１８の表面上に作製されているインダクター１９のソレノイド構造の三次元図を示している。図８においてさらに強調されているのは、−２３、すなわちインダクターの金属の上側レベルと下側レベルの相互接続のために図５の厚いポリマー層２０において作製されているバイア、−２５、すなわちインダクターの底部金属、および−２７、すなわちインダクターのための上側金属である。
図９は、先ずポリマーの厚い層２９を付着させ、その上にポリマー層（図示せず）を付着させ、そしてポリマーの厚い層２０（図５）中にバイア２３を作製することによってパッシベーション層１８の表面上に作製されたインダクターの三次元図を示している。図９は、前記にて強調した層の他にポリイミド層２９を示している。インダクター１９は、インダクター１９の底部金属２５、インダクターの上部金属２７、およびポリマーを含むのが好ましい層２０（図５）中に作製されるバイア２３を造り上げることによって作製される。
図１０は、図９で既に示したように、層２０の表面上にインダクターが作製されている場合の平面図を示している。バイア２３は、インダクター１９の上部金属線２７、インダクター１９の底部金属線２５（層２０の表面上には見えないので、ハッチングしてある）と同様に強調されている。さらに詳細に、バイア２３’と２３”については、バイア２３’の下端とバイア２３”の上端はそれぞれ相互接続線３１と３３（図１１）に接続し、これら相互接続線３１と３３は、インダクター１９のさらなる相互接続のための接続となる。
図１１は、図１０の構造を、図１０に示すライン６ｅ−６ｅ’に沿って切り取った断面を示している。接点パッド１６’はパッシベーション層１８の表面上に設けられており、こうした接点パッド１６’は、インダクター１９の底部金属２５とインダクター１９の上部金属２７との間の相互接続のためにバイア２３、２３’および２３”と接触している。バイア２３’と２３”への相互接続物は線３１と３３であり、これらは前述したように、インダクター１９を周囲の回路または素子に接続する。
パッシベーション層をオーバーレイするトロイダルインダクターの作製を図１２と１３に示し、ここではトロイダルコイル１９’をパッシベーション層１８の表面上に作製する。上側レベル金属２７’、底部レベル金属２５’、および、底部レベル金属２５’と上側レベル金属２７’とを相互接続するバイア２３’を図１２において強調している。
図１３は、さらに説明するために、図１２のトロイダル１９’の平面図を示している。この図の強調した特徴は前記で説明しており、従ってここでさらに説明する必要はない。
図１４は、図７のように基板１０の表面上にコンデンサが作製されている場合の断面を示している。しかしながら、図１４に示されている断面においては、厚いポリイミド層２０がパッシベーション層１８の表面上に付着していて、厚いポリイミド層２０を通してアクセスできる接点パッド１６を造るために、パターン形成処理とエッチング処理が施されている。厚いポリマー層２０により、コンデンサの大部分が離される。すなわち、下側プレート４２、上側プレート４４、および誘電体４６が、基板１０の表面から層２０の厚さに等しい距離だけ離される。前述したように、ポリイミドの厚さ範囲は２μm〜１５０μmの範囲で変わってよく、これは電気的な設計要件に依存する。この説明は、図１４に示されている断面に対しても当てはまり、従ってコンデンサの各層を、２μm〜１５０μmの距離だけ基板１０の表面から離すことができる。この結果、コンデンサと下側のシリコン基板との間の距離が大幅に増大し、従って明らかに寄生キャパシタンスが大幅に減少するであろう。
図１５は、基板１０の表面上にパッシベーション層１８が付着していて、パッシベーション層１８の表面上に抵抗器４８が作製されている場合の基板１０の断面を示している。よく知られているように、抵抗器は、電流の通過に対して電気抵抗を生じる物質と２箇所（two points）とを接続することによって作製される。図１５において断面で示されている抵抗４８の一部である２箇所は、相互接続層１４の表面中または表面上に作製されている接点パッド１６である。２つの接点パッドを相互接続し、そしてパッシベーション層１８の表面上に付着する層４８を２つの接点パッド間に作製することによって、本発明の方法に従って抵抗器を作製した。層４８を作製するためには、抵抗率の高い物質（例えば、ＴａＮ、窒化ケイ素、ホスホシリケートガラス（ＰＳＧ）、オキシ窒化ケイ素、アルミニウム、酸化アルミニウム（ＡｌxＯy）、タンタル、ニオブ、またはモリブデン）を使用することができる。高抵抗率物質の層４８の付着の寸法（例えば厚さ、長さ、および幅）は用途によって異なり、従ってここでは特定できない。図１５における断面で示されている抵抗器は、図７と図１４のコンデンサの場合と同じように、パッシベーション層１８の表面上にポストパッシベーション法によって作製される。
図１６は基板１０の断面を示しており、基板の表面上に相互接続層１４が作製されている。相互接続用金属層１４の上にパッシベーション層１８が付着しており、パッシベーション層１８の表面上に厚いポリイミド層２０が付着している。ポリイミド層２０の表面上に抵抗器４８が作製されている。抵抗器４８は、２つの接点パッド１６と高抵抗率の薄い金属層とを接続した状態で作製されている。抵抗器本体と基板表面との間の距離を増大させることによって（ポリイミド層２０の厚さを増大させることによって）抵抗器本体と基板との間の寄生キャパシタンスが減少し、従って改良された抵抗性構成要素が得られる（寄生容量損失の減少、高周波性能の向上）。
本発明のポストパッシベーション法のさらなる応用が図１７と１８に示されており、接点パッド１６とオーバーレイしている電気素子（例えばディスクリートのインダクター）との間にボール状接点を作製することに重点を置いている。基板１０の表面から上方に向かっての、図１７の層のほとんどは、３つの層に関して上記で使用したのと同じ参照番号を使用して図１７において識別してある。図１７においてまだ識別されていないのは、−５０、厚いポリマー層２０を通して形成されている接点プラグ、−５２、選択的ハンダ付着法（プラグ５０の表面上に電気メッキまたはボール・マウンティングを施し、付着させたハンダ上へフラックスを施し、そしてハンダをフローさせて接点ボール５２を形成させる）という従来法を使用して接点プラグ５０の表面上に形成されている接点ボール、および−５４、ディスクリートの電気素子（例えば、インダクターやディスクリートのコンデンサまたは抵抗器）の断面である。
図１８はシリコン基板１０の断面を示しており、基板表面の上にディスクリートの電気素子５４が実装されており、接点ボール５６が使用されていて、これにより基板１０と電気素子５４との間の距離が相当程度の値になる。接点パッド１６にオーバーレイしているパッシベーション層１８にて作製されている開口中に接点ボールが挿入されており、この（比較的大きな）接点ボール５６が、基板１０の表面とディスクリートの電気素子５４との間に相当程度の隔離をもたらす。
図１７と１８に示されている方法は、−受動素子５４が基板１０の表面から相当程度の距離離れていること、および−プリント回路基板（ＰＣＢ）の表面上にディスクリートの受動素子５４を実装する代わりに、本発明においては半導体装置により近くに受動素子５４を実装できるということを示している。
添付図面で断面にて示した実施例を挙げつつ上記に説明してきた方法と手順の全体を通して下記のような点を強調してきた：−シリコン基板から受動素子をさらに離し、これにより、基板が受ける電磁損失のために基板によって引き起こされる悪影響が減少する、−本発明のポストパッシベーション法はディスクリート素子の設計パラメーターの選択を可能にし、この結果、ディスクリートのコンデンサとディスクリートのインダクターの抵抗が減少する。このことは、従来技術の方法と本発明の方法との下記比較からより一層明確になる。
従来技術では、インダクターの作製に薄い金属の使用が必要とされるため、インダクターのために幅広のコイルの作製が要求され、この結果、インダクターに必要とされる表面積が増大し、従ってインダクターの寄生キャパシタンスが増大し、このため基板表面において渦電流損失を引き起こす。
これとは対照的に本発明は、受動素子の金属が（厚いポリマー層によって）（薄い金属）相互接続層１４から離れているので厚い金属を使用することができ、従ってインダクターに必要とされる表面積が少なくて済み、またインダクターの抵抗率が減少し、これによってインダクターのＱ値が増大する。
本発明の好ましい実施態様について説明し、またその形態を詳細に記載してきたが、当業者にとっては、本発明の精神を逸脱することなく、また添付の特許請求の範囲を逸脱することなく種々の変形が可能であることは言うまでもない。
図１は、本一部継続出願による発明の相互接続スキームの断面を示している。 図２は、厚いポリイミド層の表面上にインダクターが作製されているという本一部継続出願が拡大された場合の断面を示している。 図３は、本発明の方法に従って作製されるインダクターの平面図を示している。 図４は、基板とオーバーレイしている層の断面を示しており、厚いポリイミド層の表面上にインダクターが作製され、インダクターを下側のシリコン基板から絶縁するために強磁性物質の層がさらに加えられている。 図５は、本一部継続出願の方法を使用して基板表面上に作製されている複数層と基板とを単純化させた場合の断面を示している。 図６は、パッシベーション層の上にインダクターが加えられた場合の、図５の断面を示している。 図７は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の表面上にコンデンサが作製されている場合の断面を示している。 図８は、厚いポリマー層中にバイアを作製することによってパッシベーション層の表面上に作製されたインダクターの三次元図を示している。 図９は、厚いポリイミド層の表面上に付着させた厚いポリマー層中に作製されたインダクターの三次元図を示している。 図１０は、層２０の表面上にインダクターが作製されている場合の平面図を示している。 図１１は、図１０の構造を、図１０のライン６ｅ−６ｅ’に沿って切り取った断面を示している。 図１２は、パッシベーション層の表面上に作製されたインダクターの三次元図を示しており、インダクターはソレノイドの形状を有する。 図１３は、図１２のインダクターの平面図を示している。 図１４は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の上に厚いポリイミド層を付着させ、そして厚いポリイミド層の表面上にコンデンサが作製されている場合の断面を示している。 図１５は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の表面上に抵抗器が作製されている場合の断面を示している。 図１６は、基板の表面上にパッシベーション層を付着させ、パッシベーション層の上に厚いポリイミド層を付着させ、そして厚いポリイミド層の表面上に抵抗器が作製されている場合の断面を示している。 図１７は、シリコン基板の表面上にディスクリートの電気素子が実装され、接点ボールが使用されていて、これにより基板と電気素子との間の距離が相当程度の値となり、そして厚いポリイミド層が使用されている、という場合の断面を示している。 図１８は、シリコン基板の表面上にディスクリートの電気素子が実装され、厚い接点ボールが使用されていて、これにより基板と電気素子との間の距離が相当程度の値となり、そしてポリイミド層が使用されていない、という場合の断面を示している。

Claims (86)

  1. 半導体基板の表面をオーバーレイする高性能集積回路用のインダクターを形成する方法であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板を用意する工程と；
    （ｂ）相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製し、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する工程と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程と；
    （ｄ）前記パッシベーション層より実質的に厚くて、しかも前記相互接続用金属化構造物を作製するのに使用される誘電体中間層より実質的に厚い絶縁・分離用ポリマー層を前記前記パッシベーション層上に付着させる工程と；
    （ｅ）前記絶縁・分離用ポリマー層を貫いて、および前記パッシベーション層を貫いて開口を形成させて、前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点の少なくとも１対を露出させる工程と；
    （ｆ）前記開口に導電性物質を充填して、前記開口を通る金属接点を作製する工程と；
    （ｇ）前記絶縁・分離用ポリマー層の表面上に前記インダクターを形成させ、前記インダクターが、前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点の少なくとも１対に接続されている工程と；を含む方法。
  2. 前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点のサイズが約０．３μm〜約５０μmの範囲である、請求項１記載の方法。
  3. 前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点が、スパッタアルミニウム、ＣＶＤタングステン、ＣＶＤ銅、電気メッキ金、電気メッキ銀、電気メッキ銅、無電解金、および無電解ニッケルを含む群から選択される物質を含む、請求項１記載の方法。
  4. 前記インダクターが誘電体中に埋め込まれ、そしてさらにパッシベーション層によって被覆される、請求項１記載の方法。
  5. 前記誘電体が低Ｋ誘電体である、請求項４記載の方法。
  6. 厚さが約１，０００〜５０，０００オングストロームであり、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする強磁性物質の１つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記強磁性物質の１つ以上の層を挿入する、請求項１記載の方法。
  7. 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製される、請求項１記載の方法。
  8. 前記インダクターが、ダマシン加工法を使用して作製される、請求項１記載の方法。
  9. 前記インダクターが、フォトリソグラフィによる露光とエッチングの方法を使用して作製される、請求項１記載の方法。
  10. 上板、底板、および前記上板と前記底板との間に挿入された誘電体層を備える、高性能集積回路用のコンデンサを半導体基板の表面上に形成する方法であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板を用意する工程と；
    （ｂ）相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製し、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触し、前記オーバーレイする相互接続用金属化構造物の表面上に設けられる前記電気接点が、偶数と奇数の隣接接点箇所の対に分けられ、これにより１つの電気接点が１つの対だけに属することができる工程と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程と；
    （ｄ）前記パッシベーション層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に開口を作製し、少なくとも１つの開口が、前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点の少なくとも１つの偶数の接点をオーバーレイする工程と；
    （ｅ）前記パッシベーション層に作製される前記開口を含めた前記パッシベーション層の表面上に導電性物質の第１の層を付着させる工程と；
    （ｆ）前記第１の導電性物質層に対しパターン形成処理とエッチング処理を施し、前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられる前記偶数箇所の電気接点の少なくとも１つに開口を作製し、そして前記コンデンサの前記底板を作製する工程と；
    （ｇ）前記偶数箇所の電気接点の少なくとも１つに対する前記開口を含めた前記第１の導電性物質層の表面上に誘電体層を付着させる工程と；
    （ｈ）前記誘電体層に対しパターン形成処理とエッチング処理を施し、前記偶数箇所の電気接点の少なくとも１つに対する前記誘電体層に開口を作製し、前記偶数箇所の電気接点の少なくとも１つを部分的に露出させ、そして前記上板と前記底板との間に挿入される前記誘電体層を作製する工程と；
    （ｉ）前記誘電体層に作製される少なくとも１つの開口を含めた前記誘電体層の表面上に第２の導電性物質層を付着させる工程と；
    （ｊ）前記第２の導電性物質層に対しパターン形成処理とエッチング処理を施し、前記コンデンサの前記上板を作製する工程と；を含む方法。
  11. 前記パッシベーション層をパターン形成およびエッチングする前記工程の後に行われる追加の処理工程として、前記パッシベーション層において作製される前記開口を含めた前記パターン形成・エッチング処理したパッシベーション層の表面上に、絶縁・分離用ポリマー層を付着させる工程と；前記絶縁・分離用ポリマー層に対しパターン形成処理とエッチング処理を施し、前記オーバーレイする相互接続用金属化構造物の表面上の前記偶数箇所の電気接点の少なくとも１つと整列する少なくとも１つの開口を前記絶縁・分離用ポリマー層に作製する工程と；を含む、請求項１０記載の方法。
  12. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項１１記載の方法。
  13. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項１１記載の方法。
  14. 半導体基板の表面上に高性能集積回路用の抵抗器を形成する方法であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板を用意する工程と；
    （ｂ）相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製し、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する工程と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程と；
    （ｄ）前記パッシベーション層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に開口を作製し、前記開口の少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイする工程と；
    （ｅ）前記パッシベーション層に作製される前記開口を含めた前記パッシベーション層の表面上に導電性物質層を付着させる工程と；
    （ｆ）前記抵抗性導電物質層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に作製される前記開口の少なくとも１対に相互接続する導電性物質層を作製し、そして前記抵抗器を作製する工程と；を含む方法。
  15. 半導体基板の表面上に高性能集積回路用の抵抗器を形成する方法であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板を用意する工程と；
    （ｂ）相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製し、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する工程と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程と；
    （ｄ）前記パッシベーション層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に開口を作製し、前記開口の少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイし、部分的に露出させる工程と；
    （ｅ）前記パッシベーション層に作製される前記開口を含めた前記パターン形成・エッチング処理したパッシベーション層の表面上に絶縁・分離用ポリマー層を付着させる工程と；
    （ｆ）前記絶縁・分離用ポリマー層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に作製される少なくとも１対の開口と整列する少なくとも１対の開口を前記絶縁・分離用ポリマー層に作製し、そして前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対を部分的に露出させる工程と；
    （ｇ）前記絶縁・分離用ポリマー層に作製される前記開口を含めた前記絶縁・分離用ポリマー層の表面上に導電性物質層を付着させる工程と；
    （ｈ）前記抵抗性導電物質層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に作製される前記開口の少なくとも１対と相互接続する導電性物質層を作製し、そして前記抵抗器を作製する工程と；を含む方法。
  16. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項１５記載の方法。
  17. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン（ＢＣＢ）のポリマーを含む、請求項１５記載の方法。
  18. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項１５記載の方法。
  19. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項１５記載の方法。
  20. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項１９記載の方法。
  21. 半導体基板の表面上にディスクリートの電装品を実装する方法であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板を用意する工程と；
    （ｂ）相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製し、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する工程と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程と；
    （ｄ）前記パッシベーション層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に開口を作製し、前記開口の少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイし、少なくとも１対の電気接点を前記パッシベーション層にもたらす工程と；
    （ｅ）前記パッシベーション層に作製される前記開口を含めた前記パターン形成・エッチング処理したパッシベーション層の表面上に絶縁・分離用ポリマー層を付着させる工程と；
    （ｆ）前記絶縁・分離用ポリマー層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層にもたらされる少なくとも１対の電気接点と整列する少なくとも１対の開口を前記絶縁・分離用ポリマー層に作製する工程と；
    （ｇ）前記パッシベーション層にもたらされる少なくとも１対の電気接点の表面上に導電性物質層を選択的に付着させ、前記絶縁・分離用ポリマー層に作製される前記開口を充填し、前記絶縁・分離用ポリマー層を通して導電プラグを作製し、前記導電プラグが、前記パッシベーション層にもたらされる電気接点の少なくとも１対をオーバーレイする工程と；
    （ｈ）前記導電プラグの表面上にはんだ層を選択的に作製する工程と；
    （ｉ）前記ディスクリートの電装品の電気接点が前記選択的に作製されたはんだ層と整列するよう、前記ディスクリートの電装品を、前記選択的に作製されたはんだ層の上に、且つ前記選択的に作製されたはんだ層と整列した状態にて配置する工程と；
    （ｊ）前記選択的に作製されたはんだ層を流し、前記ディスクリートの電装品と前記導電プラグとを接続するはんだボールを前記絶縁・分離用ポリマー層において作製し、これによって前記ディスクリートの電装品と１対の電気接点とを前記パッシベーション層において接続する工程と；を含む方法。
  22. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン（ＢＣＢ）のポリマーを含む、請求項２１記載の方法。
  23. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項２１記載の方法。
  24. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項２１記載の方法。
  25. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選択される、請求項２１記載の方法。
  26. 半導体基板の表面上にディスクリートの電装品を実装する方法であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板を用意する工程と；
    （ｂ）相互接続物の１つ以上の層を含んだオーバーレイする相互接続用金属化構造物を前記半導体基板の能動表面上に作製し、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する工程と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上にパッシベーション層を付着させる工程と；
    （ｄ）前記パッシベーション層に対しパターン形成処理とエッチング処理を施し、前記パッシベーション層に開口を作製し、前記開口の少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイし、少なくとも１対の電気接点を前記パッシベーション層にもたらす工程と；
    （ｅ）前記パッシベーション層において、少なくとも１対の電気接点の表面上にはんだ層を選択的に作製する工程と；
    （ｆ）前記ディスクリートの電装品の電気接点が前記選択的に作製されたはんだ層と整列するよう、前記ディスクリートの電装品を、前記選択的に作製されたはんだ層の上に、且つ前記選択的に作製されたはんだ層と整列した状態にて配置する工程と；
    （ｇ）前記選択的に作製されたはんだ層を流し、前記ディスクリートの電装品と少なくとも１対の電気接点とを前記パッシベーション層において接続するはんだボールを作製する工程と；を含む方法。
  27. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選択される、請求項２６記載の方法。
  28. （ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板と；
    （ｂ）前記基板の能動表面上の、相互接続物の１つ以上の層を含むオーバーレイする相互接続用金属化構造物であって、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する、オーバーレイする相互接続用金属化構造物と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層と；
    （ｄ）前記パッシベーション層より実質的に厚くて、前記相互接続用金属化構造物を作製するのに使用される誘電体中間層よりも実質的に厚い、前記パッシベーション層上に付着させる絶縁・分離用ポリマー層と；
    （ｅ）前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点の少なくとも１対を露出させるために、前記絶縁・分離用ポリマー層を通して、および前記パッシベーション層を通して形成される開口であって、導電性物質が充填されて、前記開口を通る金属接点が作製される開口と；を備え、前記絶縁・分離用ポリマー層の表面上に形成され、前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点の少なくとも１対に接続されている、半導体基板の表面をオーバーレイする高性能集積回路のためのインダクター。
  29. 前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点のサイズが約０．３μm〜約５０μmの範囲である、請求項２８記載のインダクター。
  30. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項２８記載のインダクター。
  31. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン（ＢＣＢ）のポリマーを含む、請求項２８記載のインダクター。
  32. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項２８記載のインダクター。
  33. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項２８記載のインダクター。
  34. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項２８記載のインダクター。
  35. 前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点が、スパッタアルミニウム、ＣＶＤタングステン、ＣＶＤ銅、電気メッキ金、電気メッキ銅、電気メッキ銀、無電解金、および無電解ニッケルを含む群から選択される物質を含む、請求項２８記載のインダクター。
  36. 前記インダクターが誘電体中に埋め込まれ、そしてさらにパッシベーション層によって被覆される、請求項２８記載のインダクター。
  37. 前記誘電体が低Ｋ誘電体である、請求項３６記載のインダクター。
  38. 厚さが約２，０００〜５０，０００オングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする強磁性物質の１つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記強磁性物質の１つ以上の層を挿入する、請求項２８記載のインダクター。
  39. 前記インダクターが螺旋状設計物であって、前記絶縁・分離用ポリマー層の表面上に、および前記絶縁・分離用ポリマー層の表面に平行な平面中に作製される、請求項２８記載のインダクター。
  40. 前記インダクターが、ダマシン加工法を使用して作製される、請求項２８記載のインダクター。
  41. 前記インダクターが、フォトリソグラフィによる露光とエッチングの方法を使用して作製される、請求項２８記載のインダクター。
  42. 上板、底板、および前記上板と前記底板との間に挿入された誘電体層を備える、半導体基板の表面上の高性能集積回路用コンデンサであって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板と；
    （ｂ）前記基板の能動表面上の、相互接続物の１つ以上の層を含むオーバーレイする相互接続用金属化構造物であって、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触し、前記オーバーレイする相互接続用金属化構造物の表面上に設けられる前記電気接点が、偶数と奇数の隣接接点箇所の対に分けられ、これにより１つの電気接点が１つの対だけに属することができる、オーバーレイする相互接続用金属化構造物と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層と；
    （ｄ）前記パッシベーション層に作製された開口であって、少なくとも１つの開口が、前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている前記電気接点の少なくとも１つの偶数の接点をオーバーレイする開口と；
    （ｅ）前記パッシベーション層に作製された前記開口を含む前記パッシベーション層の表面上に付着させた導電性物質の第１の層と；
    （ｆ）前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられた前記偶数箇所の電気接点の少なくとも１つに対して、前記コンデンサの前記底板を形成する前記第１の導電性物質層に作製された開口と；
    （ｇ）前記偶数箇所の電気接点の少なくとも１つに対する前記開口を含めた前記第１の導電性物質層の表面上に付着させた誘電体層と；
    （ｈ）前記偶数箇所の電気接点の少なくとも１つに対する、前記誘電体層における開口であって、前記偶数箇所の電気接点の少なくとも１つを部分的に露出させ、前記上板と前記底板との間に挿入された前記誘電体層を形成する開口と；
    （ｉ）前記誘電体層に作製された少なくとも１つの開口を含めた前記誘電体層の表面上に付着させた第２の導電性物質層と；を備え、前記コンデンサの前記上板が、前記第２の導電性物質層にパターン形成処理とエッチング処理を施すことによって作製されている、コンデンサ。
  43. 前記パターン形成・エッチング処理したパッシベーション層上に、前記パッシベーション層に作製された前記開口を含めた前記パターン形成・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層と；前記オーバーレイする相互接続用金属化構造物の表面上における前記偶数箇所の電気接点の少なくとも１つと整列している、前記絶縁・分離用ポリマー層に作製された少なくとも１つの開口と；をさらに備える、請求項４２記載のコンデンサ。
  44. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項４２記載のコンデンサ。
  45. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン（ＢＣＢ）のポリマーを含む、請求項４３記載のコンデンサ。
  46. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項４３記載のコンデンサ。
  47. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項４３記載のコンデンサ。
  48. 半導体基板の表面上における高性能集積回路のための抵抗器であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板と；
    （ｂ）前記基板の能動表面上の、相互接続物の１つ以上の層を含むオーバーレイする相互接続用金属化構造物であって、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する、オーバーレイする相互接続用金属化構造物と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層と；
    （ｄ）前記パッシベーション層に作製された開口であって、少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている前記電気接点の少なくとも１対をオーバーレイする開口と；
    （ｅ）前記パッシベーション層に作製された前記開口を含む前記パッシベーション層の表面上に付着させた抵抗性導電物質層と；
    （ｆ）前記パッシベーション層に作製された前記開口の少なくとも１対を相互接続し、前記抵抗器を作製する導電性物質層と；を備える抵抗器。
  49. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項４８記載の抵抗器。
  50. 半導体基板の表面上における高性能集積回路のための抵抗器であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板と；
    （ｂ）前記基板の能動表面上の、相互接続物の１つ以上の層を含むオーバーレイする相互接続用金属化構造物であって、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する、オーバーレイする相互接続用金属化構造物と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層と；
    （ｄ）前記パッシベーション層に作製された開口であって、少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイし、そして部分的に露出させる開口と；
    （ｅ）前記パッシベーション層に作製された前記開口を含む前記パターン形成・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層と；
    （ｆ）前記パッシベーション層に作製された開口の少なくとも１対と整列し、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対を部分的に露出させる、前記絶縁・分離用ポリマー層における少なくとも１対の開口と；
    （ｇ）前記絶縁・分離用ポリマー層において作製された前記開口を含む前記絶縁・分離用ポリマー層の表面上に付着させた導電性物質層と；
    （ｈ）前記パッシベーション層に作製された前記開口の少なくとも１対を相互接続し、前記抵抗器を作製する抵抗性導電物質層と；を備える抵抗器。
  51. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項５０記載の抵抗器。
  52. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン（ＢＣＢ）のポリマーを含む誘電体ポリマーを含む、請求項５０記載の抵抗器。
  53. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項５０記載の抵抗器。
  54. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項５０記載の抵抗器。
  55. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項５０記載の抵抗器。
  56. 半導体基板の表面上におけるディスクリートの電装品であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板と；
    （ｂ）相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物であって、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する、オーバーレイする相互接続用金属化構造物と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層と；
    （ｄ）前記パッシベーション層に作製された開口であって、少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイし、少なくとも１対の電気接点を前記パッシベーション層にもたらす開口と；
    （ｅ）前記パッシベーション層に作製された前記開口を含む前記パターン形成・エッチング処理したパッシベーション層の表面上に付着させた絶縁・分離用ポリマー層と；
    （ｆ）前記パッシベーション層に設けられた電気接点の少なくとも１対と整列していて、前記絶縁・分離用ポリマー層に作製された少なくとも１対の開口と；
    （ｇ）前記パッシベーション層にもたらされた電気接点の少なくとも１対の表面上に選択的に付着し、前記絶縁・分離用ポリマー層に作製された前記開口を充填し、前記絶縁・分離用ポリマー層を通して導電プラグを作製する導電性物質層であって、前記導電プラグが、前記パッシベーション層にもたらされた電気接点の少なくとも１対をオーバーレイする導電性物質層と；
    （ｈ）前記導電プラグの表面上に選択的に作製されたはんだ層と；を備え、前記ディスクリートの電装品の電気接点が前記選択的に作製されたはんだ層と整列するよう、前記ディスクリートの電装品が、前記選択的に作製されたはんだ層の上で且つ前記選択的に作製されたはんだ層と整列した状態で配置され；前記選択的に作製されたはんだ層が流され、前記絶縁・分離用ポリマー層における前記導電プラグと前記ディスクリートの電装品とを接続するはんだボールが作製され、これによって前記パッシベーション層における１対の電気接点と前記ディスクリートの電装品とが接続される、ディスクリートの電装品。
  57. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項５６記載のディスクリートの電装品。
  58. 前記絶縁・分離用ポリマー層がポリイミドまたはベンゾシクロブテン（ＢＣＢ）のポリマーを含む、請求項５６記載のディスクリートの電装品。
  59. 硬化後の前記絶縁・分離用ポリマー層の厚さが約１．０〜１５０μmの範囲である、請求項５６記載のディスクリートの電装品。
  60. 前記絶縁・分離用ポリマー層がスピンオンコーティングされ、そして硬化される、請求項５６記載のディスクリートの電装品。
  61. 前記絶縁・分離用ポリマー層が、スピンオンコーティングと硬化の複数処理工程に付される、請求項５６記載のディスクリートの電装品。
  62. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選択される、請求項５６記載のディスクリートの電装品。
  63. 半導体基板の表面上に実装されたディスクリートの電装品であって、（ａ）表面中または表面上に半導体装置が作製されている半導体基板であって、該半導体基板の能動表面中または能動表面上の前記半導体装置に設けられる電気接点を有する半導体基板と；
    （ｂ）相互接続物の１つ以上の層を前記基板の能動表面上に含んだオーバーレイする相互接続用金属化構造物であって、前記相互接続物の層が、電気接点が前記オーバーレイする相互接続用金属化構造物の表面中または表面上に設けられている状態にて、導電相互接続線または導電接点または導電バイアを１つ以上の層において含み、前記電気接点の少なくとも１つが、前記オーバーレイする相互接続用金属化構造物の前記１つ以上の層に設けられる前記導電相互接続線または前記導電接点または前記導電バイアの少なくとも１つと接触し、前記金属線または前記接点または前記導電バイアの少なくとも１つが、前記基板の表面中または表面上の前記半導体装置に設けられる前記電気接点の少なくとも１つと接触する、オーバーレイする相互接続用金属化構造物と；
    （ｃ）前記オーバーレイする相互接続用金属化構造物上に付着させたパッシベーション層と；
    （ｄ）前記パッシベーション層に作製された開口であって、少なくとも２つが、前記オーバーレイする相互接続用金属化構造物の表面中に設けられている電気接点の少なくとも１対をオーバーレイし、少なくとも１対の電気接点を前記パッシベーション層にもたらす開口と；
    （ｅ）前記パッシベーション層における少なくとも１対の電気接点の表面上に選択的に付着させたはんだ層と；を備え、前記ディスクリートの電装品の電気接点が前記選択的に付着させたはんだ層と整列するよう、前記ディスクリートの電装品が、前記選択的に付着させたはんだ層の上で且つ前記選択的に付着させたはんだ層と整列した状態で配置され；前記選択的に付着させたはんだ層が流され、前記パッシベーション層における少なくとも１対の電気接点と前記ディスクリートの電装品とを接続するはんだボールが作製される、ディスクリートの電装品。
  64. 前記パッシベーション層が約０．１５〜２．０μmの範囲の厚さのプラズマエンハンストＣＶＤ（ＰＥＣＶＤ）酸化物層を含み、該酸化物層の上に約０．５〜２．０μmの範囲の厚さのＰＥＣＶＤ窒化物層が付着されている、請求項６３記載のディスクリートの電装品。
  65. 前記ディスクリートの電装品が、抵抗器、コンデンサ、およびインダクターを含む群から選択される、請求項６３記載のディスクリートの電装品。
  66. 前記インダクターがパッシベーション層の表面をオーバーレイするように作製され、これによってポリマーの層が施されない、請求項１記載の方法。
  67. 前記インダクターがポリマー層をオーバーレイするソレノイド構造物であって、前記ポリマー層がパッシベーション層をオーバーレイする、請求項１記載の方法。
  68. 前記インダクターがパッシベーション層をオーバーレイするソレノイド構造物であって、これによってポリマーの層が施されない、請求項１記載の方法。
  69. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項１１記載の方法。
  70. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項１５記載の方法。
  71. 前記はんだボールが、電気メッキ、無電解メッキ、スクリーン印刷、およびボールマウンティングによって作製される、請求項２１記載の方法。
  72. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項２１記載の方法。
  73. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項２８記載のインダクター。
  74. 前記インダクターがソレノイド設計物であって、前記絶縁・分離用ポリマー層の表面上に作製され、前記ソレノイドは、前記絶縁・分離用ポリマー層の表面に平行なオーバーレイしている平面中に２つのパターン形成処理した金属層を備え、該パターン形成処理した金属層はバイアによって接続され、これによって前記ポリマー層がパッシベーション層の表面上に付着される、請求項２８記載のインダクター。
  75. 前記インダクターがソレノイド設計物であって、前記絶縁・分離用ポリマー層の表面上に作製され、前記ソレノイドは、前記絶縁・分離用ポリマー層の表面に平行なオーバーレイしている平面中に２つのパターン形成処理した金属層を備え、該パターン形成処理した金属層はバイアによって接続され、これによって前記ポリマー層がポリイミド層の表面上に付着され、これによって前記ポリイミド層がパッシベーション層の表面上に付着される、請求項２８記載のインダクター。
  76. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項４３記載のコンデンサ。
  77. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項５０記載の抵抗器。
  78. 前記絶縁・分離用ポリマー層が乾燥ラミネートフィルムである、請求項５６記載のディスクリートの電装品。
  79. 厚さが約１，０００〜５０，０００オングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする導電性物質の１つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記導電性物質の１つ以上の層を挿入する、請求項１記載の方法。
  80. 前記インダクターがトロイダル設計物であって、前記絶縁・分離用ポリマー層の表面上に作製される、請求項１記載の方法。
  81. 厚さが約１，０００〜５０，０００オングストロームより大きくて、そして表面積が、前記インダクターが前記絶縁・分離用ポリマー層をほぼオーバーレイする表面積より大きい、前記パッシベーション層をオーバーレイする導電性物質の１つ以上の層を追加することにより、前記パッシベーション層の表面とその上に付着させた絶縁・分離用ポリマー層との間に、前記導電性物質の１つ以上の層を挿入する、請求項２８記載のインダクター。
  82. 前記インダクターがトロイダルコイルであって、前記絶縁・分離用ポリマー層の表面上に作製される、請求項２８記載のインダクター。
  83. 前記インダクターがポリマー層をオーバーレイするトロイダルコイル構造物であって、前記ポリマー層がパッシベーション層をオーバーレイする、請求項１記載の方法。
  84. 前記インダクターがパッシベーション層をオーバーレイするトロイダルコイルであって、これによってポリマーの層が施されない、請求項１記載の方法。
  85. 前記インダクターがトロイダルコイルであって、前記絶縁・分離用ポリマー層の表面上に作製され、これによって前記ポリマー層がパッシベーション層の表面上に付着される、請求項２８記載のインダクター。
  86. 前記インダクターがトロイダルコイルであって、前記絶縁・分離用ポリマー層の表面上に作製され、これによって前記ポリマー層がポリマー層の表面上に付着され、これによって前記ポリマー層がパッシベーション層の表面上に付着される、請求項２８記載のインダクター。
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