JP2014041644A - フラッシュメモリ中のエラースキャニング - Google Patents

Abstract

【課題】フラッシュメモリデバイス中の情報の中の潜在的エラーを検知する方法、装置、及びシステムを提供する。
【解決手段】スキャンをする条件が満足されるときに（３４０）、メモリデバイスの少なくとも一部をスキャンする（３５０）方法、装置、及びシステムを含む。スキャンする条件は、読み取り動作の数、書き込み動作の数、時間、及び他のものの一つ以上に依存し得る（３１０）。追加の方法、装置、及びシステムを含む他の実施形態が開示される。
【選択図】図３

Description

［関連出願]
本特許出願は、２００７年８月２２日に出願された米国特許出願第１１／８４３，４６６号の優先権利益を主張するものであり、これは参照により本明細書に組み入れられる。

［技術分野］
本開示の実施形態は、フラッシュメモリデバイス中の情報を管理することを含む、不揮発性メモリデバイスに関する。

フラッシュメモリデバイスのような不揮発性メモリデバイスは、データ又は情報を記憶するために用いられる。フラッシュメモリデバイスは、多くのコンピュータ、並びに、例えば、携帯電話、デジタルカメラ、デジタルオーディオプレイヤー、及びデジタルレコーダといった電子デバイスに備られる。フラッシュメモリデバイスはまた、携帯可能なユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ又は“サム”ドライブのような携帯可能なストレージデバイスとして用いられ得る。時として、フラッシュメモリデバイスは、コンピュータ及び他の電子デバイス又はシステム中の従来の磁気ハードドライブの代わりになり得る。

フラッシュメモリデバイスは、通常は半導体チップ中に形成される多数のメモリセル中に情報を記憶する。フラッシュメモリデバイスは通常、セル中に情報を記憶するプログラミング又は書き込み動作、セルから情報を読み出す読み取り動作、及びセルから情報を消去又は削除する消去動作を有している。

時として、フラッシュメモリデバイス中に記憶された情報の中で潜在的エラーが起こり得る。もし潜在的エラーが検知されないままであると、情報は使用不可能になり得る。従って、フラッシュメモリデバイス中の情報の中の潜在的エラーを検知する方法、装置、及びシステムへの要求が存在する。

本発明の実施形態に従うメモリデバイスを含むシステムのブロック図を示している。 本発明の実施形態に従うメモリデバイスのブロック図を示している。 本発明の実施形態に従うエラー検出のためのスキャンをする方法の流れ図である。 図２のメモリデバイスのエラーレートと読み取り動作の数の関係を示すグラフである。 本発明の実施形態に従うネットワークシステムのブロック図を示している。

図１は、本発明の実施形態に従うシステム１００のブロック図を示している。システム１００は、コンピュータ、携帯電話、又はデジタルカメラなどの電子システム中に備えられ得る。図１に示されているように、システム１００は、メモリセル１０４を有するメモリアレイ１０２を有するメモリデバイス１０１を含み、情報を記憶し得る。情報は、ユーザからのデータ及びシステム１００によって生成された制御データの少なくとも一つを含み得る。システム１００はまた、メモリコントローラ１０３を含み、一つ以上のインターフェイス又はバス１０５及びバス１０７を介したメモリデバイス１０１とプロセッサ１０６の間の通信を制御し得る。

システム１００はさらに、マネージメントコンポーネント１１９を含み得て、マネージメントコンポーネント１１９は、メモリデバイス１０１中に記憶された情報の中の潜在的エラー検出のためにメモリデバイス１０１のスキャンをすること、及びエラーを訂正することに関係し得る。上述のように、未検知の潜在的エラーは、使用不可能になり得る。システム１００中では、情報が使用不可能になる前に、潜在的エラー検出のためにメモリデバイス１０１のスキャンをすること、及び次にエラーを訂正することが、全エラーレートを減少させ得る若しくは情報が使用不可能になるのを避け得るし、又は両方をし得る。

マネージメントコンポーネント１１９はモニタリングユニット１３１を含み、バス１０５、１０７又は両方の上の信号をモニタすることよって、メモリアレイにアクセスする及びメモリアレイからアクセスされる数を追跡し得る。例えば、モニタリングユニット１３１は、少なくとも一つのカウンタ１５１を含み、メモリデバイス１０１中の読み取り動作又は書き込み動作の数をカウントし得る。マネージメントコンポーネント１１９はまた、ストレージユニット１３２を含み、システム１００のエラースキャニングアクティビティ中で用いられ得る一以上の値を記憶し得る。ストレージユニット１３２は、読み取り専用メモリ（ＲＯＭ）ストレージ素子、電子的に消去可能プログラム可能なＲＯＭ（ＥＥＰＲＯＭ）、及びレジスタ回路などのストレージ回路素子を含み得る。マネージメントコンポーネント１１９はまた、タイムキーパ１３３を含み得て、タイムキーパ１３３は時間を刻み続けるリアルタイムクロックを含み得る。マネージメントコンポーネント１１９はまた、エラー訂正ユニット１３４を含み、メモリデバイス１０１中に記憶された情報の中に見つかり得るエラーを訂正し得る。エラー訂正ユニット１３４は、エラー訂正回路を含み、記憶された情報に関連するエラー訂正コード（ＥＣＣ）データに基づいてエラーを訂正し得る。ＥＣＣデータはハミングコード、リード−ソロモンコード、及びＢＣＨコード（ボース、レイショードゥリ、ホッケンガムコード）などのコードに基づいて生成され得る。

図１で、矢印１４１、１４２、及び１４３は、マネージメントコンポーネント１１９の全体が、メモリデバイス１０１、メモリコントローラ１０３、及びプロセッサ１０６の一つのみの中に備えられ得るのか、又はマネージメントコンポーネント１１９の一部が、メモリデバイス１０１、メモリコントローラ１０３、及びプロセッサ１０６の少なくとも二つの中に分散され得るのか、を表す。マネージメントコンポーネント１１９は、ソフトウェアプログラム命令、ファームウェア、ハードウェア、又はそれらの組み合わせを含み得る。マネージメントコンポーネント１１９中のファームウェアの例は、基本入出力システム（ＢＩＯＳ）回路又は電子システムのＢＩＯＳ回路に類似の回路を含む。マネージメントコンポーネント１１９中のハードウェアの例は、フリップフロップ回路、レジスタ回路、ステートマシン回路、及び他の回路素子のような回路素子を含む。

図１のメモリデバイス１０１は、フラッシュメモリデバイスのような不揮発性メモリデバイスを含み得る。プロセッサ１０６は、汎用プロセッサ（例えば、コンピュータで用いられるプロセッサ）又は特定用途向け集積回路若しくはＡＳＩＣ（例えば、携帯電話又はデジタルカメラ中で用いられるプロセッサ）を含み得る。メモリデバイス１０１及びメモリコントローラ１０３は、同一の半導体ダイから形成され、同一の半導体パッケージ又はチップ中に封入され得る。メモリデバイス１０１及びメモリコントローラ１０３はまた、別々の半導体ダイから形成され、別々の半導体パッケージ又は別々のチップ中に封入され得る。実施形態によっては、メモリコントローラ１０３は省略され得るし、メモリデバイス１０１及びプロセッサ１０６は、バス１０５及び１０７の一つ又は両方を介して互いに通信し得る。実施形態によっては、メモリデバイス１０１は、図２のメモリデバイスを含み得る。

図２は、本発明の実施形態に従うメモリデバイス２０１のブロック図を示している。メモリデバイス２０１は、行及び列に配置されたセル２０４を有するメモリアレイ２０２を含み得る。行デコーダ２０６及び列デコーダ２０８は、アドレスレジスタ２１３に応答し、ライン又は端子２４０上の行アドレス及び列アドレス信号に基づいてセル２０４にアクセスし得る。セル２０４にアクセスすることは、セル２０４へ情報を書き込むこと、又はセル２０４から情報を読み出すことを含み得る。データ入出力回路２１４は、セル２０４と端子２４０の間で情報を転送し得る。メモリデバイス２０１の端子２４０及び端子２４１は、インターフェイス又は図１のバス１０５及び１０７のようなバスに結合され得る。端子２４０及び２４１は、メモリデバイス１０１の外部端子（例えば、メモリデバイス１０１を含むチップ又は半導体パッケージの外部に配置された端子）を含み得る。読み取り動作は、端子２４１に与えられる読み取りコマンド（又は読み取り動作を示す信号）に基づいて実行され得る。書き込み動作は、端子２４１に与えられる書き込みコマンド（又は書き込み動作を示す信号）に基づいて実行され得る。端子２４０及び２４１上の、信号の転送のようなアクティビティをモニタすることによって、メモリデバイス２０１はメモリアレイ２０２全体の上で、又は個々のブロック中で、実行された読み取り動作及び書き込み動作の数を追跡する又は決定することができる。

制御回路２１６は、端子２４０及び２４１上の信号に基づいて、メモリデバイス２０１の動作を制御し得る。メモリデバイス２０１の動作は、セル２０４に情報を書き込む又はプログラムする書き込み動作、セル２０４から情報を読み出す読み取り動作、及びセル２０４から情報を消去する消去動作を含み得る。メモリデバイス２０１の書き込み、読み取り、及び消去動作は、セル２０４中に記憶された情報の中のエラー検出のためのスキャンをするといった、メモリデバイス２０１中での様々なアクティビティと結び付いて実行され得る。

制御回路２１６は、マネージメントコンポーネント２１９を含み得て、マネージメントコンポーネント２１９は図１のマネージメントコンポーネント１１９の実施形態を含み得る。実施形態によっては、図２のマネージメントコンポーネント２１９は、図１のマネージメントコンポーネント１１９より少ない回路素子を含み得る。例えば、図２のマネージメントコンポーネント２１９は、図１のエラー訂正ユニット１３４のようなエラー訂正ユニットを省略し得る。図２で、メモリデバイス２０１のマネージメントコンポーネント２１９は、潜在的エラー検出のためにメモリアレイ２０２中のセル２０４をスキャンすることに関係し得る。マネージメントコンポーネント２１９はまた、エラーの訂正に関係し得る。

メモリアレイ２０２は、メモリブロック２１１及び２１２、ページ（又はセルの行）２２１、２２２、２２３、及び２２４、並びにセクタ２３１、２３２、２３３、２３４、２３５、２３６、２３７及び２３８を含み得る。図２に示されているように、ブロック２１１及び２１２の各々は複数のページを含み得るし、各ページは複数のセクタを含み得るし、そして各セクタは複数のセルを含み得る。ブロック２１１及び２１２は、フラッシュメモリデバイスの消去済みブロックと呼ばれ得る。明確化のために、図２は、メモリアレイ２０２中に２つのブロック、各ブロック中に２つのページ、各ページ中に２つのセクタ、及び各セクタ中に２つのセルの例を示している。実施形態によっては、メモリアレイ２０２中の２つのブロックの数、各ブロック中のページの数、各ページ中のセクタの数、及び各セクタ中のセルの数は変わり得る。例えば、ブロック２１１及び２１２の各々は、６４ページを含み得る。別の例では、ブロック２１１及び２１２の各々の中のページ２２１、２２２、２２３、及び２２４の各々は、４つのセクタを含み得る。別の例では、ブロック２１１及び２１２の各々の各セクタは４０９６セルを含み、５１２バイトの情報を記憶し得る。

図２では、メモリデバイス２０１は不揮発性メモリデバイスを含み得る。実施形態によっては、メモリデバイス２０１は、セル２０４がＮＡＮＤフラッシュメモリ配置に配置されたフラッシュセルを含み得るＮＡＮＤフラッシュメモリデバイスを含み得る。別の実施形態では、メモリデバイス２０１は、ＮＯＲフラッシュメモリデバイス、高分子メモリデバイス、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）デバイス、例えばオビオニクスユニバーサルメモリ（ＯＵＭ）デバイスのような相変化メモリ（ＰＣＭ）デバイス、窒素化合物読み取り専用メモリ（ＮＲＯＭ）デバイス、又は磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスのようなメモリデバイスを含み得る。

当業者は、メモリデバイス２０１は、本明細書中で記述される様々な実施形態に注意を向けさせるために図２からは省略されている、他のコンポーネントを含み得ることを容易に理解するだろう。

メモリデバイス２０１中に記憶されている情報の中のエラーの検出のためのスキャンをすることは、デバイスに基づくスキャニング、ブロックに基づくスキャニング、ブロックに基づくランダムページスキャニング、時間に基づくスキャニング、又はこれらの組み合わせで実行され得る。例えば、デバイスに基づくスキャニングでは、メモリアレイ２０２中のいくつかのセクタが読み出された後、又は何回かの読み取り動作がメモリデバイス２０１上で実行された後に、メモリアレイ２０２全体がスキャンされ得る。ブロックに基づくスキャニングでは、ブロック２１１又は２１２中のいくつかのセクタが読み出された後、又はブロック２１１又は２１２上で何回かの読み取り動作が実行された後、そのブロックのみがスキャンされ得る。ブロックに基づくスキャニングではまた、ブロック２１１又は２１２中のいくつかのセクタが書き込まれた後、又はブロック２１１又は２１２上で何回かの書き込み動作が実行された後に、そのブロックのみがまたスキャンされ得る。ブロックに基づくランダムページスキャニングでは、ブロック２１１及び２１２のうちの選択された一つの中のあるページが、選択された同じブロック内の別のページの読み取り動作に基づいてランダムにスキャンされ得る。時間に基づくスキャニングでは、例えば、数日ごとのように、各時間間隔後にメモリアレイ２０２がスキャンされ得る。

実施形態によっては、メモリデバイス２０１に記憶されている情報の中のエラー検出のためのスキャンを含むメモリデバイス２０１中の動作及びアクティビティは、図３のアクティビティの実施形態を含み得る。

図３は、本発明の実施形態に従うエラー検出のためのスキャンをする方法３００の流れ図である。方法３００は、図１のシステム１００のようなシステム中、又は図２のメモリデバイス２０１のようなメモリデバイス中で用いられ得る。よって、方法３００中のメモリデバイスは、図１のメモリデバイス１０１又は図２のメモリデバイス２０１を含み得る。

図３のアクティビティ３１０は、メモリデバイス中に記憶された情報の中のエラー検出のためのスキャンをする条件を設定し得る。図１のメモリコントローラ１０３若しくはプロセッサ１０６のようなコントローラ若しくはプロセッサ中の回路、又は図２のメモリデバイス２０１の制御回路２１６のような回路が、条件を設定し得る。条件を設定することは、ストレージユニットに少なくとも一つの選択値を記憶することを含み得る。図１のストレージユニット１３２のようなストレージユニットは、アクティビティ３１０によって設定された選択値を記憶し得る。

アクティビティ３１０で条件を設定することは、メモリデバイス中の読み取り動作の数が第一の設定値を超える又は少なくとも等しいときに、エラー検出のためのスキャンが実行され得るように第一の設定値を記憶することを含み得る。例えば、Ｍを整数として第一の選択値をＭに設定すると、メモリデバイス中の読み取り動作の回数がＭを超える又は少なくともＭに等しくなると、エラー検出のためのスキャンが実行され得る。

アクティビティ３１０で条件を設定することはまた、メモリデバイスのあるブロック中の読み取り動作の回数が第二の選択値を超える又は少なくとも等しいときに、エラー検出のためのスキャンが実行され得るように第二の選択値を記憶することを含み得る。例えば、Ｂを整数として第二の選択値をＢに設定すると、ブロック中の読み取り動作の回数がＢを超える又は少なくともＢに等しくなると、エラー検出のためのスキャンが実行され得る。

アクティビティ３１０で条件を設定することはまた、メモリデバイスのあるブロック中の読み取り動作の回数が第三の選択値を超える又は少なくとも等しいときに、メモリデバイスのそのブロック中のあるランダム位置において、エラー検出のためのスキャンが実行され得るように第三の選択値を記憶することを含み得る。例えば、Ｒを整数として第三の選択値をＲに設定すると、ブロック中の読み取り動作の回数がＲを超える又は少なくともＲに等しくなると、ランダム位置でエラー検出のためのスキャンが実行され得る。

アクティビティ３１０で条件を設定することはまた、メモリデバイスのあるブロック中の書き込み動作の回数が第四の選択値を超える又は少なくとも等しいときに、そのブロック中でエラー検出のためのスキャンが実行され得るように第四の選択値を記憶することを含み得る。例えば、Ｗを整数として第四の選択値をＷに設定すると、ブロック中の書き込み動作の回数がＷを超える又は少なくともＷに等しくなると、そのブロック上でエラー検出のためのスキャンが実行され得る。

アクティビティ３１０で条件を設定することはまた、第五の値によって示される各時間間隔でエラー検出のためのスキャンが実行され得るように第五の選択値を記憶することを含み得る。例えば、第五の選択値が、数日のような時間間隔を表し得るＴに設定されると、Ｔで示される各時間間隔の毎にエラー検出のためのスキャンが実行され得る。

アクティビティ３１０では、第一、第二、第三、第四、及び第五選択値は、あらゆる組み合わせで記憶され得る。例えば、第一、第二、第三、第四、及び第五選択値の一つのみが記憶されてもよい。よって、メモリデバイス中の情報の中のエラー検出のためのスキャンをする条件は、アクティビティ３１０によって記憶される第一、第二、第三、第四、及び第五選択値の一つのみに依存し得る。別の例では、第一、第二、第三、第四、及び第五選択値の少なくとも二つが記憶され得る。よって、メモリデバイス中の情報の中のエラー検出のためのスキャンをする条件は、第一、第二、第三、第四、及び第五選択値の少なくとも二つに依存し得る。

アクティビティ３２０は、メモリデバイスにアクセスし得る。メモリデバイスにアクセスすることは、メモリデバイスに情報を記憶する又は書き込む書き込み動作を実行すること、及びメモリデバイスから情報を読み出す読み取り動作を実行することを含み得る。

アクティビティ３３０は、アクセス数の追跡をし得る。アクセス数は、メモリデバイスにアクセスする又はメモリデバイスからアクセスされる数を含み得る。実施形態によっては、アクティビティ３３０は、アクセス数をカウントすることによって、アクセス数を追跡し得る。図１のカウンタ１５１のようなカウンタは、アクティビティ３３０でアクセス数をカウントし得る。カウンタ又は図１のストレージユニット１３２のようなストレージユニットは、カウントした後、アクセス数を記憶し得る。

アクセス数は、メモリデバイス中の読み取り動作の数を含み得る。読み取り動作の数は、メモリデバイスの一つより多いブロックのセクタ上で実行される読み取り動作の総数を含み得る。アクセス数はまた、メモリデバイスのあるブロック中の読み取り動作の数を含み得る。アクセス数はまた、メモリデバイスのブロック中の書き込み動作の数を含み得る。

アクティビティ３４０は、エラー検出のためのスキャンをする条件が満足されているかどうかを決定する。アクティビティ３４０では、アクティビティ３３０でのアクセス数が、アクティビティ３１０によって設定された対応する選択値と比較され得る。比較の結果は、条件が満足されているかどうかを決定し得る。

例えば、メモリデバイス中の読み取り動作の数が、アクティビティ３１０によってストレージデバイス中に記憶され得るある選択値（例えば、上述の値Ｂ）を超える又は少なくとも等しいときに、アクティビティ３４０中の条件が満足される。

別の例では、メモリデバイスのあるブロック中の読み取り動作の数が、アクティビティ３１０によってストレージデバイス中に記憶され得るある選択値（例えば、上述の値Ｂ）を超える又は少なくとも等しいときに、アクティビティ３４０中の条件が満足される。

別の例では、メモリデバイスのあるブロック中の読み取り動作の数が、アクティビティ３１０によってストレージデバイス中に記憶され得るある選択値（例えば、上述の値Ｒ）を超える又は少なくとも等しいときに、アクティビティ３４０中の条件が満足される。

別の例では、メモリデバイスのあるブロック中の書き込み動作の数が、アクティビティ３１０によってストレージデバイス中に記憶され得るある選択値（例えば、上述の値Ｗ）を超える又は少なくとも等しいときに、アクティビティ３４０中の条件が満足される。

別の例では、情報がメモリデバイスに記憶されてからある時間量が経過し、その時間量が、アクティビティ３１０で設定され得るある選択値によって示される時間量を超える又は少なくとも等しいときに、アクティビティ３４０中の条件が満足される。

図３に示されているように、方法３００のアクティビティ３４０の条件が満足されないとき（“ＮＯ”によって示される）、方法３００はアクティビティ３３０を繰り返し得る。条件が満足されるとき（“ＹＥＳ”によって示される）、方法３００は引き続きアクティビティ３５０を実行し得る。

アクティビティ３５０は、エラー検出のためのスキャンをし得る。アクティビティ３５０でスキャンをすることは、メモリデバイスの一部のみ又はメモリデバイス全体のスキャンをすることを含み得る。アクティビティ３５０でスキャンをすることは、デバイスに基づくスキャニング、ブロックに基づくスキャニング、ブロックに基づくランダム位置スキャニング、時間に基づくスキャニングの少なくとも一つを含み得る。

アクティビティ３５０は、メモリデバイス中の読み取り動作の数がある選択値（例えば、上述の値Ｍ）を超える又は少なくとも等しいときに、デバイスに基づくスキャニングを実行し得る。デバイスに基づくスキャニングでは、アクティビティ３５０は、記憶された情報を有するセルを読み取り、記憶された情報を有しないセルの読み取りをスキップし得る。記憶された情報を有しているセルは、メモリデバイスの一つ以上ブロックに備えられ得る。実施形態によっては、デバイスに基づくスキャニングにおいて、アクティビティ３５０のスキャンでは、記憶された情報を有するセル及び記憶された情報を有しないセルの両方を読み取り得る。

アクティビティ３５０は、あるブロック中の読み取り動作の数が、ある選択値（例えば、上述の値Ｂ）を超える又は少なくとも等しいとき、ブロックに基づくスキャニングを実行し得る。ブロックに基づくスキャニングでは、アクティビティ３５０は、選択されたブロック中の読み取り動作の数が、アクティビティ３１０によって記憶された第二の選択値を超える又は少なくとも等しいときに、その選択されたブロックのみの中のセルを読み取り得る。

アクティビティ３５０は、あるブロック中の読み取り動作の数が、ある選択値（例えば、上述の値Ｒ）を超える又は少なくとも等しいときに、ブロックに基づくランダム位置スキャニングを実行し得る。ブロックに基づくランダム位置スキャニングでは、アクティビティ３５０は、あるブロック中のランダム位置でセルを読み取り、エラー検出のためのスキャンをし得る。アクティビティ３５０がランダム位置のセルを読み取り得る率は、値Ｒのような選択値に基づき得る。実施形態によっては、ランダム位置のアドレスは、オフセット値及び（エラー検出のためのスキャンをすることではない）通常のメモリ読み取り動作中にメモリデバイスに与えられるアドレスの関数であり得る。例えば、もしＲのような選択値が１２であり、オフセット値が１６ならば、すると、あるブロックに対して１２回の通常メモリ読み取り動作が実行される毎に、追加の読み取り動作（例えば、１３回目の読み取り動作）が実行されて、ランダム位置でセルを読み取り、エラー検出のためのスキャンが行われ得る。この例では、追加の読み取り動作（１３回目の読み取り動作）でのランダム位置のアドレスは、１２回目の読み取り動作の位置のアドレス及び（この例では１６である）オフセット値に基づいて決定され得る。例えば、１３回目の読み取り動作でのランダム位置のアドレスは、１２回目の読み取り動作での位置のアドレスとオフセット値の和（又は１２回目の読み取り動作における位置のアドレスからオフセット値を減じた差）から決定され得る。オフセット値は選択され、アクティビティ３１０で用いられているストレージユニットのようなストレージユニットに記憶され得る。ブロックに基づくランダム位置スキャニングでは、オフセット値が記憶され得るストレージユニットにアクセスすることによって、オフセット値を得ることができる。

実施形態によっては、ランダム位置は、あるブロックのあるページの位置を含み得る。よって、実施形態によっては、オフセット値は、ブロック中のページの数に基づいて選択され得る。例えば、ブロックが０から６３までの番号付けされた６４ページを有するとき、オフセット値は、１から６２までであり得る。この例では、（エラー検出のためのスキャンがされるだろう）ランダムページのアドレスは、通常の読み取り動作で読み出される（６４ページの一つである）ページのアドレスとオフセット値の和（又は通常の読み取り動作で読み出されるページのアドレスからオフセット値を減じた差）であって、ランダムページのアドレスがブロック内に収まるようなものであり得る。

アクティビティ３５０でスキャンをすることはまた、ブロック中の書き込み動作の数が、アクティビティ３１０によって記憶され得る選択値（例えば、上述の値Ｗ）を超える又は少なくとも等しいときに、ブロックに基づくスキャニングを実行し得る。例えば、アクティビティ３５０は、あるブロックのある位置でセルに情報を書き込んだ後に、同じブロック中の別の位置でセルを読み取り、エラーの検出のためのスキャンをし得る。

図２に示したように、ブロックは複数のページを含み得る。ブロックは、ページ毎に異なる書き込み動作によって、そして連続的な順番、例えば第一のページ、中間のページ、最後のページという連続的な順番で書き込まれ得る。ブロックはページ毎に書き込まれ得るので、動作の数は書き込まれたページの数に対応し得る。図３で、アクティビティ３５０は、情報を新しいページに書き込んだ後に、書き込まれているページのセルを読み取り得る。例えば、もし選択値が１４（例えば、Ｗ＝１４）であり、もしあるブロック上で実行された書き込み動作の数が１４（例えば、１４ページが書き込まれた）ならば、すると、１５回目の書き込み動作でそのブロックに書き込んだ後、アクティビティ３５０は、以前に書き込まれたセル（例えば、１回目のページから第１４回目のページまでのセル）を読み取り、エラー検出のためのスキャンをし得る。実施形態によっては、今と同一の例を用いて、アクティビティ３５０は、（第１５回目の書き込み動作で書き込まれたセルを含む）全ブロック中のセルを、第１５回目の書き込み動作の後に読み取り、エラー検出のためのスキャンをし得る。

実施形態によっては、ブロックのあるページ内のセルが書き込まれるたびに、アクティビティ３５０がブロックの各ページ内のセルを読み取り、エラー検出のためのスキャンをし得るように、選択値が選ばれ得る。例えば、選択値は１（例えば、Ｗ＝１）に設定され得る。他の実施形態では、エラー検出のためのスキャンをするために、ブロックのページの数の少なくとも半分が書き込まれた後にのみ、アクティビティ３５０はブロックのページのセルを読み取り得るように選択値が選ばれ得る。例えば、選択値はブロックのページの半数（例えば、Ｐをブロックのページ数として、Ｗ＝（１／２）Ｐ）に設定され得る。

アクティビティ３５０は、時間間隔毎に時間に基づくスキャニングを実行して、エラー検出のためのスキャンをし得る。時間に基づくスキャニングでは、アクティビティ３５０は、記憶されている情報を有するセルを読み取り、エラー検出のためのスキャンをし得る。例えば、もし設定値が３０日（例えば、３０日に対応する値に対応するＴ）であれば、すると３０日ごとに、アクティビティ３５０は、記憶された情報を有するセルを読み取りエラー検出のためのスキャンをし得る。

アクティビティ３５０では上述のように、満足された一つ以上の条件に基づいて、エラー検出のためのスキャンをするために、情報がメモリデバイスのセルから読み出され得る。アクティビティ３５０によって得られたスキャンに基づいて訂正動作が実行され、情報の中のあらゆるエラーを訂正し得る。

実施形態によっては、アクティビティ３５０でエラー検出のためのスキャンをすることは、デバイスのメモリセルからの情報を読み出すこと、及び情報がセルから読み出されるときに、情報に付随するＥＣＣデータ（例えば、新しいチェックビット）を決定することを含み得る。そして、ＥＣＣデータ（例えば、新しいチェックビット）は、情報がメモリセルに書き込まれたときに、情報に付随していたＥＣＣデータ（例えば、古いチェックビット）と比較され得る。二つのＥＣＣデータ（例えば、古いチェックビットと新しいチェックビット）の間のミスマッチは、情報にエラーが生じていることを示し得る。

他の実施形態では、アクティビティ３５０でエラー検出のためのスキャンをすることは、情報にエラーが生じているかどうか、を決定するためにメモリデバイス中の専用ハードウェアにアクセスすることを含み得る。例えば、アクティビティ３５０でエラー検出のためのスキャンをすることは、参照セル内の情報を表す電圧レベル値が限界値内にとどまっているかどうかを決定するために、デバイスの参照セルにアクセスすることを含み得る。この例では、もし電圧レベル値が限界値の外にあれば（例えば、限界値を下回った又は限界値を超えた電圧レベル値）、情報中にエラーが生じ得る。実施形態によっては、参照セルは、図２のメモリアレイ１０２のセル１０４のようなメモリアレイのセルの一部であり得る。実施形態によっては、図１のメモリコントローラ１０３又はプロセッサ１０６のような、コントローラ又はプロセッサが（図１のエラー訂正ユニット１３４のようなエラー訂正ユニットの代わりに）、情報中にエラーが生じているかを決定するために、メモリデバイス中の専用ハードウェア（例えば、参照セル）にアクセスし得る。

アクティビティ３６０は、もしエラーが見つかればエラーを訂正し得る。例えば、アクティビティ３６０は、情報にエラーが存在するとき、ビットエラー量（生じ得る１以上のエラービット）を決定するために情報をチェックし得る。アクティビティ３６０は、次にビットエラー量がある選択値以上のときに、エラーを訂正し得る。図１のエラー訂正ユニット１３４のような訂正ユニットは、訂正を実行し得る。実施形態によっては、訂正ユニットは、ビットエラー量が少なくとも１であるときに、エラーを訂正し得る。よって、このような実施形態では、見つかったエラービットはどれも訂正され得る。他の実施形態では、訂正ユニットは、あるビット数がスキャンされる毎にビットエラー量がある値を超えたときのみ、エラーを訂正し得る。スキャンされるビット数はセクタ中のビット数であり得る。例えば、訂正ユニットは、あるビット数がスキャンされる毎にビットエラー量が３を超えたときのみエラーを訂正し得る。

アクティビティ３７０は、追跡情報をアップデートし得る。例えば、アクティビティ３３０で追跡された一つ以上の値は、アクティビティ３５０でエラー検出のためのスキャンが行われた後、初期値にリセットされ得る。例えば、あるブロックがエラー検出のためにスキャンされた後、そのブロック上で実行された読み取り動作の数は、初期値（例えば、ゼロ）にリセットされ得て、リセット後に、そのブロック上で実行される読み取り動作の数が選択値（例えば、値Ｂ）に少なくとも等しいときに、そのブロックに対してエラー検出のための別のスキャンが行われ得る。アクティビティ３３０によって追跡される別の値は、その別の値に基づいてエラー検出のためのスキャンが実行された後、リセットされ得る。アクティビティ３７０の後、方法３００は、上述の他のアクティビティの一つ以上を繰り返し得る。例えば、方法３００は、アクティビティ３２０から始めて、上述の他のアクティビティを繰り返し得る。

方法３００の個々のアクティビティは、示された順番又はある特定の順番で行われる必要はなかろう。あるアクティビティが繰り返され得るし、他のものは一度しか生じないことがあり得る。様々な実施形態は、図３に示されているものより多い又は少ないアクティビティを有し得る。例えば、方法３００が時間に基づくスキャニングを行うときには、方法３００は、アクティビティ３２０、３３０、及び３７０の一つ以上を省略し得る。実施形態によっては、方法３００は、上の図１から図２、並びに以下の図４及び図６を参照して記述されるアクティビティ又は動作を含み得る。

図４は、エラーレートと図２のメモリデバイス２０１の読み取り動作の数の間の関係を示すグラフである。図４において、Ｘ及びＮはメモリデバイス２０１上で実行された読み取り動作のある特定の数を表し得る。図４のＲ１、Ｒ２、及びＲ３は、読み取り動作の数に関するエラーレートを表している。図４に示されているように、エラーレートは、読み取り動作の数がＸ以下のときは、Ｒ１からＲ２に向かって線形的に増加し得る。読み取り動作の数がＸより大きいと、エラーレートはＲ２からＲ３に向かって指数関数的に増加し得る。よって、図４では、読み取り動作の数が少なくともＸであるとき、エラーレートは比較的高い割合で増加する。従って、メモリデバイス２０１では、読み取り動作の数が少なくともＸであるときにエラー検出のためのスキャンをすることは、読み取り動作の数がＸより小さいときにエラー検出のためのスキャンをすることより経済的であり得て、それは読み取り動作の数がＸ以上であるときは、エラーを見付ける機会が著しく増加し得るからである。

実施形態によっては、図４中のＸのような読み取り動作の数は、検査中に決定され得る。例えば、検査中に、数多くの読み取り動作がメモリデバイス２０１上で実行され得て、よって読み取り動作に対応するエラーレート（例えば、Ｒ１、Ｒ２、及びＲ３）が記録され得る。図４中のＸのような、読み取り動作の数は、エラーレートが著しい変化を示し始める点で決定され得る。例えば、図４に示されているように、ＸはＲ２に対応する点で決定され得るが、それはＲ１、Ｒ２、及びＲ３を繋ぐ曲線は、Ｒ１とＲ２の間の傾きに対して、Ｒ２とＲ３の間の傾きにおいて著しい変化を示すからである。実施形態によっては、
読み取り動作の数Ｘは約１０００である。実施形態によっては、読み取り動作の数は、約１０００から約２０００の範囲内にある。よって、実施形態によっては、メモリデバイス２０１のような、メモリデバイス中に記憶された情報の中のエラー検出のためのスキャンをすることは、読み取り動作の数（例えば、Ｘ）が少なくとも１０００であるときに開始し得る。

図５は、本発明の実施形態に従うネットワーク５００を示している。ネットワーク５００は、接続５６３を介して互いに通信するシステム５６１及び５６２を含み得る。接続５６３は有線接続又は無線接続を含み得る。実施形態によっては、接続５６３はインターネット接続を含み得る。

システム５６１は、プロセッサ５１０、画像センサデバイス５２０、メモリデバイス５２５、メモリコントローラ５３０、グラフィックコントローラ５４０、回路モジュール５４５、入出力（Ｉ／Ｏ）コントローラ５５０、ディスプレイ５５２、キーボード５５４、ポインティングデバイス５５６、周辺デバイス５５８、及びシステム５６１のコンポーネント内で情報を転送するためのバス５６０を含み得る。システム５６１はまた、情報を無線で送信及び受信するためのアンテナ５７０を含み得る。システム５６１はまた、システム５６１の幾つかのコンポーネントがその上に配置され得る回路基板５０２を含み得る。実施形態によっては、システム５６１のコンポーネントの数は変わり得る。例えば、実施形態によっては、システム５６１は、ディスプレイ５５２、画像センサデバイス５２０、メモリデバイス５２５、及び回路モジュール５４５の一つ以上を省略し得る。システム５６１は、図１のシステム１００の実施形態を含み得る。

プロセッサ５１０は、汎用プロセッサ、例えば、コンピュータ中に使用されるプロセッサを含み得る。プロセッサ５１０は、特定用途向け集積回路（ＡＳＩＣ）、例えば、携帯電話、又はデジタルカメラ若しくはカムコーダに用いられるプロセッサを含み得る。プロセッサ５１０は、シングルコアプロセッサ又はマルチコアプロセッサを含み得る。プロセッサ５１０は、一つ以上のプログラミングコマンドを実行し、情報を処理及び処理された情報を生成し得る。プロセッサ５１０によって処理される情報は、画像センサデバイス５２０又はメモリデバイス５２５によるものなど、システム５６１の他のコンポーネントによって提供されるデジタル出力情報を含み得る。

画像センサデバイス５２０は、相補型金属酸化物半導体（ＣＭＯＳ）画像センサであってＣＭＯＳピクセルアレイを有するもの、又は電荷結合デバイス（ＣＣＤ）画像センサであってＣＣＤピクセルアレイを有するものを含み得る。

メモリデバイス５２５は、揮発性メモリデバイス、不揮発性メモリデバイス、又はその両方の組み合わせを含み得る。例えば、メモリデバイス５２５は、動的ランダムアクセスメモリ（ＤＲＡＭ）デバイス、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス、ＮＡＮＤ若しくはＮＯＲフラッシュメモリデバイスのようなフラッシュメモリデバイス、又はＤＲＡＭ、ＳＲＡＭ、及びフラッシュメモリデバイスの組み合わせを含み得る。実施形態によっては、メモリデバイス５２５は、図１から図４を参照しながら上で記述されたメモリデバイス１０１又は２０１の一つ以上の実施形態を含み得る。

ディスプレイ５５２は、アナログディスプレイ、又はデジタルディスプレイを含み得る。ディスプレイ５５２は、液晶ディスプレイ（ＬＣＤ）、又はプラズマディスプレイを含み得る。ディスプレイ５５２は、他のコンポーネントから情報を受け得る。例えば、ディスプレイ５５２は、画像センサデバイス５２０、メモリデバイス５２５、グラフィックコントローラ５４０及びプロセッサ５１０の一つ以上によって処理された情報を受け、テキスト及び画像を含む情報を表示し得る。

回路モジュール５４５は、車両の回路モジュールを含み得る。回路モジュール５４５は他のコンポーネントから情報を受け、車両の一つ以上のサブシステムを起動し得る。例えば、回路モジュール５４５は、画像センサデバイス５２０、メモリデバイス５２５、及びプロセッサ５１０の一つ以上によって処理された情報を受け、車両のエアバッグシステム、車両セキュリティアラーム、及び車両の障害物警報システムの一つ以上を起動し得る。

図５００に示されているように、システム５６１は、マシン読み取り可能メディア５７１を含み得る。システム５６２は、マシン読み取り可能メディア５７２を含み得る。マシン読み取り可能メディア５７１及び５７２のそれぞれは、メモリ、例えば取り外し可能なストレージメディア、及び電気的、光学的、又は電磁気的伝導体を含むいかなるメモリを含み得る。

マシン読み取り可能メディア５７１及び５７２のそれぞれは、実行されると、結果として図１から図５に関連して本明細書中で記述された一つ以上のアクティビティを機械（例えば、システム５６１のコンポーネント）が実行することとなる付随情報（例えば、コンピュータ又はソフトウェアプログラム命令及び／又はデータ）を、その上に含み得る。

本開示の内容を読み、理解すると、当業者によっては、ソフトウェアプログラム中で定義された機能を実行するために、コンピュータに基づくシステム中のコンピュータ読み取り可能なメディアからソフトウェアプログラムがローンチされ得る方法を理解するだろう。当業者によってはさらに、本明細書中で記述されているアクティビティを含む方法を実装し、実行するように設計された一つ以上のソフトウェアプログラムを生成するのに様々なプログラミング言語が用いられ得ることを理解だろう。プログラムは、ＪａｖａまたはＣ＋＋のようなオブジェクト指向言語を用いるオブジェクト指向フォーマットで構築され得る。あるいは、プログラムはアセンブリ又はＣのような手続き型言語を用いる手続き指向フォーマットで構築され得る。ソフトウェアコンポーネントは、リモートプロシージャコールを含む、アプリケーションプログラムインターフェイス又はプロセス間通信技術のような、当業者にはよく知られている幾つかの仕組みのいずれかを用いて通信し得る。様々な実施形態の技法は、どの特定のプログラミング言語又は環境にも限定されない。

システム１００、５６１、及び５６２並びにメモリデバイス２０１、及び５２５などの、本明細書中のシステム及び装置の実例は、様々な実施形態の構造の一般的な理解を与えるために意図されたもので、本明細書中で記述された構造を利用し得る装置及びシステムの要素及び特徴の全ての完全な記述としては意図されていない。

様々な実施形態の新規な装置、システム、及び方法は、高速コンピュータ中で用いられる電子回路、通信及び信号処理回路、シングル若しくはマルチプロセッサモジュール、シングル若しくはマルチ埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、並びに、マルチレイヤ、マルチチップモジュールを含む特定用途モジュールを含み、これらの中に含まれ、又はこれらの中で使用され得る。このような装置及びシステムはさらに、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、他）、ワークステーション、ラジオ、ビデオプレーヤー、オーディオプレーヤー（例えば、ＭＰ３（ムービングピクチャエキスパートグループ、オーディオレイヤー３）プレーヤー）、車両、医療デバイス（例えば、心臓モニタ、血圧モニタ、他）、セットトップボックス、及びその他のような様々な電子システムの内部のサブコンポーネントとして含まれ得る。

上の記述及び図面は、当業者が本発明の実施形態を実施することが可能となるように、本発明のいくつかの実施形態を示している。他の実施形態は、構造的、論理的、電気的、プロセスの、及び他の変更を組み込み得る。図面では、類似の特徴又は類似の番号は、いくつかの図面を通じて、実質的に同様の特徴を記述している。例は単に、可能な変形を代表しているに過ぎない。いくつかの実施形態の一部及び特徴は、他のものに含まれ得るし、又は置き換わり得る。上記記載を読み、理解すれば、多くの他の実施形態は当業者には明らかであろう。従って、本発明の様々な実施形態の範囲は、添付のクレームに、それらのクレームが付与する均等物の全範囲を合わせたものによって決定される。

概要は読者が技術的開示の性質及び要旨を素早く確かめることが出来ることを要求する米国特許法施行規則（３７Ｃ．Ｆ．Ｒ．）第１．７２（ｂ）条に従うように、本概要は書かれている。概要はクレームの範囲又は意味の解釈又は限定に用いられないという理解と共に提示されている。

Claims (30)

1. スキャンをする条件が満足されたときにフラッシュメモリデバイス中に記憶されている情報の中のエラー検出のためのスキャンをすること
   を含み、
   前記スキャンをすることの条件は、前記メモリデバイスのセルへのアクセス数及び情報が前記メモリデバイスに記憶された後に経過した時間量の少なくとも一つに基づき、
   前記スキャンすることの条件は、前記メモリデバイスに行なわれる読み取り動作数が、前記読み取り動作のエラーレートの増加が線形増加から指数増加に変化する読み取り動作数になったとき、満たされ、
   前記スキャンをすることの条件は、前記フラッシュメモリデバイスに含まれる回路により設定される、方法。
2. 前記読み取り動作数が選択値を超えるときに前記条件が満足される、請求項１の方法。
3. 前記時間量が最小１日であるときに、前記スキャンをする条件が満足される、請求項１の方法。
4. スキャンをすることが、
   前記メモリデバイスのセルから前記情報を読み出すこと、及び
   前記情報を読み出すときに前記情報に付随するエラー訂正コード（ＥＣＣ）データを、前記情報が前記セルに書き込まれたときに前記情報に付随していたＥＣＣデータと比較すること、
   を含む請求項１の方法。
5. スキャンをすることが、
   前記メモリデバイスの参照セルから参照情報を読み出すこと、及び
   前記参照情報の値が限界値に比べて変わっているかどうかを決定すること、
   を含む請求項１の方法。
6. 前記メモリデバイス中に記憶されている情報の中のビットエラー量を決定すること、を含む請求項１の方法。
7. 前記ビットエラー量が少なくとも１に等しいときに、前記情報の中の少なくとも一つのエラービットを訂正すること、を含む請求項６の方法。
8. スキャンをすることが、前記メモリデバイスのセルの一部のみを読み出すこと、を含む、請求項１の方法。
9. スキャンをすることが、前記メモリデバイスの全メモリアレイ中のセルを読み出すことを含む、請求項１の方法。
10. スキャンをすることが、前記メモリデバイスのブロック中の第一のセルを読み出すことを含み、前記第一のセルを読み出すことが、前記ブロック中の第二のセルへの書き込みの後に実行される、請求項１の方法。
11. メモリデバイスの複数個のブロックのブロック中の第一の位置のセルを読み出すこと、及び
    前記複数のブロックにおけるセルの読み取り数が、前記読み取り動作のエラーレートの増加が線形増加から指数増加に変化する読み取り動作数になったときに、第二の位置に記憶された情報の中のエラーを検出するために、前記ブロック中の前記第二の位置をスキャンすることであって、前記第二の位置はランダムに選択されること、
    を含む方法。
12. 前記第二の位置をスキャンすることは、前記ブロック中の追加のセルを読み出すことを含む、請求項１１の方法。
13. 前記メモリデバイスの端子で受けた読み取りコマンドに応答して読み出すことが実行される、請求項１１の方法。
14. 前記第一の位置のアドレスは前記メモリデバイスの端子で与えられ、前記第二の位置のアドレスは、前記第一の位置のアドレス及びオフセット値の関数である、請求項１１の方法。
15. 前記オフセット値を得るためにストレージユニットにアクセスすることを含む、請求項１４の方法。
16. 情報を記憶するフラッシュメモリアレイを含むフラッシュメモリデバイスと、
    前記フラッシュメモリデバイスに含まれ、前記フラッシュメモリデバイスのメモリアレイ中に記憶された情報の中のエラー検出のためのスキャンをする少なくとも一つの条件を設定する回路であって、前記スキャンをする条件は前記メモリアレイに行なわれる読み取り動作数が、前記読み取り動作のエラーレートの増加が線形増加から指数増加に変化する読み取り動作数になったとき、満たされる回路と、
    前記条件が満足されたとき、前記情報の中のエラー検出のためのスキャンをするコンポーネントと、
    を含む装置。
17. 前記コンポーネントは選択値を記憶するストレージユニットを含み、前記メモリアレイ上で実行された読み取り動作の数が前記選択値を超えるときに前記条件が満足される、請求項１６の装置。
18. 前記コンポーネントは前記読み取り動作の数をカウントするカウンタを含む、請求項１７の装置。
19. 前記コンポーネントは選択値を記憶するストレージユニットを含み、前記メモリアレイのブロック上で実行された読み取り動作の数が前記選択値を超えるときに前記条件が満足される、請求項１６の装置。
20. 前記コンポーネントはオフセット値を記憶するストレージユニットを含み、前記コンポーネントは、前記オフセット値に基づくアドレスを有する位置でエラー検出のためのスキャンをする、請求項１６の装置。
21. 前記コンポーネントはエラー検出のためのスキャンをする時間間隔を決定するためのタイムキーパを含む、請求項１６の装置。
22. 前記タイムキーパはリアルタイムクロックを含む、請求項２１の装置。
23. 情報を記憶するメモリアレイを含むメモリデバイスと、
    前記メモリアレイ上で実行された読み取り動作の数が、前記読み取り動作のエラーレートの増加が線形増加から指数増加に変化する読み取り動作数になったとき、前記情報の中のエラー検出のためのスキャンをするコンポーネントと、
    前記メモリデバイスに含まれ、前記スキャンをすることの条件を設定するための回路と、
    を含む装置。
24. 前記コンポーネントは、前記メモリアレイ中の前記読み取り動作の数が約１０００から約２０００であるときに、エラー検出のためのスキャンをする、請求項２３の装置。
25. 前記メモリアレイは複数個のブロックを含み、前記コンポーネントは、前記複数個のブロックのあるブロック中の読み取り動作の数が選択値を超えたときにエラー検出のためのスキャンをする、請求項２３の装置。
26. 前記メモリデバイスは複数個のブロックを含み、前記コンポーネントは、前記複数個のブロック内の選択されたブロック中の第一の位置で、前記コンポーネントが前記選択されたブロックにおける第二の位置から情報を読み出すたびに、エラー検出のためのスキャンをする、請求項２３の装置。
27. 前記コンポーネントは、選択された時間間隔毎にエラー検出のためのスキャンをする、請求項２６の装置。
28. フラッシュメモリデバイスであって、前記フラッシュメモリデバイス中に記憶された情報中のエラー検出のためのスキャンをする条件を設定する回路、及び、前記条件が満足されるときに前記フラッシュメモリデバイス中に記憶された前記情報の中のエラー検出のためのスキャンをするコンポーネントを含み、前記スキャンをする条件は、前記メモリデバイスのセルへのアクセス数及び前記情報が前記メモリデバイスに記憶された後に経過した時間量の少なくとも一つに基づいて設定され、前記スキャンすることの条件は、前記メモリデバイスに行なわれる読み取り動作数が、前記読み取り動作のエラーレートの増加が線形増加から指数増加に変化する読み取り動作数になったとき、満たされる、フラッシュメモリデバイス、並びに
    前記フラッシュメモリデバイスに記憶される情報を処理するプロセッサ、
    を含むシステム。
29. 前記フラッシュメモリデバイスに接続されるアンテナを含む、請求項２８のシステム。
30. 前記フラッシュメモリアレイに接続されるピクセルアレイを含む、請求項２８のシステム。