JP2013239500A - 半導体装置、半導体装置モジュールおよび半導体装置の製造方法 - Google Patents

Abstract

【課題】少なくとも２つの半導体素子を積層搭載した構造の半導体装置で、大きい電流を流すことができ、放熱効率の良く高速動作を可能にする。
【解決手段】半導体素子１０と、半導体素子４０と、外部接続端子４５と、外部接続端子５４、５５と、封止部材７０とを備える。半導体素子１０は、面２０と面２０とは反対側の面２１とを有している。外部接続端子４５は、半導体素子１０の面２０に設けられている。半導体素子４０は、半導体素子１０の面２１側に設けられている。外部接続端子５４、５５は半導体素子４０に接続されている。外部接続端子４５と外部接続端子５４、５５は、配線基板８０に接続される。封止部材７０は、半導体素子１０および半導体素子４０を封止し、外部接続端子４５の配線基板８０に接続される部分（４２ｓ、４３ｓ、４４ｓ）と外部接続端子５４、５５の配線基板に接続される部分５５ｓとを露出する。
【選択図】図４

Description

本願の開示する技術は、半導体装置、半導体装置モジュールおよび半導体装置の製造方法に関する。

下記特許文献１、２には、配線基板上に搭載された高出力半導体素子または高周波半導体素子の上に他の半導体素子を積層搭載したものが提案されている。高出力半導体素子または高周波半導体素子は、配線基板の貫通ビアを介して配線基板の底面に設けられた外部接続端子に接続されている。
下記特許文献３には、高出力半導体素子の上面に接する放熱用部材を設けるとともに、下面に信号用バンプと同じ大きさの放熱用のダミーバンプを設けることにより、高出力半導体素子の上下両面からの放熱を行っている。
下記特許文献４には、配線基板の開口内に配設され絶縁層により封止されたチップの下面の端子を、該絶縁層内の配線を介して、パッケージの下面に表出させたものが開示されている。
下記特許文献５には、封止樹脂内に第１及び第２のチップを配設し、下側のチップ下面の電極を、樹脂に埋め込まれたリードを介してパッケージ下面に表出する端子に接続している。

特開２００５−３２７８０５号公報 特開２００７−２３４６８３号公報 特開２００９−１７６８３９号公報 特開２００９−２１２２５０号公報 特開２００８−９１４１８号公報

本願の開示する技術の一目的は、少なくとも２つの半導体素子を積層搭載した構造の半導体装置であって、大きい電流を流すことができ、効果的に放熱することができる半導体装置、半導体装置モジュールおよび半導体装置の製造方法を提供することにある。

本願の開示する技術の第１の態様によれば、第１の半導体素子と、第２の半導体素子と、第１の外部接続端子と、第２の外部接続端子と、封止部材とを備える半導体装置が提供される。第１の半導体素子は、第１の面と第１の面とは反対側の第２の面とを有している。第１の外部接続端子は、第１の半導体素子の第１の面に設けられている。第２の半導体素子は、第１の半導体素子の第２の面側に設けられている。第２の外部接続端子は第２の半導体素子に接続されている。第１の外部接続端子と第２の外部接続端子は、配線基板に接続される。封止部材は、第１の半導体素子および第２の半導体素子を封止し、第１の外部接続端子の配線基板に接続される部分と第２の外部接続端子の配線基板に接続される部分とを露出する。

本願の開示する技術の第２の態様によれば、上記半導体装置と、上記配線基板とを備える半導体装置モジュールが提供される。

本願の開示する技術の第３の態様によれば、組立体を準備する工程と、封止する工程と、露出させる工程とを備える半導体装置の製造方法が提供される。組立体を準備する工程では、第１の半導体素子と、第２の半導体素子と、第１の外部接続端子と、第２の外部接続端子と、を備える組立体を準備する。第１の半導体素子は、第１の面と第１の面とは反対側の第２の面とを有している。第１の半導体素子は、第１の外部接続端子を第１の面に備えている。第２の半導体素子は、第１の半導体素子の第２の面側に配置されている。第２の外部接続端子は前記第２の半導体素子に接続されている。封止する工程では、第１の外部接続端子を保護シートで覆った状態で、少なくとも第１の半導体素子および第２の半導体素子を封止部材で封止する。露出させる工程では、保護シートを剥がして、第１の外部接続端子を露出させる。

本願の開示する技術によれば、大きい電流を流すことができ、放熱効率の良い半導体装置、半導体装置モジュールおよび半導体装置の製造方法が提供される。

図１（Ａ）は、第１〜第３の実施の形態の半導体装置および半導体装置モジュールに好適に用いられるＧａＮチップを説明するための概略平面図である。図１（Ｂ）は、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられる制御チップを説明するための概略平面図である。 図２は、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられるＧａＮチップの一例を説明するための概略縦断面図である。 図３は、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられるＧａＮチップの他の例を説明するための概略縦断面図である。 図４は、第１の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。 図５は、第２の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。 図６は、第３の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。 図７は、第１〜第３の実施の形態の半導体装置の製造方法を説明するためのフローチャートである。 図８は、第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図９は、第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１０は、第３の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１１は、第３の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１２は、ＱＦＰタイプのパッケージを説明するための、一部切り欠き概略斜視図である。 図１３は、ＱＦＮタイプのパッケージを説明するための、一部切り欠き概略斜視図である。 図１４は、第４の実施の形態の半導体装置および半導体装置モジュールを説明するための概略縦断面図である。 図１５は、第４の実施の形態の半導体装置を説明するための概略縦断面図である。 図１６は、第４の実施の形態の半導体装置の製造方法を説明するためのフローチャートである。 図１７は、第４の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 図１８は、第４の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。

上述したように、配線基板上に搭載された高出力半導体素子または高周波半導体素子の上に他の半導体素子を積層搭載した半導体装置が提案されている。これらの半導体装置では、高出力半導体素子または高周波半導体素子は、配線基板の貫通ビアを介して配線基板の底面に設けられた外部接続端子に接続されている。

本発明者達は、この構造の半導体装置を鋭意研究した結果、次の問題点があることを見出した。高出力半導体素子または高周波半導体素子は、貫通ビアを介して外部接続端子に接続されており、貫通ビアの抵抗値を十分に低くすることが困難なため、大電流を流すことが困難である。また、貫通ビアのインダクタンスを十分に低くすることが困難なため、高速動作をさせることが困難である。本願の開示する技術は、このような知見に基づいて、本願発明者達が案出したものである。

次に、本願の開示する技術の好ましい実施の形態について図面を参照して説明する。

図１（Ａ）を参照すれば、第１〜第３の実施の形態の半導体装置に好適に用いられるＧａＮチップ１０は、窒化ガリウム（ＧａＮ）基板１１と、ＧａＮ基板１１の表面２０上に形成されたソース電極１２、ドレイン電極１３と、ゲート電極１４とを備えている。尚、ソース電極１２、ドレイン電極１３は、ゲート電極１４よりも面積が大きい。ＧａＮ基板１１の表面には、ＡｌＧａＮ層（図示せず）が設けられている。ＡｌＧａＮ層は、ＧａＮ基板とヘテロ接合を形成している。ＧａＮチップ１０は、このＡｌＧａＮとＧａＮとの間のヘテロ接合界面に発生する２次元電子ガスを利用する半導体素子であり、ＨＥＭＴ（High Electron Mobility Transistor）型の構造を備えている。ＧａＮチップ１０は、２次元電子ガスの高い移動度により高周波半導体素子として機能する。また、ＧａＮはバンドギャップが大きく、破壊電圧強度が大きいので、ＧａＮチップ１０は、高出力半導体素子として用いられる。従って、ＧａＮチップ１０は、ＡｌＧａＮとＧａＮとのヘテロ接合を備える窒化ガリウム系高周波高出力半導体素子として用いられる。ソース電極１２とドレイン電極１３との間にゲート（図示せず）が設けられている。ゲート（図示せず）はＧａＮ基板１１上のゲート配線（図示せず）を介してゲート電極１４に接続されている。ゲート電極１４は、ソース電極１２とドレイン電極１３との間を流れる電流を制御する制御電極として機能する。

図２を参照すれば、ＧａＮチップ１０には、半田バンプ２２、２３、２４が設けられている。ＧａＮ基板１１の表面２０上に形成されたソース電極１２と、ドレイン電極１３と、ゲート電極１４を覆ってＳｉＯ_２膜１５が設けられている。ＳｉＯ_２膜１５上には有機保護膜１６が設けられている。有機保護膜１６としては、例えば、ポリイミド樹脂やエポキシ樹脂が好適に用いられる。ＳｉＯ_２膜１５および有機保護膜１６には、ソース電極１２、ドレイン電極１３およびゲート電極１４をそれぞれ露出する貫通孔１７、１８、１９が形成されている。貫通孔１７、１８、１９にはＣｕ電極２５、２６、２７がそれぞれ形成されている。ソース電極１２、ドレイン電極１３とおよびゲート電極１４には、半田バンプ２２、２３、２４がＣｕ電極２５、２６、２７をそれぞれ介してそれぞれ接続されている。半田バンプ２２、２３、２４は、突起電極の一例であり、外部接続端子の一例である。半田バンプ２２、２３は外部接続副端子の一例であり、半田バンプ２４は、外部接続制御端子の一例である。半田バンプ２２、２３、２４によってＧａＮチップ１０は、表面実装される。

図３を参照して、他の表面実装の形態のＧａＮチップ１０を説明する、ＧａＮチップ１０には、半田ボール３５、３６、３７が設けられている。ＧａＮ基板１１の表面２０上に形成されたソース電極１２と、ドレイン電極１３と、ゲート電極１４を覆ってＳｉＯ_２膜１５および有機保護膜１６が設けられている。有機保護膜１６としては、例えば、ポリイミド樹脂が好適に用いられる。ＳｉＯ_２膜１５および有機保護膜１６には、ソース電極１２、ドレイン電極１３およびゲート電極１４をそれぞれ露出する貫通孔１７、１８、１９が形成されている。貫通孔１７、１８、１９にはＣｕ電極２５、２６、２７がそれぞれ形成されている。Ｃｕ電極２５、２６、２７上には、Ｃｕポスト３２、３３、３４がそれぞれ形成されている。Ｃｕポスト３２、３３、３４、Ｃｕ電極２５、２６、２７および有機保護膜１６を覆って樹脂封止層３１が設けられている。樹脂封止層３１としては、例えば、エポキシ樹脂が好適に用いられる。Ｃｕポスト３２、３３、３４上には半田ボール３５、３６、３７がそれぞれ形成されている。ソース電極１２には、半田ボール３５がＣｕ電極２５およびＣｕポスト３２を介して接続されている。ドレイン電極１３には、半田ボール３６がＣｕ電極２６およびＣｕポスト３３を介して接続されている。ゲート電極１４には、半田ボール３７がＣｕ電極２７およびＣｕポスト３４を介して接続されている。半田ボール３５、３６、３７は、突起電極の一例であり、外部接続端子の一例である。半田ボール３５、３６は外部接続副端子の一例であり、半田ボール３７は、外部接続制御端子の一例である。半田ボール３５、３６、３７によってＧａＮチップ１０は、表面実装される。

図１（Ｂ）を参照すれば、第１〜第４の実施の形態の半導体装置および半導体装置モジュールに好適に用いられる制御チップ（ロジックチップ）４０は、周辺に複数の端子４１が設けられている。制御チップ４０は、ＧａＮチップ１０の動作を制御する制御用半導体素子の一例である。制御チップ４０は、ＧａＮチップ１０の動作を制御するためのゲートドライバーを内蔵している。複数の端子４１のうちの一つの端子４１ａが、ＧａＮチップ１０のゲート電極１４に接続される。

（第１の実施の形態）
次に、図４を参照して、第１の実施の形態の半導体装置１および半導体装置モジュール１０１について説明する。半導体装置１は、ＧａＮチップ１０と、制御チップ４０と、リードフレーム５０と、封止樹脂７０とを備えている。ＧａＮチップ１０と制御チップ４０とが１パッケージ化されている。半導体装置モジュール１０１は、半導体装置１と、マザーボード８０とを備えている。マザーボード８０は配線基板の一例である。

本実施の形態の半導体装置１は、図１２に示すような、ＱＦＰ（Quad Flat Package）型のパッケージを使用している。チップ４０をダイステージ５１上に搭載し、チップ４０の端子をリード端子５４の内側部分５６にボンディングワイヤ６８で接続している。リード端子５４は途中で曲げられ、リード端子５４の外側部分５５は、ＱＦＰを搭載する配線基板の表面と平行になっている。リード端子５４は、パッケージの４辺に設けられている。チップ４０、ダイステージ５１、リード端子５４の内側部分５６は、モールド樹脂等の封止部材７０で封止されている。リード端子５４の外側部分５５が、配線基板の配線と接続される。

再び、図４を参照すれば、ＧａＮチップ１０は、その表面２０に、外部接続端子４５を備えている。外部接続端子４５は、外部接続副端子４２、４３と外部接続制御端子４４とを有している。外部接続副端子４２はソース電極１２（図１、２、３参照）に接続されている。外部接続副端子４３はドレイン電極１３（図１、２、３参照）に接続されている。外部接続制御端子４４はゲート電極１４（図１、２、３参照）に接続されている。外部接続副端子４２、４３および外部接続制御端子４４は、例えば、半田バンプ２２、２３、２４（図２参照）、半田ボール３５、３６、３７（図３参照）によって好適に形成される。半田バンプ２２、２３、２４や半田ボール３５、３６、３７は、半田に代えてＣｕ／Ｎｉ等で形成してもよい。

リードフレーム５０は、ダイステージ５１と、複数のリード端子５４とを備えている。ＧａＮチップ１０は、ダイステージ５１の下面５２にダイボンディング材６５によって搭載されている。ダイボンディング材６５は導電性である。ＧａＮチップ１０の裏面２１がダイステージ５１の下面５２と面しており、ＧａＮチップ１０の表面２０と外部接続端子４５はダイステージ５１とは反対側を向いている。このように、ＧａＮチップ１０は、ダイステージ５１の下面５２にファイスダウン搭載されている。

制御チップ４０は、ダイステージ５１の上面５３にダイボンディング材６６によって搭載されている。ダイボンディング材６６は導電性である。制御チップ４０の端子４１は、リード端子５４の内側部分５６にボンディングワイヤ６８で接続されている。ボンディングワイヤ６８には、例えば、金線が好適に用いられる。

ＧａＮチップ１０、制御チップ４０およびダイステージ５１は封止樹脂７０で封止されている。ボンディングワイヤ６８も封止樹脂７０で封止されている。リード端子５４の内側部分５６は封止樹脂７０で封止されている。リード端子５４の外側部分５５は封止樹脂７０から露出している。ＧａＮチップ１０の外部接続端子４５は封止樹脂７０の裏面７１から露出している。

リード端子５４は途中で曲げられ、リード端子５４の外側部分５５の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さである。

マザーボード８０は、基板８１とその上面８３上に形成された配線８２とを有している。リード端子５４の外側部分５５は半田６７を介して配線８２に接続されている。制御チップ４０はリード端子５４を介してマザーボード８０に接続されて、マザーボード８０に実装されている。ＧａＮチップ１０の外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）は、配線８２に接続されている。ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されて、マザーボード８０に実装されている。

ゲート電極１４（図１、２、３参照）は、外部接続制御端子４４、マザーボード８０の配線８２ａ、リード端子５４ａおよびボンディングワイヤ６８ａを介して、制御チップ４０のゲート接続用端子４１ａに接続されている。

ダイステージ５１は、複数のリード端子５４のうちの１本のリード端子５４ｂまたは複数本のリード端子５４ｂと直結されている。

本実施の形態では、ＧａＮチップ１０と、制御チップ４０とを上下に積層して１パッケージ化しているので、実装面積を小さくできる。

また、ＧａＮチップ１０と、制御チップ４０とを１パッケージ化しているので、組み立て工程が簡略化される。

リード端子５４の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さであるので、リード端子５４と、ＧａＮチップ１０の外部接続端子４５はマザーボード８０に共に接続される。

外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）が、封止樹脂７０の裏面７１から露出している。そして、ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されているので、大電流を流すことができる。また、放熱板を設けることなくＧａＮチップ１０の熱を、外部接続端子４５から直接マザーボード８０に効果的に放熱することができる。また、外部接続副端子４２、４３の面積、即ち放熱面積を大きくすることで、ＧａＮチップ１０の熱を、効果的に放熱することができる。その結果、本実施の形態の半導体装置１は、ＧａＮチップ１０等の高出力半導体素子に好適に適用される。また、外部接続端子４５のインダクタンスを十分に低くすることができるので、高速動作をさせることができる。従って、本実施の形態の半導体装置１は、ＧａＮチップ１０等の高周波半導体素子に好適に適用される。

特に、ソース電極１２（図１、２、３参照）に接続されている外部接続副端子４２およびドレイン電極１３（図１、２、３参照）に接続されている外部接続副端子４３がマザーボード８０に直接接続される。従って、ソース、ドレインの配線インダクタンスを大幅に軽減でき、余計なワイヤやリード、基板の配線を介さないので高速スイッチングが可能で且つ容易に大電流を流すことができる。

また、ゲート電極１４（図１、２、３参照）に接続されている外部接続制御端子４４も、マザーボード８０に直接接続される。そして、マザーボード８０の配線８２ａ、リード端子５４ａおよびボンディングワイヤ６８ａを介して、制御チップ４０のゲート接続用端子４１ａに接続されている。このように、ＧａＮチップ１０のゲートとそれを制御する制御チップ４０とをマザーボード８０を介して接続できるのでシンプルな構造となっている。

ＧａＮチップ１０と、制御チップ４０とを１パッケージ化するのに、リードフレーム５０を用いているので、安価に半導体装置１を製造できる。

ＧａＮチップ１０の裏面２１は、ダイステージ５１に導電性のダイボンディング材６５によって接続されている。そして、ダイステージ５１は、複数のリード端子５４のうちの１本のリード端子５４ｂまたは複数本のリード端子５４ｂと直結されている。従って、ＧａＮチップ１０の裏面２１の電位を容易に確保できる。また、ＧａＮチップ１０の裏面２１側の熱もリード端子５４ｂを介して容易に逃がすことができる。

次に、図７および図８、９を参照して、第１の実施の形態の半導体装置１の製造方法の一例を説明する。

まず、パワーデバイスの一例としての、ＧａＮとヘテロ接合を形成するＡｌＧａＮ層を備え、ソース電極、ドレイン電極およびゲート電極を備えるＧａＮ系高周波高出力半導体素子をＧａＮウエハに複数形成する（図７、ステップＳ１０１参照）。

次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプや半田ボールを形成して、表面実装用の外部接続端子を形成する（図７、ステップＳ１０２参照）。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size package）化してもよい。

次に、ダイシング処理をして、ＧａＮウエハを複数のＧａＮチップ１０（図２、３参照）に切断する（図７、ステップＳ１０３参照）。

これらの工程は別に、制御（ロジック）用の半導体素子をシリコンウエハに複数形成する（図７、ステップＳ２０１参照）。

次に、ダイシング処理をして、シリコンウエハを複数の制御チップ４０（図１（Ｂ）参照）に切断する（図７、ステップＳ２０２参照）。

さらにこれらの工程とは別に、リードフレームを製造する（図７、ステップＳ３０１参照）。

次に、パワーデバイスの一例としてのＧａＮチップ１０を、リードフレーム５０のダイステージ５１の下面５２にダイボンディング材６５によってフェイスダウンで搭載する（図７のステップＳ１０４、図８（Ａ）参照）。ＧａＮチップ１０の裏面２１がダイステージ５１の下面５２と面しており、ＧａＮチップ１０の表面２０と外部接続端子４５はダイステージ５１とは反対側を向いている。

次に、制御チップ４０を、ダイステージ５１の上面５３にダイボンディング材６６によってフェイスアップで搭載する（図７のステップＳ１０５、図８（Ｂ）参照）。

次に、制御チップ４０の端子４１を、リード端子５４の内側部分５６にボンディングワイヤ６８で接続する（図７のステップＳ１０６、図８（Ｃ）参照）。なお、ＧａＮチップ１０はワイヤボンディングしない。

次に、封止金型（図示せず）の下型に耐圧性の保護シート９０をセットし、保護シート９０と共にモールド封止を施す（図７のステップＳ１０７、図８（Ｄ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５や表面２０は保護シート９０で覆われる。ＧａＮチップ１０、制御チップ４０、ダイステージ５１、ボンディングワイヤ６８およびリード端子５４の内側部分５６を封止樹脂７０で封止する。保護シート９０としては、例えば、ＰＴＦＥが好適に使用される。保護シート９０は、ＧａＮチップ１０の表面２０や外部接続端子４５に封止樹脂７０が回り込むのを防止したり、ＧａＮチップ１０の表面２０や外部接続端子４５を保護するために使用される。

モールド封止完了後に、保護シート９０を剥がし、パッケージ底面にＧａＮチップ１０の表面２０を露出させる（図７のステップＳ１０８、図９（Ａ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５が露出する。このように保護シート９０を使用すれば、保護シート９０を設ける工程と、剥がす工程とを追加するだけで、容易にＧａＮチップ１０の外部接続端子４５を露出させることができる。

次に、リード端子５４を途中で曲げ加工する（図７のステップＳ１０９、図９（Ｂ）参照）。この加工により、リード端子５４の外側部分５５の下面５５ｓを、ＧａＮチップ１０の外部接続端子４５の下面（外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓ）とほぼ同じ高さにする。

以上のようにして、パッケージを完成して、半導体装置１を作成する（図７のステップＳ１１０参照）。

（第２の実施の形態）
次に、図５を参照して、第２の実施の形態の半導体装置２および半導体装置モジュール１０２について説明する。

本実施の形態の半導体装置２および半導体装置モジュール１０２は、第１の実施の形態の半導体装置１および半導体装置モジュール１０１とは、次の点で異なるが、他の点は同じであるので、同じ点の構造および作用効果の説明は省略する。

第１の実施の形態の半導体装置１では、ＱＦＰ（Quad Flat Package）型のパッケージを使用している。パッケージの４辺にリード端子５４が設けられている。リード端子５４は途中で曲げられ、リード端子５４の外側部分５５の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さである。第１の実施の形態の半導体装置モジュール１０１では、リード端子５４の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓと共に、マザーボード８０の配線８２上に半田６７で接続されている。これに対して、本実施の形態では、半導体装置２は、ＤＩＰ（Dual Inline Package）型のパッケージを使用している。パッケージの対向する２辺にリード端子５４が設けられている。リード端子５４は途中で９０°曲げられ、リード端子５４の外側部分５５は、封止樹脂７０の裏面７１とほぼ垂直である。マザーボード８０は、基板８１とその上面８３上に形成された配線８２と、下面８６上に形成された配線８５と、配線８２と配線８５との間の基板８１に設けられたスルーホール８４と、スルーホール８４の側面に設けられたメタル層８６とを有している。第２の実施の形態の半導体装置モジュール１０２では、リード端子５４の外側部分５５は、スルーホール８４に挿入され、基板８１の上面８３の配線８２および下面８６の配線８５と半田６７、６９でそれぞれ接続されている。本実施の形態では、スルーホール８４を介して半導体装置２をマザーボード８０に実装しているので、リード端子５４の高さの調整が容易である。

本実施の形態の半導体装置２の製造方法は、図７の保護シート剥離工程（ステップＳ１０８）までは、第１の実施の形態の半導体装置１の製造方法とほぼ同じである。その後、リード加工工程（ステップＳ１０９）で、リード端子５４を途中で９０°曲げ、リード端子５４の外側部分５５を、封止樹脂７０の裏面７１とほぼ垂直にする。以上のようにして、パッケージを完成して、半導体装置２を作成する（図７のステップＳ１１０参照）。

（第３の実施の形態）
次に、図６を参照して、第３の実施の形態の半導体装置３および半導体装置モジュール１０３について説明する。

本実施の形態の半導体装置３および半導体装置モジュール１０３は、第１の実施の形態の半導体装置１および半導体装置モジュール１０１とは、次の点で異なるが、他の点は同じであるので、同じ点の構造および作用効果の説明は省略する。

第１の実施の形態の半導体装置１では、ＱＦＰ（Quad Flat Package）型のパッケージを使用している。パッケージの４辺にリード端子５４が設けられている。リード端子５４は、その内側部分５６は封止樹脂７０で封止されているが、途中から封止樹脂７０から露出し、マザーボード８０の配線８２と接続される外側部分５５は、封止樹脂７０から突き出されて完全に露出している。これに対して、本実施の形態の半導体装置３は、図１３に示すような、ＱＦＮ（Quad Flat Non-lead Package）型のパッケージを使用している。パッケージの４辺にリード端子５５が設けられている。チップ４０の端子４１をリード端子５５にボンディングワイヤ６８で接続している。図６、図１３を参照すれば、リード端子５５は、ＱＦＮを搭載する配線基板８０の上面８３と平行になっている。リード端子５５は、封止樹脂７０に封止されているが、リード端子５５の下面５５ｓは、封止樹脂７０の裏面７１から露出している。リード端子５５の下面５５ｓは、ＧａＮチップ１０の外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓとほぼ同じ高さである。本実施の形態の半導体装置モジュール１０３では、リード端子５５と、ＧａＮチップ１０の外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）は、半田６７を介してマザーボード８０の配線８２に接続されている。本実施の形態では、リードがパッケージの中に入っているので、リードを短くすることができる。その結果、より高速なスイッチング動作が可能となり、また、パッケージを小型化できる。なお、第１の実施の形態の半導体装置１では、ＧａＮチップ１０は、ダイステージ５１の下面５２にダイボンディング材６５によって搭載されている。本実施の形態では、ＧａＮチップ１０は、ダイステージ５１の下面５２に導電ペーストもしくは半田６５‘によって搭載されている。

次に、図７および図１０、１１を参照して、第３の実施の形態の半導体装置３の製造方法の一例を説明する。

まず、パワーデバイスの一例としての、ＧａＮとヘテロ接合を形成するＡｌＧａＮ層を備え、ソース電極、ドレイン電極およびゲート電極を備えるＧａＮ系高周波高出力半導体素子をＧａＮウエハに複数形成する（図７、ステップＳ１０１参照）。

次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプや半田ボールを形成して、表面実装用の外部接続端子を形成する（図７、ステップＳ１０２参照）。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size package）化してもよい。

次に、ダイシング処理をして、ＧａＮウエハを複数のＧａＮチップ１０（図２、３参照）に切断する（図７、ステップＳ１０３参照）。

これらの工程は別に、制御（ロジック）用の半導体素子をシリコンウエハに複数形成する（図７、ステップＳ２０１参照）。

次に、ダイシング処理をして、シリコンウエハを複数の制御チップ４０（図１（Ｂ）参照）に切断する（図７、ステップＳ２０２参照）。

さらにこれらの工程とは別に、リードフレームを製造する（図７、ステップＳ３０１参照）。このとき、図１０（Ａ）に示すように、リードフレーム５０を逆曲げ（逆曲げディプレス）して、リード端子５５をダイステージ５１よりも低くする。

次に、パワーデバイスの一例としてのＧａＮチップ１０を、リードフレーム５０のダイステージ５１の下面５２に導電ペーストもしくは半田６５‘によってフェイスダウンで搭載する（図７のステップＳ１０４、図１０（Ａ）参照）。ＧａＮチップ１０の裏面２１がダイステージ５１の下面５２と面しており、ＧａＮチップ１０の表面２０と外部接続端子４５はダイステージ５１とは反対側を向いている。

次に、制御チップ４０を、ダイステージ５１の上面５３にダイボンディング材６６によってフェイスアップで搭載する（図７のステップＳ１０５、図１０（Ｂ）参照）。

次に、制御チップ４０の端子４１を、リード端子５５にボンディングワイヤ６８で接続する（図７のステップＳ１０６、図１０（Ｃ）参照）。なお、ＧａＮチップ１０はワイヤボンディングしない。

次に、封止金型（図示せず）の下型に耐圧性の保護シート９０をセットし、保護シート９０と共にモールド封止を施す（図７のステップＳ１０７、図１０（Ｄ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５や表面２０およびリード端子５５の下面５５ｓは、保護シート９０で覆われる。ＧａＮチップ１０、制御チップ４０、ダイステージ５１、ボンディングワイヤ６８およびリード端子５５を封止樹脂７０で封止する。保護シート９０としては、例えば、ＰＴＦＥが好適に使用される。保護シート９０は、ＧａＮチップ１０の表面２０や外部接続端子４５およびリード端子５５の下面５５ｓに封止樹脂７０が回り込むのを防止したり、ＧａＮチップ１０の表面２０や外部接続端子４５およびリード端子５５の下面５５ｓを保護するために使用される。

モールド封止完了後に、保護シート９０を剥がし、パッケージ底面にＧａＮチップ１０の表面２０を露出させる（図７のステップＳ１０８、図１１（Ａ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５やリード端子５５の下面５５ｓが露出する。このように保護シート９０を使用すれば、保護シート９０を設ける工程と、剥がす工程とを追加するだけで、容易にＧａＮチップ１０の外部接続端子４５の下面やリード端子５５の下面５５ｓを露出させることができる。リード端子５５の下面５５ｓは、ＧａＮチップ１０の外部接続端子４５の下面（外部接続副端子４２、４３および外部接続制御端子４４の下面４２ｓ、４３ｓ、４４ｓ）とほぼ同じ高さである（図１１（Ｂ）参照）。なお、本実施の形態では、リード端子５４を途中で曲げ加工する等のリード加工工程（図７のステップＳ１０９参照）は不要である。

以上のようにして、パッケージを完成して、半導体装置３を作成する（図７のステップＳ１１０参照）。

（第４の実施の形態）
次に、図１４、１５を参照して、第４の実施の形態の半導体装置４および半導体装置モジュール１０４について説明する。半導体装置４は、ＧａＮチップ１０と、制御チップ４０と、インターポーザ（薄型配線基板）９０と、封止樹脂７０とを備えている。ＧａＮチップ１０と制御チップ４０とが１パッケージ化されている。半導体装置モジュール１０４は、半導体装置４と、マザーボード８０とを備えている。インターポーザ９０は中継基板の一例である。マザーボード８０は配線基板の一例である。

ＧａＮチップ１０は、その表面２０に、外部接続端子４５を備えている。外部接続端子４５は、外部接続副端子４２、４３と外部接続制御端子４４とを有している。外部接続副端子４２はソース電極１２（図１、２、３参照）に接続されている。外部接続副端子４３はドレイン電極１３（図１、２、３参照）に接続されている。外部接続制御端子４４はゲート電極１４（図１、２、３参照）に接続されている。外部接続副端子４２、４３および外部接続制御端子４４は、例えば、半田バンプ２２、２３、２４（図２参照）、半田ボール３５、３６、３７（図３参照）によって好適に形成される。半田バンプ２２、２３、２４や半田ボール３５、３６、３７は、半田に代えてＣｕ／Ｎｉ等で形成してもよい。

インターポーザ９０では、樹脂基板９１の表面９５に半田ボール９３が格子状に配置されている。樹脂基板９１の裏面９４には端子９２や配線（図示せず）が配置されている。半田ボール９３と端子９２は、樹脂基板９１内に設けられたスルーホール（図示せず）や樹脂基板９１の裏面９４の配線（図示せず）や樹脂基板９１内に設けられた配線（多層基板の場合）（図示せず）によって接続されている。インターポーザ９０の中央部には開口９６が形成されている。半田ボール９３は、開口９６を除いた樹脂基板９１の４辺の表面９５に設けられている。

本実施の形態の半導体装置４は、ＢＧＡ（Ball Grid Array）型のパッケージとして構成されている。インターポーザ９０の中央部にＧａＮチップ１０と制御チップ４０とが配置されている。インターポーザ９０の中央部の開口９６内にＧａＮチップ１０が配置されている。ＧａＮチップ１０の表面２０が下向きに配置され、ＧａＮチップ１０は、フェイスダウン搭載されている。ＧａＮチップ１０の裏面２１と制御チップ４０の裏面４７が接着剤６４で接着されている。ＧａＮチップ１０の裏面２１に制御チップ４０がフェイスアップで搭載されている。制御チップ４０の表面４６の端子４１は、インターポーザ９０の裏面９４の端子９２にボンディングワイヤ６８で接続されている。ボンディングワイヤ６８には、例えば、金線が好適に用いられる。

ＧａＮチップ１０、制御チップ４０およびインターポーザ９０は封止樹脂７０で封止されている。ボンディングワイヤ６８も封止樹脂７０で封止されている。ＧａＮチップ１０の表面２０および外部接続端子４５ならびにインターポーザ９０の表面９５および半田ボール９３は、封止樹脂７０から露出している。ＧａＮチップ１０の外部接続端子４５およびインターポーザ９０の半田ボール９３は、ほぼ同じ高さである。

マザーボード８０は、基板８１とその上面８３上に形成された配線８２とを有している。インターポーザ９０の半田ボール９３は、配線８２に接続されている。制御チップ４０はインターポーザ９０を介してマザーボード８０に接続されて、マザーボード８０に実装されている。ＧａＮチップ１０の外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）は、配線８２に接続されている。ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されて、マザーボード８０に実装されている。

ゲート電極１４（図１、２、３参照）は、外部接続制御端子４４、マザーボード８０の配線８２ａ、半田ボール９３ａおよびボンディングワイヤ６８ａを介して、制御チップ４０のゲート接続用端子４１ａに接続されている。

本実施の形態では、ＧａＮチップ１０と、制御チップ４０とを上下に積層して１パッケージ化しているので、実装面積を小さくできる。

また、ＧａＮチップ１０と、制御チップ４０とを１パッケージ化しているので、組み立て工程が簡略化される。

ＧａＮチップ１０の外部接続端子４５およびインターポーザ９０の半田ボール９３は、ほぼ同じ高さであるので、半田ボール９３と、ＧａＮチップ１０の外部接続端子４５はマザーボード８０に共に接続される。

外部接続端子４５（外部接続副端子４２、４３および外部接続制御端子４４）が、封止樹脂７０の裏面７１から露出している。そして、ＧａＮチップ１０は外部接続端子４５を介して、マザーボード８０に直接接続されているので、大電流を流すことができる。また、放熱板を設けることなくＧａＮチップ１０の熱を、外部接続端子４５から直接マザーボード８０に効果的に放熱することができる。また、外部接続副端子４２、４３の数を多くして合計の面積、即ち放熱面積を大きくすることで、ＧａＮチップ１０の熱を、効果的に放熱することができる。その結果、本実施の形態の半導体装置４は、ＧａＮチップ１０等の高出力半導体素子に好適に適用される。また、外部接続端子４５のインダクタンスを十分に低くすることができるので、高速動作をさせることができる。従って、本実施の形態の半導体装置４は、ＧａＮチップ１０等の高周波半導体素子に好適に適用される。

特に、ソース電極１２（図１、２、３参照）に接続されている外部接続副端子４２およびドレイン電極１３（図１、２、３参照）に接続されている外部接続副端子４３がマザーボード８０に直接接続される。従って、ソース、ドレインの配線インダクタンスを大幅に軽減でき、余計なワイヤやリード、基板の配線を介さないので高速スイッチングが可能で且つ容易に大電流を流すことができる。

また、ゲート電極１４（図１、２、３参照）に接続されている外部接続制御端子４４も、マザーボード８０に直接接続される。そして、マザーボード８０の配線８２ａ、半田ボール９３ａおよびボンディングワイヤ６８ａ等を介して、制御チップ４０のゲート接続用端子４１ａに接続されている。このように、ＧａＮチップ１０のゲートとそれを制御する制御チップ４０とをマザーボード８０を介して接続できるのでシンプルな構造となっている。

次に、図１６および図１７、１８を参照して、第４の実施の形態の半導体装置４の製造方法の一例を説明する。

まず、パワーデバイスの一例としての、ＧａＮとヘテロ接合を形成するＡｌＧａＮ層を備え、ソース電極、ドレイン電極およびゲート電極を備えるＧａＮ系高周波高出力半導体素子をＧａＮウエハに複数形成する（図１６、ステップＳ４０１参照）。

次に、ソース電極、ドレイン電極およびゲート電極にそれぞれ接続される半田バンプ２２、２３、２４（図２参照）や半田ボール３５、３６、３７（図３参照）を形成して、表面実装用の外部接続端子を形成する（図１６、ステップＳ４０２参照）。なお、半田バンプや半田ボールの形成に代えて、ウェハレベルパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size package）化してもよい。

次に、ダイシング処理をして、ＧａＮウエハを複数のＧａＮチップ１０（図２、３参照）に切断する（図１６、ステップＳ４０３参照）。

これらの工程は別に、制御（ロジック）用の半導体素子をシリコンウエハに複数形成する（図１６、ステップＳ５０１参照）。

次に、ダイシング処理をして、シリコンウエハを複数の制御チップ４０（図１（Ｂ）参照）に切断する（図１６、ステップＳ５０２参照）。

さらにこれらの工程とは別に、インターポーザ９０を製造する（図１６、ステップＳ６０１、図１７（Ａ）参照）。インターポーザ９０は、多数個取りのシート状である。シート状のインターポーザ９０には、複数の開口９６が設けられている（図１７（Ａ）参照）。次に、インターポーザ９０の表面９５に粘着フィルム９９を貼り付ける（（図１６、ステップＳ６０２、図１７（Ａ）参照）。粘着フィルム９９は、ＧａＮチップ１０の外部接続端子４５が埋め込まれる柔軟な接着層（図示せず）を備えている。なお、このとき、ＧａＮチップ１０の表面１０には、実装可能な半田バンプ２２、２３、２４（図２参照）や半田ボール３５、３６、３７（図３参照）が未だ形成されていなくてもよい。

次に、パワーデバイスの一例としてのＧａＮチップ１０を、インターポーザ９０の開口９６に挿入して、ＧａＮチップ１０を、インターポーザ９０にフェイスダウンで搭載する（図１６のステップＳ４０４、図１７（Ｂ）参照）。このとき、外部接続端子４５が設けられたＧａＮチップ１０の表面２０が下側となり、裏面２１が上側となる。ＧａＮチップ１０の外部接続端子４５が粘着フィルム９９の柔軟な接着層（図示せず）に埋め込まれる

次に、制御チップ４０の表面（回路面）４６を上側として、制御チップ４０の裏面４７を、ＧａＮチップ１０の裏面２１に設けられた接着剤６４を介して貼り合わせる（図１６のステップＳ４０５、図１７（Ｃ）参照）。制御チップ４０をＧａＮチップ１０上にフェイスアップで搭載する。なお、接着剤６４は、ペースト状の接着剤またはフィルム状の接着剤のいずれのものも使用することができる。

次に、制御チップ４０の端子４１を、インターポーザ９０の所定の端子９２にボンディングワイヤ６８で接続する（図１６のステップＳ４０６、図１７（Ｄ）参照）。なお、ＧａＮチップ１０はワイヤボンディングしない。

次に、封止樹脂７０を形成してモールド封止する（図１６のステップＳ４０７、図１８（Ａ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５や表面２０およびインターポーザ９０の表面９５は、粘着フィルム９９で覆われたままである。ＧａＮチップ１０、制御チップ４０、インターポーザ９０およびボンディングワイヤ６８を封止樹脂７０で封止する。粘着フィルム９９としては、例えば、ポリイミド系フィルムが好適に使用される。粘着フィルム９９は、モールド封止時の熱に耐えられるものを使用する。また、加熱することによって粘着力を弱くすることができるものを好適には使用する。粘着フィルム９９は、ＧａＮチップ１０の表面２０や外部接続端子４５およびインターポーザ９０の表面９５に封止樹脂７０が回り込むのを防止したり、ＧａＮチップ１０の表面２０や外部接続端子４５およびインターポーザ９０の表面９５を保護するためにも使用される。

モールド封止完了後に、粘着フィルム９９を剥がし、ＧａＮチップ１０の表面２０およびインターポーザ９０の表面９５を露出させる（図１６のステップＳ４０８、図１８（Ｂ）参照）。このとき、ＧａＮチップ１０の外部接続端子４５が露出する。

次に、インターポーザ９０の表面９５に半田ボール９３を形成する（図１６のステップＳ４０９、図１８（Ｃ）参照）。なお、ＧａＮチップ１０の表面１０に、外部接続端子４５としての、半田バンプ２２、２３、２４（図２参照）や半田ボール３５、３６、３７（図３参照）が形成されていない場合には、半田バンプ２２、２３、２４（図２参照）または半田ボール３５、３６、３７（図３参照）を形成する。半田バンプ２２、２３、２４、半田ボール９３、半田ボール３５、３６、３７は、半田メッキ、半田印刷法、ボール搭載法で形成する。

その後、ダイシングブレード２００等により個片化して（図１６のステップＳ４１０、図１８（Ｃ）参照）、パッケージを完成して、半導体装置４を作成する（図１６のステップＳ４１１、図１８（Ｄ）参照）。なお、個片化は、金型等を使用して打抜きで行ってもよい。

以上の各実施の形態では、ＧａＮチップ１０を高周波高出力半導体素子の一例として使用したが、ＧａＮ系だけでなく他の材料を使用した高周波高出力半導体素子も、ＧａＮチップ１０に代えて好適に使用することができる。また、電界効果トランジスタのみならず、バイポーラトランジスタもＧａＮチップ１０に代えて好適に使用することができる。また、高周波動作ではない高出力半導体素子、例えば、ＳｉＣ系高出力半導体素子もＧａＮチップ１０に代えて好適に使用することができる。また、高出力ではない、高周波半導体素子、ＧａＡｓ系高周波半導体素子もＧａＮチップ１０に代えて好適に使用することができる。

以上の第１〜第４の実施の形態を含む実施の形態に関し、さらに以下の付記を開示する。

（付記１）
前記第１の半導体素子は、高出力半導体素子または高周波半導体素子である請求項１〜７のいずれか一項に記載の半導体装置。

（付記２）
前記第１の半導体素子は、高周波高出力半導体素子である付記１記載の半導体装置。

（付記３）
前記第１の半導体素子は、窒化ガリウム系高周波高出力半導体素子である付記２記載の半導体装置。

（付記４）
前記第１の半導体素子は、ＡｌＧａＮとＧａＮとのヘテロ接合を備える窒化ガリウム系高周波高出力半導体素子である付記３記載の半導体装置。

（付記５）
前記第２の半導体素子は、前記第１の半導体素子の動作を制御する制御用半導体素子である請求項１〜７および付記１〜４のいずれかに記載の半導体装置。

（付記６）
前記第１の外部接続端子は、突起電極である請求項１〜７および付記１〜５のいずれかに記載の半導体装置。

（付記７）
前記突起電極は、バンプまたはボールである付記６記載の半導体装置。

（付記８）
前記第２の半導体素子と第２の外部接続端子はワイヤで接続されている請求項１〜７および付記１〜７のいずれかに記載の半導体装置。

（付記９）
前記半導体装置は、ＱＦＰ型である請求項１〜５のいずれかに記載の半導体装置。

（付記１０）
前記半導体装置は、ＤＩＰ型である請求項１〜５のいずれかに記載の半導体装置。

（付記１１）
前記半導体装置は、ＱＦＮ型である請求項１〜５のいずれかに記載の半導体装置。

（付記１２）
前記半導体装置は、ＢＧＡである請求項１〜３、６および７のいずれかに記載の半導体装置。

以上、本願の開示する技術の典型的な実施の形態を説明してきたが、本願の開示する技術はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１、２、３、４ 半導体装置
１０ ＧａＮチップ
１１ ＧａＮ基板
１２ ソース電極
１３ ドレイン電極
１４ ゲート電極
１５ ＳｉＯ_２膜
１６ 有機保護膜
１７、１８、１９ 貫通孔
２０ 表面
２１ 裏面
２２、２３、２４ 半田バンプ
２５、２６、２７ Ｃｕ電極
３１ 樹脂封止層
３２、３３、３４ Ｃｕポスト
３５、３６、３７ 半田ボール
４０ 制御チップ
４１ 端子
４２、４３ 外部接続副端子
４４ 外部接続制御端子
４２ｓ、４３ｓ、４４ｓ 下面
４５ 外部接続端子
４７ 裏面
５０ リードフレーム
５１ ダイステージ
５２ 下面
５３ 上面
５４、５５ リード端子
５５ｓ 下面
６４ 接着剤
６５、６６ ダイボンディング材
６５‘ 導電ペーストもしくは半田
６７、６９ 半田
６８ ボンディングワイヤ
７０ 封止樹脂
７１ 裏面
８０ マザーボード
８１ 基板
８２、８５ 配線
８３ 上面
９０ インターポーザ
９１ 樹脂基板
９３ 半田ボール
９２ 端子
９４ 裏面
９５ 表面
９６ 開口
１０１、１０２、１０３、１０４ 半導体装置モジュール

Claims (10)

1. 第１の面に第１の外部接続端子を設けた第１の半導体素子と、
   前記第１の半導体素子の前記第１の面とは反対側の第２の面側に設けられた第２の半導体素子と、
   前記第２の半導体素子に接続され、前記第１の外部接続端子と共に配線基板に接続される第２の外部接続端子と、
   前記第１の半導体素子および前記第２の半導体素子を封止し、前記第１の外部接続端子の前記配線基板に接続される部分と前記第２の外部接続端子の前記配線基板に接続される部分とを露出する封止部材と、
   を備える半導体装置。
2. 前記第１の半導体素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間を流れる電流を制御する制御電極とを有し、前記第１の外部接続端子は、前記第１の電極、前記第２の電極および前記制御電極にそれぞれ接続された第１の外部接続副端子、第２の外部接続副端子および外部接続制御端子を含む請求項１記載の半導体装置。
3. 前記第１の電極および前記第２の電極は、前記制御電極よりも大きい請求項２記載の半導体装置。
4. 前記第２の外部接続端子は、リードフレームのリード端子であり、前記第１の半導体素子および前記第２の半導体素子は、前記リードフレームのダイステージの第１の面および前記第１の面と反対側の第２の面にそれぞれ搭載されている請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記ダイステージは、前記リードフレームの前記リード端子の少なくとも一つと直結されている請求項４記載の半導体装置。
6. 中継基板をさらに備え、
   前記第２の半導体素子は前記中継基板を介して前記第２の外部接続端子と接続され、
   前記第１の半導体素子は、前記中継基板の開口内に配設されている請求項１乃至３のいずれか一項に記載の半導体装置。
7. 前記第２の外部接続端子は、前記中継基板の第１の面であって前記封止部材から露出する前記第１の面に配設されている請求項６記載の半導体装置。
8. 請求項１乃至７のいずれか一項に記載の前記半導体装置と、前記配線基板とを備える半導体装置モジュール。
9. 前記第２の半導体素子は、前記第１の半導体素子の動作を制御する制御用半導体素子であり、前記第１の半導体素子の制御端子は、前記第２の外部接続端子と、前記配線基板の配線とを介して前記第２の半導体素子に接続されている請求項８記載の半導体装置モジュール。
10. 第１の面と前記第１の面とは反対側の第２の面とを有し、第１の外部接続端子を前記第１の面に備える第１の半導体素子と、前記第１の半導体素子の前記第２の面側に配置された第２の半導体素子と、前記第２の半導体素子に接続された第２の外部接続端子と、を備える組立体を準備する工程と、
    前記第１の外部接続端子を保護シートで覆った状態で、少なくとも前記第１の半導体素子および前記第２の半導体素子を封止部材で封止する工程と、
    前記保護シートを剥がして、前記第１の外部接続端子を露出させる工程と、
    を備える半導体装置の製造方法。

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