JP2013223118A - Mixer circuit - Google Patents
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Abstract
【課題】変換利得を高め、消費電力の低減化を図ることが可能なミキサ回路を提供する。
【解決手段】このミキサ回路２は、高周波電圧信号ＶＲＦ，／ＶＲＦを高周波電流信号ＩＲＦ,／ＩＲＦに変換するトランスコンダクタンス部５と、信号ＩＲＦ,／ＩＲＦを複素電流信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１に変換するＰＰＦ１０と、信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１と局部発振器信号ＬＯ，／ＬＯを混合して複素電流信号Ｑ＋，Ｑ−，Ｉ＋，Ｉ−を生成する周波数変換部２０と、信号Ｑ＋，Ｑ−，Ｉ＋，Ｉ−を複素電圧信号Ｑ，／Ｑ，Ｉ，／Ｉに変換する負荷部３０とを電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続したものである。
【選択図】図２A mixer circuit capable of increasing conversion gain and reducing power consumption is provided.
The mixer circuit 2 includes a transconductance unit 5 that converts high-frequency voltage signals VRF and / VRF into high-frequency current signals IRF and / IRF, and signals IRF and / IRF as complex current signals Q + 1, Q-1, and I + 1. , I-1 and PPF 10 and signals Q + 1, Q-1, I + 1, I-1 and local oscillator signals LO, / LO are mixed to generate complex current signals Q +, Q-, I +, I- Conversion unit 20 and load unit 30 that converts signals Q +, Q-, I +, and I- to complex voltage signals Q, / Q, I, and / I are between the line of power supply voltage VCC and the line of ground voltage VSS. Are connected in series.
[Selection] Figure 2
Description
本発明はミキサ回路に関し、たとえば、受信した高周波信号の周波数変換を行なうミキサ回路に好適に利用できるものである。 The present invention relates to a mixer circuit, and can be suitably used for, for example, a mixer circuit that performs frequency conversion of a received high-frequency signal.
近年、シリコンデバイス、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）プロセスの高性能化により、無線通信システムにおける受信機の１チップ化が進められている。１チップ化に適した受信方式としては、ダイレクトコンバージョン方式や、低ＩＦ（Intermediate Frequency：中間周波数）方式が採用されている。これらの方式の受信機では、受信した高周波信号をミキサ回路によりＢＢ（Baseband：ベースバンド）帯や、ＩＦ帯といった低い周波数帯に変換する処理が行なわれる。また、いずれの方式においても多くの場合、イメージ信号を抑圧するためや、複素信号（直交信号）の情報を取り出すために、ミキサ回路の出力信号として複素信号が必要となる。 In recent years, with the improvement in performance of silicon devices, particularly CMOS (Complementary Metal Oxide Semiconductor) processes, receivers in wireless communication systems have been made into one chip. As a receiving system suitable for one chip, a direct conversion system or a low IF (Intermediate Frequency) system is adopted. In these types of receivers, the received high-frequency signal is converted into a low frequency band such as a BB (Baseband) band or an IF band by a mixer circuit. In either case, in many cases, a complex signal is required as an output signal of the mixer circuit in order to suppress an image signal or to extract information of a complex signal (orthogonal signal).
従来の第１の受信機では、受信された高周波信号は、ＬＮＡ(Low Noise Amplifier：低雑音増幅器）で増幅され、２分岐されて２つのミキサ回路に与えられる。また、局部発振器信号ＬＯの経路にＰＰＦ（Poly Phase Filter：ポリフェーズフィルタ）が配置されて互いに９０度位相が異なる２つの信号ＬＯ１，ＬＯ２が生成される。２つのミキサ回路では、高周波信号と２つの信号ＬＯ１，ＬＯ２に基づいて複素信号Ｉ，Ｑが生成される（たとえば、特許文献１参照）。 In the first conventional receiver, the received high-frequency signal is amplified by an LNA (Low Noise Amplifier), branched into two, and supplied to two mixer circuits. Further, a PPF (Poly Phase Filter) is arranged in the path of the local oscillator signal LO, and two signals LO1 and LO2 having a phase difference of 90 degrees are generated. In the two mixer circuits, complex signals I and Q are generated based on the high-frequency signal and the two signals LO1 and LO2 (see, for example, Patent Document 1).
また、従来の第２の受信機では、受信された高周波信号は、ＬＮＡで増幅されてＰＰＦに与えられる。ＰＰＦでは互いに９０度位相が異なる２つの高周波信号が生成され、２つの高周波信号はそれぞれ２つのミキサ回路に与えられる。２つのミキサ回路では、２つの高周波信号と局部発振器信号ＬＯに基づいて複素信号Ｉ，Ｑが生成される（たとえば、特許文献２参照）。 In the second conventional receiver, the received high-frequency signal is amplified by the LNA and given to the PPF. In the PPF, two high-frequency signals having phases different from each other by 90 degrees are generated, and the two high-frequency signals are respectively supplied to two mixer circuits. In the two mixer circuits, complex signals I and Q are generated based on the two high-frequency signals and the local oscillator signal LO (see, for example, Patent Document 2).
従来の第１の受信機では、損失の大きいＰＰＦが高周波信号の経路上に無いので、高い利得を得ることができる。しかし、通常、ミキサ回路には大振幅の局部発振器信号ＬＯを入力する必要があるため、ＰＰＦの損失を補うバッファ増幅器を、ＰＰＦの前段や後段に配置する必要があり、回路全体の消費電力が大きくなるという問題点がある。 In the first conventional receiver, a high gain can be obtained because there is no lossy PPF on the high-frequency signal path. However, since it is usually necessary to input a large-amplitude local oscillator signal LO to the mixer circuit, it is necessary to arrange a buffer amplifier that compensates for the loss of the PPF before or after the PPF. There is a problem of becoming larger.
また、従来の第２の受信機では、ＰＰＦの損失により、ＬＮＡの入力端子からミキサ回路の出力端子までの変換利得が小さくなるという問題点がある。特に、ミキサ回路として一般的なギルバートセル型ミキサ回路を使用した場合、高周波信号がトランジスタのゲートに入力されるので、入力インピーダンスの容量成分が大きくなり、ＰＰＦの損失がさらに大きくなってしまう。また、ミキサ回路の前段の損失が大きいことにより、受信系全体の雑音特性も劣化するという欠点がある。 Further, the conventional second receiver has a problem that the conversion gain from the input terminal of the LNA to the output terminal of the mixer circuit becomes small due to the loss of the PPF. In particular, when a general Gilbert cell type mixer circuit is used as the mixer circuit, a high-frequency signal is input to the gate of the transistor, so that the capacitance component of the input impedance is increased and the loss of the PPF is further increased. In addition, there is a disadvantage that the noise characteristic of the entire receiving system is also deteriorated due to a large loss before the mixer circuit.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、本願のミキサ回路では、トランスコンダクタンス部、ポリフェーズフィルタ、周波数変換部、および負荷部が、第１および第２の電圧のライン間に直列接続されている。 According to one embodiment, in the mixer circuit of the present application, the transconductance unit, the polyphase filter, the frequency conversion unit, and the load unit are connected in series between the first and second voltage lines.
前記一実施の形態によれば、トランスコンダクタンス部と周波数変換部の間にポリフェーズフィルタを設けたので、変換利得を高め、消費電力の低減化を図ることができる。 According to the embodiment, since the polyphase filter is provided between the transconductance unit and the frequency conversion unit, the conversion gain can be increased and the power consumption can be reduced.
［実施の形態１］
本願の実施の形態１による受信機は、図１に示すように、ＬＮＡ１とミキサ回路２を備える。ＬＮＡ１は、受信された差動高周波電圧信号ＶＲＦ，／ＶＲＦを増幅する。ミキサ回路２は、ＬＮＡ１からの差動高周波電圧信号ＶＲＦ，／ＶＲＦと、局部発振器(図示せず)からの差動局部発振器信号ＬＯ，／ＬＯとを混合して差動複素電圧信号Ｑ，／Ｑ，Ｉ，／Ｉを生成する。信号／ＶＲＦ，／ＬＯ，／Ｑ，／Ｉは、それぞれ信号ＶＲＦ，ＬＯ，Ｑ，Ｉの相補信号である。信号Ｑは、信号Ｉの位相を＋９０度ずらせた信号である。
[Embodiment 1]
The receiver according to
ミキサ回路２は、図２に示すように、抵抗素子３，４、トランスコンダクタンス部５、ＰＰＦ１０、周波数変換部２０、および負荷部３０を備える。トランスコンダクタンス部５、ＰＰＦ１０、周波数変換部２０、および負荷部３０は、電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続されている。
As shown in FIG. 2, the
トランスコンダクタンス部５は、ＰチャネルＭＯＳトランジスタ６，７を含む。トランジスタ６，７のソースはともに電源電圧ＶＣＣのラインに接続され、それらのゲートはそれぞれ高周波電圧信号ＶＲＦ,／ＶＲＦを受ける。抵抗素子３，４の一方端子はともにバイアス電圧ＶＢＰを受け、それらの他方端子はそれぞれトランジスタ６，７のゲートに接続される。トランジスタ６，７のドレインからは、それぞれ高周波電流信号ＩＲＦ,／ＩＲＦが出力される。信号／ＩＲＦは、信号ＩＲＦの相補信号である。つまり、トランスコンダクタンス部５は、差動高周波電圧信号ＶＲＦ,／ＶＲＦを差動高周波電流信号ＩＲＦ,／ＩＲＦに変換する。なお、このミキサ回路２に流れる電流は、バイアス電圧ＶＢＰで設定される。
ＰＰＦ１０は、入力ノードＮ１，Ｎ２、出力ノードＮ３〜Ｎ６、コンデンサ１１〜１４、および抵抗素子１５〜１８を含む。入力ノードＮ１，Ｎ２は、それぞれトランジスタ６，７のドレインに接続される。コンデンサ１１，１２の一方端子はともに入力ノードＮ１に接続され、それらの他方端子はそれぞれ出力ノードＮ３，Ｎ４に接続される。コンデンサ１３，１４の一方端子はともに入力ノードＮ２に接続され、それらの他方端子はそれぞれ出力ノードＮ５，Ｎ６に接続される。抵抗素子１５〜１８の一方端子はそれぞれコンデンサ１２，１３，１４，１１の一方端子に接続され、抵抗素子１５〜１８の他方端子はそれぞれコンデンサ１１〜１４の他方端子に接続される。
出力ノードＮ３〜Ｎ６からは、それぞれ電流信号Ｑ＋１，Ｉ−１，Ｑ−１，Ｉ＋１が出力される。電流信号Ｑ＋１，Ｉ−１，Ｑ−１，Ｉ＋１は、それぞれ電流信号Ｉ＋１，Ｑ＋１，Ｉ−１，Ｑ−１の位相を＋９０度ずらした信号である。電流信号Ｑ＋１，Ｉ＋１は、複素電流信号を構成する。電流信号Ｑ−１，Ｉ−１は、複素電流信号を構成する。つまり、ＰＰＦ１０は、差動高周波電流信号ＩＲＦ,／ＩＲＦを差動複素電流信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１に変換する。
Current signals Q + 1, I-1, Q-1, and I + 1 are output from output nodes N3 to N6, respectively. Current signals Q + 1, I-1, Q-1, and I + 1 are signals obtained by shifting the phases of the current signals I + 1, Q + 1, I-1, and Q-1 by +90 degrees, respectively. Current signals Q + 1 and I + 1 constitute a complex current signal. Current signals Q-1 and I-1 constitute a complex current signal. That is, the
周波数変換部２０は、入力ノードＮ２１〜Ｎ２４，ＰチャネルＭＯＳトランジスタ２１〜２８、および出力ノードＮ２５〜Ｎ２８を含む。入力ノードＮ２１〜Ｎ２４は、それぞれＰＰＦ１０の出力ノードＮ３，Ｎ５，Ｎ４，Ｎ６に接続される。
トランジスタ２１，２２のソースはともに入力ノードＮ２１に接続され、それらのゲートはそれぞれ局部発振器信号ＬＯ，／ＬＯを受け、それらのドレインはそれぞれ出力ノードＮ２５,Ｎ２６に接続される。トランジスタ２３，２４のソースはともに入力ノードＮ２２に接続され、それらのゲートはそれぞれ局部発振器信号／ＬＯ，ＬＯを受け、それらのドレインはそれぞれ出力ノードＮ２５,Ｎ２６に接続される。
The sources of
トランジスタ２５，２６のソースはともに入力ノードＮ２３に接続され、それらのゲートはそれぞれ局部発振器信号ＬＯ，／ＬＯを受け、それらのドレインはそれぞれ出力ノードＮ２７,Ｎ２８に接続される。トランジスタ２７，２８のソースはともに入力ノードＮ２４に接続され、それらのゲートはそれぞれ局部発振器信号／ＬＯ，ＬＯを受け、それらのドレインはそれぞれ出力ノードＮ２７,Ｎ２８に接続される。
The sources of
出力ノードＮ２５〜Ｎ２８からは、それぞれ電流信号Ｑ＋，Ｉ−，Ｑ−，Ｉ＋が出力される。電流信号Ｑ＋，Ｉ−，Ｑ−，Ｉ＋の周波数は、電流信号Ｑ＋１，Ｉ−１，Ｑ−１，Ｉ＋１の周波数よりも低く、たとえば中間周波数である。電流信号Ｑ＋，Ｉ−，Ｑ−，Ｉ＋は、それぞれ電流信号Ｉ＋，Ｑ＋，Ｉ−，Ｑ−の位相を＋９０度ずらした信号である。電流信号Ｑ＋，Ｉ＋は、複素電流信号を構成する。電流信号Ｑ−，Ｉ−は、複素電流信号を構成する。つまり、周波数変換部２０は、差動複素電流信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１と差動局部発振器信号ＬＯ，／ＬＯを混合し、差動複素電流信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１よりも低周波数の差動複素電流信号Ｑ＋，Ｑ−，Ｉ＋，Ｉ−を生成する。
Current signals Q +, I−, Q−, and I + are output from output nodes N25 to N28, respectively. The frequencies of the current signals Q +, I−, Q−, and I + are lower than the frequencies of the current signals Q + 1, I−1, Q−1, and I + 1, for example, an intermediate frequency. Current signals Q +, I−, Q−, and I + are signals obtained by shifting the phases of the current signals I +, Q +, I−, and Q− by +90 degrees, respectively. The current signals Q + and I + constitute a complex current signal. The current signals Q− and I− constitute a complex current signal. That is, the
負荷部３０は、抵抗素子３１〜３４を含む。抵抗素子３１〜３４の一方端子は周波数変換部２０の出力ノードＮ２５〜Ｎ２８に接続され、そららの他方端子はともに接地電圧ＶＳＳのラインに接続される。抵抗素子３１の一方端子には、電流信号Ｑ＋と抵抗素子３１の抵抗値とを乗算したレベルの電圧信号Ｑが現れる。抵抗素子３２の一方端子には、電流信号Ｑ−と抵抗素子３２の抵抗値とを乗算したレベルの電圧信号／Ｑが現れる。抵抗素子３３の一方端子には、電流信号Ｉ−と抵抗素子３３の抵抗値とを乗算したレベルの電圧信号／Ｉが現れる。抵抗素子３４の一方端子には、電流信号Ｉ＋と抵抗素子３４の抵抗値とを乗算したレベルの電圧信号Ｉが現れる。
電圧信号Ｑ，Ｉは、複素電圧信号を構成する。電流信号／Ｑ，／Ｉは、複素電圧信号を構成する。つまり、負荷部３０は、差動複素電流信号Ｑ＋，Ｑ−，Ｉ＋，Ｉ−を差動複素電圧信号Ｑ，／Ｑ，Ｉ，／Ｉに変換する。
The voltage signals Q and I constitute a complex voltage signal. Current signals / Q, / I constitute a complex voltage signal. That is, the
次に、この受信機の動作について説明する。アンテナ(図示せず)で受信された差動高周波電圧信号ＶＲＦ，／ＶＲＦは、ＬＮＡ１で増幅されてミキサ回路２のトランスコンダクタンス部５に与えられる。差動高周波電圧信号ＶＲＦ，／ＶＲＦは、トランスコンダクタンス部５で差動高周波電流信号ＩＲＦ,／ＩＲＦに変換されてＰＰＦ１０に与えられる。
Next, the operation of this receiver will be described. Differential high-frequency voltage signals VRF and / VRF received by an antenna (not shown) are amplified by
差動高周波電流信号ＩＲＦ,／ＩＲＦは、ＰＰＦ１０で差動複素電流信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１に変換されて周波数変換部２０に与えられる。差動複素電流信号Ｑ＋１，Ｑ−１，Ｉ＋１，Ｉ−１は、周波数変換部２０で差動局部発振器信号ＬＯ，／ＬＯと混合されて、たとえば中間周波数の差動複素電流信号Ｑ＋，Ｑ−，Ｉ＋，Ｉ−に変換される。差動複素電流信号Ｑ＋，Ｑ−，Ｉ＋，Ｉ−は、負荷部３０で差動複素電圧信号Ｑ，／Ｑ，Ｉ，／Ｉに変換される。信号Ｑは、信号Ｉの位相を＋９０度ずらせた信号である。信号Ｉは同相(In-phase)信号と呼ばれ、信号Ｑは直角位相（Quadrature）信号と呼ばれる。
The differential high-frequency current signals IRF, / IRF are converted into differential complex current signals Q + 1, Q-1, I + 1, I-1 by the
［比較例１］
図３は、実施の形態１の比較例１となる受信機の構成を示すブロック図であって、図１と対比される図である。図３において、この受信機は、ＬＮＡ４１、ＰＰＦ４２、およびミキサ回路４３，４４を備える。差動高周波電圧信号ＶＲＦ，／ＶＲＦは、ＬＮＡ４１で増幅され、２分岐されてミキサ回路４３，４４に与えられる。差動局部発振器信号ＬＯ，／ＬＯは、ＰＰＦ４２を介してミキサ回路４３に与えられるとともに、位相を＋９０度ずらされてミキサ回路４４に与えられる。ミキサ回路４３から差動同相信号Ｉ，／Ｉが出力され、ミキサ回路４４から差動直角位相信号Ｑ，／Ｑが出力される。
[Comparative Example 1]
FIG. 3 is a block diagram illustrating a configuration of a receiver that is a first comparative example of the first embodiment, and is a diagram to be compared with FIG. In FIG. 3, the receiver includes an
ミキサ回路４３は、ギルバートセル型ミキサ回路であり、図４に示すように、電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続されたトランスコンダクタンス部５０、周波数変換部５３、および負荷部５８を備える。トランスコンダクタンス部５０は、ＰチャネルＭＯＳトランジスタ５１，５２を含み、差動高周波電圧信号ＶＲＦ，／ＶＲＦを差動高周波電流信号ＩＲＦ，／ＩＲＦに変換する。
The
周波数変換部５３は、ＰチャネルＭＯＳトランジスタ５４〜５７を含み、差動高周波電流信号ＩＲＦ，／ＩＲＦと差動局部発振器信号ＬＯ，／ＬＯを混合し、差動高周波電流信号ＩＲＦ，／ＩＲＦよりも低周波数の差動同相電流信号Ｉ＋，Ｉ−を生成する。負荷部５８は、抵抗素子５９，６０を含み、差動同相電流信号Ｉ＋，Ｉ−を差動同相電圧信号Ｉ，／Ｉに変換する。ミキサ回路４４の構成は、ミキサ回路４３の構成と同様である。
The
この受信機では、損失の大きいＰＰＦ４２が差動高周波電圧信号ＶＲＦ，／ＶＲＦの経路上に無いので、高い利得を得ることができる。しかし、ミキサ回路４３，４４には大振幅の差動局部発振器信号を入力する必要があるため、ＰＰＦ４２の損失を補うバッファ増幅器を、ＰＰＦ４２の前段や後段に配置する必要があり、回路全体の消費電力が大きくなるという問題点がある。
In this receiver, since the
これに対して本実施の形態１では、ＰＰＦ１０が差動局部発振器信号ＬＯ，／ＬＯの経路に無いので、信号ＬＯ，／ＬＯを増幅するバッファ増幅器を設ける必要がない。したがって、本実施の形態１では、消費電力が小さくて済む。
On the other hand, in the first embodiment, since the
[比較例２］
図５は、実施の形態１の比較例２となる受信機の構成を示すブロック図であって、図３と対比される図である。図５において、この受信機は、ＬＮＡ４１、ＰＰＦ４２、およびミキサ回路４３，４４を備える。ＰＰＦ４２は、ＬＮＡ４１とミキサ回路４３，４４の間に設けられる。差動局部発振器信号ＬＯ，／ＬＯは、ミキサ回路４３，４４の各々に直接与えられる。差動高周波電圧信号ＶＲＦ，／ＶＲＦは、ＬＮＡ４１で増幅され、ＰＰＦ４２を介してミキサ回路４３に与えられるとともに、位相を＋９０度ずらされてミキサ回路４４に与えられる。ミキサ回路４３から差動同相信号Ｉ，／Ｉが出力され、ミキサ回路４４から差動直角位相信号Ｑ，／Ｑが出力される。
[Comparative Example 2]
FIG. 5 is a block diagram illustrating a configuration of a receiver that is a second comparative example of the first embodiment, and is a diagram to be compared with FIG. In FIG. 5, the receiver includes an
この受信機では、ＰＰＦ４２の損失により、ＬＮＡ４１の入力端子からミキサ回路４３，４４の出力端子までの変換利得が小さくなるという問題点がある。
This receiver has a problem that the conversion gain from the input terminal of the
また、高周波電圧信号ＶＲＦ，／ＶＲＦがトランジスタ５１，５２のゲートに入力されるので、入力インピーダンスの容量成分が大きくなり、ＰＰＦ４２の損失がさらに大きくなってしまう。また、ミキサ回路４３，４４の前段の損失が大きいことにより、受信系全体の雑音特性も劣化するという欠点がある。
Further, since the high frequency voltage signals VRF and / VRF are input to the gates of the
詳しく説明すると、ＬＮＡ４１の出力インピーダンスは誘導性であり、ＰＰＦ４２の入力インピーダンスは容量性であるので、容量を用いたサイズの小さな集中定数整合回路でＬＮＡ４１とＰＰＦ４２の共役整合を容易にとることができる。つまり、ＬＮＡ４１からＰＰＦ４２に効率良く電力を伝達することができる。
More specifically, since the output impedance of the
しかし、ＰＰＦ４２の出力インピーダンスとミキサ回路４３，４４の入力インピーダンスがともに容量性であるので、インダクタや分布定数線路などのサイズの大きな回路を用いなければ、ＰＰＦ４２とミキサ回路４３，４４の共役整合をとることができない。
However, since the output impedance of the
また、ミキサ回路４３，４４の入力部はトランジスタのゲート５１，５２になるので、ミキサ回路４３，４４の入力部の容量成分が大きい。このため共役整合をとらない場合には、ＰＰＦ４２とミキサ回路４３，４４間の不整合が大きくなり、段間の損失が大きくなる。
Further, since the input portions of the
これに対して本実施の形態１では、ＬＮＡ１とミキサ回路２の間は容量を用いた小さなサイズの整合回路で共役整合がとれる。
On the other hand, in the first embodiment, conjugate matching can be achieved between the
また、周波数変換部２０の入力部はトランジスタ２１〜２８のソースであるので、周波数変換部２０の入力部の容量成分は比較的小さい。このため、ＰＰＦ１０と周波数変換部２０の不整合具合は、比較例２と比べて小さくなる。したがって、ＰＰＦ１０と周波数変換部２０の段間の損失も小さくなり、結果的に変換利得の大きな受信機を実現することができる。
Moreover, since the input part of the
また、本実施の形態１では、比較例２に比べて、損失回路であるＰＰＦ１０が後段に配置されるので、損失が受信系全体のＮＦ（Noise Figure：雑音指数）に与える影響が相対的に小さくなり、低雑音の受信機を実現することができる。
Further, in the first embodiment, compared to the comparative example 2, the
［実施の形態２］
図６は、本願の実施の形態２によるミキサ回路６５の構成を示す回路図であって、図２と対比される図である。図６を参照して、このミキサ回路６５がミキサ回路２と異なる点は、負荷部３０が負荷部７０で置換され、演算増幅器８０および抵抗素子８１〜８４が追加されている点である。抵抗素子８１〜８４の抵抗値は同一である。
[Embodiment 2]
FIG. 6 is a circuit diagram showing a configuration of the
負荷部７０は、ＮチャネルＭＯＳトランジスタ７１〜７４を含む。トランジスタ７１〜７４のドレインはそれぞれ周波数変換部２０の出力ノードＮ２５〜Ｎ２８に接続され、それらのゲートはともにバイアス電圧ＶＢＮを受け、それらのソースはともに接地電圧ＶＳＳのラインに接続される。つまり、図２の抵抗素子３１〜３４がそれぞれトランジスタ７１〜７４を用いた能動負荷で置換されている。ミキサ回路６５に流れる電流は、バイアス電圧ＶＢＮのレベルで決定される。トランジスタ７１〜７４のドレイン−ソース間電圧がそれぞれ信号Ｑ，／Ｑ，／Ｉ，Ｉとなる。
抵抗素子８１〜８４の一方端子はともに演算増幅器８０の非反転入力端子（＋端子）に接続され、それらの他方端子はそれぞれトランジスタ７１〜７４のドレインに接続される。演算増幅器８０の反転入力端子（−端子）は参照電圧ＶＲを受け、その出力端子は抵抗素子３，４の一方端子に接続される。抵抗素子３，４の他方端子はそれぞれトランジスタ６，７のゲートに接続される。演算増幅器８０の出力電圧がトランジスタ６，７のバイアス電圧ＶＢＰとなる。演算増幅器８０および抵抗素子８１〜８４は、コモンモードフィードバック回路を構成する。
One terminals of the
抵抗素子８１〜８４の抵抗値は同一であるので、演算増幅器８０の非反転入力端子の電圧は（Ｑ＋／Ｑ＋Ｉ＋／Ｉ）／４となる。（Ｑ＋／Ｑ＋Ｉ＋／Ｉ）／４は、信号Ｑ，／Ｑ，Ｉ，／Ｉのコモン電圧Ｖｃｏｍである。演算増幅器８０は、（Ｑ＋／Ｑ＋Ｉ＋／Ｉ）／４が参照電圧ＶＲに一致するように、トランジスタ６，７のバイアス電圧ＶＢＰを制御する。
Since the resistance values of the
この実施の形態２では、実施の形態１と同じ効果が得られる他、負荷部７０のインピーダンスが大きくなるので、変換利得を大きくすることができる。
In the second embodiment, the same effect as in the first embodiment can be obtained, and the impedance of the
［実施の形態３］
図７は、本願の実施の形態３によるミキサ回路７５の構成を示す回路図であって、図２と対比される図である。図７を参照して、このミキサ回路７５がミキサ回路２と異なる点は、負荷部３０が負荷部７０で置換され、演算増幅器８０，８５および抵抗素子８１〜８４が追加されている点である。抵抗素子８１〜８４の抵抗値は同一である。
[Embodiment 3]
FIG. 7 is a circuit diagram showing a configuration of the
負荷部７０は、ＮチャネルＭＯＳトランジスタ７１〜７４を含む。トランジスタ７１〜７４のドレインはそれぞれ周波数変換部２０の出力ノードＮ２５〜Ｎ２８に接続され、それらのゲートはともにバイアス電圧ＶＢＮを受け、それらのソースはともに接地電圧ＶＳＳのラインに接続される。トランジスタ７１〜７４のドレイン−ソース間電圧がそれぞれ信号Ｑ，／Ｑ，／Ｉ，Ｉとなる。
抵抗素子８１，８２の一方端子はともに演算増幅器８０の非反転入力端子（＋端子）に接続され、それらの他方端子はそれぞれトランジスタ７１，７２のドレインに接続される。演算増幅器８０の反転入力端子（−端子）は参照電圧ＶＲを受け、その出力端子はトランジスタ７１，７２のゲートに接続される。演算増幅器８０および抵抗素子８１，８２はコモンモードフィードバック回路を構成する。
One terminals of the
抵抗素子８１，８２の抵抗値は同一であるので、演算増幅器８０の非反転入力端子の電圧は（Ｑ＋／Ｑ）／２となる。（Ｑ＋／Ｑ）／２は、信号Ｑ，／Ｑのコモン電圧Ｖｃｏｍｑである。演算増幅器８０は、（Ｑ＋／Ｑ）／２が参照電圧ＶＲに一致するように、トランジスタ７１，７２のゲート電圧を制御する。
Since the resistance values of the
同様に、抵抗素子８３，８４の一方端子はともに演算増幅器８５の非反転入力端子（＋端子）に接続され、それらの他方端子はそれぞれトランジスタ７３，７４のドレインに接続される。演算増幅器８５の反転入力端子（−端子）は参照電圧ＶＲを受け、その出力端子はトランジスタ７３，７４のゲートに接続される。演算増幅器８５および抵抗素子８３，８４はコモンモードフィードバック回路を構成する。
Similarly, one terminals of the
抵抗素子８３，８４の抵抗値は同一であるので、演算増幅器８５の非反転入力端子の電圧は（Ｉ＋／Ｉ）／２となる。（Ｉ＋／Ｉ）／２は、信号Ｉ，／Ｉのコモン電圧Ｖｃｏｍｉである。演算増幅器８５は、（Ｉ＋／Ｉ）／２が参照電圧ＶＲに一致するように、トランジスタ７３，７４のゲート電圧を制御する。
Since the resistance values of the
この実施の形態３では、実施の形態１と同じ効果が得られる他、信号Ｑ，／Ｑのコモン電圧Ｖｃｏｍｑと信号Ｉ，／Ｉのコモン電圧Ｖｃｏｍｉを所定の参照電圧ＶＲに維持することができる。 In the third embodiment, the same effect as in the first embodiment can be obtained, and the common voltage Vcomq of the signals Q and / Q and the common voltage Vcomi of the signals I and / I can be maintained at a predetermined reference voltage VR. .
また、この実施の形態３では、トランスコンダクタンス部５のトランジスタ６，７のゲート電圧は、それぞれ高周波電圧信号ＶＲＦ,／ＶＲＦにバイアス電圧ＶＢＰを加算した電圧になる。高周波電圧信号ＶＲＦ,／ＶＲＦのレベルが小さな線形領域では、ミキサ回路７５に流れる直流電流はバイアス電圧ＶＢＰだけで決まる。しかし、高周波電圧信号ＶＲＦ,／ＶＲＦのレベルが大きくなると、非線形の効果が出てくるので、ミキサ回路７５に流れる直流電流はバイアス電圧ＶＢＰのみで決まる電流値よりも大きくなる。また、ミキサ回路７５に流れる直流電流が増加すると、飽和レベルが上がるため、結果としてミキサ回路７５の線形性の向上を図ることができる。
In the third embodiment, the gate voltages of the transistors 6 and 7 of the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
１，４１ ＬＮＡ、２，４３，４４，６５，７５ ミキサ回路、３，４，１５〜１８，３１〜３４，５９，６０，８１〜８４ 抵抗素子、５，５０ トランスコンダクタンス部、６，７，２１〜２８，５１，５２，５４〜５７ ＰチャネルＭＯＳトランジスタ、１０，４２ ＰＰＦ、１１〜１４ コンデンサ、２０，５３ 周波数変換部、３０，５８，７０ 負荷部、７１〜７４ ＮチャネルＭＯＳトランジスタ、８０，８５ 演算増幅器。 1, 41 LNA, 2, 43, 44, 65, 75 Mixer circuit, 3, 4, 15-18, 31-34, 59, 60, 81-84 Resistance element, 5, 50 transconductance unit, 6, 7, 21-28, 51, 52, 54-57 P-channel MOS transistor, 10, 42 PPF, 11-14 capacitor, 20, 53 frequency conversion unit, 30, 58, 70 load unit, 71-74 N-channel MOS transistor, 80 , 85 operational amplifier.
Claims (6)
前記高周波電流信号を第１の複素電流信号に変換するポリフェーズフィルタと、
前記第１の複素電流信号と局部発振器信号とを混合し、前記第１の複素電流信号よりも低周波数の第２の複素電流信号を生成する周波数変換部と、
前記第２の複素電流信号を複素電圧信号に変換する負荷部とを備え、
前記トランスコンダクタンス部、前記ポリフェーズフィルタ、前記周波数変換部、および前記負荷部は、第１の電圧のラインと、前記第１の電圧と異なる第２の電圧のラインとの間に直列接続されている、ミキサ回路。 A transconductance unit for converting a high-frequency voltage signal into a high-frequency current signal;
A polyphase filter for converting the high-frequency current signal into a first complex current signal;
A frequency converter that mixes the first complex current signal and a local oscillator signal to generate a second complex current signal having a frequency lower than that of the first complex current signal;
A load unit for converting the second complex current signal into a complex voltage signal;
The transconductance unit, the polyphase filter, the frequency conversion unit, and the load unit are connected in series between a first voltage line and a second voltage line different from the first voltage. The mixer circuit.
前記ポリフェーズフィルタは、前記差動高周波電流信号を前記第１の差動複素電流信号に変換し、
前記周波数変換部は、
前記第１の差動複素電流信号を受ける４個の入力ノードと、
それぞれ前記４個の入力ノードに対応して設けられた４個の第２のトランジスタ対と、
前記第２の差動複素電流信号を出力するための４個の出力ノードとを含み、
各第２のトランジスタ対の第１の電極は対応の入力ノードに接続され、そのゲートは前記差動局部発振器信号を受け、
各出力ノードは、前記４個の第２のトランジスタ対の合計８個の第２の電極のうちのいずれか２個の第２の電極に接続され、
前記負荷部は、前記第２の差動複素電流信号を前記差動複素電圧信号に変換する、請求項２に記載のミキサ回路。 The transconductance unit includes a first transistor pair, a first electrode of the first transistor pair is connected to the first voltage line, a gate thereof receives the differential high-frequency voltage signal, The differential high-frequency current signal is output from the two electrodes,
The polyphase filter converts the differential high-frequency current signal into the first differential complex current signal;
The frequency converter is
Four input nodes for receiving the first differential complex current signal;
Four second transistor pairs respectively provided corresponding to the four input nodes;
Four output nodes for outputting the second differential complex current signal;
The first electrode of each second transistor pair is connected to a corresponding input node, and its gate receives the differential local oscillator signal;
Each output node is connected to any two second electrodes of a total of eight second electrodes of the four second transistor pairs,
The mixer circuit according to claim 2, wherein the load unit converts the second differential complex current signal into the differential complex voltage signal.
前記４個の抵抗素子の一方端子はそれぞれ前記４個の出力ノードに接続され、それらの他方端子はともに前記第２の電圧のラインに接続され、
前記４個の抵抗素子の端子間電圧は、それぞれ前記差動複素電圧信号に含まれる同相信号、前記同相信号の相補信号、直角位相信号、および前記直角位相信号の相補信号となる、請求項３に記載のミキサ回路。 The load unit includes four resistance elements,
One terminal of each of the four resistance elements is connected to each of the four output nodes, and the other terminal is connected to the second voltage line.
The inter-terminal voltages of the four resistance elements are respectively an in-phase signal, a complementary signal of the in-phase signal, a quadrature signal, and a complementary signal of the quadrature signal included in the differential complex voltage signal. Item 4. The mixer circuit according to Item 3.
前記４個の第３のトランジスタの第１の電極はそれぞれ前記４個の出力ノードに接続され、それらのゲートはともに第１のバイアス電圧を受け、それらの第２の電極はともに前記第２の電圧のラインに接続され、
前記４個の第３のトランジスタの第１および第２の電極間電圧は、それぞれ前記差動複素電圧信号に含まれる同相信号、前記同相信号の相補信号、直角位相信号、および前記直角位相信号の相補信号となり、
前記制御回路は、同相信号、前記同相信号の相補信号、直角位相信号、および前記直角位相信号の相補信号の直流成分が参照電圧に一致するように、前記第１のトランジスタ対のゲートに与えられる第２のバイアス電圧を制御する、請求項３に記載のミキサ回路。 The load unit includes four third transistors and a control circuit,
The first electrodes of the four third transistors are respectively connected to the four output nodes, their gates both receive a first bias voltage, and their second electrodes are both the second electrodes. Connected to the voltage line,
The first and second inter-electrode voltages of the four third transistors are respectively an in-phase signal included in the differential complex voltage signal, a complementary signal of the in-phase signal, a quadrature signal, and the quadrature phase. It becomes a complementary signal of the signal,
The control circuit is connected to the gates of the first transistor pair so that a DC component of an in-phase signal, a complementary signal of the in-phase signal, a quadrature signal, and a complementary signal of the quadrature signal matches a reference voltage. The mixer circuit according to claim 3, wherein the mixer circuit controls a second bias voltage to be applied.
前記４個の第３のトランジスタの第１の電極はそれぞれ前記４個の出力ノードに接続され、それらの第２の電極はともに前記第２の電圧のラインに接続され、
前記４個の第３のトランジスタの第１および第２の電極間電圧は、それぞれ前記差動複素電圧信号に含まれる同相信号、前記同相信号の相補信号、直角位相信号、および前記直角位相信号の相補信号となり、
前記第１の制御回路は、前記同相信号およびその相補信号の直流成分が参照電圧に一致するように、前記４個の第３のトランジスタのうちの前記同相信号およびその相補信号に対応する２個の第３のトランジスタのゲート電圧を制御し、
前記第２の制御回路は、前記直角位相信号およびその相補信号の直流成分が前記参照電圧に一致するように、前記４個の第３のトランジスタのうちの前記直角位相信号およびその相補信号に対応する２個の第３のトランジスタのゲート電圧を制御する、請求項３に記載のミキサ回路。 The load section includes four third transistors and first and second control circuits,
The first electrodes of the four third transistors are respectively connected to the four output nodes, and the second electrodes are both connected to the second voltage line,
The first and second inter-electrode voltages of the four third transistors are respectively an in-phase signal included in the differential complex voltage signal, a complementary signal of the in-phase signal, a quadrature signal, and the quadrature phase. It becomes a complementary signal of the signal,
The first control circuit corresponds to the in-phase signal and its complementary signal of the four third transistors so that the DC component of the in-phase signal and its complementary signal matches a reference voltage. Controlling the gate voltages of the two third transistors;
The second control circuit corresponds to the quadrature signal and its complementary signal of the four third transistors so that the DC component of the quadrature signal and its complementary signal matches the reference voltage. The mixer circuit according to claim 3, wherein the gate voltage of the two third transistors is controlled.
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