JP2013222760A

JP2013222760A - 銅配線形成方法、表示装置の製造方法

Info

Publication number: JP2013222760A
Application number: JP2012092154A
Authority: JP
Inventors: Masahiro Nakagawa; 昌洋中川; Mutsumi Yamamoto; 睦山本; Yoshihide Isobe; 佳秀磯部
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2012-04-13
Filing date: 2012-04-13
Publication date: 2013-10-28
Also published as: US20130270583A1

Abstract

【課題】銅膜のエッチング工程において形成される配線の端部の形状によっては、当該配線上層に形成される配線が断線またはショートする可能性がある。
【解決手段】銅配線形成方法であって、基板上に銅膜を形成するステップと、前記銅膜上に、所定のパターンに応じて、レジストを形成するステップと、前記レジストが形成された銅膜上に酸化膜を形成するステップと、前記酸化膜が形成された銅膜をエッチングするステップと、前記銅膜をエッチングした後に、前記レジストを除去するステップと、を含むことを特徴とする。
【選択図】図４

Description

本発明は、銅配線形成方法、表示装置の製造方法に関する。

例えば、液晶表示装置における薄膜トランジスタ基板の配線や電極（以下「配線」という）の形成工程においては、フォトリソグラフィ工程やエッチング工程が用いられる。具体的には、例えば、ガラス基板上に銅膜を形成した後、フォトリソグラフィ工程及びエッチング工程を経て、所定のパターンの配線が形成される。ここで、エッチング工程において、例えば、配線の断面中央部が凹部となる異常エッチングや、配線の幅が必要以上に小さくなる、いわゆるパターン細りが発生する場合がある。

そこで、このような異常エッチングやパターン細りを防止するため、銅膜のエッチング剤として、硫酸水素カリウムや硫酸水素アンモニウム等から水素塩と過酸化水素からなる酸化剤を含む水溶液を用いる方法が、下記特許文献１に開示されている。

特開２００１−２６２３７４号公報

ここで、上記のような銅膜のエッチング工程において形成される配線の端部の形状によっては、当該配線上層に形成される配線が断線またはショートする可能性がある。例えば、配線の端部における基板の平面方向に対する角度（テーパ角）が大きい場合に、上記問題が生じる。具体的には、例えば、図８を用いて、下記に説明する。

図８は、ＴＦＴ基板に形成されたＴＦＴ周辺における断面の一例を示す。図８に示すように、ＴＦＴが形成される領域においては、図８の下方から順に、基板８０１、ゲート電極８０２、ゲート絶縁膜８０３、半導体層８０４、ソース・ドレイン電極８０５、パシベーション膜８０６が積層される。ここで、ゲート電極８０２端部におけるテーパ部８０７のテーパ角８０８が大きい場合には、ゲート電極８０２の上層に形成されるソース・ドレイン電極８０５に断線が生じる可能性がある。また、ゲート電極８０２の上部に形成されるゲート絶縁膜８０３の、ゲート電極８０１に対するカバレジが不十分となり、結果として、ゲート電極８０２とソース・ドレイン電極８０５がショートする可能性がある。

本発明は、上記課題に鑑みて、配線の上層に形成される配線が断線またはショートしないように、下層に形成される配線の端部を所定のテーパ形状とする銅配線形成方法または当該銅配線が形成された基板を含む表示装置の製造方法を提供することを主な目的とする。

（１）本発明の銅配線形成方法は、基板上に銅膜を形成するステップと、前記銅膜上に、所定のパターンに応じて、レジストを形成するステップと、前記レジストが形成された銅膜上に酸化膜を形成するステップと、前記酸化膜が形成された銅膜をエッチングするステップと、前記銅膜をエッチングした後に、前記レジストを除去するステップと、を含むことを特徴とする。

（２）上記（１）に記載の銅配線形成方法において、前記酸化膜を形成するステップは、Ｏ_２アッシング処理により行われることを特徴とする請求項１記載に銅配線形成方法。

（３）上記（１）に記載の銅配線形成方法において、前記酸化膜を形成するステップは、過酸化水素水を用いて行われることを特徴とする。

（４）上記（１）乃至（３）のいずれかに記載の銅配線形成方法において、前記銅配線形成方法は、更に、前記酸化膜を形成した後に、前記酸化膜の上部を除去するステップを含む、ことを特徴とする。

（５）上記（４）に記載の銅配線形成方法において、前記酸化膜の上部を除去するステップは、前記酸化膜の膜厚が厚い部分ほど前記酸化膜の除去量が大きいことを特徴とする。

（６）上記（４）に記載の銅配線形成方法において、前記酸化膜の上部を除去するステップは、前記基板の中央部における酸化膜のみを除去することを特徴とする。

（７）上記（４）に記載の銅配線形成方法において、前記酸化膜の上部を除去するステップにおいて、前記基板の中央部と端部で前記酸化膜の厚さ方向における除去量が異なることを特徴とする。

（８）上記（７）に記載の銅配線形成方法において、前記酸化膜の上部を除去するステップにおける前記基板の中央部における前記酸化膜の除去量は、前記基板の端部における前記酸化膜の除去量よりも大きいことを特徴とする。

（９）上記（４）乃至（８）のいずれかに記載の銅配線形成方法において、前記酸化膜の上部を除去するステップは、アルゴンプラズマ処理により行われることを特徴とする。

（１０）上記（１）乃至（９）のいずれかに記載の銅配線形成方法は、更に、前記レジストが除去された基板上に、絶縁膜を形成するステップと、前記絶縁膜上に、順に半導体層及び金属膜を形成するステップと、を含むことを特徴とする。

（１１）上記（１）乃至（１０）のいずれかに記載の銅配線形成方法において、前記基板には、複数のＴＦＴ基板が形成されることを特徴とする。

（１２）上記（１）乃至（１１）のいずれかに記載の銅配線形成方法により製造された配線基板を有することを特徴とする表示装置であることを特徴とする。

（１３）本発明の表示装置の製造方法は、基板を含む表示装置の製造方法であって、前記基板上に銅膜を形成するステップと、前記銅膜上に、所定のパターンに応じて、レジストを形成するステップと、前記レジストが形成された銅膜上に酸化膜を形成するステップと、前記酸化膜が形成された銅膜をエッチングするステップと、前記銅膜をエッチングした後に、前記レジストを除去するステップと、を含むことを特徴とする。

本発明の実施の形態に係る表示装置を示す概略図である。ＴＦＴ基板上に形成された画素回路の概念図である。ＴＦＴ基板の画素領域の上面の概略を示す図である。図３のＩＶ−ＩＶ断面の概略を示す図である。表示装置の製造方法について説明するための図である。表示装置の製造方法について説明するための図である。表示装置の製造方法について説明するための図である。表示装置の製造方法について説明するための図である。表示装置の製造方法について説明するための図である。表示装置の製造方法について説明するための図である。ゲート電極層のサイドエッチングについて説明するための図である。アッシング速度のマザーガラスにおける分布を示した図である。本発明の課題を説明するための図である。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。

図１は、本発明の実施の形態に係る表示装置を示す概略図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ（Thin Film Transistor）等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。

図２は、図１に示したＴＦＴ基板上に形成された画素回路の概念図である。図２に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート信号線１０５と、図２の縦方向に略等間隔に配置した複数の映像信号線１０７を有する。また、ゲート信号線１０５は、シフトレジスタ回路１０４に接続され、また、映像信号線１０７は、ドライバ１０６に接続される。

シフトレジスタ回路１０４は、複数のゲート信号線１０５それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、複数のＴＦＴや容量を含んで構成され、ドライバ１０６からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力する。

ゲート信号線１０５及び映像信号線１０７によりマトリクス状に区画された各画素領域１３０は、それぞれ、ＴＦＴ１０９、画素電極１１０、及び、コモン電極１１１を有する。ここで、ＴＦＴ１０９のゲートは、ゲート信号線１０５に接続され、ソース又はドレインの一方は、映像信号線１０７に接続され、他方は、画素電極１１０に接続される。また、コモン電極１１１は、コモン信号線１０８に接続される。なお、画素電極１１０とコモン電極１１１は、互いに対向するように配置される。

次に、上記のように構成された画素回路の動作の概要について説明する。ドライバ１０６は、コモン信号線１０８を介して、コモン電極１１１に、基準電圧を印加する。また、ドライバ１０６により制御されるシフトレジスタ回路１０４は、ゲート信号線１０５を介して、ＴＦＴ１０９のゲートに、ゲート信号を出力する。更に、ドライバ１０６は、ゲート信号が出力されたＴＦＴ１０９に、映像信号線１０７を介して、映像信号の電圧を供給し、当該映像信号の電圧は、ＴＦＴ１０９を介して、画素電極１１０に印加される。この際、画素電極１１０とコモン電極１１１との間に電位差が生じる。

そして、ドライバ１０６が、当該電位差を制御することにより、画素電極１１０とコモン電極１１１の間に挿入された液晶材料の液晶分子の配光を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。

図３は、ＴＦＴ基板の画素領域の上面の概略を示す図を示す。なお、図３に示したＴＦＴ基板１０２の上面図は一例であって、本実施の形態は、これに限定されるものではない。図３に示すように、例えば、ゲート信号線１０５と映像信号線１０７が交差する部分周辺にＴＦＴ１０９が形成される。当該ＴＦＴ１０９は、ゲート信号線１０５から延伸して形成されたゲート電極４０２と、当該ゲート電極４０２上方に配置された半導体層（図示なし）と、当該半導体層上部に配置されたドレイン電極４０５及びソース電極４０６を含む。当該ドレイン電極４０５は、例えば、映像信号線１０７の一部に相当する。また、ソース電極４０６は、配線部４０８を介して画素電極１１０に接続される。

図４は、図３のＩＶ−ＩＶ断面の概略を示す図である。図４に示すように、基板４０１上のＴＦＴ１０９を形成する領域にゲート電極４０２が配置される。また、当該ゲート電極４０２が配置された基板４０１を覆うように、ゲート絶縁膜４０９が配置される。

当該ゲート絶縁膜４０９上には、図中上方からみて、ゲート電極４０２の少なくとも一部と重なるように、半導体層４０４が形成される。当該半導体層４０４上には、ソース電極４０６及びドレイン電極４０５が配置される。なお、当該ソース電極４０６及びドレイン電極４０５を形成するソース・ドレイン電極層は同一の材料、例えば、Ｃｕで形成される。

ソース電極４０６及びドレイン電極４０５の上部に配置されるパシベーション膜４０７は、画素電極１１０がドレイン電極４０５と接続されるコンタクトホール４１０を有する。具体的には、当該コンタクトホール４１０を含む領域を含め、パシベーション膜４０７上部に、画素電極１１０の配線部４０８を配置することにより、画素電極１１０がドレイン電極４０５と接続される。

なお、例えば、ゲート絶縁膜４０９やパシベーション膜４０７の材料は、ＳｉＮを用い、半導体層４０４の材料は、ａーＳｉを用いる。また、例えば、基板４０１としては、ガラス基板を用い、ソース・ドレイン電極層やゲート電極４０２の材料は、Ｃｕの他、Ｍｏ、Ｗ、Ａｌ、Ｃｕ−Ａｌ合金等を用いてもよい。また、画素電極１１０の材料は、例えば、ＩＴＯ(Indium Tin Oxide)を用いる。

ここで、図４に示すように、本実施の形態におけるゲート電極４０２は、その両側が基板４０１上方から見て、順に幅が広くなるテーパ部４１１を有する。テーパ部４１１は、テーパ部４１１上部に形成されるゲート絶縁膜４０９が、テーパ部４１１上方に形成される半導体層４０４やソース電極４０６またはドレイン電極４０５とショートせず、かつ、テーパ部４１１上方に形成されるソース電極４０６やドレイン電極４０５が断線しないような十分に小さいテーパ角４１２を有する。

次に、本実施の形態における表示装置１００の製造方法について説明する。図５は、本実施の形態における表示装置の製造方法について説明するための図である。なお、下記においては、マザーガラスと呼ばれる大判の基板上に複数のＴＦＴ基板１０２を形成する、いわゆる多面取りと呼ばれる方法を採用する場合を例として説明する。

図５Ａに示すように、基板４０１上に、ゲート電極４０２を形成するゲート電極４０２を形成するゲート電極層４１０を、例えば、スパッタリングにより、成膜する。なお、当該ゲート電極層４１０の材料としてはＣｕを用いる。次に、ゲート電極層４１０上にレジスト４１３を塗布し、所定のパターンのマスクを用いて、露光する。次に、不要な部分のレジスト４１３を除去する。

次に、図５Ｂに示すように、Ｏ_２アッシング処理により、所定のパターンに応じてレジスト４１３が形成されたゲート電極層４１０上に、Ｃｕ酸化膜４１４を形成する。なお、Ｃｕ酸化膜４１４を形成するステップは、例えば、過酸化水素水を用いて行ってもよい。

次に、図５Ｃに示すように、エッチングにより、ゲート電極層４１０を島状に加工する。具体的には、図５Ｂに示した、上部にＣｕ酸化膜４１４が形成されたゲート電極層４１０をエッチングする。このとき、図６に示すように、ゲート電極層４１０上にＣｕ酸化膜４１４が形成されていることから、ゲート電極層４１０のサイドエッチングが、Ｃｕ酸化膜４１４を形成しない場合と比べ、過剰に進行する。これにより、図６に示すように、ゲート電極４０２の端部を、基板４０１上方からみて、基板４０１に向かって順に幅が広くなる順テーパ形状とするとともに、Ｃｕ酸化膜４１４を形成しない場合と比べて、テーパ部４１１のテーパ角４１２を小さくすることができる。このときのゲート電極層４１０の周辺の様子を図５Ｃに示した。

次に、図５Ｄに示すように、レジスト４１３を除去することにより、ゲート電極４０２が形成する。

図７は、アッシング速度のマザーガラスにおける分布を示した図である。図７において、ｚ方向の軸はアッシング速度を示し、ｘｙ方向の軸はそれぞれ、マザーガラス（基板）の長辺及び短辺を示す。図７に示すように、上記Ｏ_２アッシング処理において、マザーガラス中央部のアッシングが過剰に進行する。そこで、Ｏ_２アッシング処理後、例えば、Ａｒスパッタリング処理により、Ｏ_２アッシング処理により形成されたＣｕ酸化膜４１４の上部をマザーガラス全般でより均一となるように、除去してもよい。具体的には、マザーガラス中央部においては、Ｃｕ酸化膜４１４上部の除去量を中央部以外の部分（端部）に比べて大きくすればよい。言い換えれば、Ａｒスパッタリング処理を行う時間をマザーグラスの中央部において長くすればよい。また、例えば、Ｃｕ酸化膜４１４膜厚が厚い部分ほどＣｕ酸化膜４１４の除去量を大きくしてもよい。また、マザーガラスの中央部におけるＣｕ酸化膜４１４を除去し、マザーガラスの端部におけるＣｕ酸化膜４１４を除去しないようにしてもよい。これにより、マザーガラス中央部において形成される配線（電極含む）、例えば、ゲート電極４０２、の幅が必要以上に細くなることを防止することができる。言い換えれば、各ＴＦＴ基板１０２における配線、例えば、ゲート電極４０２、の幅をより均一にすることができる。

次に、図５Ｅに示すように、例えば、ＣＶＤ法によりゲート絶縁膜４０９を形成し、更に、半導体層４０４を成膜する。そして、フォトリソグラフィ工程、及び、エッチング工程を経て、ＴＦＴを形成する半導体層４０４を所定の形状に加工する。次に、スパッタリングにより、ソース・ドレイン電極層を成膜し、フォトリソグラフィ工程及びエッチング工程を経て、ソース・ドレイン電極層を所定の形状に加工することにより、ソース電極４０６及びドレイン電極４０５を形成する。

次に、図５Ｆに示すように、上記のようにソース電極４０６及びドレイン電極４０５が形成された基板４０１上に、パシベーション膜４０７を成膜し、そして、フォトリソグラフィ工程及びエッチング工程を経て、コンタクトホール４１０を形成する領域にコンタクトホール４１０を形成する。次に、画素電極１１０を形成する金属膜を、スパッタリングにより、成膜する。そして、フォトリソグラフィ工程及びエッチング工程を経て、当該金属膜を加工し、画素電極１１０を形成する。

その後、マザーガラスを切断することにより、複数のＴＦＴ基板１０２が得られる。そして、切断後得られたＴＦＴ基板１０２に対して、別途作成されたフィルタ基板１０１を、液晶層を挟むように貼り合わせ、更に、バックライト１０３等を実装することにより表示装置１００を形成する。

上記実施の形態によれば、基板４０１上に所定のテーパ角４１２を有するテーパ部４１１を有する銅配線を形成することができ、当該銅配線上層に形成される配線や電極の断線やショートを効果的に防止することができる。具体的には、例えば、基板４０１上に両端に十分小さいテーパ角４１２を有するゲート電極４０２を形成することができ、当該テーパ部４１１上方に形成されるソース電極４０６やドレイン電極４０５の断線や、ゲート電極４０２と、半導体層４０４やソース・ドレイン電極４０５とのショートを効果的に防止することができる。

本発明は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、上記においては、主として、液晶表示装置に用いられるＴＦＴ基板に銅配線を形成する方法を例として説明したが、これに限られず、例えば、有機ＥＬ素子、無機ＥＬ素子、ＦＥＤ（Field-Emission Device）等、各種の発光素子を用いた表示装置の基板に配線を形成する方法や当該配線が形成された表示装置の製造方法、または、その他の電子機器の基板に配線を形成する方法や、当該電子機器の製造方法に適用してもよい。また、上記においては、主として、逆スタガ方式のＴＦＴについて説明したが、ＴＦＴの形式はこれに限られず、正スタガ方式やその他の方式のＴＦＴであってもよい。

１００表示装置、１０１フィルタ基板、１０２ＴＦＴ基板、１０３バックライト、１０４シフトレジスタ回路、１０５ゲート信号線、１０６ドライバ、１０７映像信号線、１０８コモン信号線、１０９ＴＦＴ、１１０画素電極、１１１コモン電極、４０１基板、４０２ゲート電極、４０４半導体層、４０５ドレイン電極、４０６ソース電極、４０７パシベーション膜、４０８配線部、４０９ゲート絶縁膜、４１０コンタクトホール、４１１テーパ部、４１２テーパ角、４１３レジスト、４１４Ｃｕ酸化膜。

Claims

基板上に銅膜を形成するステップと、
前記銅膜上に、所定のパターンに応じて、レジストを形成するステップと、
前記レジストが形成された銅膜上に酸化膜を形成するステップと、
前記酸化膜が形成された銅膜をエッチングするステップと、
前記銅膜をエッチングした後に、前記レジストを除去するステップと、
を含むことを特徴とする銅配線形成方法。
前記酸化膜を形成するステップは、Ｏ_２アッシング処理により行われることを特徴とする請求項１記載に銅配線形成方法。
前記酸化膜を形成するステップは、過酸化水素水を用いて行われることを特徴とする請求項１記載の銅配線形成方法。
前記銅配線形成方法は、更に、前記酸化膜を形成した後に、前記酸化膜の上部を除去するステップを含む、ことを特徴とする請求項１乃至３のいずれかに記載の銅配線形成方法。
前記酸化膜の上部を除去するステップは、前記酸化膜の膜厚が厚い部分ほど前記酸化膜の除去量が大きいことを特徴とする請求項４に記載の銅配線形成方法。
前記酸化膜の上部を除去するステップは、前記基板の中央部における酸化膜のみを除去することを特徴とする請求項４に記載の銅配線形成方法。
前記酸化膜の上部を除去するステップにおいて、前記基板の中央部と端部で前記酸化膜の厚さ方向における除去量が異なることを特徴とする請求項４に記載の銅配線形成方法。
前記酸化膜の上部を除去するステップにおける前記基板の中央部における前記酸化膜の除去量は、前記基板の端部における前記酸化膜の除去量よりも大きいことを特徴とする請求項７に記載の銅配線形成方法。
前記酸化膜の上部を除去するステップは、アルゴンプラズマ処理により行われることを特徴とする請求項４乃至８のいずれかに記載の銅配線形成方法。
前記銅配線形成方法は、更に、
前記レジストが除去された基板上に、絶縁膜を形成するステップと、
前記絶縁膜上に、順に半導体層及び金属膜を形成するステップと、
を含むことを特徴とする請求項１乃至９のいずれかに記載の銅配線形成方法。
前記基板には、複数のＴＦＴ基板が形成されることを特徴とする請求項１乃至１０のいずれかに記載の銅配線形成方法。
請求項１乃至１１のいずれかに記載の銅配線形成方法により製造された配線基板を有することを特徴とする表示装置。
基板を含む表示装置の製造方法であって、
前記基板上に銅膜を形成するステップと、
前記銅膜上に、所定のパターンに応じて、レジストを形成するステップと、
前記レジストが形成された銅膜上に酸化膜を形成するステップと、
前記酸化膜が形成された銅膜をエッチングするステップと、
前記銅膜をエッチングした後に、前記レジストを除去するステップと、
を含むことを特徴とする表示装置の製造方法。