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JP2013219311A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】ゲートコンタクトプラグ用のコンタクトホールを穿孔する際の位置制御を容易化することにより、半導体装置の歩留まりを向上させる。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２の主面に対して垂直に設けられた半導体ピラー６ａと、半導体基板２の主面に対して垂直に設けられ、かつ少なくとも上面が絶縁体である絶縁体ピラー６ｃと、半導体ピラー６ａの側面を覆うゲート絶縁膜９と、ゲート絶縁膜９を介して半導体ピラー６ａの側面を覆うゲート電極１２ａと、絶縁体ピラー６ｃの側面を覆い、かつゲート電極１２ａと一体に構成される延長ゲート電極１２ｃと、絶縁体ピラー６ｃの上面に形成され、かつ該上面の外周の少なくとも一部で延長ゲート電極１２ｃと接触する導電膜２０とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に縦型トランジスタを用いる半導体装置及びその製造方法に関する。
半導体装置、特にメモリデバイスのチップサイズは、低コストの観点から年々縮小されている。これに応じ、ＤＲＡＭ(Dynamic Random Access Memory)では、セルトランジスタ用として４Ｆ２構造を有する縦型トランジスタの採用が進められている。周辺回路のトランジスタ用としては、セルトランジスタほど縮小化の要請がないことから従来のプレーナー型トランジスタが引き続き採用されているが、セルと周辺回路とでトランジスタの構造が異なると工程数が大幅に増大してしまうことから、最近では、周辺回路のトランジスタにも４Ｆ２構造を有する縦型トランジスタの採用することが検討されている（特許文献１参照）。
周辺回路に設置される縦型トランジスタでは、特許文献１に記載されているように、近接する２本の半導体ピラーが用いられる。一方の半導体ピラーはチャネルとして用いられるもので、上部及び下部それぞれに不純物拡散層が設けられ、側面はゲート絶縁膜を介してゲート電極に覆われている。他方の半導体ピラーは、ゲート電極の長さを横方向に延長するためのダミー半導体ピラーであり、延長された部分を利用してゲートコンタクトプラグが設けられる。
特開２００８−２８８３９１号公報
ところで、縦型トランジスタのゲート電極は、２本の半導体ピラーを形成した後、活性領域の全体を覆う導電膜を形成し、この導電膜をエッチバックすることにより形成される。この方法には、リソグラフィを用いずに簡便にゲート電極を形成でき、しかもゲート電極を半導体ピラーの側壁に薄く形成できるので微細化にも適している、というメリットがある。
しかしながら、上記の形成方法には、ゲート電極の配線抵抗が大きくなるという問題がある。すなわち、小さな配線抵抗を得るためには、タングステンなど低抵抗率の金属材料によってゲート電極を構成することが好ましいが、金属材料は結晶性が強いため、エッチバックによる形成ではゲート電極上面を均一に構成することが困難である。そこで、エッチバックで形成するゲート電極の材料としては、エッチバック制御性の良いシリコン膜（ＣＶＤ法により不純物ドープシリコン膜として形成したもの）を用いなければならないが、この種のシリコン膜の抵抗率は金属材料のそれに比べて２桁程度高いため、ゲート電極の配線抵抗が大きくなる。
ゲート電極を半導体ピラーの側壁に薄く形成できるというメリットは、配線抵抗を高くする方向に作用するデメリットでもある。これまでの縦型トランジスタでは、上記のように抵抗率の高いシリコン膜でゲート電極を形成せざるを得ないうえに、そのシリコン膜が非常に薄いものとなるため、ゲート電極の配線抵抗が非常に高くなってしまっていた。
本発明による半導体装置は、半導体基板と、前記半導体基板の主面に対して垂直に設けられた第１の半導体ピラーと、前記半導体基板の主面に対して垂直に設けられ、かつ少なくとも上面が絶縁体である絶縁体ピラーと、前記第１の半導体ピラーの側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極と、前記絶縁体ピラーの側面を覆い、かつ前記第１のゲート電極と一体に構成される延長ゲート電極と、前記絶縁体ピラーの上面に形成され、かつ該上面の外周の少なくとも一部で前記延長ゲート電極と接触する導電膜とを備えることを特徴とする。
本発明による半導体装置の製造方法は、半導体基板の主面に、半導体ピラーと、少なくとも上面が絶縁体である絶縁体ピラーとを立設するステップと、前記半導体ピラーの側面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜を介して前記半導体ピラーの側面を覆うゲート電極と、絶縁体ピラーの側面を覆い、かつ前記ゲート電極と一体に構成される延長ゲート電極とを形成するステップと、前記絶縁体ピラーの上面に、該上面の外周の少なくとも一部で前記延長ゲート電極と接触する導電膜を形成するステップとを備えることを特徴とする。
本発明によれば、絶縁体ピラーの上面に形成された導電膜がゲート電極の一部として機能するので、ゲート電極の配線抵抗を低下させることが可能になる。
本発明の好ましい第１の実施の形態による半導体装置１の略断面図である。 （ａ）は図１のＡ−Ａ線に対応する半導体装置１の平面図であり、（ｂ）は図１のＢ−Ｂ線に対応する半導体装置１の平面図である。 （ａ）は図１のＣ−Ｃ線に対応する半導体装置１の平面図であり、（ｂ）は図１のＤ−Ｄ線に対応する半導体装置１の平面図である。 （ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 （ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 （ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 （ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 （ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 （ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 本発明の好ましい第１の実施の形態による半導体装置１の製造方法を説明するための工程図である。 本発明の好ましい第２の実施の形態による半導体装置１の平面図である。 本発明の好ましい第３の実施の形態による半導体装置１の平面図である。 本発明の好ましい第３の実施の形態による半導体装置１の平面図である。 （ａ）（ｂ）は、本発明の好ましい第４の実施の形態による半導体装置１の平面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態による半導体装置１の略断面図である。また、図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）はそれぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に対応する半導体装置１の平面図である。図２（ａ）には、それぞれ後述する上部拡散層コンタクトプラグ２３、ゲートコンタクトプラグ２４、及び配線パターン２５の平面的な配置も示している。
図１及び図３（ｂ）に示すように、本実施の形態による半導体装置１は半導体（シリコン）基板２を有しており、その主面にはＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成するシリコン酸化膜４が埋設されている。このシリコン酸化膜４により、半導体基板２の主面には、第１の活性領域Ｋａと第２の活性領域ＫｂとがＸ方向に互いに隣接して区画されている。シリコン酸化膜４の一部（図１及び図２（ｂ）に示すシリコン酸化膜４ａ）は、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれの上方に張り出して設けられる。
本実施の形態では、後に詳述するように、これら第１及び第２の活性領域Ｋａ，Ｋｂそれぞれの内部に１個ずつ縦型トランジスタ（チャネル領域がＺ方向に沿って設けられるトランジスタ）が設けられる。以下では、第１の活性領域Ｋａ内に設けられる縦型トランジスタをトランジスタＴｒａ、第２の活性領域Ｋｂ内に設けられる縦型トランジスタをトランジスタＴｒｂと称する。
第１及び第２の活性領域Ｋａ，Ｋｂ内には、それぞれ第１及び第２の半導体ピラー（シリコンピラー）６ａ，６ｂが設けられる。これら第１及び第２の半導体ピラー６ａ，６ｂはそれぞれ、トランジスタＴｒａ，Ｔｒｂのチャネル領域を構成する。
第１の活性領域Ｋａと第２の活性領域Ｋｂの間に位置する素子分離領域には、絶縁体ピラー６ｃが設けられる。絶縁体ピラー６ｃには、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれの上方に張り出しているシリコン酸化膜４ａも含まれており、したがって、絶縁体ピラー６ｃの第１及び第２の活性領域Ｋａ，Ｋｂ側の側面の下部には、半導体基板２が露出している。一方、絶縁体ピラー６ｃの上面は、全面にわたって絶縁体（シリコン酸化膜４）となっている。
第１及び第２の活性領域Ｋａ，Ｋｂを取り囲む素子分離領域には、絶縁体ピラー６ｄが設けられる。絶縁体ピラー６ｄにも、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれの上方に張り出しているシリコン酸化膜４ａが含まれており、したがって、絶縁体ピラー６ｄの第１及び第２の活性領域Ｋａ，Ｋｂ側の側面の下部には、半導体基板２が露出している。また、絶縁体ピラー６ｄの上面も、全面にわたって絶縁体（シリコン酸化膜４）となっている。平面的に見ると、絶縁体ピラー６ｄの形状は筒型であり、第１及び第２の活性領域Ｋａ，Ｋｂは、この筒型の絶縁体ピラー６ｄに囲まれた領域に配置される。絶縁体ピラー６ｄの上面には、図１に示すように、シリコン窒化膜５が設けられる。これは、ピラー形成時に用いるマスク絶縁膜が残存しているものである。
各ピラー６ａ〜６ｄによって囲まれた半導体基板２の表面（底面）には、対応する縦型トランジスタのソース又はドレインの一方を構成する下部拡散層８が形成される。下部拡散層８の上面は、シリコン酸化膜７によって覆われている。
第１及び第２の半導体ピラー６ａ，６ｂそれぞれの側面は熱酸化されており、これによりゲート絶縁膜９が構成されている。ゲート絶縁膜９は、図１に示すように絶縁体ピラー６ｃ，６ｄの側面に露出した半導体基板２の表面にも形成されるが、これは製造上の都合により生じたものであり、トランジスタＴｒａ，Ｔｒｂのゲート絶縁膜として機能するものではない。
第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃの各側面には、ゲート電極１２が形成される。このゲート電極１２は、金属膜であるバリア層１０（第２のバリア層）の上にポリシリコン膜１１が積層された構造を有するサイドウォール導電膜であり、図２（ａ）（ｂ）及び図３（ａ）に示すように、ピラー６ａ〜６ｃを取り囲むように一体として形成される。ゲート電極１２は、図１に示すように絶縁体ピラー６ｄの側面にも形成されるが、これは製造上の都合により生じたものであり、トランジスタＴｒａ，Ｔｒｂのゲート電極として機能するものではない。
ゲート電極１２のうち、第１の半導体ピラー６ａの側面に形成された部分（第１のゲート電極１２ａ）と、絶縁体ピラー６ｃの側面に形成された部分（延長ゲート電極１２ｃ）とは、それぞれの側面で互いに接触している。また、ゲート電極１２のうち、第２の半導体ピラー６ｂの側面に形成された部分（第２のゲート電極１２ｂ）と、絶縁体ピラー６ｃの側面に形成された部分（延長ゲート電極１２ｃ）とについても、それぞれの側面で互いに接触している。これにより、ゲート電極１２のこれら３つの部分電極１２ａ〜１２ｃは、一体化してひとつのゲート電極を構成している。
絶縁体ピラー６ｃの上面には、金属膜であるバリア層１８（第１のバリア層）の上にタングステン膜１９が積層された構造を有する導電膜２０が形成される。導電膜２０は絶縁体ピラー６ｃの上面全体を覆っており、図２（ａ）に示すように、上面の全周で、絶縁体ピラー６ｃの側面に形成されたゲート電極１２（延長ゲート電極１２ｃ）と接触している。これにより、ゲート電極１２と導電膜２０とは、電気的に短絡されている。
第１及び第２の半導体ピラー６ａ，６ｂそれぞれの上端にはＬＤＤ(Lightly Doped Drain)拡散層１７が設けられ、さらにそれぞれの上面には、対応する縦型トランジスタのソース又はドレインの他方を構成する上部拡散層１６が形成される。上部拡散層１６の側面はサイドウォール状のシリコン窒化膜１５によって覆われており、これによりゲート電極１２と上部拡散層１６とが絶縁されている。上部拡散層１６の上面には、絶縁体ピラー６ｃの上面と同様に、バリア層１８及びタングステン膜１９からなる導電膜２０が形成される。
半導体基板２の主面には、ここまでで説明した各構成を覆うシリコン酸化膜が形成される。このシリコン酸化膜には、図１に示すように、層間絶縁膜１３，２１と、後述する半導体装置１の製造過程で用いるマスクシリコン酸化膜１４とが含まれる。層間絶縁膜１３は、導電膜２０の上面と同じ位置に上面を有するように形成されており、ゲート電極１２の全体を覆っている。層間絶縁膜２１は、層間絶縁膜１３の上面に形成される。マスクシリコン酸化膜１４は、絶縁体ピラー６ｄの上面に残るシリコン窒化膜５の上面に形成される。
層間絶縁膜２１の上面には、各種の配線パターン２５が形成される。これらの配線パターン２５は、シリコン酸化膜を貫通するコンタクトプラグによって、それぞれ下部拡散層８、上部拡散層１６、及びゲート電極１２のいずれかと電気的に接続される。
具体的に説明すると、下部拡散層８と配線パターン２５とは、下部拡散層コンタクトプラグ２２によって互いに電気的に接続される。下部拡散層コンタクトプラグ２２は、図２（ａ）に示すように、第１及び第２の活性領域Ｋａ，Ｋｂに１つずつ、各ピラー６ａ〜６ｄ及びゲート電極１２がいずれも形成されていない領域に形成される。また、図１に示すように、下部拡散層コンタクトプラグ２２は層間絶縁膜１３，２１及びシリコン酸化膜７を貫通しており、底面で対応する下部拡散層８と接触している。なお、下部拡散層コンタクトプラグ２２は、図１に示すように、タングステン膜２２ａ、バリア層２２ｂ、コバルトシリサイド膜２２ｃの積層膜であるが、この点については、後ほど半導体装置１の製造方法を説明する際に、再度詳しく説明する。
上部拡散層１６と配線パターン２５とは、上部拡散層コンタクトプラグ２３によって互いに電気的に接続される。上部拡散層コンタクトプラグ２３は、図２（ａ）に示すように、平面的に見て第１及び第２の半導体ピラー６ａ，６ｂのそれぞれと重複する位置に１つずつ形成される。また、図１に示すように、上部拡散層コンタクトプラグ２３は層間絶縁膜２１を貫通しており、底面で対応する導電膜２０と接触している。そして、この導電膜２０を介して、上部拡散層１６と電気的に接続されている。なお、上部拡散層コンタクトプラグ２３は、図１に示すように、タングステン膜２３ａ、バリア層２３ｂの積層膜であるが、この点についても、後ほど半導体装置１の製造方法を説明する際に、再度詳しく説明する。
ゲート電極１２と配線パターン２５とは、ゲートコンタクトプラグ２４によって互いに電気的に接続される。ゲートコンタクトプラグ２４は、図２（ａ）に示すように、平面的に見て絶縁体ピラー６ｃと重複する位置に１つだけ形成される。なお、ここでは絶縁体ピラー６ｃと重複する位置としているが、絶縁体ピラー６ｃの周囲に形成されたゲート電極１２（延長ゲート電極１２ｃ）と重複する位置にゲートコンタクトプラグ２４を形成することも可能である。図１に示すように、ゲートコンタクトプラグ２４は層間絶縁膜２１を貫通しており、底面で対応する導電膜２０と接触している。そして、この導電膜２０を介して、ゲート電極１２と電気的に接続されている。なお、ゲートコンタクトプラグ２４も、図１に示すように、タングステン膜２４ａ、バリア層２４ｂの積層膜であるが、この点についても、後ほど半導体装置１の製造方法を説明する際に、再度詳しく説明する。
以上の構成を有する半導体装置１の動作について、説明する。上述したように、半導体装置１は、第１及び第２の活性領域Ｋａ，Ｋｂの内部にそれぞれトランジスタＴｒａ，Ｔｒｂを有している。トランジスタＴｒａ，Ｔｒｂのチャネルはそれぞれ、第１及び第２の半導体ピラー６ａ，６ｂの内部に形成される。
トランジスタＴｒａ，Ｔｒｂのゲート電極１２が一体化されていることから、トランジスタＴｒａ，Ｔｒｂを個別に制御することはできず、これらは同時に動作する。具体的には、ゲートコンタクトプラグ２４を通じてゲート電極１２の電位が活性化されると、第１及び第２の半導体ピラー６ａ，６ｂ両方の内部にチャネルが形成される。これにより、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれの内部で上部拡散層１６と下部拡散層８とが導通し、トランジスタＴｒａ，Ｔｒｂはともにオン状態となる。一方、配線パターン２５を通じてゲート電極１２の電位が非活性とされている場合には、第１及び第２の半導体ピラー６ａ，６ｂの内部にチャネルが形成されない。したがって、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれの内部で上部拡散層１６と下部拡散層８とが電気的に切り離され、トランジスタＴｒａ，Ｔｒｂはともにオフ状態となる。
以上説明したように、本実施の形態による半導体装置１によれば、ゲート電極１２と電気的に接続された導電膜２０を、トランジスタＴｒａ，Ｔｒｂのゲート電極の一部として機能させることができる。したがって、導電膜２０を用いない場合に比べて、ゲート電極の配線抵抗を小さくすることが可能になる。加えて、導電膜２０を金属材料によって構成していることにより、ゲート電極の配線抵抗をさらに小さくすることが可能になる。
また、導電膜２０を絶縁体ピラー６ｃの上面に設けていることから、延長ゲート電極１２ｃ（ゲート電極１２のうち絶縁体ピラー６ｃの側面に形成された部分）の上面に加え、この導電膜２０の上面にも、ゲートコンタクトプラグ２４を形成することができるようになる。つまり、ゲートコンタクトプラグ２４の形成領域が導電膜２０の上面にまで拡張されているので、ゲートコンタクトプラグ２４用のコンタクトホール（後述するコンタクトホール４６）を穿孔する際の位置制御が容易になる。したがって、ゲート電極１２とゲートコンタクトプラグ２４の間で接触不良が発生する確率が減少し、また、穿孔位置がゲート電極１２の外側に外れてしまうことによってコンタクトホール４６が下部拡散層８に達し、ゲートコンタクトプラグ２４と下部拡散層８とが直接導通してしまう、という事態が発生する確率も抑制されるので、半導体装置１の歩留まりが向上する。
また、図２（ａ）にも示すように、ゲートコンタクトプラグ２４の底面全体を導電膜２０と接触させることが可能になるので、ゲートコンタクトプラグ２４とゲート電極１２の接触面積を広く取ることが可能になる。したがって、これらの接触抵抗を低減することが可能になる。
また、本実施の形態による半導体装置１では、従来に比べてゲートコンタクトプラグ２４とチャネル領域の間の配線距離が長くなっているが、導電膜２０を金属材料（タングステン膜１９）によって構成しているため、導電膜２０をゲート電極１２と同じポリシリコン膜で形成する場合に比べれば、長い配線を通過することによって生ずる信号遅延を減少させることが可能になる。
次に、本実施の形態による半導体装置１の製造方法について説明する。
図４（ａ）（ｂ）〜図９（ａ）（ｂ）及び図１０は、半導体装置１の製造方法を説明するための工程図である。なお、図４（ａ）（ｂ）〜図９（ａ）（ｂ）には、図１に示した半導体装置１の略断面図のうち、概ね左半分のみ（第１の活性領域Ｋａ側）を示しているが、右半分（第２の活性領域Ｋｂ側）についても同様である。以下、これらの図を参照しながら、半導体装置１の製造方法について詳しく説明する。
まず初めに、図４（ａ）に示すように、ｐ型単結晶シリコン基板である半導体基板２の上面の全面に、厚さ５ｎｍのパッド酸化膜（シリコン酸化膜）３０と、厚さ１００ｎｍのシリコン窒化膜３１とを順次成膜する。そして、シリコン窒化膜３１を活性領域より少し狭い形状にパターニングし、これをマスクとするドライエッチングを行うことにより、半導体基板２の主面に深さ８０ｎｍ程度の溝４０を形成する。
溝４０を形成したら、全面にシリコン酸化膜を成膜し、エッチバックを行う。これにより、図４（ｂ）に示すように、溝４０の内壁に沿ってサイドウォール酸化膜３２が形成される。その後、シリコン窒化膜３１及びサイドウォール酸化膜３２をマスクとして半導体基板２の主面をさらに３５０ｎｍ程度エッチングすることにより、４３０ｎｍ程度の深さを有する溝４１を形成する。
溝４１を形成したら、サイドウォール酸化膜３２及びシリコン窒化膜３１を順次除去した後、周知のＳＴＩ法により、図５（ａ）に示すように、溝４０及び溝４１の内部を埋めるシリコン酸化膜４を形成する。ここまでの工程により素子分離領域が完成し、半導体基板２の主面に第１及び第２の活性領域Ｋａ，Ｋｂが区画される。なお、図４（ｂ）の段階でサイドウォール酸化膜３２があった領域は、シリコン酸化膜４の一部を構成するシリコン酸化膜４ａにより埋められ、素子分離領域となる。一方、シリコン酸化膜４ａの下方には半導体基板２が残っており、第１及び第２の活性領域Ｋａ，Ｋｂを構成する。
次に、全面に厚さ１００ｎｍのシリコン窒化膜を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてこのシリコン窒化膜をエッチングすることにより、図５（ｂ）に示すように、第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃ，６ｄの形状にパターニングされたシリコン窒化膜５（マスク絶縁膜）を形成する。そして、このシリコン窒化膜５をマスクとしてシリコン及びシリコン酸化膜をエッチングすることにより、第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃ，６ｄを形成する。
次に、厚さが例えば１０ｎｍのシリコン窒化膜を全面に形成し、このシリコン窒化膜をフッ素含有プラズマを用いたドライエッチング法によってエッチバックすることにより、図６（ａ）に示すように、各ピラーの側面を覆うサイドウォール窒化膜（シリコン窒化膜）３３を形成する。サイドウォール窒化膜３３を形成するのは、次の工程でイオン注入するｎ型不純物が、各ピラーの内部にまで注入されることを防止するためである。なお、サイドウォール窒化膜３３の具体的な形成方法としては、原料ガスにジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用い、温度７５０℃、圧力６０Ｐａを条件とするＬＰＣＶＤ(Low Pressure chemical vapor deposition)法を用いることが好ましい。ＬＰＣＶＤ法で形成するシリコン窒化膜は段差被覆性に優れるので、これを用いることで、各ピラーの側面に一様な膜厚のシリコン窒化膜を形成することが可能になる。
サイドウォール窒化膜３３を形成したら、第１及び第２の活性領域Ｋａ，Ｋｂ内に露出している半導体基板２の表面を熱酸化することにより、２０ｎｍ程度の膜厚を有するシリコン酸化膜７を形成する。その後、全面にリンおよび砒素などのｎ型不純物をイオン注入し、注入の後、例えば１０００℃、１０秒の熱処理によって、注入した不純物を活性化する。これにより、シリコン酸化膜７直下の半導体基板２の表面に、ｎ型半導体領域である下部拡散層８が形成される。なお、下部拡散層８の具体的な不純物濃度は、例えば１０２０〜１０２１ａｔｏｍｓ／ｃｍ３とすることが好ましい。
イオン注入が終了したら、全体を例えば１５０℃に加熱した燐酸液に浸漬することにより、サイドウォール窒化膜３３を除去する。このとき、シリコン窒化膜５も上面から１０ｎｍ程度エッチングされるが、上述したように、シリコン窒化膜５は膜厚が１００ｎｍとなるように形成されているので、浸漬の終了後にも十分な膜厚のシリコン窒化膜５が残存する。
次に、半導体基板２の露出面を熱酸化することにより、図６（ｂ）に示すように、シリコン酸化膜からなるゲート絶縁膜９を各ピラーの側面に形成する。ゲート絶縁膜９の膜厚は、例えば５ｎｍとすることが好ましい。そして、ＬＰＣＶＤ法により、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）からなるバリア層１０と、リンを５×１０２０ａｔｏｍｓ／ｃｍ３含有する非晶質シリコン膜３４とを順次全面に成膜する。なお、非晶質シリコン膜３４の膜厚は５〜２０ｎｍとすることが好ましい。また、バリア層１０及び非晶質シリコン膜３４の形成は、モノシラン（ＳｉＨ４）の単独ガス又はジシラン（Ｓｉ２Ｈ６）とホスフィン（ＰＨ３）の混合ガスを原料ガスとして用い、温度５３０℃、圧力６０Ｐａの条件下で行うことが好ましい。
次に、臭素、塩素、及び酸素を含有するプラズマを用いたドライエッチング法により、非晶質シリコン膜３４及びバリア層１０を全面エッチバックする。その結果、図６（ｂ）に示すように、各ピラーの側面に、サイドウォール化した非晶質シリコン膜３４及びバリア層１０が残存する。このとき、残存する非晶質シリコン膜３４の上端面が、シリコン窒化膜５の上面とパッド酸化膜３０の上面との間に位置するように、エッチング量を調整する。非晶質シリコン膜３４の上端面がパッド酸化膜３０の上面より下に位置すると、エッチバックしている間に第１及び第２の半導体ピラー６ａ，６ｂの上端部に位置するゲート絶縁膜９が露出してしまい、後の工程で実施される洗浄でエッチングされて消失するので、好ましくない。
続いて、例えば１０００℃、１０秒の熱処理を施すことにより、図７（ａ）に示すように、非晶質シリコン膜３４を多結晶シリコン膜（ポリシリコン膜１１）に変換するとともに、このポリシリコン膜１１中に含まれる不純物のリンを活性化する。これによりポリシリコン膜１１が、導体である不純物ドープシリコン膜となる。ここまでの工程により、ポリシリコン膜１１とバリア層１０とからなるゲート電極１２が完成する。
ここで、第１及び第２の半導体ピラー６ａ，６ｂの平面的な配置について説明する。上述したように、ゲート電極１２は第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃの各側面にそれぞれ形成されるが、これらは一体化している必要がある。本実施の形態による半導体装置１の製造方法では、第１及び第２の半導体ピラー６ａ，６ｂのそれぞれと絶縁体ピラー６ｃとの間の距離を、非晶質シリコン膜３４及びバリア層１０からなる積層膜の横方向の膜厚（各ピラーの側面に形成された部分の膜厚）の２倍以下とすることにより、これを実現している。こうすることで、絶縁体ピラー６ｃの側面に成膜された非晶質シリコン膜３４と、第１及び第２の半導体ピラー６ａ，６ｂそれぞれの側面に成膜された非晶質シリコン膜３４とが一体化するので、第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃの各側面に形成されたゲート電極１２を一体化することが可能になる。
さて、次に、回転塗布法により、シリコン窒化膜５を覆う膜厚でシリコン酸化膜を成膜し、シリコン窒化膜５の上面が露出する程度まで表面を平坦化する。この平坦化には、ＣＭＰ(chemical mechanical polishing)技術を用いることが好適である。この場合、シリコン窒化膜５はＣＭＰのストッパー膜として機能する。これにより、図７（ａ）に示すように、シリコン窒化膜５の上面と同じ位置に上面を有する層間絶縁膜１３（第２の層間絶縁膜）が形成される。
次に、シリコン酸化膜をＣＶＤ法を用いて形成し、このシリコン酸化膜をリソグラフィ法及びドライエッチング法によりパターニングすることにより、図７（ｂ）に示すように、絶縁体ピラー６ｄの上面にマスクシリコン酸化膜１４を形成する。このマスクシリコン酸化膜１４は、図７（ｂ）にも示しているように、絶縁体ピラー６ｄの上面から少しはみ出す程度に形成することが好ましい。こうすることで、次の工程でシリコン窒化膜をエッチングする際、絶縁体ピラー６ｄの上面に形成されたシリコン窒化膜５を確実に保存することが可能になる。
マスクシリコン酸化膜１４を形成したら、全体を例えば１５０℃に加熱した燐酸液に浸漬することにより、シリコン窒化膜５のうち、第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃの上面に形成されている部分を除去する。これにより、第１及び第２の半導体ピラー６ａ，６ｂ並びに絶縁体ピラー６ｃの上面に、開口部４２（第１及び第２の開口部）が形成される。開口部４２の内側壁には、層間絶縁膜１３及びゲート電極１２が露出する。また、開口部４２の底面には、パッド酸化膜３０又はシリコン酸化膜４が露出する。開口部４２を形成した後には、フッ酸含有溶液を用いてパッド酸化膜３０を除去することにより、第１及び第２の半導体ピラー６ａ，６ｂの上面を露出させる。
次に、ＬＰＣＶＤ法を用いて、全面に厚さが例えば１０ｎｍのシリコン窒化膜を形成する。そして、ドライエッチング法を用いてこのシリコン窒化膜を全面エッチバックすることにより、図８（ａ）に示すように、各開口部４２の内側壁にサイドウォール状のシリコン窒化膜１５を形成する。その後、半導体基板２の露出面（第１及び第２の半導体ピラー６ａ，６ｂの上面）に、不純物としてリンを含むｎ型単結晶シリコン層である上部拡散層１６を形成する。上部拡散層１６の膜厚は、図８（ａ）に示すように、その上面が層間絶縁膜１３の上面より低くなるように設定する。また、上部拡散層１６の不純物濃度は、１０２０〜１０２１ａｔｏｍｓ／ｃｍ３となるようにする。
上部拡散層１６の具体的な形成方法としては、選択エピタキシャル成長法を用いることが好ましい。選択エピタキシャル成長法は、半導体基板２を構成する単結晶シリコンの表面に露出している結晶を種としてシリコンを成長させる方法であるため、成長したシリコン膜は必然的に単結晶状態となる。具体的な成長条件としては、大気圧以下の水素雰囲気中で、温度を７５０〜９００℃の範囲とし、原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）、塩化水素（ＨＣｌ）、及びホスフィン（ＰＨ３）を用いることが好ましい。なお、原料ガスにホスフィン（ＰＨ３）を含むのは、上部拡散層１６にリンを導入するためである。以上の方法で生成した上部拡散層１６は、成膜段階で単結晶となって導電性を有している。したがって、不純物を活性化させるための熱処理は不要である。
なお、多結晶シリコンによって上部拡散層１６を構成することも可能である。この場合には、水素雰囲気に代えて水素と窒素の混合雰囲気中で、上記と同様に上部拡散層１６を形成すればよい。雰囲気中に窒素を導入すると、半導体基板２の露出面に露出している結晶が窒素で終端されてしまい、種として機能しなくなる。その結果、エピタキシャル成長にはならず、多結晶状態のシリコンが形成される。なお、多結晶シリコンであっても、半導体基板２の露出面にのみ選択的に形成することは可能である。上部拡散層１６を単結晶シリコンによって構成する場合、結晶が上面に現れるため、上部拡散層１６の表面には凹凸が現れる。これに対し、上部拡散層１６を多結晶シリコンによって構成する場合には、このような凹凸が極めて小さくなるので、より平坦な表面を有する上部拡散層１６を形成することが可能になる。
また、成膜中に不純物を導入するのではなく、選択エピタキシャル成長法によってノンドープのシリコン膜を形成した後、イオン注入法を用いてリンや砒素などの不純物を導入することも可能である。この場合には、イオン注入後に不純物を活性化させるための熱処理を行う必要がある。
次に、全体を例えば１５０℃に加熱した燐酸液に浸漬することにより、シリコン窒化膜１５を除去する。これにより、図８（ｂ）に示すように、絶縁体ピラー６ｃの上面に形成されたシリコン窒化膜１５は、完全に除去される。一方、第１及び第２の半導体ピラー６ａ，６ｂそれぞれの上面に形成されたシリコン窒化膜１５は、上部拡散層１６の存在によって燐酸液の移動が阻害されるため、２０ｎｍ程度リセスされるだけで完全には除去されない。こうして残存するシリコン窒化膜１５により、ゲート電極１２と上部拡散層１６との絶縁が確保される。
次に、図９（ａ）に示すように、上部拡散層１６を４０ｎｍ程度エッチバックする。その後、全面にリンをイオン注入することにより、第１及び第２の半導体ピラー６ａ，６ｂそれぞれの上端部に、ＬＤＤ拡散層１７を形成する。ＬＤＤ拡散層１７の不純物濃度は、１０１８〜１０１９ａｔｏｍｓ／ｃｍ３とすることが好ましい。ここまでの工程により、第１及び第２の半導体ピラー６ａ，６ｂの上方には、底面に上部拡散層１６及びシリコン窒化膜１５の上面が露出した開口部４３ａが形成される。同様に、絶縁体ピラー６ｃの上面には、底面に絶縁体ピラー６ｃの上面が露出した開口部４３ｂが形成される。
次に、ＣＶＤ法を用いて全面に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、及びタングステン（Ｗ）を順次成膜する。窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）は、図９（ｂ）に示すバリア層１８を構成するもので、それぞれバリア層１８が開口部４３ａ，４３ｂの内部を埋め尽くしてしまうことのない膜厚で成膜する。また、タングステン（Ｗ）は、図９（ｂ）に示すタングステン膜１９を構成するもので、開口部４３ａ，４３ｂを埋め尽くす膜厚で成膜する。タングステン（Ｗ）の成膜まで完了したら、ＣＭＰ法により、層間絶縁膜１３及びマスクシリコン酸化膜１４の上面に形成されているＴｉＮ／Ｔｉ／Ｗ積層膜を除去する。これにより、図９（ｂ）に示すように、開口部４３ａ，４３ｂの内部に、ＴｉＮ／Ｔｉ／Ｗ積層膜である導電膜２０が形成される。なお、ＬＤＤ拡散層１７、上部拡散層１６、及び開口部４３ａ内の導電膜２０は、半導体ピラーの上部に形成されたピラー上部電極層として機能する。
次に、ＣＶＤ法又は回転塗布法によって全面にシリコン酸化膜を成膜し、ＣＭＰ法によってその表面を平坦化することにより、図１０に示すように、全面を覆う層間絶縁膜２１（第１の層間絶縁膜）を形成する。層間絶縁膜２１の膜厚は、例えば８０ｎｍとすればよい。そして、リソグラフィとドライエッチングを用いて層間絶縁膜２１、１３及びシリコン酸化膜７をエッチングすることにより、コンタクトホール４４〜４６を形成する。コンタクトホール４４は、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれに１つずつ、各ピラー６ａ〜６ｄ及びゲート電極１２がいずれも形成されていない領域に、層間絶縁膜２１、１３及びシリコン酸化膜７を貫通して設けられる。コンタクトホール４４の底面には、下部拡散層８が露出する。コンタクトホール４５は、第１及び第２の活性領域Ｋａ，Ｋｂそれぞれに１つずつ、対応する半導体ピラーの真上に位置する層間絶縁膜２１を貫通して設けられる。コンタクトホール４５の底面には、上部拡散層１６の上面に設けられた導電膜２０が露出する。コンタクトホール４６は、絶縁体ピラー６ｃの真上に位置する層間絶縁膜２１を貫通して、１つだけ設けられる。コンタクトホール４６の底面には、絶縁体ピラー６ｃの上面に設けられた導電膜２０が露出する。
コンタクトホール４４〜４６を形成したら、スパッタ法によりコバルト膜を全面に成膜した後、５００〜８００℃の温度で熱処理する。これにより、成膜したコバルト膜が、コンタクトホール４４の底面において下部拡散層８を構成するシリコンと反応し、図１に示したコバルトシリサイド膜２２ｃに変換される。その他の場所においては、コバルト膜がコバルトシリサイド膜に変換されることはない。熱処理が終了した後には、硫酸液により、その他の場所に形成された未反応のコバルト膜を除去する。
なお、コバルトシリサイド膜は、シリコンと金属膜の間の接触抵抗を低減する効果を有している。したがって、金属層であるバリア層２２ｂと下部拡散層８との間にコバルトシリサイド膜２２ｃを設けることで、下部拡散層コンタクトプラグ２２の抵抗を減らすことが可能になる。
次に、ＣＶＤ法を用いて全面に、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、及びタングステン（Ｗ）を順次成膜する。窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）は、図１に示したバリア層２２ｂ，２３ｂ，２４ｂを構成するもので、それぞれごく薄い膜厚で成膜する。また、タングステン（Ｗ）は、図１に示したタングステン膜２２ａ，２３ａ，２４ａを構成するもので、コンタクトホール４４〜４６を埋め尽くす膜厚で成膜する。なお、窒化チタン（ＴｉＮ）とコバルトシリサイド膜２２ｃの接触抵抗は比較的大きいが、間にチタン（Ｔｉ）が介在していることにより、下部拡散層コンタクトプラグ２２を低抵抗に維持することが可能になる。
タングステン（Ｗ）の成膜まで完了したら、ＣＭＰ法により、層間絶縁膜２１の上面に形成されているＴｉＮ／Ｔｉ／Ｗ積層膜を除去する。これにより、図１に示した下部拡散層コンタクトプラグ２２、上部拡散層コンタクトプラグ２３、及びゲートコンタクトプラグ２４が形成される。その後、層間絶縁膜２１の表面に配線パターン２５を形成することにより、半導体装置１が完成する。
以上説明したように、本実施の形態による半導体装置の製造方法によれば、絶縁体ピラー６ｃの上面に、ゲート電極１２と電気的に接続された導電膜２０を有する半導体装置１を製造することが可能になる。これにより、導電膜２０を設けない場合に比べて小さな配線抵抗を有するゲート電極を得ることが可能になる。
また、位置制御に余裕を持ってコンタクトホール４６を穿孔することが可能になり、ゲートコンタクトプラグ２４とゲート電極１２の接触抵抗を減らすことも可能になる。さらに、下部拡散層コンタクトプラグ２２の下部に、バリア層２２ｂ及びコバルトシリサイド膜２２ｃを設け、下部拡散層コンタクトプラグ２２を低抵抗化することが可能になる。
なお、上記実施の形態では、絶縁体ピラー６ｃの上面の全周で導電膜２０とゲート電極１２とが接触するよう構成したが、絶縁体ピラー６ｃの上面の全周の一部分のみでこれらが接触するように構成することも可能である。ただし、接触抵抗を減らす観点からは、上記実施の形態のように全周で接触するように構成することが好ましい。
図１１は、本発明の第２の実施の形態による半導体装置１の平面図である。同図は、図１のＡ−Ａ線に対応する平面で本実施の形態による半導体装置１を切り取った場合の断面図となっている。また、同図には、上部拡散層コンタクトプラグ２３、ゲートコンタクトプラグ２４、及び配線パターン２５−１〜２５−３の平面的な配置も示している。
図１１に示すように、本実施の形態による半導体装置１は、トランジスタＴｒ１〜Ｔｒ６と、これらを接続する配線パターン２５−１〜２５−３とを備えて構成される。トランジスタＴｒ１，Ｔｒ２は、第１の実施の形態で説明したトランジスタＴｒａ，Ｔｒｂと同一の構造を有している。同様に、トランジスタＴｒ３，Ｔｒ４及びトランジスタＴｒ５，Ｔｒ６も、それぞれ第１の実施の形態で説明したトランジスタＴｒａ，Ｔｒｂと同一の構造を有している。以下の説明において、構成の符号に付加した下付文字の「１」〜「６」は、その構成がそれぞれトランジスタＴｒ１〜Ｔｒ６に対応する構成であることを示している。また、構成の符号に付加した下付文字の「１２」は、その構成がトランジスタＴｒ１，Ｔｒ２に共通の構成であることを示している。構成の符号に付加した下付文字の「３４」，「５６」についても同様である。
トランジスタＴｒ１〜Ｔｒ６は、トランジスタＴｒ１，Ｔｒ３，ＴＲ５がＹ方向に整列し、かつトランジスタＴｒ２，Ｔｒ４，ＴＲ６がＹ方向に整列するように配置される。これにより、トランジスタＴｒ１〜Ｔｒ６の各コンタクトプラグも、図１１に示すように、Ｙ方向に整列する。具体的には、Ｘ方向の一方端側（図面左側）から順に、下部拡散層コンタクトプラグ２２１，２２３，２２５の列、上部拡散層コンタクトプラグ２３１，２３３，２３５の列、ゲートコンタクトプラグ２４１２，２４３４，２４５６の列、上部拡散層コンタクトプラグ２３２，２３４，２３６の列、下部拡散層コンタクトプラグ２２２，２２４，２２６の列が配置される。
配線パターン２５−１は、それぞれＹ方向に延伸する２本の脚部を有するＵ字型の配線パターンであり、一方の脚部は下部拡散層コンタクトプラグ２２１，２２３，２２５に、他方の脚部は下部拡散層コンタクトプラグ２２２，２２４，２２６に、それぞれ接続されている。２つの脚部は、シリコン窒化膜５の上方（図１に示した絶縁体ピラー６ｄの上方）で、互いに接続される。
配線パターン２５−２も、それぞれＹ方向に延伸する２本の脚部を有するＵ字型の配線パターンである。一方の脚部は上部拡散層コンタクトプラグ２３１，２３３，２３５に、他方の脚部は上部拡散層コンタクトプラグ２３２，２３４，２３６に、それぞれ接続されている。２つの脚部は、シリコン窒化膜５の上方（図１に示した絶縁体ピラー６ｄの上方）で、互いに接続される。
配線パターン２５−３は、Ｙ方向に延伸する直線状の配線パターンであり、ゲートコンタクトプラグ２４１２，２４３４，２４５６に接続されている。
以上の構成により、トランジスタＴｒ１〜Ｔｒ６は、配線パターン２５−１と配線パターン２５−２の間に並列に接続される。また、トランジスタＴｒ１〜Ｔｒ６の各ゲート電極１２には、配線パターン２５−３を通じて共通の電位が供給される。つまり、トランジスタＴｒ１〜Ｔｒ６は、個々のトランジスタに比べて６倍のゲート幅を有する１つのトランジスタとして動作する。
第１の実施の形態で説明したように、本実施の形態によるトランジスタＴｒ１〜Ｔｒ６の構造によれば、ゲートコンタクトプラグ２４とゲート電極１２の間の接触抵抗、及び下部拡散層コンタクトプラグ２２の抵抗がそれぞれ低減され、これによって、これらを通過する信号の遅延が低減されている。また、導電膜２０を金属材料（タングステン膜１９）によって構成していることから、導電膜２０において生ずる遅延も低減されている。本実施の形態による半導体装置１では、６個のトランジスタＴｒ１〜Ｔｒ６を相互に接続する必要があることから、配線パターン２５−１〜２５−３それぞれの配線長が非常に長くなっており、この部分での信号遅延が大きくなっている。このような状況の下で、本実施の形態によるトランジスタＴｒ１〜Ｔｒ６の構造による信号遅延の低減は、ますます意味を持つようになる。
以上説明したように、本実施の形態による半導体装置１によれば、並列接続される３個以上のトランジスタそれぞれについて本発明の構造を適用し、第１の実施の形態で説明した効果を得ることが可能になる。また、配線長が長くなることから、信号遅延の低減効果がより強調されることになる。
図１２及び図１３は、本発明の第３の実施の形態による半導体装置１の平面図である。図１２は、図１のＡ−Ａ線に対応する平面で本実施の形態による半導体装置１を切り取った場合の断面図となっている。また、同図には、上部拡散層コンタクトプラグ２３、ゲートコンタクトプラグ２４、及び配線パターン２５−１ａ，２５−１ｂ，２５−２，２５−３の平面的な配置も示している。図１３は、図１のＤ−Ｄ線に対応する平面で本実施の形態による半導体装置１を切り取った場合の断面図となっている。
図１２及び図１３に示すように、本実施の形態による半導体装置１は、トランジスタＴｒ１〜Ｔｒ６と、これらを接続する配線パターン２５−１ａ，２５−１ｂ，２５−２，２５−３とを備えて構成される。各トランジスタの構造及び配置並びに各配線パターンの形状及び配置は第２の実施の形態で説明したものと類似しているが、活性領域が共通化されている点、２本の下部拡散層コンタクトプラグ２２がトランジスタＴｒ１〜Ｔｒ６に共通に設けられている点、及び配線パターン２５−１が２本の配線パターン２５−１ａ，２５−１ｂに分離されている点、で相違している。以下、相違点を中心に説明する。
図１３に示すように、本実施の形態による半導体装置１では、１つの活性領域Ｋ（第３の活性領域）の内側にトランジスタＴｒ１〜Ｔｒ６が設けられる。活性領域Ｋは２本の脚部を有するＵ字型の形状を有しており、脚部の間の領域にはシリコン酸化膜４ｂが設けられる。シリコン酸化膜４ｂはシリコン酸化膜４の一部であり、このシリコン酸化膜４ｂを利用して、図１に示した絶縁体ピラー６ｃが設けられる。図１２では、平面的に見て導電膜２０と重複する領域に、絶縁体ピラー６ｃが設けられている。
具体的に説明すると、Ｙ方向に長いシリコン酸化膜４ｂのＸ方向一方側にトランジスタＴｒ１，Ｔｒ３，ＴＲ５が、Ｘ方向他方側にトランジスタＴｒ２，Ｔｒ４，ＴＲ６がそれぞれ設けられる。そして、これらの間に位置するシリコン酸化膜４ｂに、トランジスタＴｒ１，Ｔｒ２に対応する絶縁体ピラー６ｃ、トランジスタＴｒ３，Ｔｒ４に対応する絶縁体ピラー６ｃ、トランジスタＴｒ５，Ｔｒ６に対応する絶縁体ピラー６ｃがそれぞれ形成される。
活性領域Ｋ内の半導体基板２の表面のうち、半導体ピラー及び絶縁体ピラーがいずれも形成されていない領域には、下部拡散層８が設けられる。活性領域ＫがトランジスタＴｒ１〜Ｔｒ６に共通であることから、この下部拡散層８も、図１３に示すようにトランジスタＴｒ１〜Ｔｒ６に共通となっている。
下部拡散層コンタクトプラグ２２は、図１２に示すように、２本だけ設けられる。一方の下部拡散層コンタクトプラグ２２はトランジスタＴｒ３の近傍に設けられ、配線パターン２５−１ａに接続される。他方の下部拡散層コンタクトプラグ２２はトランジスタＴｒ４の近傍に設けられ、配線パターン２５−１ｂに接続される。下部拡散層８が全体に広がっていることから、２本の下部拡散層コンタクトプラグ２２は短絡されており、電気的にはどちらを使っても同じ動作が得られる。上部電極コンタクトプラグ２３１〜２３６及び配線パターン２５−２の構成、並びにゲートコンタクトプラグ２４１２，２４３４，２４５６及び配線パターン２５−３の構成は、第２の実施の形態と同じである。したがって、本実施の形態によるトランジスタＴｒ１〜Ｔｒ６も、配線パターン２５−１ａ（又は配線パターン２５−１ｂ）と配線パターン２５−２の間に並列に接続されていることになる。
以上説明したように、本実施の形態による半導体装置１によれば、活性領域が共通化され、かつ並列接続される３個以上のトランジスタそれぞれについて本発明の構造を適用し、第１の実施の形態で説明した効果を得ることが可能になる。
図１４（ａ）（ｂ）は、本発明の第４の実施の形態による半導体装置１の平面図である。図１４（ａ）は、図１のＡ−Ａ線に対応する平面で本実施の形態による半導体装置１を切り取った場合の断面図となっている。また、同図には、上部拡散層コンタクトプラグ２３、ゲートコンタクトプラグ２４、及び配線パターン２５の平面的な配置も示している。図１４（ｂ）は、図１のＤ−Ｄ線に対応する平面で本実施の形態による半導体装置１を切り取った場合の断面図となっている。
図１４（ａ）（ｂ）に示すように、本実施の形態による半導体装置１は、導電膜２０及びその直下にある絶縁体ピラー６ｃ（図１）が２箇所で直角に折れ曲がってＳ字状になっている点で、第１の実施の形態と相違する。それ以外の点では、第１の実施の形態と同様である。
本実施の形態では、絶縁体ピラー６ｃがＳ字型に配置されているため、第１の実施の形態に比べてゲート電極１２の配線距離が長くなっている。縦型トランジスタの利用が一般化されてくると、この例のように、任意の位置に形成されたトランジスタ間を長大なゲート電極１２で接続する必要が発生してくると考えられる。このような場合、ゲート電極１２の配線抵抗を低減することは死活的に重要となる。本実施の形態による半導体装置１は、第１の実施の形態で説明した導電膜２０を有している。したがって、ゲート電極１２の長大化に伴う配線抵抗の増加を抑えることが可能になっている。
また、仮に導電膜２０がないとすると、ゲートコンタクトプラグ２４を通じて入力される信号は、主としてゲート電極１２を構成するポリシリコンを介して、各半導体ピラーまで伝送されることになる。この場合、ゲート電極１２の長大化に伴って信号遅延が大きくなるが、本実施の形態では、導電膜２０を構成する金属材料（タングステン膜１９）を介して信号が伝送されるので、ゲート電極１２の長大化に伴う信号遅延の増大を抑えることがも能になっている。
以上説明したように、本実施の形態による半導体装置１によれば、２個のトランジスタに共通するゲート電極１２が長大化する場合であっても、それに伴う配線抵抗の増加及び信号遅延の増大を抑えることが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態では、２個の縦型トランジスタの間に絶縁体ピラー６ｃを設け、その上面に導電膜２０を形成する構成について説明したが、１個の縦型トランジスタに本発明を適用することも可能である。この場合も、延長ゲート電極を構成するための絶縁体ピラーを形成し、その上面に導電膜を形成することにより、上述した各効果を得ることができる。
１ 半導体装置
２ 半導体基板
４，４ａ，４ｂ，７ シリコン酸化膜
５，１５，３１ シリコン窒化膜
６ａ 第１の半導体ピラー
６ｂ 第２の半導体ピラー
６ｃ，６ｄ 絶縁体ピラー
８ 下部拡散層
９ ゲート絶縁膜
１０ バリア層
１１ ポリシリコン膜
１２ ゲート電極
１２ａ 第１のゲート電極
１２ｂ 第２のゲート電極
１２ｃ 延長ゲート電極
１３，２１ 層間絶縁膜
１４ マスクシリコン酸化膜
１６ 部拡散層
１７ ＬＤＤ拡散層
１８，２２ｂ，２３ｂ，２４ｂ バリア層
１９，２２ａ，２３ａ，２４ａ タングステン膜
２０ 導電膜
２２，２２１，２２２，２２３，２２４，２２５，２２６ 下部拡散層コンタクトプラグ
２２ｃ コバルトシリサイド膜
２３，２３１，２３２，２３３，２３４，２３５，２３６ 上部拡散層コンタクトプラグ
２４，２４１２，２４３４，２４５６ ゲートコンタクトプラグ
２５ 配線パターン
３０ パッド酸化膜
３２ サイドウォール酸化膜
３３ サイドウォール窒化膜
３４ 非晶質シリコン膜
４０，４１ 溝
４２，４３ａ，４３ｂ 開口部
４４〜４６ コンタクトホール
Ｋａ，Ｋｂ，Ｋ 活性領域
Ｔｒａ，Ｔｒｂ，Ｔｒ１〜Ｔｒ６ トランジスタ

Claims (23)

  1. 半導体基板と、
    前記半導体基板の主面に対して垂直に設けられた第１の半導体ピラーと、
    前記半導体基板の主面に対して垂直に設けられ、かつ少なくとも上面が絶縁体である絶縁体ピラーと、
    前記第１の半導体ピラーの側面を覆うゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極と、
    前記絶縁体ピラーの側面を覆い、かつ前記第１のゲート電極と一体に構成される延長ゲート電極と、
    前記絶縁体ピラーの上面に形成され、かつ該上面の外周の少なくとも一部で前記延長ゲート電極と接触する導電膜と
    を備えることを特徴とする半導体装置。
  2. 前記導電膜は、金属材料によって構成される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記導電膜は、第１のバリア層の上に金属材料が積層された構造を有する積層膜である
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記金属材料はタングステンである
    ことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記導電膜は、不純物ドープシリコン膜と比べて小さな抵抗率を有する材料によって構成される
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記導電膜は、前記絶縁体ピラーの上面の全周で前記延長ゲート電極と接触するよう構成される
    ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記ゲート電極及び前記延長ゲート電極はそれぞれ、第２のバリア層の上にポリシリコンが積層された構造を有する積層膜である
    ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１の半導体ピラー、前記絶縁体ピラー、前記第１のゲート電極、前記延長ゲート電極、及び前記導電膜の上から前記半導体基板の主面を覆う層間絶縁膜と、
    前記第１の半導体ピラーの下部に接して設けられた下部拡散層と、
    前記第１の半導体ピラーの上部に接して設けられた上部拡散層と、
    前記層間絶縁膜を貫通し、かつ底面で前記下部拡散層と電気的に接触する下部拡散層コンタクトプラグと、
    前記層間絶縁膜を貫通し、かつ底面で前記上部拡散層と電気的に接触する上部拡散層コンタクトプラグと、
    前記層間絶縁膜を貫通し、かつ底面で前記延長ゲート電極及び前記導電膜のいずれか少なくとも一方と電気的に接触するゲートコンタクトプラグと
    をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記導電膜は前記上部拡散層の上面にも形成され、
    前記上部拡散層コンタクトプラグは、前記導電膜を介して、前記上部拡散層と電気的に接触する
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記下部拡散層コンタクトプラグはコバルトシリサイド膜を有し、該コバルトシリサイド膜により前記下部拡散層と接触する
    ことを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記半導体基板の主面に対して垂直に設けられた第２の半導体ピラーをさらに備え、
    前記絶縁体ピラーは、前記第１及び第２の半導体ピラーの間に設けられ、
    前記ゲート絶縁膜は、前記第２の半導体ピラーの側面をさらに覆い、
    前記半導体装置は、前記ゲート絶縁膜を介して前記第２の半導体ピラーの側面を覆う第２のゲート電極をさらに備え、
    前記延長ゲート電極は、前記第１及び第２のゲート電極と一体に構成される
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記半導体基板の主面は、それぞれ素子分離領域によって区画された第１及び第２の活性領域を有し、
    前記第１の半導体ピラーは前記第１の活性領域内に設けられ、
    前記第２の半導体ピラーは前記第２の活性領域内に設けられる
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記半導体基板の主面は、素子分離領域によって区画された第３の活性領域を有し、
    前記第１及び第２の半導体ピラーはともに前記第３の活性領域内に設けられる
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 半導体基板の主面に、半導体ピラーと、少なくとも上面が絶縁体である絶縁体ピラーとを立設するステップと、
    前記半導体ピラーの側面にゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜を介して前記半導体ピラーの側面を覆うゲート電極と、絶縁体ピラーの側面を覆い、かつ前記ゲート電極と一体に構成される延長ゲート電極とを形成するステップと、
    前記絶縁体ピラーの上面に、該上面の外周の少なくとも一部で前記延長ゲート電極と接触する導電膜を形成するステップと
    を備えることを特徴とする半導体装置の製造方法。
  15. 前記半導体ピラー及び前記絶縁体ピラーを立設するステップは、前記半導体基板の主面に形成されたマスク絶縁膜をマスクとして前記半導体基板の主面をエッチングすることにより行い、
    前記半導体装置の製造方法は、前記マスク絶縁膜のうち少なくとも前記絶縁体ピラーの上面に形成された部分を除去するステップをさらに備え、
    前記導電膜を形成するステップは、前記絶縁体ピラーの上面に形成された前記マスク絶縁膜が除去された後に行われる
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記ゲート電極及び前記延長ゲート電極を形成した後に第２の層間絶縁膜を成膜し、前記マスク絶縁膜の上面が露出するように表面を平坦化するステップをさらに備え、
    前記マスク絶縁膜を除去するステップは、前記第２の層間絶縁膜の表面の平坦化後に行われ、
    前記導電膜を形成するステップでは、前記マスク絶縁膜が除去されたことによって前記絶縁体ピラーの上面に形成された第１の開口部内に、前記導電膜が形成される
    ことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記マスク絶縁膜を除去するステップでは、前記マスク絶縁膜のうち少なくとも前記半導体ピラーの上面に形成された部分も除去され、
    前記導電膜を形成するステップでは、前記マスク絶縁膜が除去されたことによって前記半導体ピラーの上面に形成された第２の開口部内にも、前記導電膜が形成される
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１及び第２の開口部の内壁を覆うサイドウォール絶縁膜を形成するステップと、
    前記サイドウォール絶縁膜を形成した後、前記半導体ピラーの上面に上部拡散層を形成するステップと、
    前記第２の開口部内の前記サイドウォール絶縁膜が前記ゲート電極の上端以上の高さまで残る一方、前記第１の開口部内の前記サイドウォール絶縁膜が除去されるよう、前記サイドウォール絶縁膜をエッチングするステップとをさらに備える
    ことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記導電膜は、金属材料によって構成される
    ことを特徴とする請求項１４乃至１８のいずれか一項に記載の半導体装置の製造方法。
  20. 前記導電膜を形成するステップでは、バリア層及び金属材料を順次成膜することにより、前記導電膜を形成する
    ことを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記金属材料はタングステンである
    ことを特徴とする請求項１９又は２０に記載の半導体装置の製造方法。
  22. 前記導電膜は、不純物ドープシリコン膜と比べて小さな抵抗率を有する材料によって構成される
    ことを特徴とする請求項１４乃至２１のいずれか一項に記載の半導体装置の製造方法。
  23. 前記導電膜を覆う第１の層間絶縁膜を前記半導体基板の主面に成膜するステップと、
    前記第１の層間絶縁膜を貫通し、かつ底面に前記延長ゲート電極及び前記導電膜のいずれか少なくとも一方が露出したコンタクトホールを穿孔するステップと、
    前記コンタクトホール内に導電材料を埋め込むことにより、前記延長ゲート電極及び前記導電膜と電気的に接触するゲートコンタクトプラグを形成するステップと
    をさらに備えることを特徴とする請求項１４乃至２２のいずれか一項に記載の半導体装置の製造方法。
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