JP2013138084A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１１Ａと、ゲート絶縁膜１１Ａ上に形成された浮遊ゲート電極１２Ａと、浮遊ゲート電極１２Ａの上面上に形成されたシリコン酸化膜１３Ｂと、浮遊ゲート電極１２Ａの上面上のシリコン酸化膜１３Ｂ上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、浮遊ゲート電極１２Ａの上面上の前記絶縁膜上および浮遊ゲート電極１２Ａの側面上に形成されたシリコン酸化膜１３Ｄと、浮遊ゲート電極１２Ａの上面及び側面上のシリコン酸化膜１３Ｄ上に形成された制御ゲート電極１４Ａとを備える。
【選択図】図１０

Description

本発明の実施形態は、不揮発性半導体記憶装置に関するものである。

不揮発性半導体記憶装置である、例えば浮遊ゲート型のＮＡＮＤフラッシュメモリは、ゲート絶縁膜（トンネル絶縁膜）、浮遊ゲート電極、ゲート絶縁膜（ゲート間絶縁膜）、及び制御ゲート電極が積層されたスタックゲート構造のメモリセルを有している。このメモリセル構造では、世代が進むごとに浮遊ゲート電極の上部が細くなり、その上部の電界集中が増大し、書き込み時にゲート間絶縁膜におけるリーク電流が増大する。

このために、前記メモリセルを従来の構造のまま微細化すると、大きな書き込み電圧を印加し、トンネル絶縁膜を通り抜けるトンネル電流を増加させて浮遊ゲート電極に注入する電子の量を増加させても、注入された電子が増大したリーク電流により制御ゲート電極に抜けてしまう。このため、多値を持つメモリセルにおいては、多値の書き込みに必要な閾値まで書き込めない書き込み飽和状態となる場合がある。

また、書き込み時のリーク電流を減らす有効な手段として、ゲート間絶縁膜の厚膜化がある。例えば、多層膜からなるゲート間絶縁膜において、中間層にあるシリコン窒化膜を厚膜化した場合、高い閾値まで書き込めるようになる。しかし、シリコン窒化膜を厚膜化すると、書き込みと消去によって浮遊ゲート側面にトラップされる電子が増加し、それによって、書き込みと消去を繰り返した後の閾値分布の広がりが抑制できないという問題がある。

特開２００７−３０５９６６号公報

メモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる不揮発性半導体記憶装置を提供する。

一実施態様の不揮発性半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の上面上に形成された第１シリコン酸化膜と、前記浮遊ゲート電極の上面上の前記第１シリコン酸化膜上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、前記浮遊ゲート電極の上面上の前記絶縁膜上および前記浮遊ゲート電極の側面上に形成された第２シリコン酸化膜と、前記浮遊ゲート電極の上面及び側面上の前記第２シリコン酸化膜上に形成された制御ゲート電極とを具備することを特徴とする。

第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。 図１における２−２線に沿った断面図である。 図１における３−３線に沿った断面図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置の構成を示す断面図である。 第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。 第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。

以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
［１］メモリセルアレイの構成
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図２は図１における２−２線に沿った断面図であり、図３は図１における３−３線に沿った断面図である。なお、図２はメモリセルＭＣのチャネル長方向（ビット線方向）に沿った断面を示し、図３はメモリセルＭＣのチャネル幅方向（ワード線方向）に沿った断面を示す。

図１に示すように、半導体基板１０の表面領域には、素子分離領域と、素子分離領域にて分離された素子領域（アクティブエリア）ＡＡが形成されている。素子領域ＡＡはワード線方向に複数配列され、素子領域ＡＡの各々はビット線方向に延伸している。素子領域ＡＡ上には、複数のメモリセルＭＣ、及び選択トランジスタＳＴＤ、ＳＴＳが形成されている。

素子領域ＡＡ上に配置された複数のメモリセルＭＣは、直列接続されている。以降、直列接続された複数のメモリセルＭＣを、メモリセルストリングと記す。このメモリセルストリングの両端には、選択トランジスタＳＴＤ、ＳＴＳが配置されている。以降、さらに、メモリセルストリングと選択トランジスタＳＴＤ、ＳＴＳを含む構成を、ＮＡＮＤセルユニットと記す。

ワード線ＷＬ（ＷＬ１〜ＷＬｎ）及び選択ゲート線ＳＧＬ１、ＳＧＬ２は、ビット線方向に配列され、これら各々はワード線方向に延伸している。すなわち、ワード線ＷＬ（ＷＬ１〜ＷＬｎ）及び選択ゲート線ＳＧＬ１、ＳＧＬ２は、素子領域ＡＡと直交するように配置されている。

ＮＡＮＤセルユニットは、ワード線方向に複数配列されている。ＮＡＮＤセルユニットの各メモリセルＭＣは、ワード線ＷＬ（ＷＬ１〜ＷＬｎ）にそれぞれ接続されている。ここで、ワード線方向に位置するメモリセルＭＣは共通のワード線ＷＬに接続されている。さらに、選択トランジスタＳＴＤ、ＳＴＳは、選択ゲート線ＳＧＬ１、ＳＧＬ２にそれぞれ接続されている。

ＮＡＮＤセルユニットの一端は、ビット線コンタクトＢＣを経由して、素子領域ＡＡと同じ方向に延伸したビット線（図示せず）に接続される。さらに、ＮＡＮＤセルユニットの他端は、ソース線コンタクトＳＣを経由して、ワード線方向に延伸したソース線（図示せず）に接続される。

次に、第１実施形態におけるメモリセルアレイの断面構造について説明する。

図２及び図３に示すように、メモリセルＭＣは、浮遊ゲート電極１２Ａ上に制御ゲート電極１４Ａが積層されたスタックゲート構造を有するメモリセルトランジスタである。

半導体基板１０にはウェル領域（図示せず）が設けられ、ＮＡＮＤセルユニットはウェル領域上に形成される。半導体基板１０の表面領域には、素子分離領域１５と、素子分離領域１５にて分離された素子領域ＡＡが配置されている。

半導体基板（素子領域ＡＡ）１０上に、ゲート絶縁膜１１Ａ、浮遊ゲート電極１２Ａ、ゲート間絶縁膜１３Ｔ、及び制御ゲート電極１４Ａから構成されたメモリセルＭＣと、ゲート絶縁膜１１Ｂ、下部ゲート電極１２Ｂ、ゲート間絶縁膜１３Ｔ、及び上部ゲート電極１４Ｂから構成された選択トランジスタＳＴＤ、ＳＴＳが配置されている。

ゲート絶縁膜１１Ａは、素子領域ＡＡ上に形成されている。このゲート絶縁膜１１Ａは、素子領域ＡＡと浮遊ゲート電極１２Ａとの間でトンネル絶縁膜として機能する。以降、メモリセルＭＣのゲート絶縁膜１１Ａをトンネル絶縁膜と記す。

浮遊ゲート電極１２Ａは、トンネル絶縁膜１１Ａ上に形成されている。浮遊ゲート電極１２Ａは、メモリセルＭＣに書き込まれたデータを保持するための電荷蓄積層として機能する。この浮遊ゲート電極１２Ａは、例えばポリシリコン膜から形成される。

チャネル幅方向（ワード線方向）に隣接する素子領域ＡＡ上に配置される複数のメモリセルＭＣにおいて、それらの浮遊ゲート電極１２Ａは、半導体基板１０内に埋め込まれた素子分離領域１５によって電気的に絶縁されている。ここで、素子分離領域１５の上面は、浮遊ゲート電極１２Ａの上面よりも、半導体基板１０側に後退している。すなわち、素子分離領域１５の上面は、浮遊ゲート電極１２Ａの下面よりも高くその上面よりも低い位置にある。

浮遊ゲート電極１２Ａの上面上にはゲート間絶縁膜１３Ｔが形成され、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上には、ゲート間絶縁膜１３Ｓが形成されている。

浮遊ゲート電極１２Ａの上面上に形成されたゲート間絶縁膜１３Ｔは、浮遊ゲート電極１２Ａ側から、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層された積層膜（いわゆる、ＮＯＮＯＮ膜）を有する。“Ｎ”がシリコン窒化膜を示し、“Ｏ”がシリコン酸化膜を示す。

浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上に形成されたゲート間絶縁膜１３Ｓは、浮遊ゲート電極１２Ａ及び素子分離領域１５側から、ボトム・シリコン窒化膜１３Ａ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層された積層膜（いわゆる、ＮＯＮ膜）を有する。

浮遊ゲート電極１２の上面上のゲート間絶縁膜１３Ｔは絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃを有し、浮遊ゲート電極１２の側面上のゲート間絶縁膜１３Ｓは絶縁膜１３Ｃを有していない。

ゲート間絶縁膜１３Ｔ、１３Ｓに用いられる材料は、前述した材料に限定されず、他の材料を用いてもよい。絶縁膜１３Ｃには、シリコン酸化膜より誘電率が高い絶縁膜（Ｈｉｇｈ−ｋ膜）、例えば前述したシリコン窒化膜（ＳｉＮ）の他に、シリコン酸窒化膜（ＳｉＯＮ）、金属酸化膜を用いてもよい。金属酸化膜としては、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ランタニウム（Ｌａ_２Ｏ_３）、ランタンアルミネート（ＬａＡｌＯ_３）、ハフニウム・アルミネート（ＨｆＡｌＯｘ）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化チタニウム（ＴｉＯ_２）などが挙げられる。なお、これらの材料はかっこ内の組成比に限られるものではない。

浮遊ゲート電極１２Ａの上面上のゲート間絶縁膜１３Ｔは５層構造（ＮＯＮＯＮ膜）を有し、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上のゲート間絶縁膜１３Ｓは３層構造（ＮＯＮ膜）を有しているが、これに限定されず、これら以外の多層構造を有していてもよい。

制御ゲート電極１４Ａは、ゲート間絶縁膜１３Ｔ、１３Ｓ上に形成されている。すなわち、浮遊ゲート電極１２Ａの上面上に、ゲート間絶縁膜１３Ｔを介して制御ゲート電極１４Ａが配置されている。浮遊ゲート電極１２Ａの側面上に、ゲート間絶縁膜１３Ｓを介して制御ゲート電極１４Ａが配置されている。なお、制御ゲート電極１４Ａはワード線ＷＬに相当する。

制御ゲート電極１４Ａには、電気抵抗を減らすために、例えばシリサイド膜が用いられる。しかし、シリサイド膜に限定されるわけではなく、制御ゲート電極１４Ａはポリシリコン膜の単層構造や、ポリシリコン膜とシリサイド膜とが積層された２層構造（ポリサイド構造）であってもよい。シリサイド膜としては、例えば、タングステンシリサイド膜、またはモリブデンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜などが用いられる。

制御ゲート電極１４Ａは、ワード線として機能し、隣接するメモリセルＭＣ間で共有されている。このため、制御ゲート電極１４Ａは浮遊ゲート電極１２Ａ上だけではなく、素子分離領域１５上にも形成されている。

図２に示すように、半導体基板１０内には、メモリセルＭＣのソース／ドレイン拡散層１６Ａが形成されている。ソース／ドレイン拡散層１６Ａは、メモリセルＭＣの両側の素子領域ＡＡに形成されており、隣接するメモリセルＭＣで共有されている。これにより、複数のメモリセルＭＣが直列接続され、１つのメモリセルストリングが構成される。

直列接続された複数のメモリセルＭＣ、すなわちメモリセルストリングの一端及び他端には、選択トランジスタＳＴＤ、ＳＴＳが形成されている。

選択トランジスタＳＴＤ、ＳＴＳは、メモリセルＭＣと同様の工程で形成される。このため、選択トランジスタＳＴＤ、ＳＴＳのゲート構造は、下部ゲート電極１２Ｂ上にゲート間絶縁膜１３Ｔを介して上部ゲート電極１４Ｂが積層された構造を有している。下部ゲート電極１２Ｂは浮遊ゲート電極１２Ａと同じ構造を有し、上部ゲート電極１４Ｂは制御ゲート電極１４Ａと同じ構造を有している。

但し、選択トランジスタＳＴＤ、ＳＴＳにおいて、ゲート間絶縁膜１３Ｔは開口部を有する。下部ゲート電極１２Ｂと上部ゲート電極１４Ｂは、開口部を介して電気的に接続されている。

選択トランジスタＳＴＤのメモリセル側には拡散層１６Ｂが形成され、反対側には拡散層１６Ｄが形成されている。選択トランジスタＳＴＳのメモリセル側には拡散層１６Ｂが形成され、反対側には拡散層１６Ｓが形成されている。

拡散層１６Ｂ、１６Ｄ、１６Ｓは、選択トランジスタＳＴＤ、ＳＴＳのソース／ドレイン領域として機能する。選択トランジスタＳＴＤ、ＳＴＳは、拡散層１６Ｂを隣接するメモリセルＭＣと共有している。これにより、複数のメモリセルＭＣと選択トランジスタＳＴＤ、ＳＴＳとが素子領域ＡＡで直列接続され、ＮＡＮＤセルユニットが構成される。

ＮＡＮＤセルユニットのドレイン側に選択トランジスタＳＴＤが配置されている。選択トランジスタＳＴＤの拡散層１６Ｄは、層間絶縁膜１７内に形成されたビット線コンタクトＢＣに接続されている。ビット線コンタクトＢＣは、層間絶縁膜１８内に配置されたメタル配線Ｍ０及びビアコンタクトＶＣを介して、ビット線ＢＬに接続される。

ＮＡＮＤセルユニットのソース側に選択トランジスタＳＴＳが配置されている。選択トランジスタＳＴＳの拡散層１６Ｓは、層間絶縁膜１７内に形成されたソース線コンタクトＳＣを介して、ソース線ＳＬに接続されている。

第１実施形態では、浮遊ゲート電極１２Ａの上面上に、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層されたゲート間絶縁膜１３Ｔが形成され、浮遊ゲート電極１２Ａの側面上に、ボトム・シリコン窒化膜１３Ａ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層されたゲート間絶縁膜１３Ｓが形成されている。すなわち、浮遊ゲート電極１２Ａの側面上のゲート間絶縁膜１３Ｓは絶縁膜１３Ｃを有さず、浮遊ゲート電極１２Ａの上面上のゲート間絶縁膜１３Ｔは絶縁膜１３Ｃを有している。

絶縁膜１３Ｃが浮遊ゲート電極１２Ａの側面上に存在していないため、書き込みと消去の繰り返しに伴い、電子が浮遊ゲート電極１２Ａ側面上の絶縁膜１３Ｃにトラップされることにより生じる閾値分布の広がりを抑制することができる。さらに、浮遊ゲート電極１２Ａ側面上の絶縁膜１３Ｃをなくしたことで、上述した閾値分布が広がるという副作用無く、ＮＯＮＯＮ膜を浮遊ゲート電極の上面上及び側面上に形成する場合に比べて、浮遊ゲート電極１２Ａ上面上の絶縁膜１３Ｃを厚膜化できるため、ゲート間絶縁膜におけるリーク電流を低減でき、必要な閾値まで書き込めない書き込み飽和状態を改善することができる。

また、第１実施形態では、浮遊ゲート電極１２Ａ側面の絶縁膜を厚くすることなく、ゲート間絶縁膜におけるリーク電流が低減できるため、浮遊ゲート電極１２Ａ側面のゲート間絶縁膜の膜厚を薄膜化することができる。浮遊ゲート電極１２Ａ側面のゲート間絶縁膜の膜厚を薄膜化できることで、以下のような利点がある。

まず、浮遊ゲート電極側面のゲート間絶縁膜の膜厚を薄くできるため、浮遊ゲート電極１２Ａと制御ゲート電極１４Ａ間のカップリング比を大きくすることができる。また、制御ゲート電極１４Ａを埋め込む浮遊ゲート電極１２Ａ間の距離を大きくできるため、浮遊ゲート電極１２Ａ間に制御ゲート電極１４Ａを埋め込み易くなる。また、制御ゲート電極１４Ａを埋め込む浮遊ゲート電極１２Ａ間の距離を大きくできるため、制御ゲート電極１４Ａの体積を大きくでき、制御ゲート電極１４Ａの空乏化を抑制できる。また、ゲート間絶縁膜の膜厚を薄くできるため、浮遊ゲート電極１２Ａと制御ゲート電極１４Ａ間のカップリング比を維持したままで浮遊ゲート電極１２Ａを薄くすることが可能になる。

以上説明したように本実施形態によれば、浮遊ゲート電極と制御ゲート電極との間に配置されるゲート間絶縁膜として、浮遊ゲート電極１２の側面上には絶縁膜１３Ｃを配置せず、浮遊ゲート電極１２の上面上には絶縁膜１３Ｃを配置することにより、書き込みと消去を繰り返すことによるメモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる。

［２］メモリセルアレイの製造方法
次に、第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。図４〜図９は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの製造方法を示す断面図である。

まず、図４に示すように、半導体基板１０上にゲート絶縁膜となる膜１１を形成し、膜１１上に浮遊ゲート電極となる膜１２を形成する。例えば、膜１１はシリコン酸化膜から形成され、膜１２はポリシリコン膜から形成される。

次に、図５に示すように、膜１２の表面を窒化して、膜１２上にシリコン窒化膜１３Ａを形成する。続いて、シリコン窒化膜１３Ａ上に、シリコン酸化膜１３Ｂ、シリコン窒化膜１３Ｃを順に形成する。

続いて、シリコン窒化膜１３Ｃ、シリコン酸化膜１３Ｂ、シリコン窒化膜１３Ａ、膜１２、膜１１、及び半導体基板１０の表面領域をエッチングして、これらの膜をメモリセル毎に分離する。続いて、素子領域ＡＡ間及び浮遊ゲート電極１２Ａ間の溝に絶縁膜（素子分離領域）を埋め込む。素子分離領域は、例えばシリコン酸化膜から形成される。

次に、図６に示すように、エッチバックにより素子分離領域１５をエッチングして、素子分離領域１５を後退させる。これにより、浮遊ゲート電極１２Ａの側面を露出させ、また浮遊ゲート電極１２Ａの上面にシリコン窒化膜１３Ｃ、シリコン酸化膜１３Ｂ、及びシリコン窒化膜１３Ａを残す。

続いて、浮遊ゲート電極１２Ａの側面、および素子分離領域１５の表面を窒化して、図７に示すように、浮遊ゲート電極１２Ａの側面、および素子分離領域１５の上面にシリコン窒化膜１３Ａを形成する。

次に、図８に示すように、浮遊ゲート電極１２Ａの上面上のシリコン窒化膜１３Ｃ上、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上にシリコン酸化膜１３Ｄを形成する。すなわち、シリコン窒化膜１３Ａ、１３Ｃ上に、シリコン酸化膜１３Ｄを形成する。

続いて、図９に示すように、シリコン酸化膜１３Ｄの表面を窒化して、シリコン酸化膜１３Ｄ上にシリコン窒化膜１３Ｅを形成する。これにより、浮遊ゲート電極１２Ａの上面上に、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、センター・シリコン窒化膜１３Ｃ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層されたゲート間絶縁膜１３Ｔが形成される。さらに、浮遊ゲート電極１２Ａの側面上に、ボトム・シリコン窒化膜１３Ａ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層されたゲート間絶縁膜１３Ｓが形成される。

その後、図９に示した構造上に、すなわちシリコン窒化膜１３Ｅ上に、図３に示すように、制御ゲート電極１４Ａを形成する。以上により、第１実施形態のＮＡＮＤ型フラッシュメモリが製造される。

［第２実施形態］
第２実施形態では、浮遊ゲート電極の上面と制御ゲート電極との間に３層構造（ＯＮＯ膜）を形成し、浮遊ゲート電極の側面と制御ゲート電極との間に単層構造（Ｏ膜）を形成した例を説明する。

［１］メモリセルアレイの構成
図１０は、第２実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成を示す断面図である。

半導体基板１０の表面領域には、素子分離領域１５と、素子分離領域１５にて分離された素子領域ＡＡが配置されている。半導体基板（素子領域ＡＡ）１０上には、ゲート絶縁膜（トンネル絶縁膜）１１Ａ、浮遊ゲート電極１２Ａ、ゲート間絶縁膜１３Ｐ、及び制御ゲート電極１４Ａの順序で積層されたメモリセルＭＣが配置されている。

浮遊ゲート電極１２Ａの上面上には、ゲート間絶縁膜１３Ｐが形成されている。ゲート間絶縁膜１３Ｐは、浮遊ゲート電極１２Ａ側から、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層された積層膜（いわゆる、ＯＮＯ膜）を有する。浮遊ゲート電極１２Ａの側面上にはシリコン酸化膜１３Ｄが形成されている。その他の構成は第１実施形態と同様である。

第２実施形態では、浮遊ゲート電極１２Ａの上面上に、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層されたゲート間絶縁膜１３Ｐが形成され、浮遊ゲート電極１２Ａの側面上にトップ・シリコン酸化膜１３Ｄが形成されている。すなわち、浮遊ゲート電極１２Ａの側面上のゲート間絶縁膜は絶縁膜１３Ｃを有さず、浮遊ゲート電極１２Ａの上面上のゲート間絶縁膜１３Ｐは絶縁膜１３Ｃを有している。

絶縁膜１３Ｃが浮遊ゲート電極１２Ａの側面に存在していないため、書き込みと消去の繰り返しに伴い、電子が浮遊ゲート電極１２Ａ側面上の絶縁膜１３Ｃにトラップされることにより生じる閾値分布の広がりを抑制することができる。さらに、浮遊ゲート電極１２Ａ側面上の絶縁膜１３Ｃをなくしたことで、上述した閾値分布が広がるという副作用無く、ＮＯＮＯＮ膜を浮遊ゲート電極の上面上及び側面上に形成する場合に比べて、浮遊ゲート電極１２Ａ上面上の絶縁膜１３Ｃを厚膜化できるため、ゲート間絶縁膜におけるリーク電流を低減でき、必要な閾値まで書き込めない書き込み飽和状態を改善することができる。

以上説明したように本実施形態によれば、浮遊ゲート電極と制御ゲート電極との間に配置されるゲート間絶縁膜として、浮遊ゲート電極１２の側面上には絶縁膜１３Ｃを配置せず、浮遊ゲート電極１２の上面上には絶縁膜１３Ｃを配置することにより、書き込みと消去を繰り返すことによるメモリセルの閾値分布の広がりを抑制でき、ゲート間絶縁膜におけるリーク電流を低減することができる。

［２］メモリセルアレイの製造方法
次に、第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。図１１〜図１４は、第２実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの製造方法を示す断面図である。

第１実施形態と同様に、まず、図１１に示すように、半導体基板１０上にゲート絶縁膜となる膜１１を形成し、膜１１上に浮遊ゲート電極となる膜１２を形成する。例えば、膜１１はシリコン酸化膜から形成され、膜１２はポリシリコン膜から形成される。

次に、図１２に示すように、膜１２上に、シリコン酸化膜１３Ｂ、シリコン窒化膜１３Ｃを順に形成する。続いて、シリコン窒化膜１３Ｃ、シリコン酸化膜１３Ｂ、膜１２、膜１１、及び半導体基板１０の表面領域をエッチングして、これらの膜をメモリセル毎に分離する。さらに、素子領域ＡＡ間及び浮遊ゲート電極１２Ａ間の溝に絶縁膜（素子分離領域）を埋め込む。素子分離領域は、例えばシリコン酸化膜から形成される。

次に、図１３に示すように、エッチバックにより素子分離領域１５をエッチングして、素子分離領域１５を後退させる。これにより、浮遊ゲート電極１２Ａの側面を露出させ、また浮遊ゲート電極１２Ａの上面にシリコン酸化膜１３Ｂ、シリコン窒化膜１３Ｃを残す。

続いて、図１４に示すように、浮遊ゲート電極１２Ａの上面上のシリコン窒化膜１３Ｃ上、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上にシリコン酸化膜１３Ｄを形成する。これにより、浮遊ゲート電極１２Ａの上面上に、ボトム・シリコン酸化膜１３Ｂ、センター・シリコン窒化膜１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層されたゲート間絶縁膜１３Ｐが形成される。さらに、浮遊ゲート電極１２Ａの側面上に、トップ・シリコン酸化膜１３Ｄの単層からなるゲート間絶縁膜が形成される。

その後、図１４に示した構造上に、すなわちシリコン酸化膜１３Ｄ上に、図１０に示すように、制御ゲート電極１４Ａを形成する。その他の工程は第１実施形態と同様である。以上により、第２実施形態のＮＡＮＤ型フラッシュメモリが製造される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体基板、１１Ａ，１１Ｂ…ゲート絶縁膜、１２Ａ…浮遊ゲート電極、１２Ｂ…下部ゲート電極、１３Ｐ，１３Ｓ，１３Ｔ…ゲート間絶縁膜、１３Ａ…ボトム・シリコン窒化膜、１３Ｂ…ボトム・シリコン酸化膜、１３Ｃ…絶縁膜、１３Ｄ…トップ・シリコン酸化膜、１３Ｅ…トップ・シリコン窒化膜、１４Ａ…制御ゲート電極、１４Ｂ…上部ゲート電極、１５…素子分離領域、１７，１８…層間絶縁膜、ＡＡ…素子領域（アクティブエリア）、ＢＣ…ビット線コンタクト、ＢＬ…ビット線、ＭＣ…メモリセル、ＳＧＬ１，ＳＧＬ２…選択ゲート線、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＶＣ…ビアコンタクト、ＷＬ，ＷＬ１〜ＷＬｎ…ワード線。

Claims (5)

1. 半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極の上面上に形成された第１シリコン酸化膜と、
   前記浮遊ゲート電極の上面上の前記第１シリコン酸化膜上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、
   前記浮遊ゲート電極の上面上の前記絶縁膜上および前記浮遊ゲート電極の側面上に形成された第２シリコン酸化膜と、
   前記浮遊ゲート電極の上面及び側面上の前記第２シリコン酸化膜上に形成された制御ゲート電極と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記浮遊ゲート電極の上面及び側面上の前記第２シリコン酸化膜上に形成されたシリコン窒化膜をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記浮遊ゲート電極の上面と前記第１シリコン酸化膜との間、及び前記浮遊ゲート電極の側面と前記第２シリコン酸化膜との間に配置されたシリコン窒化膜をさらに具備することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第１シリコン酸化膜上の前記絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、金属酸化膜のいずれかを含むことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記金属酸化膜は、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ランタニウム、ランタンアルミネート、ハフニウム・アルミネート、酸化タンタル、及び酸化チタニウムのいずれかを含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。

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