JP2013106038A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】固着強度を高めて曲がりクラックを防止できる積層セラミック電子部品及びその製造方法を提供する。
【解決手段】本発明による積層セラミック電子部品は、複数の誘電体層が積層されたセラミック素体１０と、セラミック素体１０内で複数の誘電体層の少なくとも一面に形成され、セラミック素体１０の一面から露出する第１及び第２内部電極２１，２２と、セラミック素体１０の一面に形成され、第１及び第２内部電極２１，２２の露出部により第１及び第２内部電極２１，２２とそれぞれ電気的に接続される第１及び第２外部電極３１，３２とを含み、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１，３２の広さの比が１０〜４０％である。
【選択図】図６

Description

本発明は、積層セラミック電子部品及びその製造方法に関する。

セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタ、又はサーミスタなどがある。

このようなセラミック電子部品の１つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型ながらも高容量が保証され、実装が容易であるという利点を有する。

このような積層セラミックキャパシタは、コンピュータ、個人用の携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、又は携帯電話などの様々な電子製品の回路基板に取り付けられて充放電を行う重要な役割を果たすチップ型コンデンサであって、使用される用途及び容量によって様々なサイズと積層形態を有する。

特に、近年、電子製品が小型化するにつれて、電子製品に使用される積層セラミックキャパシタにも超小型化及び超高容量化が求められている。

よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。

一方、外部電極の全てが下面に位置する積層セラミックキャパシタがあるが、このような構造の積層セラミックキャパシタは、実装密度及び容量に優れてＥＳＬが低いという利点を有するが、固着強度が低く、積層体の一面が曲がってクラックが発生しやすいという欠点がある。

当該技術分野においては、下面電極を用いる積層セラミックキャパシタの固着強度を高めて、曲がりクラックを防止することのできる新たな方法が求められてきた。

本発明の一態様は、複数の誘電体層が積層されたセラミック素体と、前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成され、前記セラミック素体の一面から露出する第１及び第２内部電極と、前記セラミック素体の一面に形成され、前記第１及び第２内部電極の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極とを含み、前記セラミック素体の一面の広さに対する前記第１又は第２外部電極の広さの比が１０〜４０％である、積層セラミック電子部品を提供する。

本発明の他の態様によれば、前記セラミック素体の一面の長さに対する前記第１又は第２外部電極と前記セラミック素体の先端との間隔の比が４〜１８％でもよい。

本発明の一実施形態においては、前記第１及び第２外部電極の広さが同じでもよい。

本発明の一実施形態においては、前記第１及び第２外部電極の広さが異なっていてもよい。

本発明の一実施形態においては、前記第１外部電極と前記セラミック素体の一側先端との間隔が、前記第２外部電極と前記セラミック素体の対向する先端との間隔と同じでもよい。

本発明の一実施形態においては、前記第１外部電極と前記セラミック素体の一側先端との間隔が、前記第２外部電極と前記セラミック素体の対向する先端との間隔と異なっていてもよい。

本発明の一実施形態において、前記第１及び第２外部電極は、前記セラミック素体の長手方向に対して一方に偏って形成されてもよい。

本発明の一実施形態において、前記第１及び第２外部電極は、前記セラミック素体の中央に左右対称に形成されてもよい。

本発明の一実施形態において、前記第１及び第２外部電極は、前記セラミック素体の全てのマージン部が同じ幅で形成されてもよい。

本発明のさらに他の態様は、第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、前記第１及び第２内部電極膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に積層して積層体を形成する段階と、前記積層体を焼成する段階と、前記第１及び第２内部電極膜と電気的に接続されるように、前記積層体の両側面に第１及び第２外部電極を形成する段階とを含み、前記セラミック素体の一面の広さに対する前記第１又は第２外部電極の広さの比が１０〜４０％になるようにする、積層セラミック電子部品の製造方法を提供する。

本発明のさらに他の態様によれば、前記セラミック素体の一面の長さに対する前記第１又は第２外部電極と前記セラミック素体の先端との間隔の比が４〜１８％になるように調節してもよい。

本発明の一実施形態において、前記第１外部電極及び前記第２外部電極は、その広さが同じ広さになるように形成してもよい。

本発明の一実施形態において、前記第１外部電極及び前記第２外部電極は、その広さが異なる広さになるように形成してもよい。

本発明の一実施形態において、前記第１外部電極と前記セラミック素体の一側先端との間隔は、前記第２外部電極と前記セラミック素体の対向する先端との間隔と同じ間隔になるように形成してもよい。

本発明の一実施形態において、前記第１外部電極と前記セラミック素体の一側先端との間隔は、前記第２外部電極と前記セラミック素体の対向する先端との間隔と異なる間隔になるように形成してもよい。

本発明の一実施形態において、前記第１及び第２外部電極は、前記セラミック素体の長手方向に対して一方に偏るように形成してもよい。

本発明の一実施形態において、前記第１及び第２外部電極は、前記セラミック素体の中央に左右対称となるように形成してもよい。

本発明の一実施形態において、前記第１及び第２外部電極は、前記セラミック素体の全てのマージン部が同じ幅になるように形成してもよい。

本発明の一実施形態によれば、外部電極の大きさを調節することにより、下面構造の積層セラミック電子部品の固着強度を高めて曲がりクラックを防止することができるという効果がある。

本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。 図１の積層セラミックキャパシタの分解斜視図である。 図１の積層セラミックキャパシタにおける第１内部電極と第１外部電極の結合構造を示す断面図である。 図１の積層セラミックキャパシタにおける第２内部電極と第２外部電極の結合構造を示す断面図である。 図１の積層セラミックキャパシタにおける第１及び第２内部電極と第１及び第２外部電極の結合構造を示す断面図である。 図１の積層セラミックキャパシタの正面図である。

以下、添付図面を参照して本発明の好ましい実施形態を説明する。

しかしながら、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が後述する実施形態に限定されるものではない。

また、本発明の実施形態は、当該技術分野における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。

よって、図面において、構成要素の形状及び大きさなどはより明確な説明のために誇張することもあり、同一の構成要素には同一の符号が付される。

なお、類似の機能及び作用を果たす部分には、図面全体にわたって同一の符号が付される。

また、明細書全体にわたって、ある構成要素を「含む」とは、特に断らない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことがあることを意味する。

本発明は、セラミック電子部品に関し、本発明の一実施形態によるセラミック電子部品としては、積層セラミックキャパシタ、インダクタ、圧電素子、バリスタ、チップ抵抗、又はサーミスタなどがある。以下、セラミック電子部品の一例として積層セラミックキャパシタについて説明する。

なお、本実施形態においては、説明の便宜上、セラミック素体に外部電極が形成された方向を正方向とし、内部電極の長側面に沿う方向を左右方向として説明する。

図１〜図６に示すように、本実施形態による積層セラミックキャパシタ１は、複数の誘電体層が積層されたセラミック素体１０と、セラミック素体１０内で前記複数の誘電体層の少なくとも一面に形成され、セラミック素体１０の一面から露出する第１及び第２内部電極２１、２２と、セラミック素体１０の一面に形成され、第１及び第２内部電極２１、２２の露出部により第１及び第２内部電極２１、２２とそれぞれ電気的に接続する第１及び第２外部電極３１、３２とを含む。

ここで、第１及び第２外部電極３１、３２が形成されたセラミック素体１０の正方向の側面の広さに対する第１又は第２外部電極３１、３２の広さの比は、１０〜４０％にしてもよい。

このような数値の詳細については、具体的な実施例と比較例を挙げて後述する。

本実施形態の積層セラミックキャパシタは２端子垂直積層型キャパシタでもよい。

「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２つの端子が回路基板に接続されることを意味し、「垂直積層型（ｖｅｒｔｉｃａｌｌｙ ｌａｍｉｎａｔｅｄ ｏｒ ｖｅｒｔｉｃａｌ ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味する。

このような構造により、第１及び第２内部電極２１、２２は、セラミック素体１０の正方向の側面から露出するように延設された第１及び第２リード部２３、２４をそれぞれ有する。

すなわち、セラミック素体１０の正方向の側面に形成された第１及び第２外部電極３１、３２は、第１及び第２リード部２３、２４の露出した部分に接続し、これにより第１及び第２内部電極２１、２２とそれぞれ電気的に接続することができる。

セラミック素体１０は、複数の誘電体層を積層して形成してもよい。

ここで、セラミック素体１０を構成する複数の誘電体層は、焼結された状態であって、隣接する誘電体層間の境界を確認できない程度に一体化されていてもよい。

また、セラミック素体１０は、その形状に特に制限はないが、一般に直方体形状でもよい。

また、セラミック素体１０は、その寸法に特に制限はないが、そのサイズを例えば０．６ｍｍ×０．３ｍｍなどにすることにより、１．０μＦ以上の高容量を有する積層セラミックキャパシタ１を構成してもよい。

さらに、必要に応じては、セラミック素体１０の最外面（図における上下面）に所定厚さの誘電体カバー層（図示せず）を形成してもよい。

このようなセラミック素体１０を構成する誘電体層は、セラミック粉末、例えばＢａＴｉＯ_３系セラミック粉末などを含んでもよい。

ＢａＴｉＯ_３系セラミック粉末としては、ＢａＴｉＯ_３にＣａ又はＺｒなどが一部固溶した（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３、又はＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３などがあり、これに限定されるものではない。

セラミック粉末の平均粒径は、０．８μｍ以下でもよく、好ましくは０．０５〜０．５μｍでもよいが、本発明がこれに限定されるものではない。

誘電体層は、必要に応じて、セラミック粉末と共に、遷移金属酸化物もしくは炭化物、希土類元素、又はＭｇ、Ａｌの少なくとも１つをさらに含んでもよい。

また、誘電体層の厚さは、積層セラミックキャパシタ１の容量設計によって任意に変更することができる。

本実施形態における各誘電体層の厚さは、１．０μｍ以下でもよく、好ましくは０．０１〜１．０μｍでもよいが、本発明がこれに限定されるものではない。

第１及び第２内部電極２１、２２は、導電性金属を含む導電性ペーストにより形成してもよい。

ここで、導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ、又はこれらの合金でもよいが、本発明がこれに限定されるものではない。

このような第１及び第２内部電極２１、２２は、スクリーン印刷法又はグラビア印刷法などの印刷法により、誘電体層を形成するセラミックグリーンシート上に導電性ペーストで内部電極層を印刷し、その内部電極層が印刷されたセラミックグリーンシートを交互に積層した後に焼成することにより、セラミック素体１０に形成することができる。

従って、このように第１及び第２内部電極２１、２２が重なる領域により静電容量が形成される。

また、第１及び第２内部電極２１、２２の厚さは用途に応じて決定され、例えばセラミック素体１０のサイズを考慮して０．２〜１．０μｍの範囲内で決定してもよいが、本発明がこれに限定されるものではない。

このように誘電体層に第１及び第２内部電極２１、２２を形成する際に、水分やめっき液などが内部に浸透することを防止し、電気的な短絡を防止するために、誘電体層と第１及び第２内部電極２１、２２との間には所定のマージン部を残しておく。

そして、第１及び第２内部電極２１、２２と誘電体層の側面に形成された異なる極性の第１及び第２外部電極３１、３２とを電気的に接続するために、誘電体層のマージン部に第１及び第２リード部２３、２４を第１及び第２内部電極２１、２２の一面から正方向に形成してもよい。

第１及び第２リード部２３、２４の端部は、セラミック素体１０の正方向の側面から露出させてもよい。

ここで、第１及び第２リード部２３、２４は、それぞれ異なる極性を示す第１及び第２外部電極３１、３２にのみ接続するように、互いに重なる領域を有してはならない。

つまり、第１及び第２リード部２３、２４は、第１及び第２内部電極２１、２２の長側面に沿って左右交互に配置されてもよい。

ここで、第１及び第２リード部２３、２４の幅は同じ幅にすることが好ましいが、本発明がこれに限定されるものではなく、必要に応じて、第１及び第２リード部２３、２４の幅が異なる幅になるようにしてもよい。

また、第１及び第２リード部２３、２４の厚さは、第１及び第２内部電極２１、２２と同じ厚さにすることが好ましい。

例えば、本実施形態においては、第１及び第２内部電極２１、２２の厚さが０．２〜１．０μｍであるので、第１及び第２リード部２３、２４の厚さも０．２〜１．０μｍにするが、本発明がこれに限定されるものではない。

本実施形態において、第１及び第２外部電極３１、３２は、セラミック素体１０の正方向の側面にのみ形成される。

従って、左右に外部電極が形成される他の構造に比べて全体的な実装面積が相対的に減少するので、回路基板の実装密度を向上させることができる。

ここで、回路基板の実装密度がさらに向上するように、第１及び第２内部電極２１、２２を第１及び第２外部電極３１、３２が形成された方向に対して垂直方向に沿って積層して構成することがより好ましい。

前述したように、第１及び第２外部電極３１、３２が形成されたセラミック素体１０の正方向の側面の広さに対する第１又は第２外部電極３１、３２の広さの比は、１０〜４０％にしてもよい。

ここで、第１及び第２外部電極３１、３２は、同じ広さになるように形成することが好ましいが、本発明がこれに限定されるものではなく、前記数値を満たす範囲内で異なる広さになるように形成してもよい。

また、固着強度を高めて曲がりクラックを防止するために、セラミック素体１０の一面の長さＬに対する第１又は第２外部電極３１、３２とセラミック素体１０の先端との間隔ａの比は、４〜１８％に調節してもよい。

ここで、第１外部電極３１とセラミック素体１０の一側先端との間隔は、第２外部電極３２とセラミック素体１０の対向する先端との間隔と同じ間隔になるように形成してもよいが、本発明がこれに限定されるものではなく、前記数値を満たす範囲内で両側マージン部の間隔が異なる間隔になるように形成してもよい。

すなわち、第１及び第２外部電極３１、３２は、セラミック素体１０の中央に左右対称に配置してもよく、必要に応じて、セラミック素体１０の左右長手方向に対して一方に偏るように形成してもよい。

また、必要に応じて、第１及び第２外部電極３１、３２とセラミック素体１０の正方向の側面に対する上下左右の全てのマージン部の幅が同じ幅になるように形成してもよい。

一方、第１及び第２外部電極３１、３２は、上下に積層された複数の第１及び第２内部電極２１、２２と安定して接続されるように、セラミック素体１０に対応する高さで形成してもよい。

しかしながら、本発明がこれに限定されるものではなく、必要に応じて、第１及び第２外部電極３１、３２は、セラミック素体１０より高く形成してもよく、低く形成してもよい。

また、第１及び第２外部電極３１、３２は、めっき液の浸透を防止するために、第１及び第２リード部２３、２４が左右方向の中央に位置するように形成してもよい。

本出願人は、セラミック素体１０の一側面の広さに対する第１又は第２外部電極３１、３２の広さの比を調節して、固着強度を高めながらも曲がりクラックを防止できる範囲を確認した。

セラミック素体１０の一側面の広さに対する第１又は第２外部電極３１、３２の広さの比が１０％未満の場合は、固着強度が低下することがあり、セラミック素体１０の一側面の広さに対する第１又は第２外部電極３１、３２の広さの比が４０％を超える場合は、第１及び第２外部電極３１、３２が形成されるセラミック素体１０一面のマージン部が小さすぎるため、デラミネーション（層間剥離）が発生して曲がりクラックが発生し得る。

従って、セラミック素体１０の一側面の広さに対する第１又は第２外部電極３１、３２の広さの比の範囲は、１０〜４０％にすることが好ましい。

以下、具体的な実施例と比較例を挙げて本発明をより詳細に説明する。

前述したように、第１又は第２外部電極３１、３２の広さをＡ、セラミック素体１０の長さ及び幅をそれぞれＬ及びＷ、第１又は第２外部電極３１、３２とセラミック素体１０の先端との間隔をａとし、下記表１〜３のように積層セラミックキャパシタの特性を測定した。

厚さ２μｍの成形シートに第１及び第２リード部２３、２４を有する第１及び第２内部電極２１、２２、並びに第１及び第２外部電極３１、３２を各サイズに印刷してチップを製作し、評価を行った。

下記表１においては、セラミック素体１０の一面の長さＬを０．４ｍｍ、幅Ｗを０．２ｍｍとし、第１又は第２外部電極３１、３２の広さＡを様々に変更した。

その後、複数のチップのうち、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との電気的接続が切断されたり、デラミネーションが発生したチップの数と、固着強度数値をそれぞれ確認した。

＜セラミック素体及び外部電極のスペックによる積層セラミックキャパシタの特性＞

表１を参照すると、サンプル１及びサンプル２は、比較例であって、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が１０％未満のものを示す。この場合、固着強度が低いため、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続が切断された不良製品が多数発見されたことから、信頼性に問題があることが分かる。

また、サンプル８及びサンプル９は、比較例であって、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が４０％を超えるものを示す。この場合、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続に関する問題は発見されなかったが、セラミック素体１０のマージン部が減少してデラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

＜セラミック素体及び外部電極のスペックによる積層セラミックキャパシタの特性＞

表２においては、セラミック素体１０の一面の長さＬを０．６ｍｍ、幅Ｗを０．３ｍｍとする一方、第１又は第２外部電極３１、３２の広さＡを様々なものに変更した。そして、これらの複数のチップのうち、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との電気的接続が切断されたり、デラミネーションが発生したチップの数と、固着強度数値をそれぞれ確認した。

表２を参照すると、サンプル１及びサンプル２は、比較例であって、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が１０％未満のものを示す。この場合、固着強度が低いため、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続が切断された不良製品が多数発見されたことから、信頼性に問題があることが分かる。

また、サンプル７及びサンプル８は、比較例であって、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が４０％を超えるものを示す。この場合、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続に関する問題は発見されなかったが、セラミック素体１０のマージン部が減少してデラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

＜セラミック素体及び外部電極のスペックによる積層セラミックキャパシタの特性＞

表３においては、セラミック素体１０の一面の長さＬを１．０ｍｍ、幅Ｗを０．５ｍｍとし、第１又は第２外部電極３１、３２の広さＡを様々に変更した。そして、複数のチップのうち、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との電気的接続が切断されたり、デラミネーションが発生したチップの数と、固着強度数値をそれぞれ確認した。

表３を参照すると、サンプル１及びサンプル２は、比較例であって、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が１０％未満のものを示す。この場合、固着強度が低いため、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続が切断された不良製品が多数発見されたことから、信頼性に問題があることが分かる。

また、サンプル９及び１０は、比較例であって、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が４０％を超えるものを示す。この場合、第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続に関する問題は発見されなかったが、セラミック素体１０のマージン部が減少してデラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

つまり、表１〜表３によれば、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が１０〜４０％である場合、固着強度が維持されて外部電極とリード部との接続性が安定に維持され、セラミック素体１０のマージン部を十分に確保してデラミネーションの発生を防止することができる。以上のことから、セラミック素体１０の一面の広さに対する第１又は第２外部電極３１、３２の広さの比の数値範囲は、１０〜４０％であることが好ましいことが分かる。

また、表１〜表３を参照すると、セラミック素体１０の一面の長さに対する第１又は第２外部電極３１、３２とセラミック素体１０の先端との間隔の比が４〜１８％を維持する場合、マージン部を十分に確保してデラミネーションの発生を防止し、電極の露出面積を十分に確保して第１又は第２外部電極３１、３２と第１又は第２リード部２３、２４との接続性を安定に維持することができる。以上のことから、セラミック素体１０の一面の長さに対する第１又は第２外部電極３１、３２とセラミック素体１０の先端との間隔の比の数値範囲は、４〜１８％であることが好ましい。

以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。

まず、複数のセラミックグリーンシートを準備する。

前記セラミックグリーンシートは、セラミック素体１０の誘電体層を形成するためのものであり、セラミック粉末、ポリマー、及び溶剤を混合してスラリーを製造し、前記スラリーをドクターブレードなどの工法により数μｍ厚さのシート状に製作してもよい。

その後、前記各セラミックグリーンシートの少なくとも一面に所定の厚さ、例えば０．２〜１．０μｍの厚さを有するように導電性ペーストを印刷して、第１及び第２内部電極膜を形成する。

ここで、前記導電性ペーストの印刷は、前記セラミックグリーンシートの縁部に沿って、その内部に前記第１及び第２内部電極膜と所定の幅のマージン部が形成されるように行ってもよい。

その後、前記第１及び第２内部電極膜の形成と同様の方法により、前記各セラミックグリーンシートの正方向のマージン部に所定の厚さ、例えば０．２〜１．０μｍの厚さを有するように導電性ペーストを印刷して、前記各セラミックグリーンシートの正方向の側面と前記第１及び第２内部電極膜とが互いに接続されるように、第１及び第２リード膜を形成する。

ここで、前記第１及び第２リード膜は、前記第１及び第２内部電極膜が異なる極性を有するので、複数のセラミックグリーンシートを積層した際に前記第１及び第２内部電極膜の長側面に沿って重なる部分がないように交互に形成する。

また、前記第１及び第２リード膜は、その幅が同じ幅になるように形成することが好ましいが、本発明がこれに限定されるものではなく、必要に応じて、前記第１及び第２リード膜の幅が異なる幅になるように形成してもよい。

このような導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いてもよく、前記導電性ペーストは、金属粉末、セラミック粉末、及びシリカ（ＳｉＯ_２）粉末などを含んでもよい。

前記導電性ペーストの平均粒径は５０〜４００ｎｍでもよいが、本発明がこれに限定されるものではない。

また、前記金属粉末としては、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、及びアルミニウム（Ａｌ）のいずれか１つ又はこれらの合金を使用してもよい。

その後、前記第１及び第２内部電極膜と前記第１及び第２リード膜が形成された複数のセラミックグリーンシートを積層し、積層方向から加圧することにより、積層された複数のセラミックグリーンシートとセラミックグリーンシート上に形成された導電性ペーストとを互いに圧着する。

これにより、複数の誘電体層と複数の第１及び第２内部電極２１、２２が交互に積層され、第１及び第２リード部２３、２４が第１及び第２内部電極２１、２２の長側面の方向に沿って交互に配置された積層体を構成することができる。

その後、前記積層体を１つのキャパシタに対応する領域毎に切断してチップ化し、高温で焼成することにより、セラミック素体１０を完成する。

その後、セラミック素体１０の正方向の側面から露出した第１及び第２リード部２３、２４の端部を覆うように、第１及び第２外部電極３１、３２を形成する。

すなわち、第１及び第２外部電極３１、３２は、第１及び第２リード部２３、２４にそれぞれ接続されて、第１及び第２内部電極２１、２２にそれぞれ電気的に接続されることができる。

ここで、積層体の一面の広さに対する第１又は第２外部電極３１、３２の広さの比が１０〜４０％になるように形成してもよい。

また、積層体の一面の長さに対する第１又は第２外部電極３１、３２と積層体の先端との間隔の比が４〜１８％になるように形成してもよい。

また、第１及び第２外部電極３１、３２の表面には、必要に応じてニッケル又はスズなどでめっき処理を施してもよい。

本発明は、前述した実施形態及び添付された図面により限定されるものではなく、添付された請求の範囲により限定される。

よって、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当該技術分野における通常の知識を有する者により様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえるであろう。

１ 積層セラミックキャパシタ
１０ セラミック素体
２１、２２ 第１及び第２内部電極
２３、２４ 第１及び第２リード部
３１、３２ 第１及び第２外部電極

Claims (28)

1. 複数の誘電体層が積層されたセラミック素体と、
   前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成され、前記セラミック素体の一面から露出する第１及び第２内部電極と、
   前記セラミック素体の一面に形成され、前記第１及び第２内部電極の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極とを含み、
   前記セラミック素体の一面の広さに対する前記第１又は第２外部電極の広さの比が１０〜４０％である、積層セラミック電子部品。
2. 前記第１及び第２外部電極の広さが同じであることを特徴とする請求項１に記載の積層セラミック電子部品。
3. 前記第１及び第２外部電極の広さが異なっていることを特徴とする請求項１に記載の積層セラミック電子部品。
4. 前記第１外部電極と前記セラミック素体の一側先端との間隔が、前記第２外部電極と前記セラミック素体の対向する先端との間隔と同じであることを特徴とする請求項１に記載の積層セラミック電子部品。
5. 前記第１外部電極と前記セラミック素体の一側先端との間隔が、前記第２外部電極と前記セラミック素体の対向する先端との間隔と異なっていることを特徴とする請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２外部電極は、前記セラミック素体の長手方向に対して一方に偏って形成されていることを特徴とする請求項１に記載の積層セラミック電子部品。
7. 前記第１及び第２外部電極は、前記セラミック素体の中央に左右対称に形成されていることを特徴とする請求項１に記載の積層セラミック電子部品。
8. 前記第１及び第２外部電極は、前記セラミック素体の全てのマージン部が同じ幅で形成されていることを特徴とする請求項１に記載の積層セラミック電子部品。
9. 複数の誘電体層が積層されたセラミック素体と、
   前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成され、前記セラミック素体の一面から露出する第１及び第２内部電極と、
   前記セラミック素体の一面に形成され、前記第１及び第２内部電極の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極とを含み、
   前記セラミック素体の一面の長さに対する前記第１又は第２外部電極と前記セラミック素体の先端との間隔の比が４〜１８％である、積層セラミック電子部品。
10. 前記第１外部電極と前記セラミック素体の一側先端との間隔が、前記第２外部電極と前記セラミック素体の対向する先端との間隔と同じであることを特徴とする請求項９に記載の積層セラミック電子部品。
11. 前記第１外部電極と前記セラミック素体の一側先端との間隔が、前記第２外部電極と前記セラミック素体の対向する先端との間隔と異なっていることを特徴とする請求項９に記載の積層セラミック電子部品。
12. 前記第１及び第２外部電極は、前記セラミック素体の長手方向に対して一方に偏って形成されていることを特徴とする請求項９に記載の積層セラミック電子部品。
13. 前記第１及び第２外部電極は、前記セラミック素体の中央に左右対称に形成されていることを特徴とする請求項９に記載の積層セラミック電子部品。
14. 前記第１及び第２外部電極は、前記セラミック素体の全てのマージン部が同じ幅で形成されていることを特徴とする請求項９に記載の積層セラミック電子部品。
15. 第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、
    前記第１及び第２内部電極膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に積層して積層体を形成する段階と、
    前記積層体を焼成する段階と、
    前記第１及び第２内部電極膜と電気的に接続されるように、前記積層体の両側面に第１及び第２外部電極を形成する段階とを含み、
    前記セラミック素体の一面の広さに対する前記第１又は第２外部電極の広さの比が１０〜４０％になるようにする、積層セラミック電子部品の製造方法。
16. 前記第１外部電極及び前記第２外部電極は、その広さが同じ広さになるように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
17. 前記第１外部電極及び前記第２外部電極は、その広さが異なる広さになるように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
18. 前記第１外部電極と前記セラミック素体の一側先端との間隔は、前記第２外部電極と前記セラミック素体の対向する先端との間隔と同じ間隔になるように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
19. 前記第１外部電極と前記セラミック素体の一側先端との間隔は、前記第２外部電極と前記セラミック素体の対向する先端との間隔と異なる間隔になるように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
20. 前記第１及び第２外部電極は、前記セラミック素体の長手方向に対して一方に偏るように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
21. 前記第１及び第２外部電極は、前記セラミック素体の中央に左右対称となるように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
22. 前記第１及び第２外部電極は、前記セラミック素体の全てのマージン部が同じ幅になるように形成することを特徴とする請求項１５に記載の積層セラミック電子部品の製造方法。
23. 第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、
    前記第１及び第２内部電極膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に積層して積層体を形成する段階と、
    前記積層体を焼成する段階と、
    前記第１及び第２内部電極膜と電気的に接続されるように、前記積層体の両側面に第１及び第２外部電極を形成する段階とを含み、
    前記セラミック素体の一面の長さに対する前記第１又は第２外部電極と前記セラミック素体の先端との間隔の比が４〜１８％になるようにする、積層セラミック電子部品の製造方法。
24. 前記第１外部電極と前記セラミック素体の一側先端との間隔は、前記第２外部電極と前記セラミック素体の対向する先端との間隔と同じ間隔になるように形成することを特徴とする請求項２３に記載の積層セラミック電子部品の製造方法。
25. 前記第１外部電極と前記セラミック素体の一側先端との間隔は、前記第２外部電極と前記セラミック素体の対向する先端との間隔と異なる間隔になるように形成することを特徴とする請求項２３に記載の積層セラミック電子部品の製造方法。
26. 前記第１及び第２外部電極は、前記セラミック素体の長手方向に対して一方に偏るように形成することを特徴とする請求項２３に記載の積層セラミック電子部品の製造方法。
27. 前記第１及び第２外部電極は、前記セラミック素体の中央に左右対称となるように形成することを特徴とする請求項２３に記載の積層セラミック電子部品の製造方法。
28. 前記第１及び第２外部電極は、前記セラミック素体の全てのマージン部が同じ幅になるように形成することを特徴とする請求項２３に記載の積層セラミック電子部品の製造方法。

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