JP2013195450A - 画像処理回路、電子機器および画像処理方法 - Google Patents

Abstract

【課題】補正の要否と実際に補正が行われるか否かの不整合を解消すること。
【解決手段】画像処理回路は、複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力信号に応じて液晶素子に印加される印加電圧が第１電圧を上回る第１画素と、前記印加電圧が前記第１画素の印加電圧よりも低く、かつ前記第１電圧よりも小さい第２電圧を上回る第２画素との境界の少なくとも一部であるリスク境界を検出するリスク境界検出部と、前記第１画素の印加電圧と前記第２画素の印加電圧との差が小さくなるように、前記第１画素および前記第２画素の少なくとも一方の階調値を補正する補正部とを有する。
【選択図】図８

Description

本発明は、ディスクリネーションを低減する技術に関する。

液晶パネルは本来、画素内における画素電極と対向電極との間の電界により液晶分子の配向状態を制御するものである。しかし、例えば液晶パネルが高精細化され、隣り合う画素間の距離が短くなると、２つの画素の画素電極間の電界（横電界）が発生し、液晶分子が意図しない向きに配向してしまう、いわゆるディスクリネーションが発生する場合がある。ディスクリネーションの発生は、液晶パネルの表示品位を低下させる原因となる。特許文献１から特許文献５は、ディスクリネーションの発生を抑えるための技術を開示している。

特開２００９−２５４１７号公報 特開２００９−１０４０５３号公報 特開２００９−１０４０５５号公報 特開２００９−２３７３６６号公報 特開２００９−２３７５２４号公報

ディスクリネーションを抑制する補正をする際、補正の対象となる画素の選び方によっては、補正の要否と実際に補正が行われるか否かに不整合が生じる場合があった。
これに対し本発明は、補正の要否と実際に補正が行われるか否かの不整合を解消する技術を提供する。

本発明は、複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力信号に応じて液晶素子に印加される印加電圧が第１電圧を上回る第１画素と、前記印加電圧が前記第１画素の印加電圧よりも低く、かつ前記第１電圧よりも小さい第２電圧を上回る第２画素との境界の少なくとも一部であるリスク境界を検出するリスク境界検出部と、前記第１画素の印加電圧と前記第２画素の印加電圧との差が小さくなるように、前記第１画素および前記第２画素の少なくとも一方の階調値を補正する補正部とを有する画像処理回路を提供する。
この画像処理回路によれば、補正の要否と実際に補正が行われるか否かの不整合を解消することができる。

好ましい態様において、前記リスク境界検出部は、前記第１画素の印加電圧と前記第２画素の印加電圧との差がしきい値を上回る境界を、前記リスク境界として検出してもよい。
この画像処理装置によれば、補正を行う画素を絞り込むことができる。

また、本発明は、上記いずれかの画像処理回路を有する電子機器を提供する。
この電子機器によれば、補正の要否と実際に補正が行われるか否かの不整合を解消することができる。

さらに、本発明は、複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力信号に応じて液晶素子に印加される印加電圧が第１電圧を上回る第１画素と、前記印加電圧が前記第１画素の印加電圧よりも低く、かつ前記第１電圧よりも小さい第２電圧を上回る第２画素との境界の少なくとも一部であるリスク境界を検出するステップと、前記第１画素の印加電圧と前記第２画素の印加電圧との差が小さくなるように、前記第１画素および前記第２画素の少なくとも一方の階調値を補正するステップとを有する画像処理方法を提供する。
この画像処理方法によれば、補正の要否と実際に補正が行われるか否かの不整合を解消することができる。

液晶表示装置の概略構成を示す図。 画素１１１の等価回路を示す図。 ディスクリネーションによる表示不具合を例示する図。 液晶素子１２０におけるＶ−Ｔ特性を例示する図。 ディスクリネーション発生時の液晶分子の配向状態を例示する模式図。 比較例に係る補正を例示する図。 第１実施形態に係る液晶表示装置１の構成を示すブロック図である。 画像処理回路３０の構成を示すブロック図である。 液晶表示装置１の動作を示すタイミングチャートである。 画像処理回路３０の動作を示すフローチャートである。 第１実施形態における補正を例示する図である。 本実施形態において補正が行われる場合を説明する図である。 第２実施形態における補正を例示する図である。

＜１．第１実施形態＞
（１−１．液晶表示装置の構成と問題点）
実施形態に係る装置の構成およびその動作の説明に先立ち、液晶表示装置の構成および問題点について説明する。

（１−１−１．液晶表示装置の概略）
図１は、液晶表示装置の概略構成を示す図である。この液晶表示装置は、液晶パネル１００と、走査線駆動回路１３０と、データ線駆動回路１４０とを有する。

液晶パネル１００は、供給される信号に応じて画像を表示する装置である。液晶パネル１００は、ｍ行ｎ列のマトリクス状に配置された画素１１１を有する。画素１１１は、走査線駆動回路１３０及びデータ線駆動回路１４０から供給される信号に応じた光学状態を示す。液晶パネル１００は、複数の画素１１１の光学状態を制御することにより画像を表示する。

液晶パネル１００は、素子基板１００ａと、対向基板１００ｂと、液晶１０５とを有する。素子基板１００ａと対向基板１００ｂとは、一定の間隙を保って貼り合わせられている。この間隙に、液晶１０５が挟まれている。

素子基板１００ａは、対向基板１００ｂとの対向面において、ｍ行の走査線１１２およびｎ列のデータ線１１４を有する。走査線１１２はＸ（横）方向に沿って、データ線１１４はＹ（縦）方向に沿って、それぞれ設けられており、互いに絶縁されている。一の走査線１１２を他の走査線１１２と区別するときは、図において上から順に第１、第２、第３、…、第（ｍ−１）、および第ｍ行の走査線１１２という。同様に、一のデータ線１１４を他のデータ線１１４と区別するときは、図において左から順に第１、第２、第３、…、第（ｎ−１）、第ｎ列のデータ線１１４という。画素１１１は、Ｘ軸およびＹ軸に垂直な位置にある視点からみたときに、走査線１１２およびデータ線１１４の交差に対応して設けられている。

図２は、画素１１１の等価回路を示す図である。画素１１１は、ＴＦＴ１１６と、液晶素子１２０と、保持容量１２５とを有する。液晶素子１２０は、画素電極１１８と、液晶１０５と、コモン電極１０８とを有する。画素電極１１８は、画素１１１毎に個別に設けられた電極である。コモン電極１０８は、すべての画素１１１に共通の電極である。画素電極１１８は素子基板１００ａに、コモン電極１０８は対向基板１００ｂに、それぞれ設けられている。液晶１０５は、画素電極１１８およびコモン電極１０８に挟まれている。コモン電極１０８には、コモン電圧ＬＣｃｏｍが印加される。

ＴＦＴ１１６は、画素電極１１８への電圧の印加を制御するスイッチング素子であり、この例では、ｎチャネル型の電界効果トランジスターである。ＴＦＴ１１６は、画素１１１毎に個別に設けられている。第ｉ行第ｊ列のＴＦＴ１１６のゲートは第ｉ行の走査線１１２に、ソースは第ｊ列のデータ線１１４に、ドレインは画素電極１１８に、それぞれ接続されている。保持容量１２５は、一端が画素電極１１８に、他端が容量線１１５に、それぞれ接続されている。容量線１１５には、時間的に一定の電圧が印加される。

第ｉ行の走査線１１２にＨ（High）レベルの電圧（以下「選択電圧」という）が印加されると、第ｉ行第ｊ列のＴＦＴ１１６はオン状態となり、ソースとドレインが導通する。このとき、第ｊ列のデータ線１１４に、第ｉ行第ｊ列の画素１１１の階調値（データ）に応じた電圧（以下「データ電圧」という）が印加されると、データ電圧は、ＴＦＴ１１６を介して第ｉ行第ｊ列の画素電極１１８に印加される。

その後、第ｉ行の走査線１１２にＬ（Low）レベルの電圧（以下「非選択電圧」という）が印加されると、ＴＦＴ１１６はオフ状態になり、ソースとドレインは高インピーダンス状態となる。ＴＦＴ１１６がオン状態のとき画素電極１１８に印加された電圧は、液晶素子１２０の容量性および保持容量１２５によって、ＴＦＴ１１６がオフ状態になった後も保持される。

液晶素子１２０には、データ電圧とコモン電圧との電位差に相当する電圧が印加される。液晶１０５の分子配向状態は、液晶素子１２０に印加される電圧に応じて変化する。画素１１１の光学状態は、液晶１０５の分子配向状態に応じて変化する。例えば、液晶パネル１００が透過型のパネルである場合、変化する光学状態は透過率である。

再び図１を参照する。走査線駆動回路１３０は、ｍ本の走査線１１２の中から一の走査線１１２を順次排他的に選択する（すなわち走査線１１２を走査する）回路である。具体的には、走査線駆動回路１３０は、制御信号Ｙｃｔｒに従って、第ｉ行の走査線１１２に、走査信号Ｙｉを供給する。この例で、走査信号Ｙｉは、選択される走査線１１２に対しては選択電圧となり、選択されない走査線１１２に対しては非選択電圧となる信号である。

データ線駆動回路１４０は、ｎ本のデータ線１１４にデータ電圧を示す信号（以下「データ信号」という）を出力する回路である。具体的には、データ線駆動回路１４０は、画像処理回路３０から供給されるデータ信号Ｖｘを、制御信号Ｘｃｔｒに従ってサンプリングし、第１〜第ｎ列のデータ線１１４にデータ信号Ｘ１〜Ｘｎとして出力する。なお、本説明において電圧については、液晶素子１２０の印加電圧を除き、特に明記しない限り図示省略した接地電位を基準（ゼロＶ）として表す。

液晶パネル１００に表示される画像は、所定の周期で書き換えられる。以下、この書き換えの周期を「フレーム」という。例えば、画像が６０Ｈｚで書き換えられる場合、１フレームは約１６．７ｍｓｅｃである。走査線駆動回路１３０が１フレームに１回、ｍ本の走査線１１２を走査し、データ線駆動回路１４０がデータ信号を出力することにより、液晶パネル１００に表示される画像が書き換えられる。

（１−１−２．ディスクリネーションによる表示不具合）
図３は、ディスクリネーションによる表示不具合を例示する図である。図３は、映像信号Ｖｉｄ−ｉｎにより示される画像が、白画素の背景上にグレー画素が連続するパターンとして描かれている例を示している。この場合、背景領域のうちパターンと隣接する部分（境界部分）において階調が白にならず中間階調になってしまうという現象が顕在化する。

この表示不具合は、液晶素子１２０において、横電界の影響により、印加電圧に応じた配向状態になりにくくなることが原因の一つであると考えられている。ここで、「横電界」とは、素子基板１００ａの面に沿った方向（ＸＹ平面に沿った方向）の電界をいう。これに対し画素電極１１８とコモン電極１０８との間に印加される電圧による電界を「縦電界」という。液晶分子の配向状態について説明する前に、まず、液晶素子１２０における印加電圧と透過率との関係を説明する。

図４は、液晶素子１２０における印加電圧と透過率との関係（Ｖ−Ｔ特性）を例示する図である。この例で、液晶１０５はＶＡ方式であり、電圧無印加時において液晶素子１２０は黒状態（透過率ゼロ）となるノーマリーブラックモードである。印加電圧ＶがＶｂｋ≦Ｖ≦Ｖｔｈ１の範囲（以下この範囲を「電圧範囲Ａ」という。この例ではＶｂｋ＝０Ｖ）にある場合、相対透過率τは０％≦τ≦１０％の範囲にある（以下この範囲を「階調範囲ａ」という）。印加電圧ＶがＶｔｈ１≦Ｖ≦Ｖｔｈ２の範囲（以下この範囲を「電圧範囲Ｄ」という）にある場合、相対透過率τは１０％≦τ≦９０％の範囲にある（以下この範囲を「階調範囲ｄ」という）。印加電圧ＶがＶｔｈ２≦Ｖ≦Ｖｗｔの範囲（以下この範囲を「電圧範囲Ｂ」という）にある場合、相対透過率τは９０％≦τ≦１００％の範囲にある（以下この範囲を「階調範囲ｂ」という）。ここでは、しきい値電圧Ｖｔｈ１が透過率１０％相当の電圧であり、しきい値電圧Ｖｔｈ２が透過率２０％相当の電圧である例を説明したが、しきい値電圧Ｖｔｈ１およびＶｔｈ２はこれに限定されるものではない。

このように、液晶素子１２０は、縦電界すなわち画素電極１１８とコモン電極１０８との間に印加される電圧によりその透過率を制御するものであるが、液晶パネル１００が小型化または高精細化されると、隣接する２つの液晶素子１２０間の距離が短くなり、横電界すなわち２つの画素電極１１８間の電界の影響が無視できなくなる。すなわち、横電界の影響により、液晶分子の配向状態が本来あるべき状態（縦電界で制御された状態）と異なった状態（ディスクリネーション）となってしまう領域が発生する。

図５は、ディスクリネーション発生時の液晶分子の配向状態を例示する模式図である。図５は、液晶パネル１００を、垂直面で破断したときの断面模式図である。液晶分子は、電界に対して垂直な方向に向くように配向状態が変化する。この例では、白画素の画素電極１１８（Ｗｔ）と黒画素の画素電極１１８（Ｂｋ）との間隙で生じる電位差が、白画素の画素電極１１８（Ｗｔ）とコモン電極１０８との間で生じる電位差と同程度である上に、画素電極同士の間隙が画素電極１１８とコモン電極１０８との間隙よりも狭い。したがって、白画素の画素電極１１８（Ｗｔ）と黒画素の画素電極１１８（Ｂｋ）との間隙で生じる横電界は、白画素の画素電極１１８（Ｗｔ）とコモン電極１０８との間隙で生じる縦電界よりも強い。このような状況では、白画素の画素電極１１８（Ｗｔ）のうち黒画素との境界部分においては、ディスクリネーションが発生する。黒画素と白画素とが隣接する領域において、横電界の影響によって、ディスクリネーションが発生しやすい状況にあるということができる。程度の差こそあれ、基本的には、隣接する（隣り合う）２つの画素の間に電位差が生じると、ディスクリネーションが発生するといえる。

（１−１−３．ディスクリネーションの抑制）
ディスクリネーションの発生を抑制するには、隣接する２つの画素の間の電位差を小さくする補正を行えばよい。しかし、例えばすべての画素について補正を行うと、入力された映像信号Ｖｉｄ−ｉｎにより示される情報が失われてしまったり、元の画像からの変更が多すぎて画質が低下してしまう場合がある。これらの観点から、補正の対象となる画素を、所定の条件を満たす画素に限定することが望ましい場合がある。

図６は、比較例に係る補正を例示する図である。この比較例では、階調値がしきい値Ｔｈｋを下回る暗画素と、階調値がしきい値Ｔｈｗを上回る明画素とが隣接した場合に、これら２つの画素の印加電圧の差を小さくするように補正される。ここで、補正の対象となる２つの画素の境界を「リスク境界」という。また、リスク境界ではない境界を「非リスク境界」という。

印加電圧の補正は、暗画素および明画素の少なくとも一方に対して行われる。すなわち、暗画素の印加電圧を上げるように補正してもよいし、明画素の電圧を下げるように補正してもよいし、その両方を行ってもよい。補正によって暗画素と明画素との印加電圧の差が小さくなれば、ディスクリネーションが発生する確率は低減する。

補正の対象となる画素をなるべく限定したい（すなわちなるべく少なくしたい）という観点に立つと、階調値が所定のしきい値より小さい画素に対しては、補正を行わない方がよい。その理由は以下のとおりである。例えば、暗画素の階調値がゼロ（黒に相当）に近い場合、明画素の境界部分においてディスクリネーションが発生したとしても、暗画素とディスクリネーション発生領域とが連続した領域を構成しているように視認される。したがって、ディスクリネーション発生領域はユーザーに知覚されにくい。一方で、暗画素の階調値がしきい値以上である場合（すなわち比較的明るい場合）、明画素は暗画素よりさらに明るい。この場合、ディスクリネーション発生領域は、暗画素と明画素との間で局所的に暗くなる領域となり、その存在がユーザーに知覚されやすい。このため、補正を行う階調値の範囲を、ディスクリネーション発生領域が知覚されやすい範囲に限定することができる。

しかし、比較例に係る補正において、階調値がしきい値を下回る画素に対しては補正が行われてしまう。図６（Ａ）には、画素Ａ〜Ｄの４つの画素が示されている。これらの画素を階調値の低いものから順に（暗いものから順に）並べると、（画素Ａ）＜（画素Ｂ）＜（画素Ｃ）＜（画素Ｄ）である。この例では、画素Ａおよび画素Ｂの階調値は、しきい値Ｔｈｋを下回っており、画素Ｃおよび画素Ｄの階調値は、しきい値Ｔｈｗを上回っている。この例で、画素Ａの階調値は、ディスクリネーションの発生が視認されにくい程度に低い。

図６（Ｂ）は、画素Ａ〜Ｄの４つの画素から選ばれた２つの画素が隣接した場合に、それら２つの画素に対して補正が行われるか否かを説明する表を示している。図６（Ｂ）において、「明画素」の項は明画素となる画素を、「暗画素」の項は暗画素となる画素を、それぞれ示している。「要否」の項は、階調値が十分低い画素に対する補正は不要であるとの観点から、補正の要否を示している。すなわち、画素Ａが暗画素となっているものについては、補正が不要であることを示している。「補正有無」の項は、比較例において補正が行われるか否かを示している。例えば、図６（Ｂ）の第１行のデータは、画素Ｃと画素Ｄとが隣接した場合、補正を行う必要があるが、補正が行われないことを示している。また、第２行のデータは、画素Ｂと画素Ｄとが隣接した場合、補正を行う必要があり、実際に補正が行われることを示している。

この例では、隣接する２つの画素の組み合わせが、（画素Ｃ，画素Ｄ）、（画素Ａ，画素Ｄ）、および（画素Ｃ，画素Ａ）である場合に、補正の要否と実際に補正が行われるか否かが整合していない（または一致していない）ことが示されている。本実施形態は、このような不整合または不一致を解消する技術を提供する。

（１−２．装置構成）
図７は、第１実施形態に係る液晶表示装置１の構成を示すブロック図である。液晶表示装置１は、カラー画像を表示する装置であり、例えばプロジェクター（電子機器の一例）に用いられる。液晶表示装置１は、液晶パネル１００、走査線駆動回路１３０、およびデータ線駆動回路１４０を３組と、制御回路１０とを有する。各組は、それぞれ、色成分Ｒ、色成分Ｇ、および色成分Ｂに対応している。ここでは、図面が煩雑になるのを避けるため、１組の液晶パネル１００、走査線駆動回路１３０、およびデータ線駆動回路１４０のみを図示している。

制御回路１０は、上位装置から供給される映像信号Ｖｉｄ−ｉｎおよび同期信号Ｓｙｎｃに応じて走査線駆動回路１３０およびデータ線駆動回路１４０を制御する信号を出力する。映像信号Ｖｉｄ−ｉｎは、液晶パネル１００における各画素の階調値をそれぞれ指定するデジタル信号である。映像信号Ｖｉｄ−ｉｎは、同期信号Ｓｙｎｃと同期して供給される。同期信号は、垂直走査信号、水平走査信号およびドットクロック信号（いずれも図示省略）を含んでいる。この例で、映像信号Ｖｉｄ−ｉｎの周波数は６０Ｈｚである。すなわち、映像信号Ｖｉｄ−ｉｎにより示される画像は、１６．６７ミリ秒毎に書き換えられる。

なお、映像信号Ｖｉｄ−ｉｎは直接的には階調値を指定するが、階調値に応じて液晶素子に印加される電圧（以下「印加電圧」という）が定まるので、映像信号Ｖｉｄ−ｉｎは液晶素子の印加電圧を指定するものといえる。

制御回路１０は、走査制御回路２０と画像処理回路３０とを有する。走査制御回路２０は、制御信号Ｘｃｔｒ、制御信号Ｙｃｔｒ、制御信号Ｉｃｔｒ等、各種の制御信号を生成して、同期信号Ｓｙｎｃに同期して各部を制御する。画像処理回路３０は、デジタルの映像信号Ｖｉｄ−ｉｎを処理して、各色成分毎にアナログのデータ信号Ｖｘを出力する。映像信号Ｖｉｄ−ｉｎは、（ｍ×ｎ）個の画素の各々について、複数の色成分の階調値を示す入力映像信号の一例である。

図８は、画像処理回路３０の構成を示すブロック図である。この例で、画像処理回路３０は、リスク境界に隣接する画素の階調値を、ディスクリネーションを抑制するように補正する。階調値は、補正量を加算することにより補正される。本実施形態においては、補正量自体も、元の階調値に応じた係数を用いて補正される。画像処理回路３０は、フレームメモリー３１と、境界検出部３２と、補正量決定部３５と、補正部３６と、出力バッファー３７と、Ｄ／Ａ変換器３８とを有する。

フレームメモリー３１は、ｍ行ｎ列の画素１１１に対応した記憶領域を有し、各画素の１フレーム分の階調値を指定するデータを記憶する。なお、このデータは、入力映像信号Ｖｉｄ−ｉｎから得られる。

境界検出部３２（リスク境界検出部の一例）は、フレームメモリー３１から読み出されたデータを解析して、リスク境界を検出する。具体的には、境界検出部３２は、ｍ行ｎ列の画素１１１の中から、処理対象となる画素（以下「対象画素」という）を一つずつ順番に特定し、対象画素とその隣接画素との境界がリスク境界に相当する条件、具体的には以下の条件を満たしているか判断する。
（ａ）対象画素の階調値が、隣接画素の階調値よりも小さい。
（ｂ）対象画素の階調値が、しきい値Ｔｈｋ（第１電圧に対応する階調値の一例）より大きい。
（ｃ）隣接画素の階調値が、しきい値Ｔｈｗ（第２電圧に対応する階調値の一例）より大きい。

すなわち、リスク境界とは、階調値の異なる２つの画素（階調値がより大きい（明るい）ものを「明画素」といい、階調値がより小さい（暗い）ものを「暗画素」という）の境界の少なくとも一部であって、上記の条件を満たす２つの画素の境界をいう。

なお、隣接画素とは、第ｉ行第ｊ列の画素１１１が対象画素であった場合、第（ｉ−１）行第ｊ列の画素１１１（対象画素の上の画素）、第ｉ行第（ｊ＋１）列の画素１１１（対象画素の右の画素）、第（ｉ＋１）行第ｊ列の画素１１１（対象画素の下の画素）、および第ｉ行第（ｊ−１）列の画素１１１（対象画素の左の画素）の４つの隣接画素のそれぞれをいう。しきい値Ｔｈｗおよびしきい値Ｔｈｋは、Ｔｈｗ＞Ｔｈｋを満たす。

上記（ａ）〜（ｃ）のすべてが満たされている場合、境界検出部３２は、対象画素がリスク境界に隣接する暗画素であると判断する。境界検出部３２は、リスク境界の検出結果を示すフラグ信号Ｑを出力する。フラグ信号Ｑは、例えば、対象画素がリスク境界に隣接する暗画素である場合は「１」であり、それ以外の場合は「０」である。フラグ信号Ｑは、対象画素がリスク境界に隣接する暗画素であるか否かを示す情報に加え、対象画素から見たリスク境界の向き（上、下、左、または右）を示す情報を含む。

補正量決定部３５は、リスク境界に隣接する暗画素および明画素のうち少なくともいずれか一方の階調値の補正に用いられる補正量を決定する。この例では、リスク境界に隣接する暗画素および明画素が両方補正される。補正部３６は、補正量決定部３５により決定された補正量を用いて、リスク境界に隣接する暗画素および明画素の階調値を補正する。補正部３６は、リスク境界に隣接する暗画素および明画素の補正された階調値を示すデータを、出力バッファー３７の対応する領域に書き込む。対象画素がリスク画素に隣接する暗画素でも明画素でもない場合、補正部３６は、対象画素の補正されていない階調値を示すデータを、出力バッファー３７の対応する領域に書き込む。補正の詳細は後述する。

出力バッファー３７は、あらかじめ決められた画素数、例えば３行分の画素の補正後の階調値を記憶するメモリーである。出力バッファー３７は、第ｉ行の画素が対象画素であった場合に、第（ｉ−１）行、第ｉ行、および第（ｉ＋１）行の３行分の画素のデータを記憶する。

Ｄ／Ａ変換器３８は、出力バッファー３７に記憶されているデータを読み出し、読み出したデータをアナログのデータ信号Ｖｘに変換する。Ｄ／Ａ変換器３８は、液晶パネル１００に対して、データ信号Ｖｘを出力する。この例では、面反転方式が用いられており、データ信号Ｖｘの極性は、液晶パネル１００で１フレーム毎に切り替えられる。

（１−３．動作）
図９は、液晶表示装置１の動作を示すタイミングチャートである。この例では、１フレームが４つのフィールドに分割される、いわゆる４倍速駆動が行われる。例えば、映像信号Ｖｉｄ−ｉｎにより示される画像が６０Ｈｚで更新される場合、１フレームは約１６．７ミリ秒である。この場合、データ信号Ｖｘは２４０Ｈｚの信号であり、１フィールドは約４．１７ミリ秒である。

各フィールドにおいて、走査線駆動回路１３０は、ｍ本の走査線１１２を順次排他的に選択する走査信号Ｙｉを出力する。データ線駆動回路１４０は、第ｉ行の走査線１１２が選択されているときに、第ｉ行第１〜ｎ列の画素のデータ信号Ｖｘをサンプリングし、データ信号Ｘ１〜Ｘｎとして出力する。データ信号Ｖｘの電圧は、奇数フィールドにおいて正極性であり、偶数フィールドにおいて負極性である。データ信号Ｖｘの振幅の中間電位は電位Ｖｃｎｔである。いわゆるプッシュダウン（フィードスルー）の影響を考慮し、コモン電圧ＬＣｃｏｍは、中間電位Ｖｃｎｔよりも低い値に設定されている。

図１０は、画像処理回路３０の動作を示すフローチャートである。図１０のフローは、例えば画像処理回路３０への電力の供給が開始されたことを契機として、所定の間隔で繰り返し実行される。図１０のフローは単一の画素についての処理のみを示しており、実際には、複数の画素の中から対象画素が一つずつ順番に特定され、対象画素について図１０のフローが実行される。

ステップＳ１００において、画像処理回路３０の境界検出部３２は、対象画素がリスク境界の条件（上記の（ａ）および（ｂ））を満たすか判断する。リスク境界の条件を満たすと判断された場合（Ｓ１００：ＹＥＳ）、画像処理回路３０は、処理をステップＳ１１０に移行する。リスク境界の条件を満たさないと判断された場合（Ｓ１００：ＮＯ）、画像処理回路は、処理をステップＳ１２０に移行する。

ステップＳ１１０において、補正部３６は、階調値を補正する。ステップＳ１２０において、Ｄ／Ａ変換器３８は、補正された階調値に応じたデータ信号Ｖｘを出力する。

図１１は、第１実施形態における補正を例示する図である。図１１（Ａ）は補正前の状態を、図１１（Ｂ）は補正後の状態を、それぞれ示している。この例では、一方向に連続する４つの画素Ｐ１〜画素Ｐ４が示されている。画素Ｐ１および画素Ｐ２の階調値はＷであり、画素Ｐ３および画素Ｐ４の階調値はＫである。ここで、階調値としきい値の大小関係は、Ｗ＞Ｔｈｗ＞Ｋ＞Ｔｈｋである。すなわち、画素Ｐ２と画素Ｐ３との間の境界はリスク境界であり、画素Ｐ２および画素Ｐ３は、リスク境界を挟む明画素および暗画素である。リスク境界を挟む明画素と暗画素との階調差ΔＮは、ΔＮ＝Ｗ−Ｋである。

この例で、補正量決定部３５は、明画素の補正量ΔＷおよび暗画素の補正量ΔＫを、次式（１）および（２）によって算出する。
ΔＷ＝α×ΔＮ …（１）
ΔＫ＝β×ΔＮ …（２）
ここで、αは明画素の補正量の算出に用いられる係数を、βは暗画素の補正量の算出に用いられる係数を、それぞれ示す。係数αおよび係数βの値はあらかじめ決められており、α＞βである。

補正部３６は、明画素の補正後の階調値Ｗｃおよび暗画素の補正後の階調値Ｋｃを、次式（３）および（４）によって算出する。
Ｗｃ＝Ｋ＋ΔＷ …（３）
Ｋｃ＝Ｋ＋ΔＫ …（４）

図１２は、本実施形態において補正が行われる場合を説明する図である。図１２は、図６と対応している。図１２（Ａ）には、画素Ａ〜Ｄの４つの画素が示されている。これらの画素を階調値の低いものから順に（暗いものから順に）並べると、（画素Ａ）＜（画素Ｂ）＜（画素Ｃ）＜（画素Ｄ）である。この例では、画素Ａの階調値はしきい値Ｔｈｋを下回っており、画素Ｂの階調値はしきい値Ｔｈｋを上回っている。さらに、画素Ｃおよび画素Ｄの階調値はしきい値Ｔｈｗを上回っている。この例で、画素Ａの階調値は、ディスクリネーションの発生が視認されにくい程度に低い。

図１２（Ｂ）は、画素Ａ〜Ｄの４つの画素から選ばれた２つの画素が隣接した場合に、それら２つの画素に対して補正が行われるか否かを説明する表を示している。この例では、画素Ａが画素Ｂ、画素Ｃ、または画素Ｄと隣接した場合には補正が行われないが、それ以外の場合には補正が行われることが示されている。すなわち、階調値がしきい値Ｔｈｋを下回る画素が他の画素と隣接した場合には補正が行われないが、階調値がしきい値Ｔｈｋを上回る画素と、階調値がしきい値Ｔｈｗを上回る画素とが隣接した場合には補正が行われる。このように、比較例に係る図６で説明した、補正の要否と実際に補正が行われるか否かの不整合が、本実施形態において解消されていることがわかる。

＜２．第２実施形態＞
第１実施形態において、補正部３６は、暗画素および明画素の両方において、暗画素の階調値Ｋに補正量を加算することにより、階調値の補正を行った。第２実施形態においては、明画素については明画素の階調値Ｗから補正量を減算することにより、暗画素については暗画素の階調値Ｋに補正量を加算することにより、それぞれ階調値が補正される。さらに、第２実施形態において、階調値の補正は、リスク境界の両側２画素ずつ（合計４画素）において行われる。

第２実施形態において、境界検出部３２は、第１実施形態で説明したように、リスク境界に隣接する暗画素、およびこの暗画素から見たリスク境界の向きを検出する。補正部３６は、リスク境界を挟む２つの画素（暗画素および明画素）に加え、さらにその両隣の画素のうち、下記の条件（ア）または（イ）のいずれかを満たすものについて、以下で説明する補正を行う。
（ア）リスク境界に隣接する暗画素とリスク境界の逆方向において隣接する画素であって、リスク境界に隣接する明画素よりも階調値が小さい画素。
（イ）リスク境界に隣接する明画素とリスク境界の逆方向において隣接する画素であって、リスク境界に隣接する暗画素よりも階調値が大きい画素。

図１３は、第２実施形態における補正を例示する図である。図１３（Ａ）は補正前の状態を、図１３（Ｂ）は補正後の状態を、それぞれ示している。図１３（Ａ）は図１１（Ａ）と同じ状態を示している。なお、以下において、補正される４つの画素のうち、リスク境界により近い明画素を第１明画素、リスク境界からより遠い明画素を第２明画素、リスク境界により近い暗画素を第１暗画素、リスク境界からより遠い暗画素を第２暗画素という。

この例で、補正量決定部３５は、第１明画素の補正量ΔＷ１、第２明画素の補正量ΔＷ２、第１暗画素の補正量ΔＫ１、および第２暗画素の補正量ΔＫ２を、次式（５）〜（８）によって算出する。
ΔＷ１＝α１×ΔＮ …（５）
ΔＷ２＝α２×ΔＮ …（６）
ΔＫ１＝β１×ΔＮ …（７）
ΔＫ２＝β２×ΔＮ …（８）
ここで、α１は第１明画素の補正量の算出に用いられる係数を、α２は第２明画素の補正量の算出に用いられる係数を、β１は第１暗画素の補正量の算出に用いられる係数を、β２は第２暗画素の補正量の算出に用いられる係数を、それぞれ示す。係数α１、係数α２、係数β１、および係数β２の値はあらかじめ決められている。係数α１および係数α２は、α１＞α２を満たす。係数β１および係数β２は、β１＞β２を満たす。係数α１および係数β１は、（α１＋β１）≦１を満たす。

第２実施形態においても、図１２と同様の補正が行われる。すなわち、図６（Ｂ）で説明した、補正の要否と実際に補正が行われるか否かの不整合が解消されている。

＜３．変形例＞
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。

（３−１．変形例１）
境界検出部３２がリスク境界を検出するための条件は、実施形態で説明したもの（条件（ａ）〜条件（ｃ））に限定されない。条件（ａ）〜条件（ｃ）に加えて、さらに別の条件、例えば以下の条件（ｄ）が用いられてもよい。
（ｄ）対象画素と隣接画素との階調値の差ΔＮが、しきい値ＴｈＮよりも大きい。
（ΔＮ＞ＴｈＮ）
この条件を追加することにより、補正が行われる画素をより絞り込むことができる。補正が行われる画素を、ディスクリネーションが発生する確率がより高いものに絞り込むことにより、映像信号Ｖｉｄ−ｉｎにより示される元の画像からの変更が多すぎることによる画質の低下を抑制することができる。

（３−２．変形例２）
境界検出部３２がリスク境界を判断する条件は実施形態で説明したものに限定されない。実施形態で説明した以外の条件、例えば、実施形態で説明した条件に加え、液晶分子のチルト方位を考慮して以下の条件（ｅ）が追加されてもよい。
（ｅ）条件（ａ）〜条件（ｃ）を満たす２つの隣接する画素のうち、印加電圧が高い画素が、印加電圧の低い画素に対して、チルト方位の上流側に位置する。補正が行われる画素を、ディスクリネーションが発生する確率がより高いものに絞り込むことにより、映像信号Ｖｉｄ−ｉｎにより示される元の画像からの変更が多すぎることによる画質の低下を抑制することができる。

なお、チルト方位とは、液晶素子１２０にゼロＶの電圧を印加した状態（初期配向状態）における、画素電極１１８の側から平面視したときの、Ｙ軸（データ線１１４）からの液晶分子の傾きの方向をいう。また、液晶分子は、初期配向状態において画素電極１１８（素子基板１００ａ）に対しても傾いている。素子基板１００ａの基板法線を基準にした液晶分子の傾きをチルト角という。チルト方位について、液晶分子の素子基板１００ａに近い方を上流側、素子基板１００ａから遠い方を下流側という。例えば、チルト方位が４５°であり、画素電極１１８の側から平面視したとき素子基板１００ａの法線に対して液晶分子が右上方向（Ｘ軸正方向かつＹ軸負方向）に傾いている場合、左下がチルト方位の上流側であり、右上がチルト方位の下流側である。

（３−３．変形例３）
境界検出部３２がリスク境界を検出するための条件は、実施形態並びに変形例１および２で説明したものに限定されない。実施形態で説明した条件（ａ）〜条件（ｃ）は、リスク境界に隣接する暗画素を検出するための条件であったが、これらの条件に代わり、リスク境界に隣接する明画素を検出するための条件が用いられてもよい。

（３−４．変形例４）
補正の対象となる画素は、リスク境界に隣接する暗画素および明画素の両方に限られない。暗画素および明画素のうちいずれか一方に対してのみ補正が行われてもよい。また、補正の対象となる画素は、リスク境界を挟む１つの暗画素および１つの明画素に限定されない。リスク境界の近傍の複数の暗画素および複数の明画素に対して補正が行われてもよい。この場合、補正される暗画素と明画素の数は同一でなくてもよい。例えば、リスク境界の近傍において２つの暗画素（リスク境界に隣接する暗画素と、その暗画素に隣接する別の暗画素）と１つの明画素（リスク境界に隣接する明画素）とが補正の対象となってもよい。

（３−５．変形例５）
補正量決定部３５および補正部３６による補正の詳細は、実施形態で説明したものに限定されない。例えば、補正量決定部３５により決定される補正量は、対象画素と隣接画素との階調値の差の関数ではなく、対象画素または隣接画素の階調値の関数であってもよい。また、補正量の算出に用いられる係数は、対象画素または隣接画素の階調値の関数、もしくは対象画素と隣接画素との階調値の差の関数であってもよい。また、補正部３６による補正処理は、補正前の階調値に補正量を加算または減算するものに限定されない。例えば、補正処理は、補正前の階調値に係数を乗算するものであってもよい。

（３−６．変形例６）
画像処理回路３０の具体的構成は、図８で説明したものに限定されない。特に、リスク境界を検出する具体的手法および検出したリスク境界に応じて階調値を補正する具体的手法は、実施形態で説明したものに限定されない。例えば、画像処理回路３０は、検出されたリスク境界の位置を記憶するフレームメモリーを有していてもよい。この場合、画像処理回路３０は、まず処理対象のフレームのデータを用いてリスク境界を検出し、検出したリスク境界の位置をこのフレームメモリーに書き込む。フレームメモリーには、リスク境界の位置に加え、リスク境界のどちら側が暗画素でどちら側が明画素であるかの情報も書き込まれる。画像処理回路３０は、フレームメモリーに記憶されているデータを参照して、リスク境界周辺の画素の階調値を補正する。

また、実施形態においては、リスク境界の検出や補正処理は階調値のデータを用いて行われたが、これらの処理の前または途中において階調値が印加電圧に変換され、印加電圧のデータを用いてこれらの処理が行われてもよい。

（３−７．他の変形例）
液晶１０５は、ＶＡ液晶に限定されない。ＴＮ液晶等、ＶＡ液晶以外の液晶が用いられてもよい。また、液晶１０５は、ノーマリーホワイトモードの液晶であってもよい。

液晶表示装置１を用いた電子機器としては、プロジェクターの他にも、テレビジョンや、ビューファインダー型・モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タブレット端末等などが挙げられる。そして、これらの各種の電子機器に対して、上記液晶表示装置が適用されてもよい。

実施形態で説明したパラメーター（例えば、階調数、フレーム周波数、画素数など）および信号の極性やレベルはあくまで例示であり、本発明はこれに限定されない。

１…液晶表示装置、１０…制御回路、２０…走査制御回路、３０…画像処理回路、３１…フレームメモリー、３２…境界検出部、３５…補正量決定部、３６…補正部、３７…出力バッファー、３８…Ｄ／Ａ変換器、１００…液晶パネル、１０５…液晶、１０８…コモン電極、１１１…画素、１１２…走査線、１１４…データ線、１１５…容量線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶素子、１２５…保持容量、１３０…走査線駆動回路、１４０…データ線駆動回路

Claims (4)

1. 複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力信号に応じて液晶素子に印加される印加電圧が第１電圧を上回る第１画素と、前記印加電圧が前記第１画素の印加電圧よりも低く、かつ前記第１電圧よりも小さい第２電圧を上回る第２画素との境界の少なくとも一部であるリスク境界を検出するリスク境界検出部と、
   前記第１画素の印加電圧と前記第２画素の印加電圧との差が小さくなるように、前記第１画素および前記第２画素の少なくとも一方の階調値を補正する補正部と
   を有する画像処理回路。
2. 前記リスク境界検出部は、前記第１画素の印加電圧と前記第２画素の印加電圧との差がしきい値を上回る境界を、前記リスク境界として検出する
   ことを特徴とする請求項１に記載の画像処理回路。
3. 請求項１または２のいずれか一項に記載の画像処理回路を有する電子機器。
4. 複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力信号に応じて液晶素子に印加される印加電圧が第１電圧を上回る第１画素と、前記印加電圧が前記第１画素の印加電圧よりも低く、かつ前記第１電圧よりも小さい第２電圧を上回る第２画素との境界の少なくとも一部であるリスク境界を検出するステップと、
   前記第１画素の印加電圧と前記第２画素の印加電圧との差が小さくなるように、前記第１画素および前記第２画素の少なくとも一方の階調値を補正するステップと
   を有する画像処理方法。

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