JP2013183119A - 半導体装置及びその設計方法 - Google Patents

Abstract

【課題】メッシュ状の電源配線を有する半導体装置において重要な信号配線の寄生容量を削減する。
【解決手段】配線層Ｍ２に設けられ、Ｙ方向に延在する複数の電源配線Ｖ２ａと、配線層Ｍ３に設けられＸ方向に延在する複数の電源配線Ｖ３と、配線層Ｍ３に設けられＸ方向に延在する信号配線Ｓ３ａと、電源配線Ｖ２ａと電源配線Ｖ３とが交差する部分において両者を電気的に接続する複数のスルーホール導体ＴＨｖとを備える。電源配線Ｖ２ａの少なくとも一部には、信号配線Ｓ３ａと交差する部分において切り欠き部Ａが設けられている。これにより、メッシュ状の電源配線を有する半導体装置において、信号配線Ｓ３ａにより伝達される信号の信号品質を高めることが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその設計方法に関し、特に、複数の配線層を有する半導体装置及びその設計方法に関する。

半導体装置の設計においては、インバータ回路やＮＡＮＤゲート回路のような基本的な機能を有するロジック回路のレイアウトを「スタンダードセル」としてあらかじめ登録しておき、必要なスタンダードセルを複数個組み合わせることによって所望の機能を有する回路ブロックを半導体基板上にレイアウトすることが一般的に行われている（特許文献１参照）。スタンダードセル内を接続する配線やスタンダードセル間を接続する配線は、ゲート配線層よりも上層に位置する複数のメタル配線層に形成される。

メタル配線層の一例として、下層側から第１配線層、第２配線層及び第３配線層がこの順に設けられている場合、第１配線層及び第３配線層には例えばＸ方向に延在する配線が主に形成され、第２配線層には例えばＹ方向に延在する配線が主に形成される。この場合、第１配線層に形成された配線と第２配線層に形成された配線は互いに交差し、第２配線層に形成された配線と第３配線層に形成された配線は互いに交差することになる。

隣接する配線層間において配線が交差する場合、交差領域において寄生容量が生じる。このような寄生容量は信号の伝達特性を劣化させることがあるため、伝達すべき信号の種類によっては寄生容量を削減する必要が生じる。尚、半導体デバイスではなく平面ディスプレイに関するものであるが、特許文献２には、交差する配線の一方に切り欠き部を設けることによって交差面積を削減し、これにより寄生容量を低減する方法が記載されている。

特開２００９−２０６４０２号公報 特開２００３−２１６０６３号公報

しかしながら、特許文献２に記載されているのは平面ディスプレイであることから、配線や素子のレイアウトは自ずと定められる。このため、切り欠き部を設ける位置やサイズなどの設計も容易である。これに対し、半導体デバイス、特にスタンダードセルを用いた半導体デバイスにおいては、求められる回路機能や特性などによって配線や素子のレイアウトが大幅に異なるため、特許文献２に記載された技術をそのまま適用することは困難である。特に、半導体デバイスにおいては、メッシュ状の電源配線を用いて電源の強化が行われることがあり、この場合、他の配線が形成されない空きスペースを埋めるように電源配線が追加的に形成されるため、信号配線に意図しない大きな寄生容量が生じることがある。

本発明の一側面による半導体装置は、第１の配線層に設けられ、第１の方向に延在する複数の第１の電源配線と、前記第１の配線層とは異なる第２の配線層に設けられ、前記第１の方向と交差する第２の方向に延在する複数の第２の電源配線と、前記第２の配線層に設けられ、前記第２の方向に延在する信号配線と、前記第１の電源配線と前記第２の電源配線とが交差する部分において両者を電気的に接続する複数のスルーホール導体と、を備え、前記複数の第１の電源配線の少なくとも一部には、前記信号配線と交差する部分において切り欠き部が設けられていることを特徴とする。

本発明の他の側面による半導体装置は、メッシュ状に形成された電源配線と、前記電源配線と交差する第１の信号配線と、を備え、前記電源配線は、配線幅がいずれも第１の幅である第１及び第２の配線部分と、前記第１の配線部分と前記第２の配線部分とを接続する第３の配線部分であって、配線幅が前記第１の幅よりも狭い第２の幅である第３の配線部分とを含み、前記第１の信号配線は、前記電源配線の前記第３の配線部分と交差することを特徴とする。

本発明の一側面による半導体装置の設計方法は、メッシュ状の電源配線及び前記電源配線と交差する信号配線をレイアウトする第１のステップと、前記電源配線と前記信号配線が重なる交差領域を特定する第２のステップと、前記交差領域に位置する前記電源配線の一部を除去することにより、前記交差領域に位置する前記電源配線の配線幅を減少させる第３のステップと、を備えることを特徴とする。

本発明によれば、メッシュ状の電源配線を有する半導体装置において、所定の信号配線により伝達される信号の信号品質を高めることが可能となる。

本発明の好ましい実施形態による半導体装置の主要部を示す略平面図である。 パラメータαの値を１に設定した例を示す図である。 半導体装置の設計装置１００を示すブロック図である。 本発明の好ましい実施形態による半導体装置の設計方法を説明するためのフローチャートである。 ステップＳ２を完了した時点におけるレイアウトを示す図である。 ステップＳ３ｃを完了した時点におけるレイアウトを示す図である。 ステップＳ３ｅを完了した時点におけるレイアウトを示す図である。 （ａ）〜（ｇ）は各ステップにおける交差領域の様子を説明するための模式図である。 第３配線層に形成された配線の寄生容量成分を説明するための模式的な断面図である。 第３配線層の配線スペースＬと寄生容量との関係を示すグラフであり、（ａ）は層間絶縁膜の膜厚が薄い場合を示し、（ｂ）は層間絶縁膜の膜厚が厚い場合を示している。 一般的なＤＲＡＭのレイアウト図である。 （ａ）は配線層Ｍ１〜Ｍ４を示す断面図であり、（ｂ）は配線層Ｍ１〜Ｍ７を示す断面図である。 （ａ）〜（ｃ）は、切り欠き部Ａのいくつか形状を説明するための模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の主要部を示す略平面図である。

本実施形態による半導体装置はスタンダードセル方式の半導体装置であり、求められる回路機能や特性に基づいて複数のスタンダードセルが半導体基板上にレイアウトされる。図１には、このうち８つのスタンダードセルＳＣ１〜ＳＣ８を図示している。スタンダードセル上には、スタンダードセル内を接続する配線やスタンダードセル間を接続する配線が設けられる。特に限定されるものではないが、本実施形態ではゲート配線層よりも上層に第１配線層、第２配線層及び第３配線層がこの順に設けられている。但し、図１では図面の見やすさを考慮して、第２配線層と第３配線層のみを表示している。第２配線層はＹ方向に延在する配線が主に形成される配線層であり、第３配線層はＸ方向に延在する配線が主に形成される配線層である。

図１に示すように、第２配線層には、Ｙ方向に延在する信号配線Ｓ２及び電源配線Ｖ２，Ｇ２，Ｖ２ａ，Ｇ２ａが形成されている。信号配線Ｓ２は所定の信号を伝送するための配線である。電源配線Ｖ２，Ｖ２ａは電源電位ＶＤＤを供給するための配線であり、電源配線Ｇ２，Ｇ２ａは接地電位ＧＮＤを供給するための配線である。ここで、信号配線Ｓ２の配線幅をＷＳ２、電源配線Ｖ２の配線幅をＷＶ２、電源配線Ｇ２の配線幅をＷＧ２とした場合、
ＷＳ２＜ＷＶ２
ＷＳ２＜ＷＧ２
である。特に限定されるものではないが、信号配線Ｓ２の配線幅ＷＳ２は、第２配線層における最小配線幅に設計される。したがって、電源配線Ｖ２の配線幅ＷＶ２や、電源配線Ｇ２の配線幅ＷＧ２は、第２配線層における最小配線幅よりも広い。

また、第２配線層には、電源配線Ｖ２，Ｇ２よりも幅の広い電源配線Ｖ２ａ，Ｇ２ａが設けられている。詳細については後述するが、これら幅の広い電源配線Ｖ２ａ，Ｇ２ａは、第２配線層の空きスペースを埋めるよう追加的に設けられた電源配線であり、その一部には切り欠き部Ａが設けられている。切り欠き部Ａとは、当該電源配線の配線幅内に存在する領域であって、電源配線が削除されている領域を指す。これら電源配線Ｖ２ａ，Ｇ２ａは空きスペースに形成されるため、その配線幅はまちまちであるが、電源配線Ｖ２ａの配線幅をＷＶａ２、電源配線Ｇ２ａの配線幅をＷＧ２ａとした場合、
ＷＶ２≦ＷＶ２ａ
ＷＧ２≦ＷＧ２ａ
である。本発明においては、これら幅の広い電源配線Ｖ２ａ，Ｇ２ａを「第１の電源配線」と呼ぶことがある。第２配線層に設けられた他の電源配線Ｖ２，Ｇ２については「第３の電源配線」と呼ぶことがある。また、第２配線層に設けられた信号配線Ｓ２については「第３の信号配線」と呼ぶことがある。さらに、第２配線層を「第１の配線層」と呼ぶことがある。

一方、第３配線層には、Ｘ方向に延在する信号配線Ｓ３，Ｓ３ａ及び電源配線Ｖ３，Ｇ３が形成されている。信号配線Ｓ３，Ｓ３ａは所定の信号を伝送するための配線であり、電源配線Ｖ３，Ｇ３はそれぞれ電源電位ＶＤＤ及び接地電位ＧＮＤを供給するための配線である。ここで、信号配線Ｓ３ａは特に重要な信号を伝達するための信号線である。特に重要な信号とは、例えば、タイミングマージンが小さいために特に高い信号品質が求められる信号などが該当する。本発明においては、重要信号を伝達するために用いる信号配線Ｓ３ａを「第１の信号配線」と呼ぶことがある。第３配線層に設けられた他の信号配線Ｓ３については「第２の信号配線」と呼ぶことがある。

ここで、信号配線Ｓ３，Ｓ３ａの配線幅をＷＳ３、電源配線Ｖ３の配線幅をＷＶ３、電源配線Ｇ３の配線幅をＷＧ３とした場合、
ＷＳ３＜ＷＶ３
ＷＳ３＜ＷＧ３
である。特に限定されるものではないが、信号配線Ｓ３，Ｓ３ａの配線幅ＷＳ３は、第３配線層における最小配線幅に設計される。したがって、電源配線Ｖ３の配線幅ＷＶ３や、電源配線Ｇ３の配線幅ＷＧ３は、第３配線層における最小配線幅よりも広い。本発明においては、第３配線層に設けられた電源配線Ｖ３，Ｇ３を「第２の電源配線」と呼ぶことがある。また、第３配線層を「第２の配線層」と呼ぶことがある。

第２配線層に設けられた電源配線Ｖ２，Ｖ２ａと、第３配線層に設けられた電源配線Ｖ３とが交差する領域には、複数のスルーホール導体ＴＨｖが設けられる。スルーホール導体ＴＨｖは両者を電気的に接続するための導体であり、これにより、電源電位ＶＤＤを供給する配線は、Ｘ方向及びＹ方向に広がるメッシュ状となる。同様に、第２配線層に設けられた電源配線Ｇ２，Ｇ２ａと、第３配線層に設けられた電源配線Ｇ３とが交差する領域には、複数のスルーホール導体ＴＨｇが設けられる。スルーホール導体ＴＨｇは両者を電気的に接続するための導体であり、これにより、接地電位ＧＮＤを供給する配線もＸ方向及びＹ方向に広がるメッシュ状となる。電源配線をメッシュ状とすることにより電源が強化され、局所的な電位変動が抑制されることから、電源電位ＶＤＤや接地電位ＧＮＤの安定化を図ることができる。

図１に示すように、第２配線層に設けられた電源配線Ｖ２ａ，Ｇ２ａの一部には、信号配線Ｓ３ａと交差する領域において切り欠き部Ａが設けられている。これに対し、第２配線層に設けられた残りの電源配線Ｖ２ａ，Ｇ２ａや、電源配線Ｖ２，Ｇ２には切り欠き部は設けられていない。

電源配線Ｖ２ａ，Ｇ２ａに切り欠き部Ａを設けるか否か、さらには、どのような形状の切り欠き部Ａを設けるかは、当該電源配線Ｖ２ａ，Ｇ２ａの配線幅によって定められる。具体的には、配線幅がＷ１未満である電源配線Ｖ２ａ，Ｇ２ａについては切り欠き部Ａが設けられず、配線幅がＷ１以上である電源配線Ｖ２ａ，Ｇ２ａについては切り欠き部Ａが設けられる。また、配線幅がＷ１以上、Ｗ２未満である電源配線Ｖ２ａ，Ｇ２ａについてはＸ方向における両側にそれぞれ切り欠き部Ａが設けられ、配線幅がＷ２以上である電源配線Ｖ２ａ，Ｇ２ａについてはＸ方向における中央部に切り欠き部Ａが設けられる。

これにより、配線幅がＷ１以上である電源配線Ｖ２ａ，Ｇ２ａについては、信号配線Ｓ３ａとの交差面積が削減されるため、信号配線Ｓ３ａの寄生容量が低減される。これにより、信号配線Ｓ３ａによって伝送される重要な信号の信号品質を高めることが可能となる。ここで、配線幅がＷ１以上、Ｗ２未満である電源配線Ｖ２ａ，Ｇ２ａについてはＸ方向における両側にそれぞれ切り欠き部Ａが設けられるため、信号配線Ｓ３ａとは１箇所で交差する。一方、配線幅がＷ２以上である電源配線Ｖ２ａ，Ｇ２ａについてはＸ方向における中央部に切り欠き部Ａが設けられるため、信号配線Ｓ３ａとは２箇所で交差する。これにより、信号配線Ｓ３ａとの交差面積は、配線幅がＷ１以上、Ｗ２未満である電源配線Ｖ２ａ，Ｇ２ａよりも、配線幅がＷ２以上である電源配線Ｖ２ａ，Ｇ２ａの方が大きくなる。

また、本実施形態では、切り欠き部ＡのＹ方向における長さを３×ＷＳ３に設計しているが、本発明がこれに限定されるものではない。切り欠き部ＡのＹ方向における長さを３×ＷＳ３としているのは、後述するパラメータαの値を３に設定しているためである。パラメータαの値を１に設定すれば、切り欠き部ＡのＹ方向における長さは、図２に示すようにＷＳ３となる。

次に、本発明の好ましい実施形態による半導体装置の設計装置及び設計方法について説明する。

図３は、本実施形態による半導体装置の設計装置１００を示すブロック図である。また、図４は、本実施形態による半導体装置の設計方法を説明するためのフローチャートである。

図３に示す設計装置１００は、入力デバイス１１０及び出力デバイス１２０と、これらに接続された処理部１３０と、複数のスタンダードセルＳＣのレイアウトが登録されたライブラリ１４０とを備える。したがって、プログラムによって動作する一般的なコンピュータを用いて設計装置１００を構成することが可能である。そして、設計対象となる回路ブロックの回路データを入力デバイス１１０から入力すると、設計装置１００はこれに対応するレイアウトパターンデータを出力デバイス１２０から出力する。レイアウトパターンデータとは、当該回路ブロックを実現するための物理的なデバイス構成を示すデータであり、拡散層、ゲート電極、信号配線、電源配線、コンタクト導体、スルーホール導体の位置データ及び形状データなどを含む。

図４に示すように、まず設計対象となる回路ブロックの回路データを入力デバイス１１０から入力する（ステップＳ１）。入力された回路データは処理部１３０に供給される。処理部１３０は回路データを解析し、ライブラリ１４０に登録された多数のスタンダードセルＳＣの中から必要な複数のスタンダードセルＳＣ及びその組み合わせを特定し、半導体基板上にレイアウトする（ステップＳ２）。図５は、ステップＳ２の実行によって、スタンダードセルＳＣ１〜ＳＣ８がレイアウトされた状態を示している。当然ながら、当該処理は設計装置１００の内部で実行される情報処理であり、半導体基板上に物理的なセルを実際に配置するわけではない。あくまで、設計装置１００内に定義された仮想的なエリア内に、スタンダードセルＳＣを仮想的にレイアウトする処理である。以降の処理についても同様である。

次に、第１〜第３配線層に必要な配線をレイアウトする（ステップＳ３）。特に限定されるものではないが、かかるステップＳ３は下層の配線層からレイアウトを行うことが好ましい。つまり、第１配線層に電源配線及び信号配線をレイアウトし（ステップＳ３ａ）、次に、第２配線層に電源配線Ｖ２，Ｇ２及び信号配線Ｓ２をレイアウトし（ステップＳ３ｂ）、次に、第３配線層に電源配線Ｖ３，Ｇ３及び信号配線Ｓ３をレイアウトすればよい（ステップＳ３ｃ）。図６は、ステップＳ３ｃを完了した時点におけるレイアウトを示している。この状態では、第２配線層にいくつかの空き領域が存在している。第１配線層から第３配線層までのレイアウトが完了すると、第３配線層に形成された重要な信号配線Ｓ３ａの寄生容量Ｃを計算する（ステップＳ３ｄ）。

そして、第２配線層の空きスペースに電源配線Ｖ２ａ，Ｇ２ａをレイアウトする（ステップＳ３ｅ）。図７は、ステップＳ３ｅを完了した時点におけるレイアウトを示している。ステップＳ３ｅが完了すると、第２配線層に存在していた空きスペースはすべて埋められる。空きスペースに電源配線Ｖ２ａ，Ｇ２ａをレイアウトするのは、メッシュ状の電源配線を強化するためである。

次に、追加した電源配線Ｖ２ａ，Ｇ２ａと重要な信号配線Ｓ３ａとが平面視で重なる交差領域Ｂ０を特定する（ステップＳ４）。図８（ａ）は、電源配線Ｖ２ａ，Ｇ２ａと信号配線Ｓ３ａとの交差領域Ｂ０を示している。

次に、交差領域Ｂ０のＹ方向における幅をパラメータαに基づいて拡大し、交差領域Ｂ１を生成する（ステップＳ５）。パラメータαは、入力デバイス１１０を介してあらかじめ登録される値であり、重要な信号配線Ｓ３ａの寄生容量をより低減する必要がある場合にはパラメータαの値をより大きく設定する。そして、交差領域Ｂ０のＹ方向における幅ＷＳ３にパラメータαを乗じ、得られた値を補正後の幅ＷＳ３×αとする。これにより、幅ＷＳ３である交差領域Ｂ０が幅ＷＳ３×αである交差領域Ｂ１に拡大される。図８（ｂ）は、交差領域Ｂ０が交差領域Ｂ１に拡大された様子を示している。特に限定されるものではないが、パラメータαの値は１以上であることが好ましい。パラメータαの値を１以上とすれば、交差領域Ｂ１が交差領域Ｂ０よりも大きくなるからである。

次に、交差領域Ｂ１に位置する電源配線Ｖ２ａ，Ｇ２ａを削除する（ステップＳ６）。これにより、電源配線Ｖ２ａ，Ｇ２ａと信号配線Ｓ３ａとは重ならなくなるが、このままでは電源配線Ｖ２ａ，Ｇ２ａがＹ方向に分断されてしまうため、以下の処理により、分断された電源配線Ｖ２ａ，Ｇ２ａの再接続を行う。本発明においては、分断された電源配線Ｖ２ａ，Ｇ２ａのＹ方向における一方側を「第１の配線部分」、他方側を「第２の配線部分」と呼ぶことがある。図８（ｃ）は、交差領域Ｂ１に位置する電源配線Ｖ２ａ，Ｇ２ａが削除された様子を示している。

次に、図８（ｄ）に示すように、交差領域Ｂ１のＸ方向における両辺Ｅ０，Ｆ０を、第２配線層における最小配線幅だけそれぞれ内側にシフトさせた辺Ｅ１，Ｆ１の位置を特定する（ステップＳ７）。この処理は、辺Ｅ０と辺Ｅ１並びに辺Ｆ０と辺Ｆ１に挟まれた領域Ｇ０に配線を形成した場合に、辺Ｅ１と辺Ｆ１に挟まれた領域Ｇ１をスペースとすることができるか否かを評価するための処理である。

そして、領域Ｇ０の幅ＷＧ０と領域Ｇ１の幅ＷＧ１とを比較する（ステップＳ８）。その結果、ＷＧ０＞ＷＧ１である場合には、領域Ｇ０，Ｇ１の両方に電源配線Ｖ２ａ，Ｇ２ａを形成する（ステップＳ９）。つまり、ステップＳ６にて削除した交差領域Ｂ１に電源配線Ｖ２ａ，Ｇ２ａを再度形成する。これは、対象となる電源配線Ｖ２ａ，Ｇ２ａの幅が細いため（Ｗ１未満）、交差領域Ｂ１に切り欠き部を設けることが困難又は不適切であることを意味する。かかる処理により、分断された電源配線Ｖ２ａ，Ｇ２ａが再度接続される。図８（ｅ）は、ステップＳ９によって電源配線Ｖ２ａ，Ｇ２ａが再度接続された様子を示している。

これに対し、ＷＧ０≦ＷＧ１である場合には、ステップＳ３ｄにて計算した信号配線Ｓ３ａの寄生容量Ｃが所定の容量値Ｃ０よりも大きいか否かを判断する（ステップＳ１０）。これは、信号配線Ｓ３ａの容量削減を優先するか、電源配線Ｖ２ａ，Ｇ２ａの強化を優先するかを選択するための判断である。その結果、信号配線Ｓ３ａの寄生容量Ｃが所定の容量値Ｃ０よりも大きい場合には、領域Ｇ０に配線を形成する（ステップＳ１１）。これにより、電源配線Ｖ２ａ，Ｇ２ａが再度接続されるとともに、辺Ｅ１と辺Ｆ１に挟まれた領域Ｇ１が切り欠き部Ａとなる。図８（ｆ）は、ステップＳ１１によって電源配線Ｖ２ａ，Ｇ２ａが再度接続された様子を示している。かかる処理は、対象となる電源配線Ｖ２ａ，Ｇ２ａの幅が主にＷ２以上である場合に実行される。

一方、信号配線Ｓ３ａの寄生容量Ｃが所定の容量値Ｃ０以下である場合には、領域Ｇ１に配線を形成する（ステップＳ１２）。これにより、電源配線Ｖ２ａ，Ｇ２ａが再度接続されるとともに、領域Ｇ０が切り欠き部Ａとなる。図８（ｇ）は、ステップＳ１２によって電源配線Ｖ２ａ，Ｇ２ａが再度接続された様子を示している。かかる処理は、対象となる電源配線Ｖ２ａ，Ｇ２ａの幅が主にＷ１以上、Ｗ２未満である場合に実行される。本発明においては、ステップＳ１１又はＳ１２によって生成される電源配線を「第３の配線部分」と呼ぶことがある。第３の配線部分は、第１及び第２の配線部分を接続する役割を果たし、その配線幅は第１及び第２の配線部分の配線幅よりも狭い。信号配線Ｓ３ａは、電源配線Ｖ２ａ，Ｇ２ａの第３の配線部分と交差する。これに対し、他の信号配線Ｓ３は、電源配線Ｖ２ａ，Ｇ２ａの第１又は第２の配線部分と交差する。

これらの処理を各交差領域Ｂ１に対して実行した後、第２配線層及び第３配線層に形成された互いに対応する配線同士をスルーホール導体によって接続する（ステップＳ１３）。これにより電源配線がメッシュ状となり、一連の設計が完了する。

このように、本実施形態では、重要な信号配線Ｓ３ａと交差する領域において電源配線Ｖ２ａ，Ｇ２ａに切り欠き部を設けていることから、重要な信号配線Ｓ３ａの寄生容量を削減することが可能となる。また、電源配線Ｖ２ａ，Ｇ２ａは空きスペースに形成されるためその配線幅がまちまちであるが、本実施形態では電源配線Ｖ２ａ，Ｇ２ａの配線幅や信号配線Ｓ３ａの寄生容量に応じて切り欠き部の有無や、切り欠き部の形状を選択していることから、寄生容量の削減と電源配線の強化を両立させることができる。

ここで、ステップＳ１０にて用いる所定の容量値Ｃ０について説明する。

図９は、第３配線層に形成された配線の寄生容量成分を説明するための模式的な断面図である。図９に示すように、第２配線層に形成された配線Ｍ２と第３配線層に形成された配線Ｍ３とが層間絶縁膜Ｄを介して重なっている場合、配線Ｍ３の寄生容量は、隣接する配線Ｍ３との間で生じる容量成分Ｃ１と、直下の配線Ｍ２との間で生じる容量成分Ｃ２の合計値（＝Ｃ１＋Ｃ２）となる。当然ながら、容量成分Ｃ１は第３配線層の配線スペースＬに依存し、容量成分Ｃ２は層間絶縁膜Ｄの膜厚や誘電率に依存する。

図１０は、第３配線層の配線スペースＬと寄生容量との関係を示すグラフであり、（ａ）は層間絶縁膜Ｄの膜厚が相対的に薄い場合を示し、（ｂ）は層間絶縁膜Ｄの膜厚が相対的に厚い場合を示している。図１０（ａ），（ｂ）に示すように、第３配線層の配線スペースＬが広がると、容量成分Ｃ１が減少する一方で、容量成分Ｃ２が増大する傾向が現れる。そして、これらを合成した値Ｃ１＋Ｃ２は、所定の配線スペースＬ０未満の領域では配線スペースＬが広がるほど値が減少するものの、所定の配線スペースＬ０以上の領域になると値がほぼ飽和し、配線スペースＬとの相関がほとんど見られなくなる。

そして、本実施形態では、かかる配線スペースＬ０にて得られる容量値を上述した所定の容量値Ｃ０と定義する。このことは、信号配線Ｓ３ａの寄生容量Ｃが所定の容量値Ｃ０未満であれば、これ以上の容量削減効果が得られにくいことを意味し、信号配線Ｓ３ａの寄生容量Ｃが所定の容量値Ｃ０以上であれば、容量削減効果が得られやすいことを意味する。したがって、容量削減効果が得られやすいケースにおいては図８（ｆ）に示すタイプの切り欠き部Ａが選択され、容量削減効果が得られにくいケースにおいては図８（ｇ）に示すタイプの切り欠き部Ａが選択されることになる。

尚、所定の配線スペースＬ０の値は、図１０（ａ），（ｂ）に示すように層間絶縁膜Ｄの厚さによって変化するほか、層間絶縁膜Ｄを構成する絶縁材料の誘電率によっても変化する。このため、所定の容量値についてはこれらを考慮して設定することが好ましい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態ではスタンダードセル方式を用いた半導体装置に本発明を適用した場合を例に説明したが、本発明がこれに限定されるものではない。したがって、例えばＤＲＡＭ（Dynamic Random Access Memory）のような半導体メモリデバイスの一部に本発明を適用することも可能である。一般的なＤＲＡＭは、図１１に示すように複数のメモリセルアレイ１０を有し、メモリセルアレイ間にロウデコーダ１１、カラムデコーダ１２、ワードドライバ１３、コントロールロジック回路１４などのいわゆる周辺回路が配置される。本発明をこのようなＤＲＡＭに適用する場合、これら周辺回路に形成されるメッシュ状の電源配線に切り欠き部を適宜設ければよい。

また、上記実施形態では、第１配線層から第３配線層を有する半導体装置を例に説明したが、配線層の数が３層に限定されるものではない。また、上記実施形態では、第２配線層に形成された電源配線Ｖ２ａ，Ｇ２ａに切り欠き部Ａを設けているが、切り欠き部Ａを設けるべき電源配線が第２配線層に形成されている点も必須でない。一例として、図１２（ａ）に示すように第１配線層Ｍ１から第４配線層Ｍ４を有する半導体装置に適用することも可能であるし、図１２（ｂ）に示すように第１配線層Ｍ１から第７配線層Ｍ７を有する半導体装置に適用することも可能である。図１２（ａ）に示す例では、第２配線層Ｍ２と第３配線層Ｍ３との距離が近い（層間絶縁膜の膜厚が薄い）ため、この間で生じる寄生容量が問題となりやすい。この場合、第２配線層Ｍ２又は第３配線層Ｍ３に形成する電源配線に切り欠き部Ａを設けることにより、高い容量削減効果を得ることが可能となる。

さらに、上記実施形態では、電源配線Ｖ２ａ，Ｇ２ａの配線幅や信号配線Ｓ３ａの寄生容量に応じて切り欠き部の形状を変えているが、本発明においてこの点は必須でない。また、電源配線Ｖ２ａ，Ｇ２ａの配線幅や信号配線Ｓ３ａの寄生容量に応じて切り欠き部の形状を変える場合であっても、切り欠き部の形状の種類については２種類に限定されるものではない。いくつかの別例として、図１３（ａ）〜（ｃ）に示す切り欠き部の形状を用いることも可能である。

また、上記実施形態では、図４に示すステップＳ１０のように、信号配線Ｓ３ａの寄生容量Ｃが所定の容量値Ｃ０よりも大きいか否かに基づいて切り欠き部Ａの形状を選択する例を挙げているが、本発明においてこの点は必須でない。例えば、信号配線Ｓ３ａの寄生容量Ｃとは無関係に、電源配線Ｖ２ａ，Ｇ２ａの配線幅に基づいて切り欠き部Ａの形状を選択しても構わない。また、信号配線Ｓ３ａの寄生容量Ｃについても、隣接する配線間で生じる容量成分Ｃ１と、上下の配線間で生じる容量成分Ｃ２の合計値を用いることは必須でなく、例えば容量成分Ｃ２のみを用いても構わない。

１０ メモリセルアレイ
１１ ロウデコーダ
１２ カラムデコーダ
１３ ワードドライバ
１４ コントロールロジック回路
１００ 設計装置
１１０ 入力デバイス
１２０ 出力デバイス
１３０ 処理部
１４０ ライブラリ
Ａ 切り欠き部
Ｂ０，Ｂ１ 交差領域
Ｄ 層間絶縁膜
Ｅ０，Ｆ０，Ｅ１，Ｆ１ 辺
Ｇ０，Ｇ１ 領域
Ｇ２，Ｇ２ａ，Ｇ３ 電源配線（ＶＤＤ）
Ｍ１〜Ｍ７ 配線層
Ｓ２，Ｓ３，Ｓ３ａ 信号配線
ＳＣ１〜ＳＣ８ スタンダードセル
ＴＨｇ，ＴＨｖ スルーホール導体
Ｖ２，Ｖ２ａ，Ｖ３ 電源配線（ＧＮＤ）

Claims (13)

1. 第１の配線層に設けられ、第１の方向に延在する複数の第１の電源配線と、
   前記第１の配線層とは異なる第２の配線層に設けられ、前記第１の方向と交差する第２の方向に延在する複数の第２の電源配線と、
   前記第２の配線層に設けられ、前記第２の方向に延在する信号配線と、
   前記第１の電源配線と前記第２の電源配線とが交差する部分において両者を電気的に接続する複数のスルーホール導体と、を備え、
   前記複数の第１の電源配線の少なくとも一部には、前記信号配線と交差する部分において切り欠き部が設けられていることを特徴とする半導体装置。
2. 前記複数の第１の電源配線のうち、前記第２の方向における配線幅が第１の幅未満であるものについては前記信号配線と交差する部分において前記切り欠き部が設けられておらず、前記第２の方向における配線幅が前記第１の幅以上であるものについては前記信号配線と交差する部分において前記切り欠き部が設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記複数の第１の電源配線のうち、前記第２の方向における配線幅が前記第１の幅以上第２の幅未満であるものについては前記信号配線との交差面積が第１の面積であり、前記第２の方向における配線幅が前記第２の幅以上であるものについては前記信号配線との交差面積が前記第１の面積よりも大きい第２の面積であることを特徴とする請求項２に記載の半導体装置。
4. 前記複数の第１の電源配線のうち、前記第２の方向における配線幅が前記第１の幅以上前記第２の幅未満であるものについては前記信号配線と交差する部分において前記第２の方向における両側にそれぞれ前記切り欠き部が設けられており、前記第２の方向における配線幅が前記第２の幅以上であるものについては前記信号配線と交差する部分において前記第２の方向における中央部に前記切り欠き部が設けられていることを特徴とする請求項３に記載の半導体装置。
5. メッシュ状に形成された電源配線と、
   前記電源配線と交差する第１の信号配線と、を備え、
   前記電源配線は、配線幅がいずれも第１の幅である第１及び第２の配線部分と、前記第１の配線部分と前記第２の配線部分とを接続する第３の配線部分であって、配線幅が前記第１の幅よりも狭い第２の幅である第３の配線部分とを含み、
   前記第１の信号配線は、前記電源配線の前記第３の配線部分と交差することを特徴とする半導体装置。
6. 前記電源配線の前記第１の配線部分と交差する第２の信号配線をさらに備えることを特徴とする請求項５に記載の半導体装置。
7. 前記電源配線は、第１の配線層に設けられ、第１の方向に延在する複数の第１の電源配線と、前記第１の配線層とは異なる第２の配線層に設けられ、前記第１の方向と交差する第２の方向に延在する複数の第２の電源配線とを含み、
   前記第１及び第２の信号配線は、いずれも前記第２の配線層に設けられ、前記第２の方向に延在することを特徴とする請求項６に記載の半導体装置。
8. 前記第２の電源配線の配線幅は、前記第１及び第２の信号配線の配線幅よりも広いことを特徴とする請求項７に記載の半導体装置。
9. 前記第１の信号配線と前記第２の信号配線は、配線幅が互いに等しいことを特徴とする請求項８に記載の半導体装置。
10. 前記第１の配線層に設けられ、前記第１の方向に延在する第３の信号配線をさらに備え、
    前記第１の電源配線の配線幅は、前記第３の信号配線の配線幅よりも広いことを特徴とする請求項９に記載の半導体装置。
11. メッシュ状の電源配線及び前記電源配線と交差する信号配線をレイアウトする第１のステップと、
    前記電源配線と前記信号配線が重なる交差領域を特定する第２のステップと、
    前記交差領域に位置する前記電源配線の一部を除去することにより、前記交差領域に位置する前記電源配線の配線幅を減少させる第３のステップと、を備えることを特徴とする半導体装置の設計方法。
12. 前記電源配線は、第１の配線層に設けられ第１の方向に延在する第１及び第３の電源配線と、前記第２の配線層に設けられ前記第１の方向と交差する第２の方向に延在する第２の電源配線とを含み、
    前記信号配線は、前記第１の配線層に設けられ前記第１の方向に延在する第３の信号配線と、前記第２の配線層に設けられ前記第２の方向に延在する第１及び２の信号配線とを含み、
    前記第２のステップにおいては、前記第１の電源配線と前記第１の信号配線が重なる交差領域を特定することを特徴とする請求項１１に記載の半導体装置の設計方法。
13. 前記第１のステップは、前記第１の配線層に前記第３の電源配線及び前記第３の信号配線をレイアウトするステップと、前記第２の配線層に前記第２の電源配線及び前記第１及び第２の信号配線をレイアウトするステップと、前記第３の電源配線及び前記第３の信号配線がレイアウトされた前記第１の配線層の空きスペースに前記第１の電源配線をレイアウトするステップと、を含むことを特徴とする請求項１２に記載の半導体装置の設計方法。

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