JP2013183039A - Semiconductor device and method of manufacturing semiconductor device - Google Patents
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Abstract
【課題】ブレークダウン電圧の安定化を図りつつ、ブレークダウン後の動作抵抗を低減する。
【解決手段】半導体装置は、ｎ型半導体層ＮＳＬ１中に設けられたｐ型半導体層ＰＳＬ１と、ｐ型半導体層ＰＳＬ１中に設けられ、かつｐ型半導体層ＰＳＬ１よりも不純物濃度が高いｐ型半導体層ＰＳＬ２と、平面視でｐ型半導体層ＰＳＬ２を内側に含むようｐ型半導体層ＰＳＬ２上に設けられ、かつ下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接するｎ型半導体層ＮＳＬ２と、を備える。また、ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ２との間に形成されるｐｎ接合ＰＮＪ１において発生する空乏層中に位置する空乏層領域と、当該空乏層下に位置し、かつ空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む。
【選択図】図１The operation resistance after breakdown is reduced while stabilizing the breakdown voltage.
A semiconductor device includes a p-type semiconductor layer PSL1 provided in an n-type semiconductor layer NSL1, and a p-type semiconductor provided in the p-type semiconductor layer PSL1 and having a higher impurity concentration than the p-type semiconductor layer PSL1. A layer PSL2, and an n-type semiconductor layer NSL2 provided on the p-type semiconductor layer PSL2 so as to include the p-type semiconductor layer PSL2 inside in plan view and having a lower surface in contact with the p-type semiconductor layer PSL1 and the p-type semiconductor layer PSL2, Is provided. The p-type semiconductor layer PSL1 is a depletion layer region located in a depletion layer generated in the pn junction PNJ1 formed between the n-type semiconductor layer NSL2 and a depletion layer region located under the depletion layer. And a high concentration impurity region having a higher impurity concentration.
[Selection] Figure 1
Description
本発明は、半導体装置および半導体装置の製造方法に関し、特にツェナーダイオードを有する半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a Zener diode and a method for manufacturing the semiconductor device.
半導体集積回路においては、ツェナーダイオードが形成される場合がある。ツェナーダイオードは、例えば基準電源回路または保護ダイオードとして使用される。ツェナーダイオードに関する技術としては、例えば特許文献１〜３に記載のものが上げられる。
In a semiconductor integrated circuit, a Zener diode may be formed. The Zener diode is used as a reference power supply circuit or a protection diode, for example. Examples of the technology relating to the Zener diode include those described in
特許文献１に記載の技術は、ツェナーダイオードの作用を行うｐｎ接合を形成する第１および第２の半導体層を形成した後、第１または第２の半導体層の表面を酸化させるというものである。特許文献２に記載の技術は、ツェナー電圧を設定するｐｎ接合部分を半導体バルク内部に形成するというものである。特許文献３に記載の技術は、ｐｎ接合を構成するｐ型半導体領域に、低濃度で拡散深さが深い第１の不純物濃度分布と高濃度で拡散深さが浅い第２の不純物濃度分布とを重ね合わせた不純物濃度分布を持たせるというものである。
The technique described in
ツェナーダイオードは、例えば基準電源回路または保護ダイオードとして使用される。このため、ツェナーダイオードにおいては、ブレークダウン電圧が安定していることが望ましい。一方で、ツェナーダイオードには、ブレークダウン後の動作抵抗が低いことも求められる。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
The Zener diode is used as a reference power supply circuit or a protection diode, for example. Therefore, it is desirable that the breakdown voltage is stable in the Zener diode. On the other hand, a Zener diode is also required to have a low operating resistance after breakdown.
Other problems and novel features will become apparent from the description of the present invention and the accompanying drawings.
一実施の形態によれば、半導体装置は、第１導電型の第１半導体層中に設けられた第２導電型の第２半導体層と、第２半導体層中に設けられ、かつ第２半導体層よりも不純物濃度が高い第２導電型の第３半導体層と、平面視で第３半導体層を内側に含むよう第３半導体層上に設けられ、かつ下面が第２半導体層および第３半導体層と接する第１導電型の第４半導体層と、を備える。また、第２半導体層は、第４半導体層との間に形成されるｐｎ接合において発生する空乏層中に位置する空乏層領域と、当該空乏層下に位置し、かつ空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む。 According to an embodiment, a semiconductor device includes a second semiconductor layer of a second conductivity type provided in a first semiconductor layer of a first conductivity type, a second semiconductor layer provided in the second semiconductor layer, and the second semiconductor layer. A third semiconductor layer of a second conductivity type having an impurity concentration higher than that of the layer, and a third semiconductor layer provided on the third semiconductor layer so as to include the third semiconductor layer on the inner side in plan view, and the lower surfaces of the second semiconductor layer and the third semiconductor A fourth semiconductor layer of a first conductivity type in contact with the layer. The second semiconductor layer includes a depletion layer region located in a depletion layer generated in a pn junction formed between the fourth semiconductor layer and an impurity that is located below the depletion layer and is lower than the depletion layer region. And a high-concentration impurity region having a high concentration.
前記一実施の形態によれば、ブレークダウン電圧の安定化を図りつつ、ブレークダウン後の動作抵抗を低減することができる。 According to the embodiment, it is possible to reduce the operating resistance after the breakdown while stabilizing the breakdown voltage.
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１を示す断面図である。図２は、図１に示す半導体装置ＳＤ１の動作を説明するための断面図である。
図１に示すように、半導体装置ＳＤ１は、ｎ型半導体層ＮＳＬ１と、ｐ型半導体層ＰＳＬ１と、ｐ型半導体層ＰＳＬ２と、ｎ型半導体層ＮＳＬ２と、電極ＥＬ１と、電極ＥＬ２と、を備える。後述するように、ｐ型半導体層ＰＳＬ１、ｐ型半導体層ＰＳＬ２およびｎ型半導体層ＮＳＬ２は、ツェナーダイオードＺＤを構成する。
なお、半導体装置ＳＤ１に含まれる各構成の導電型は、本実施形態に示すものと逆のものであってもよい。
(First embodiment)
FIG. 1 is a cross-sectional view showing the semiconductor device SD1 according to the first embodiment. FIG. 2 is a cross-sectional view for explaining the operation of the semiconductor device SD1 shown in FIG.
As shown in FIG. 1, the semiconductor device SD1 includes an n-type semiconductor layer NSL1, a p-type semiconductor layer PSL1, a p-type semiconductor layer PSL2, an n-type semiconductor layer NSL2, an electrode EL1, and an electrode EL2. . As will be described later, the p-type semiconductor layer PSL1, the p-type semiconductor layer PSL2, and the n-type semiconductor layer NSL2 constitute a Zener diode ZD.
Note that the conductivity type of each component included in the semiconductor device SD1 may be opposite to that shown in the present embodiment.
ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ１中に設けられている。ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１中に設けられている。また、ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１よりも不純物濃度が高い。ｎ型半導体層ＮＳＬ２は、平面視でｐ型半導体層ＰＳＬ２を内側に含むようにｐ型半導体層ＰＳＬ２上に設けられている。また、ｎ型半導体層ＮＳＬ２は、下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接している。電極ＥＬ１は、ｐ型半導体層ＰＳＬ１と接続する。電極ＥＬ２は、ｎ型半導体層ＮＳＬ２と接続する。
ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ２との間に形成されるｐｎ接合において発生する空乏層ＤＬ中に位置する空乏層領域と、空乏層ＤＬ下に位置し、かつ空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む。
以下、半導体装置ＳＤ１の構成について詳細に説明する。
The p-type semiconductor layer PSL1 is provided in the n-type semiconductor layer NSL1. The p-type semiconductor layer PSL2 is provided in the p-type semiconductor layer PSL1. The p-type semiconductor layer PSL2 has a higher impurity concentration than the p-type semiconductor layer PSL1. The n-type semiconductor layer NSL2 is provided on the p-type semiconductor layer PSL2 so as to include the p-type semiconductor layer PSL2 inside in plan view. Further, the lower surface of the n-type semiconductor layer NSL2 is in contact with the p-type semiconductor layer PSL1 and the p-type semiconductor layer PSL2. The electrode EL1 is connected to the p-type semiconductor layer PSL1. The electrode EL2 is connected to the n-type semiconductor layer NSL2.
The p-type semiconductor layer PSL1 has a depletion layer region located in a depletion layer DL generated at a pn junction formed between the n-type semiconductor layer NSL2, a lower depletion layer DL, and a lower depletion layer region. And a high concentration impurity region having a high impurity concentration.
Hereinafter, the configuration of the semiconductor device SD1 will be described in detail.
半導体装置ＳＤ１は、半導体基板ＳＢを備える。半導体基板ＳＢは、例えばｎ型またはｐ型の導電型を有する。また、半導体基板ＳＢは、例えばシリコン基板である。
図１に示すように、半導体基板ＳＢには、ｎ型半導体層ＮＳＬ１が設けられている。ｎ型半導体層ＮＳＬ１は、例えばｎ型の導電型を有する。ｎ型半導体層ＮＳＬ１は、例えばイオン注入、またはイオン注入と熱拡散の組み合わせにより形成される。また、ｎ型半導体層ＮＳＬ１は、例えばエピタキシャル成長法により形成されたエピタキシャル膜であってもよい。ｎ型半導体層ＮＳＬ１の不純物濃度は、例えば１ｅ１５ｃｍ−３以上１ｅ１７ｃｍ−３以下である。なお、ｎ型半導体層ＮＳＬ１の不純物濃度は、半導体装置ＳＤ１が使用される集積回路の要求耐圧によって適宜選択することができる。
The semiconductor device SD1 includes a semiconductor substrate SB. The semiconductor substrate SB has, for example, n-type or p-type conductivity. The semiconductor substrate SB is, for example, a silicon substrate.
As shown in FIG. 1, the n-type semiconductor layer NSL1 is provided on the semiconductor substrate SB. The n-type semiconductor layer NSL1 has, for example, an n-type conductivity type. The n-type semiconductor layer NSL1 is formed by, for example, ion implantation or a combination of ion implantation and thermal diffusion. Further, the n-type semiconductor layer NSL1 may be an epitaxial film formed by, for example, an epitaxial growth method. The impurity concentration of the n-type semiconductor layer NSL1 is, for example, not less than 1e15 cm −3 and not more than 1e17 cm −3 . Note that the impurity concentration of the n-type semiconductor layer NSL1 can be appropriately selected depending on the required breakdown voltage of the integrated circuit in which the semiconductor device SD1 is used.
図１に示すように、半導体基板ＳＢ上には、素子分離膜である絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、ツェナーダイオードＺＤを他の素子から分離する機能を有する。
絶縁膜ＩＦ１は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されるＬＯＣＯＳ絶縁膜である。また、絶縁膜ＩＦ１は、半導体基板ＳＢに形成されたトレンチに埋め込まれたトレンチ絶縁膜であってもよい。
ツェナーダイオードＺＤを形成する領域において、絶縁膜ＩＦ１には、後述するｎ型半導体層ＮＳＬ２およびｐ型半導体層ＰＳＬ３を形成するための開口が設けられている。当該開口内に位置する半導体基板ＳＢに、ｎ型半導体層ＮＳＬ２およびｐ型半導体層ＰＳＬ３がそれぞれ設けられることとなる。
絶縁膜ＩＦ１は、例えばシリコン酸化膜等により構成される。絶縁膜ＩＦ１の厚さは、例えば０．２μｍ以上０．８μｍ以下である。
As shown in FIG. 1, an insulating film IF1 which is an element isolation film is formed on the semiconductor substrate SB. The insulating film IF1 has a function of separating the Zener diode ZD from other elements.
The insulating film IF1 is a LOCOS insulating film formed by, for example, a LOCOS (Local Oxidation of Silicon) method. The insulating film IF1 may be a trench insulating film embedded in a trench formed in the semiconductor substrate SB.
In the region where the Zener diode ZD is formed, the insulating film IF1 is provided with openings for forming an n-type semiconductor layer NSL2 and a p-type semiconductor layer PSL3 described later. The n-type semiconductor layer NSL2 and the p-type semiconductor layer PSL3 are respectively provided on the semiconductor substrate SB located in the opening.
The insulating film IF1 is made of, for example, a silicon oxide film. The thickness of the insulating film IF1 is, for example, not less than 0.2 μm and not more than 0.8 μm.
本実施形態において、ツェナーダイオードＺＤは、ｐ型半導体層ＰＳＬ１、ｐ型半導体層ＰＳＬ２、およびｎ型半導体層ＮＳＬ２により構成される。
図１に示すように、ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ１中に設けられている。ｐ型半導体層ＰＳＬ１は、例えばｐ型の導電型を有する。
ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１中に設けられている。また、ｐ型半導体層ＰＳＬ２は、例えばｐ型の導電型を有する。
ｎ型半導体層ＮＳＬ２は、平面視でｐ型半導体層ＰＳＬ２を内側に含むようｐ型半導体層ＰＳＬ２上に設けられている。また、ｎ型半導体層ＮＳＬ２は、下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接している。ｎ型半導体層ＮＳＬ２は、例えばｎ型の導電型を有する。
In the present embodiment, the Zener diode ZD is configured by a p-type semiconductor layer PSL1, a p-type semiconductor layer PSL2, and an n-type semiconductor layer NSL2.
As shown in FIG. 1, the p-type semiconductor layer PSL1 is provided in the n-type semiconductor layer NSL1. The p-type semiconductor layer PSL1 has, for example, a p-type conductivity type.
The p-type semiconductor layer PSL2 is provided in the p-type semiconductor layer PSL1. The p-type semiconductor layer PSL2 has, for example, a p-type conductivity type.
The n-type semiconductor layer NSL2 is provided on the p-type semiconductor layer PSL2 so as to include the p-type semiconductor layer PSL2 inside in plan view. Further, the lower surface of the n-type semiconductor layer NSL2 is in contact with the p-type semiconductor layer PSL1 and the p-type semiconductor layer PSL2. The n-type semiconductor layer NSL2 has, for example, an n-type conductivity type.
ｐ型半導体層ＰＳＬ１は、例えばイオン注入により形成される。
図１に示すように、ｐ型半導体層ＰＳＬ１は、ｎ型半導体層ＮＳＬ２の下面と接している。このため、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ２との間において、ｐｎ接合ＰＮＪ１が形成されることとなる。
図２に示すように、ツェナーダイオードＺＤに逆バイアスの電圧が印加された場合、ｐｎ接合ＰＮＪ１には、空乏層ＤＬが発生する。ｐ型半導体層ＰＳＬ１は、空乏層ＤＬが発生する領域中に位置する空乏層領域と、空乏層ＤＬが発生する領域下に位置する高濃度不純物領域と、を含む。高濃度不純物領域は、空乏層領域よりも不純物濃度が高い。
The p-type semiconductor layer PSL1 is formed by ion implantation, for example.
As shown in FIG. 1, the p-type semiconductor layer PSL1 is in contact with the lower surface of the n-type semiconductor layer NSL2. For this reason, a pn junction PNJ1 is formed between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL2.
As shown in FIG. 2, when a reverse bias voltage is applied to the Zener diode ZD, a depletion layer DL is generated in the pn junction PNJ1. The p-type semiconductor layer PSL1 includes a depletion layer region located in a region where the depletion layer DL is generated, and a high concentration impurity region located below the region where the depletion layer DL is generated. The high concentration impurity region has a higher impurity concentration than the depletion layer region.
図３は、図１に示す半導体装置ＳＤ１における不純物濃度分布を示すグラフである。図３は、図１におけるＡ−Ａ'断面における不純物濃度分布を示している。
図３に示すように、ｐ型半導体層ＰＳＬ１を構成するｐ型不純物の濃度分布は、半導体基板ＳＢ表面の近傍において低く、かつ所定の深さ位置においてピークを有するように設定される。本実施形態において、ｐ型半導体層ＰＳＬ１を構成するｐ型不純物の濃度分布は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下にピーク位置を有する。このため、深さ方向におけるｐ型半導体層ＰＳＬ１の不純物濃度のピーク位置は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下に位置することとなる。
不純物濃度のピーク位置がｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下に位置するようにｐ型半導体層ＰＳＬ１の不純物濃度分布を設定することで、空乏層領域よりも不純物濃度が高い高濃度不純物領域が空乏層ＤＬ下に形成されることとなる。このように、ｐ型半導体層ＰＳＬ１は、ｐｎ接合ＰＮＪ１近傍の領域に不純物濃度が低い低濃度不純物領域を有し、所定の深さ位置に高濃度不純物領域を有するように構成される。低濃度不純物領域は空乏層領域を構成する。
FIG. 3 is a graph showing an impurity concentration distribution in the semiconductor device SD1 shown in FIG. FIG. 3 shows the impurity concentration distribution in the section AA ′ in FIG.
As shown in FIG. 3, the concentration distribution of the p-type impurity constituting the p-type semiconductor layer PSL1 is set to be low in the vicinity of the surface of the semiconductor substrate SB and to have a peak at a predetermined depth position. In the present embodiment, the concentration distribution of the p-type impurity constituting the p-type semiconductor layer PSL1 has a peak position under the depletion layer DL generated in the pn junction PNJ1. For this reason, the peak position of the impurity concentration of the p-type semiconductor layer PSL1 in the depth direction is located under the depletion layer DL generated in the pn junction PNJ1.
By setting the impurity concentration distribution of the p-type semiconductor layer PSL1 so that the peak position of the impurity concentration is located below the depletion layer DL generated in the pn junction PNJ1, a high-concentration impurity region having a higher impurity concentration than the depletion layer region can be obtained. It will be formed under the depletion layer DL. As described above, the p-type semiconductor layer PSL1 is configured to have a low-concentration impurity region with a low impurity concentration in a region near the pn junction PNJ1, and a high-concentration impurity region at a predetermined depth. The low concentration impurity region constitutes a depletion layer region.
ｐ型半導体層ＰＳＬ１における不純物濃度のピーク位置は、例えば深さ方向において半導体基板ＳＢ表面から０．６μｍ以上１．２μｍ以下の位置に設けられる。すなわち、高濃度不純物領域は、例えば深さ方向において半導体基板ＳＢ表面から０．６μｍ以上１．２μｍ以下の位置に設けられる。
また、高濃度不純物領域における不純物濃度は、例えば空乏層領域における不純物濃度の５倍以上である。これにより、後述するブレークダウン後における動作抵抗の低減、ブレークダウン電圧の安定化、およびリーク電流の低減を、良好なバランスをもって実現することが可能となる。
高濃度不純物領域における不純物濃度は、例えば１ｅ１７ｃｍ−３以上５ｅ１８ｃｍ−３以下である。また、空乏層領域における不純物濃度は、例えば２ｅ１６ｃｍ−３以上１ｅ１８ｃｍ−３以下である。
The peak position of the impurity concentration in the p-type semiconductor layer PSL1 is provided, for example, at a position of 0.6 μm to 1.2 μm from the surface of the semiconductor substrate SB in the depth direction. That is, the high-concentration impurity region is provided at a position of 0.6 μm or more and 1.2 μm or less from the surface of the semiconductor substrate SB in the depth direction, for example.
The impurity concentration in the high concentration impurity region is, for example, five times or more the impurity concentration in the depletion layer region. This makes it possible to achieve a reduction in operating resistance, a breakdown voltage stabilization, and a reduction in leakage current, which will be described later, with a good balance.
The impurity concentration in the high concentration impurity region is, for example, 1e17 cm −3 or more and 5e18 cm −3 or less. The impurity concentration in the depletion layer region is, for example, 2e16 cm −3 or more and 1e18 cm −3 or less.
なお、ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度は、空乏層ＤＬの拡がりに伴う素子サイズの拡大が生じない範囲で薄くすることが好ましい。この場合、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分大きくすることができる。これにより、後述するようにｐ型半導体層ＰＳＬ２の外周端における空乏層幅を増大させ、ｐｎ接合ＰＮＪ２におけるリーク電流を低減することができる。従って、ツェナーダイオードＺＤのリーク電流を低減することが可能となる。 Note that the impurity concentration at the interface between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL2 is preferably thin as long as the element size does not increase with the expansion of the depletion layer DL. In this case, the width of the depletion layer DL generated in the pn junction PNJ1 can be sufficiently increased. As a result, the depletion layer width at the outer peripheral end of the p-type semiconductor layer PSL2 can be increased as described later, and the leakage current at the pn junction PNJ2 can be reduced. Therefore, the leakage current of the Zener diode ZD can be reduced.
ｐ型半導体層ＰＳＬ２は、例えばイオン注入により形成される。
図１に示すように、ｐ型半導体層ＰＳＬ２は、ｎ型半導体層ＮＳＬ２の下面と接している。このため、ｐ型半導体層ＰＳＬ２とｎ型半導体層ＮＳＬ２との間において、ｐｎ接合ＰＮＪ２が形成されることとなる。ツェナーダイオードＺＤに電圧が印加された場合、ｐｎ接合ＰＮＪ２には、空乏層ＤＬが発生する。
The p-type semiconductor layer PSL2 is formed by ion implantation, for example.
As shown in FIG. 1, the p-type semiconductor layer PSL2 is in contact with the lower surface of the n-type semiconductor layer NSL2. For this reason, a pn junction PNJ2 is formed between the p-type semiconductor layer PSL2 and the n-type semiconductor layer NSL2. When a voltage is applied to the Zener diode ZD, a depletion layer DL is generated in the pn junction PNJ2.
図１に示すように、半導体基板ＳＢの平面と水平な面内方向において、ｐ型半導体層ＰＳＬ２の外周端は、ｎ型半導体層ＮＳＬ２の外周端よりも内側に後退している。このため、ｎ型半導体層ＮＳＬ２の下面において、ｐ型半導体層ＰＳＬ２と接する領域は、ｐ型半導体層ＰＳＬ１と接する領域に囲まれる。すなわち、ｐｎ接合ＰＮＪ２は、ｐｎ接合ＰＮＪ１によって囲まれることとなる。
ｐ型半導体層ＰＳＬ２の外周端は、平面視でｎ型半導体層ＮＳＬ２の外周端よりも、例えば０．４μｍ以上内側に後退していることが好ましい。この場合、ｐｎ接合ＰＮＪ２の周囲に形成されるｐｎ接合ＰＮＪ１の半導体基板ＳＢ平面と水平な面内方向における幅を、十分に確保することができる。これにより、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分に大きくすることができる。従って、後述するようにｐｎ接合ＰＮＪ２におけるリーク電流を抑制することが可能となる。
As shown in FIG. 1, in the in-plane direction horizontal to the plane of the semiconductor substrate SB, the outer peripheral edge of the p-type semiconductor layer PSL2 recedes inward from the outer peripheral edge of the n-type semiconductor layer NSL2. For this reason, on the lower surface of the n-type semiconductor layer NSL2, the region in contact with the p-type semiconductor layer PSL2 is surrounded by the region in contact with the p-type semiconductor layer PSL1. That is, the pn junction PNJ2 is surrounded by the pn junction PNJ1.
It is preferable that the outer peripheral end of the p-type semiconductor layer PSL2 recedes inward by, for example, 0.4 μm or more from the outer peripheral end of the n-type semiconductor layer NSL2 in plan view. In this case, a sufficient width in the in-plane direction horizontal to the semiconductor substrate SB plane of the pn junction PNJ1 formed around the pn junction PNJ2 can be secured. Thereby, the width of the depletion layer DL generated in the pn junction PNJ1 can be sufficiently increased. Therefore, as described later, it is possible to suppress the leakage current in the pn junction PNJ2.
図３に示すように、半導体基板ＳＢ表面近傍において、ｐ型半導体層ＰＳＬ２を構成するｐ型不純物の濃度は、ｐ型半導体層ＰＳＬ１を構成するｐ型不純物の濃度よりも高い。このため、ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度は、ｐ型半導体層ＰＳＬ２のｎ型半導体層ＮＳＬ２との界面における不純物濃度よりも低くなる。この場合、図２に示すように、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅よりも小さくなる。
このため、本実施形態に係る半導体装置ＳＤ１では、ｐｎ接合ＰＮＪ２においてツェナーダイオードＺＤのブレークダウンが生じることとなる。一方で、ｐｎ接合ＰＮＪ１においてツェナーダイオードＺＤのブレークダウンが生じることが抑制される。すなわち、ｐｎ接合ＰＮＪ２が、ツェナーダイオードＺＤの耐圧を決定することとなる。
ツェナーダイオードＺＤにおいて５〜７Ｖの耐圧を得る場合、ｐ型半導体層ＰＳＬ２の不純物濃度は、例えば２ｅ１８ｃｍ−３以上６ｅ１８ｃｍ−３以下である。なお、ｐ型半導体層ＰＳＬ２の不純物濃度は、所望するツェナーダイオードＺＤの耐圧により適宜選択することができる。
As shown in FIG. 3, in the vicinity of the surface of the semiconductor substrate SB, the concentration of the p-type impurity constituting the p-type semiconductor layer PSL2 is higher than the concentration of the p-type impurity constituting the p-type semiconductor layer PSL1. For this reason, the impurity concentration at the interface between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL2 is lower than the impurity concentration at the interface between the p-type semiconductor layer PSL2 and the n-type semiconductor layer NSL2. In this case, as shown in FIG. 2, the width of the depletion layer DL generated at the pn junction PNJ2 is smaller than the width of the depletion layer DL generated at the pn junction PNJ1.
For this reason, in the semiconductor device SD1 according to the present embodiment, breakdown of the Zener diode ZD occurs at the pn junction PNJ2. On the other hand, the breakdown of the Zener diode ZD at the pn junction PNJ1 is suppressed. That is, the pn junction PNJ2 determines the breakdown voltage of the Zener diode ZD.
When obtaining a breakdown voltage of 5 to 7 V in the Zener diode ZD, the impurity concentration of the p-type semiconductor layer PSL2 is, for example, not less than 2e18 cm −3 and not more than 6e18 cm −3 . Note that the impurity concentration of the p-type semiconductor layer PSL2 can be appropriately selected depending on the desired breakdown voltage of the Zener diode ZD.
ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度は、例えばｐ型半導体層ＰＳＬ２のｎ型半導体層との界面における不純物濃度の１／１０以下である。この場合、ｐｎ接合ＰＮＪ１においてツェナーダイオードＺＤのブレークダウンが生じることが十分に抑制される。このため、後述するように、ブレークダウン電圧の安定化に優れた構造を得ることができる。また、ｐ型半導体層ＰＳＬ１のｎ型半導体層ＮＳＬ２との界面における不純物濃度を十分に低くすることができる。このため、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分に大きくして、ツェナーダイオードＺＤのリーク電流を低減することが可能となる。このように、ｐｎ接合ＰＮＪ２近傍のｐ型半導体層ＰＳＬ２の不純物濃度は、ｐｎ接合ＰＮＪ１近傍のｐ型半導体層ＰＳＬ１の不純物濃度より高く構成される。ｐｎ接合ＰＮＪ２近傍のｐ型半導体層ＰＳＬ２の不純物濃度は、ｐ型半導体層ＰＳＬ１の低濃度不純物領域の不純物濃度より高く構成される。 The impurity concentration at the interface between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL2 is, for example, 1/10 or less of the impurity concentration at the interface between the p-type semiconductor layer PSL2 and the n-type semiconductor layer. In this case, breakdown of the Zener diode ZD at the pn junction PNJ1 is sufficiently suppressed. Therefore, as will be described later, a structure excellent in stabilizing the breakdown voltage can be obtained. Further, the impurity concentration at the interface between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL2 can be sufficiently lowered. For this reason, it is possible to sufficiently increase the width of the depletion layer DL generated in the pn junction PNJ1 and reduce the leakage current of the Zener diode ZD. Thus, the impurity concentration of the p-type semiconductor layer PSL2 near the pn junction PNJ2 is configured to be higher than the impurity concentration of the p-type semiconductor layer PSL1 near the pn junction PNJ1. The impurity concentration of the p-type semiconductor layer PSL2 near the pn junction PNJ2 is configured to be higher than the impurity concentration of the low-concentration impurity region of the p-type semiconductor layer PSL1.
ｎ型半導体層ＮＳＬ２は、例えばイオン注入により形成される。ｎ型半導体層ＮＳＬ２を構成するｎ型不純物の濃度は、ｐ型半導体層ＰＳＬ２を構成するｐ型不純物の濃度よりも高い。また、ｎ型半導体層ＮＳＬ２を構成するｎ型不純物の注入深さは、ｐ型半導体層ＰＳＬ２を構成するｐ型不純物の注入深さよりも浅い。このため、ｐ型半導体層ＰＳＬ２上にｎ型半導体層ＮＳＬ２が形成されることとなる。
本実施形態において、ｎ型半導体層ＮＳＬ２は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｎ型の不純物を導入することで形成される。このため、ｎ型半導体層ＮＳＬ２の側面は、絶縁膜ＩＦ１と隣接することとなる。
本実施形態において、ｎ型半導体層ＮＳＬ２の深さは、例えば絶縁膜ＩＦ１の深さよりも浅い。
The n-type semiconductor layer NSL2 is formed by ion implantation, for example. The concentration of the n-type impurity constituting the n-type semiconductor layer NSL2 is higher than the concentration of the p-type impurity constituting the p-type semiconductor layer PSL2. Further, the implantation depth of the n-type impurity constituting the n-type semiconductor layer NSL2 is shallower than the implantation depth of the p-type impurity constituting the p-type semiconductor layer PSL2. For this reason, the n-type semiconductor layer NSL2 is formed on the p-type semiconductor layer PSL2.
In the present embodiment, the n-type semiconductor layer NSL2 is formed, for example, by introducing n-type impurities into the semiconductor substrate SB located in the opening of the insulating film IF1. For this reason, the side surface of the n-type semiconductor layer NSL2 is adjacent to the insulating film IF1.
In the present embodiment, the depth of the n-type semiconductor layer NSL2 is shallower than the depth of the insulating film IF1, for example.
ｎ型半導体層ＮＳＬ２の不純物濃度は、例えば５ｅ１９ｃｍ−３以上である。このように、ｎ型半導体層ＮＳＬ２の不純物濃度を十分に高くすることで、ｎ型半導体層ＮＳＬ２における寄生抵抗を十分に低減することができる。また、電極ＥＬ２とのオーミック接触抵抗を十分に低減することもできる。従って、ツェナーダイオードＺＤの動作抵抗を十分に低減することが可能となる。 The impurity concentration of the n-type semiconductor layer NSL2 is, for example, 5e19 cm −3 or more. Thus, by sufficiently increasing the impurity concentration of the n-type semiconductor layer NSL2, the parasitic resistance in the n-type semiconductor layer NSL2 can be sufficiently reduced. In addition, the ohmic contact resistance with the electrode EL2 can be sufficiently reduced. Accordingly, it is possible to sufficiently reduce the operating resistance of the Zener diode ZD.
図１に示すように、半導体基板ＳＢ上および絶縁膜ＩＦ１上には、層間絶縁膜である絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、例えばシリコン酸化膜等である。
電極ＥＬ１および電極ＥＬ２は、半導体基板ＳＢ上に設けられている。電極ＥＬ１および電極ＥＬ２は、例えば絶縁膜ＩＦ２中に形成される。電極ＥＬ１は、ｐ型半導体層ＰＳＬ１と接続している。電極ＥＬ２は、ｎ型半導体層ＮＳＬ２と接続している。
As shown in FIG. 1, an insulating film IF2 that is an interlayer insulating film is formed on the semiconductor substrate SB and the insulating film IF1. The insulating film IF2 is, for example, a silicon oxide film.
The electrode EL1 and the electrode EL2 are provided on the semiconductor substrate SB. The electrode EL1 and the electrode EL2 are formed, for example, in the insulating film IF2. The electrode EL1 is connected to the p-type semiconductor layer PSL1. The electrode EL2 is connected to the n-type semiconductor layer NSL2.
図１に示すように、半導体装置ＳＤ１は、例えばｐ型半導体層ＰＳＬ３を備えている。ｐ型半導体層ＰＳＬ３は、電極ＥＬ１とｐ型半導体層ＰＳＬ２とを接続するようｐ型半導体層ＰＳＬ２中に設けられている。また、ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ１よりも不純物濃度が高い。これにより、ツェナーダイオードＺＤを構成するｐ型半導体層と電極ＥＬ１とを、オーミック接触させることができる。
ｐ型半導体層ＰＳＬ３の不純物濃度は、例えば５ｅ１９ｃｍ−３以上である。これにより、ｐ型半導体層ＰＳＬ３と電極ＥＬ１とのオーミック接触抵抗を十分に低減することができる。
As illustrated in FIG. 1, the semiconductor device SD1 includes, for example, a p-type semiconductor layer PSL3. The p-type semiconductor layer PSL3 is provided in the p-type semiconductor layer PSL2 so as to connect the electrode EL1 and the p-type semiconductor layer PSL2. The p-type semiconductor layer PSL3 has a higher impurity concentration than the p-type semiconductor layer PSL1. Thereby, the p-type semiconductor layer constituting the Zener diode ZD and the electrode EL1 can be brought into ohmic contact.
The impurity concentration of the p-type semiconductor layer PSL3 is, for example, 5e19 cm −3 or more. Thereby, the ohmic contact resistance between the p-type semiconductor layer PSL3 and the electrode EL1 can be sufficiently reduced.
図１に示すように、ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ２およびｎ型半導体層ＮＳＬ２と離間して設けられる。本実施形態において、ｐ型半導体層ＰＳＬ３は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｐ型の不純物を導入することで形成される。このため、ｐ型半導体層ＰＳＬ３の側面は、絶縁膜ＩＦ１と隣接する。
ｐ型半導体層ＰＳＬ３の深さは、例えば絶縁膜ＩＦ１の深さよりも浅い。
なお、ｐ型半導体層ＰＳＬ３の深さは、絶縁膜ＩＦ１の深さより深くてもよい。この場合、ｐ型半導体層ＰＳＬ３の寄生抵抗を低減することができる。従って、ツェナーダイオードＺＤの動作抵抗を更に低減することができる。
As shown in FIG. 1, the p-type semiconductor layer PSL3 is provided apart from the p-type semiconductor layer PSL2 and the n-type semiconductor layer NSL2. In the present embodiment, the p-type semiconductor layer PSL3 is formed, for example, by introducing a p-type impurity into the semiconductor substrate SB located in the opening of the insulating film IF1. For this reason, the side surface of the p-type semiconductor layer PSL3 is adjacent to the insulating film IF1.
The depth of the p-type semiconductor layer PSL3 is shallower than that of the insulating film IF1, for example.
Note that the depth of the p-type semiconductor layer PSL3 may be deeper than the depth of the insulating film IF1. In this case, the parasitic resistance of the p-type semiconductor layer PSL3 can be reduced. Therefore, the operating resistance of the Zener diode ZD can be further reduced.
次に、本実施形態において、ブレークダウン電圧の安定化、動作抵抗の低減、およびリーク電流の低減を実現する原理を説明する。 Next, in the present embodiment, the principle for realizing stabilization of breakdown voltage, reduction of operating resistance, and reduction of leakage current will be described.
まず、ブレークダウン電圧を安定化させる原理を説明する。
本実施形態に係る半導体装置ＳＤ１において、ｐ型半導体層ＰＳＬ２は、ｐ型半導体層ＰＳＬ１よりも不純物濃度が高い。この場合、図２に示すように、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅よりも小さくなる。このため、本実施形態に係るツェナーダイオードＺＤでは、ｐｎ接合ＰＮＪ２においてブレークダウンが生じることとなる。
また、ｐ型半導体層ＰＳＬ２とｎ型半導体層ＮＳＬ２とのｐｎ接合ＰＮＪ２は、ｐ型半導体層ＰＳＬ１とｎ型半導体層とのｐｎ接合ＰＮＪ１により囲まれている。このため、ｐｎ接合ＰＮＪ２は、半導体基板ＳＢ表面と離間して設けられることとなる。すなわち、ｐｎ接合ＰＮＪ２は、半導体基板ＳＢ表面に形成される絶縁膜ＩＦ１と離間している。
First, the principle of stabilizing the breakdown voltage will be described.
In the semiconductor device SD1 according to this embodiment, the p-type semiconductor layer PSL2 has a higher impurity concentration than the p-type semiconductor layer PSL1. In this case, as shown in FIG. 2, the width of the depletion layer DL generated at the pn junction PNJ2 is smaller than the width of the depletion layer DL generated at the pn junction PNJ1. For this reason, in the Zener diode ZD according to the present embodiment, breakdown occurs in the pn junction PNJ2.
The pn junction PNJ2 between the p-type semiconductor layer PSL2 and the n-type semiconductor layer NSL2 is surrounded by the pn junction PNJ1 between the p-type semiconductor layer PSL1 and the n-type semiconductor layer. For this reason, the pn junction PNJ2 is provided apart from the surface of the semiconductor substrate SB. That is, the pn junction PNJ2 is separated from the insulating film IF1 formed on the surface of the semiconductor substrate SB.
ツェナーダイオードのブレークダウン時には、高エネルギーの電子および正孔が大量に発生する。ブレークダウンが発生するｐｎ接合が絶縁膜に隣接して形成されている場合、ブレークダウン時に生じた電子および正孔は当該絶縁膜内に注入される。この場合、絶縁膜内に注入された電子および正孔はそれぞれ電荷を有するため、絶縁膜に隣接するｐｎ接合において発生する空乏層の幅は変化してしまう。すなわち、ブレークダウンを繰り返すことにより、ブレークダウン電圧が変動してしまうこととなる。
本実施形態によれば、半導体基板ＳＢ表面と離間して設けられたｐｎ接合ＰＮＪ２においてブレークダウンが発生する。このため、ブレークダウン時に発生する電子または正孔が、半導体基板ＳＢ上に形成された絶縁膜に注入されることが抑制される。従って、ブレークダウン電圧の安定化を図ることが可能となる。
When the Zener diode breaks down, a large amount of high energy electrons and holes are generated. When a pn junction where breakdown occurs is formed adjacent to the insulating film, electrons and holes generated during breakdown are injected into the insulating film. In this case, since the electrons and holes injected into the insulating film each have a charge, the width of the depletion layer generated at the pn junction adjacent to the insulating film changes. That is, by repeating the breakdown, the breakdown voltage varies.
According to the present embodiment, breakdown occurs in the pn junction PNJ2 provided apart from the surface of the semiconductor substrate SB. For this reason, it is suppressed that the electron or the hole which generate | occur | produces at the time of breakdown is inject | poured into the insulating film formed on semiconductor substrate SB. Therefore, it becomes possible to stabilize the breakdown voltage.
次に、ブレークダウン後の動作抵抗を低減する原理を説明する。
図２に示すように、ｐｎ接合ＰＮＪ２においてブレークダウンが生じた後における電流ＥＣの主な経路は、ｐｎ接合ＰＮＪ１の空乏層端の下部となる。
本実施形態に係る半導体装置ＳＤ１において、ｐ型半導体層ＰＳＬ１は、空乏層ＤＬ下に位置する高濃度不純物領域を有する。すなわち、ブレークダウン後における電流ＥＣの主な経路に、不純物濃度が高い高濃度不純物領域が形成されることとなる。このため、電流ＥＣの経路における寄生抵抗を低減することができる。従って、ブレークダウン後の動作抵抗を低減することが可能となる。
Next, the principle of reducing the operating resistance after breakdown will be described.
As shown in FIG. 2, the main path of the current EC after the breakdown occurs in the pn junction PNJ2 is the lower part of the depletion layer end of the pn junction PNJ1.
In the semiconductor device SD1 according to the present embodiment, the p-type semiconductor layer PSL1 has a high-concentration impurity region located under the depletion layer DL. That is, a high concentration impurity region having a high impurity concentration is formed in the main path of the current EC after breakdown. For this reason, the parasitic resistance in the path of the current EC can be reduced. Therefore, it is possible to reduce the operating resistance after breakdown.
次に、リーク電流を低減する原理を説明する。
ツェナーダイオードのリーク電流は、ｐｎ接合において発生する空乏層の幅が大きい程、低減される。これは、空乏層の幅が大きくなるにつれて、空乏層における最大電界が低くなることに起因する。
ツェナーダイオードのリーク電流を低減する方法として、例えばｐｎ接合における接合面積を小さくすることが挙げられる。しかしながら、この場合、ツェナーダイオードの動作抵抗が増大してしまう。また、ツェナーダイオードのリーク電流を低減する他の方法として、例えばｐｎ接合において発生する空乏層の幅を調整することが挙げられる。しかしながら、空乏層幅を調整するために不純物濃度を変動させた場合、ツェナーダイオードのブレークダウン電圧が大きく変動してしまう。この場合、ツェナーダイオードの特性についても、大きく変動してしまうこととなる。
Next, the principle of reducing the leakage current will be described.
The leakage current of the Zener diode is reduced as the width of the depletion layer generated at the pn junction increases. This is because the maximum electric field in the depletion layer decreases as the width of the depletion layer increases.
As a method for reducing the leakage current of the Zener diode, for example, the junction area in the pn junction can be reduced. In this case, however, the operating resistance of the Zener diode increases. Another method for reducing the leakage current of the Zener diode is, for example, adjusting the width of the depletion layer generated in the pn junction. However, when the impurity concentration is varied to adjust the depletion layer width, the breakdown voltage of the Zener diode greatly varies. In this case, the characteristics of the Zener diode will also vary greatly.
図２に示すように、ｐｎ接合ＰＮＪ１における空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ２における空乏層ＤＬの幅よりも大きい。このため、本実施形態に係るツェナーダイオードＺＤのリーク電流は、主にｐｎ接合ＰＮＪ２において発生することとなる。
ｐ型半導体層ＰＳＬ２の外周端において発生する空乏層ＤＬの幅は、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの影響を受ける。このため、ｐ型半導体層ＰＳＬ２の外周端において発生する空乏層ＤＬの幅は、ｐ型半導体層ＰＳＬ２の中心部において発生する空乏層ＤＬの幅よりも大きくなる。これにより、ｐ型半導体層ＰＳＬ２の外周端に位置するｐｎ接合ＰＮＪ２におけるリーク電流を低減することができる。従って、ツェナーダイオードのリーク電流を低減することが可能となる。
As shown in FIG. 2, the width of the depletion layer DL in the pn junction PNJ1 is larger than the width of the depletion layer DL in the pn junction PNJ2. For this reason, the leakage current of the Zener diode ZD according to the present embodiment is mainly generated in the pn junction PNJ2.
The width of the depletion layer DL generated at the outer peripheral edge of the p-type semiconductor layer PSL2 is affected by the depletion layer DL generated at the pn junction PNJ1. For this reason, the width of the depletion layer DL generated at the outer peripheral end of the p-type semiconductor layer PSL2 is larger than the width of the depletion layer DL generated at the center of the p-type semiconductor layer PSL2. Thereby, the leakage current in the pn junction PNJ2 located at the outer peripheral end of the p-type semiconductor layer PSL2 can be reduced. Therefore, it becomes possible to reduce the leakage current of the Zener diode.
また、本実施形態によれば、ｐｎ接合ＰＮＪ２の接合面積を小さくすることなく、ツェナーダイオードＺＤのリーク電流の低減を図ることができる。このため、ツェナーダイオードの動作抵抗が増大してしまうことを抑制することができる。
さらに、本実施形態によれば、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬの幅を調整することなく、ツェナーダイオードＺＤのリーク電流の低減を図ることができる。このため、ツェナーダイオードの特性が変動してしまうことを抑制することもできる。
Further, according to the present embodiment, the leakage current of the Zener diode ZD can be reduced without reducing the junction area of the pn junction PNJ2. For this reason, it can suppress that the operating resistance of a Zener diode increases.
Furthermore, according to the present embodiment, it is possible to reduce the leakage current of the Zener diode ZD without adjusting the width of the depletion layer DL generated in the pn junction PNJ2. For this reason, it can also suppress that the characteristic of a Zener diode fluctuates.
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。図４〜図６は、図１に示す半導体装置ＳＤ１の製造方法を示す断面図である。
まず、図４（ａ）に示すように、半導体基板ＳＢにｎ型半導体層ＮＳＬ１を形成する。ｎ型半導体層ＮＳＬ１は、例えばイオン注入、またはイオン注入と熱拡散の組み合わせにより形成される。また、ｎ型半導体層ＮＳＬ１は、半導体基板ＳＢ上にエピタキシャル成長法により形成されたエピタキシャル膜であってもよい。
次いで、ｎ型半導体層ＮＳＬ１上に、素子分離膜である絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばＬＯＣＯＳ法、またはトレンチ法により形成される。図４（ａ）に示すように、絶縁膜ＩＦ１は、例えばｎ型半導体層ＮＳＬ２およびｐ型半導体層ＰＳＬ３を形成するための開口を有する。
Next, a method for manufacturing the semiconductor device SD1 according to this embodiment will be described. 4 to 6 are cross-sectional views showing a method for manufacturing the semiconductor device SD1 shown in FIG.
First, as shown in FIG. 4A, an n-type semiconductor layer NSL1 is formed on a semiconductor substrate SB. The n-type semiconductor layer NSL1 is formed by, for example, ion implantation or a combination of ion implantation and thermal diffusion. Further, the n-type semiconductor layer NSL1 may be an epitaxial film formed on the semiconductor substrate SB by an epitaxial growth method.
Next, an insulating film IF1 that is an element isolation film is formed over the n-type semiconductor layer NSL1. The insulating film IF1 is formed by, for example, the LOCOS method or the trench method. As shown in FIG. 4A, the insulating film IF1 has openings for forming, for example, an n-type semiconductor layer NSL2 and a p-type semiconductor layer PSL3.
次いで、図４（ｂ）に示すように、ｎ型半導体層ＮＳＬ１中に、ｐ型半導体層ＰＳＬ１を形成する。ｐ型半導体層ＰＳＬ１は、次のように形成される。
まず、半導体基板ＳＢ上にレジスト膜ＲＦ１を形成する。次いで、レジスト膜ＲＦ１を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ１をマスクとしてｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ１を形成する。次いで、レジスト膜ＲＦ１を除去する。
Next, as shown in FIG. 4B, a p-type semiconductor layer PSL1 is formed in the n-type semiconductor layer NSL1. The p-type semiconductor layer PSL1 is formed as follows.
First, a resist film RF1 is formed on the semiconductor substrate SB. Next, the resist film RF1 is patterned by exposing and developing. Next, a p-type impurity is introduced into the semiconductor substrate SB using the resist film RF1 as a mask to form a p-type semiconductor layer PSL1. Next, the resist film RF1 is removed.
本実施形態において、ｐ型の不純物を導入する当該工程は、ｐ型半導体層ＰＳＬ１における不純物濃度の深さ方向のピーク位置が、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ２との間に形成されるｐｎ接合ＰＮＪ２において発生する空乏層ＤＬ下に位置するように行われる。これにより、ｐ型半導体層ＰＳＬ１は、ｐｎ接合ＰＮＪ２において発生する空乏層ＤＬ下に位置する高濃度不純物領域を有することとなる。
本実施形態において、ｐ型半導体層ＰＳＬ１は、例えば二回のイオン注入により形成される。イオン注入種がボロンである場合、例えば注入エネルギーが５０ｋｅｖ以上２００ｋｅｖ以下、注入ドーズ量が６ｅ１２ｃｍ−２以上１ｅ１３ｃｍ−２以下の条件下でイオン注入した後、注入エネルギーが４００ｋｅｖ以上１０００ｋｅｖ以下、注入ドーズ量が１ｅ１３ｃｍ−２以上６ｅ１３ｃｍ−２以下の条件下でイオン注入を行う。これにより、所望の不純物濃度分布を有するｐ型半導体層ＰＳＬ１が得られる。
なお、ｐ型半導体層ＰＳＬ１は、一回のイオン注入により形成されてもよく、三回以上のイオン注入により形成されてもよい。
In this embodiment, in the step of introducing the p-type impurity, the peak position in the depth direction of the impurity concentration in the p-type semiconductor layer PSL1 is formed between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL2. The pn junction PNJ2 is positioned below the depletion layer DL generated. As a result, the p-type semiconductor layer PSL1 has a high-concentration impurity region located under the depletion layer DL generated in the pn junction PNJ2.
In the present embodiment, the p-type semiconductor layer PSL1 is formed by, for example, twice ion implantation. When the ion implantation species is boron, for example, after ion implantation is performed with an implantation energy of 50 kev or more and 200 kev or less and an implantation dose of 6e12 cm −2 or more and 1e13 cm −2 or less, the implantation energy is 400 kev or more and 1000 kev or less. There ions are implanted under the conditions of 1E13 cm -2 or more 6E13cm -2 or less. Thereby, the p-type semiconductor layer PSL1 having a desired impurity concentration distribution is obtained.
The p-type semiconductor layer PSL1 may be formed by one ion implantation or may be formed by three or more ion implantations.
次いで、図５（ａ）に示すように、ｐ型半導体層ＰＳＬ１中にｐ型半導体層ＰＳＬ２を形成する。ｐ型半導体層ＰＳＬ２は、例えば次のように形成される。
まず、半導体基板ＳＢ上にレジスト膜ＲＦ２を形成する。次いで、レジスト膜ＲＦ２を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ２をマスクとしてｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ２を形成する。次いで、レジスト膜ＲＦ２を除去する。
ｐ型半導体層ＰＳＬ２は、イオン注入種がボロンである場合、例えば注入エネルギーが５０ｋｅｖ以上１５０ｋｅｖ以下、注入ドーズ量が１ｅ１４ｃｍ−２以上２ｅ１４ｃｍ−２以下の条件下でイオン注入することにより形成される。なお、ｐ型半導体層ＰＳＬ２を形成するためのイオン注入条件は、所望するツェナーダイオードＺＤの耐圧により適宜選択することができる。
Next, as shown in FIG. 5A, a p-type semiconductor layer PSL2 is formed in the p-type semiconductor layer PSL1. The p-type semiconductor layer PSL2 is formed as follows, for example.
First, a resist film RF2 is formed on the semiconductor substrate SB. Next, the resist film RF2 is patterned by exposing and developing. Next, a p-type impurity is introduced into the semiconductor substrate SB using the resist film RF2 as a mask to form a p-type semiconductor layer PSL2. Next, the resist film RF2 is removed.
When the ion implantation species is boron, the p-type semiconductor layer PSL2 is formed, for example, by ion implantation under conditions of an implantation energy of 50 kev to 150 kev and an implantation dose of 1e14 cm −2 to 2e14 cm −2 . The ion implantation conditions for forming the p-type semiconductor layer PSL2 can be appropriately selected depending on the desired withstand voltage of the Zener diode ZD.
次いで、図５（ｂ）に示すように、ｎ型半導体層ＮＳＬ２を形成する。ｎ型半導体層ＮＳＬ２は、平面視でｐ型半導体層ＰＳＬ２を内側に含み、かつ下面がｐ型半導体層ＰＳＬ１およびｐ型半導体層ＰＳＬ２と接するように形成される。本実施形態において、ｎ型半導体層ＮＳＬ２は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｎ型の不純物を導入することで形成される。 Next, as shown in FIG. 5B, an n-type semiconductor layer NSL2 is formed. The n-type semiconductor layer NSL2 is formed so as to include the p-type semiconductor layer PSL2 on the inner side in plan view and to have the lower surface in contact with the p-type semiconductor layer PSL1 and the p-type semiconductor layer PSL2. In the present embodiment, the n-type semiconductor layer NSL2 is formed, for example, by introducing n-type impurities into the semiconductor substrate SB located in the opening of the insulating film IF1.
ｎ型半導体層ＮＳＬ２は、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ３を形成する。次いで、レジスト膜ＲＦ３を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ３をマスクとしてｎ型の不純物を半導体基板ＳＢに導入し、ｎ型半導体層ＮＳＬ２を形成する。次いで、レジスト膜ＲＦ３を除去する。
ｎ型半導体層ＮＳＬ２は、イオン注入種がヒ素である場合、例えば注入エネルギーが１０ｋｅｖ以上１００ｋｅｖ以下、注入ドーズ量が１ｅ１５ｃｍ−２以上の条件下でイオン注入することにより形成される。
The n-type semiconductor layer NSL2 is formed as follows, for example. First, a resist film RF3 is formed on the semiconductor substrate SB. Next, the resist film RF3 is patterned by exposing and developing. Next, an n-type impurity is introduced into the semiconductor substrate SB using the resist film RF3 as a mask to form an n-type semiconductor layer NSL2. Next, the resist film RF3 is removed.
When the ion implantation species is arsenic, the n-type semiconductor layer NSL2 is formed, for example, by ion implantation under conditions of an implantation energy of 10 kev to 100 kev and an implantation dose of 1e15 cm −2 or more.
次いで、図６（ａ）に示すように、ｐ型半導体層ＰＳＬ３を形成する。ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ１中に形成される。また、ｐ型半導体層ＰＳＬ３は、ｐ型半導体層ＰＳＬ２およびｎ型半導体層ＮＳＬ２と離間して設けられる。本実施形態において、ｐ型半導体層ＰＳＬ３は、例えば絶縁膜ＩＦ１が有する開口内に位置する半導体基板ＳＢにｐ型の不純物を導入することで形成される。
ｐ型半導体層ＰＳＬ３は、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ４を形成する。次いで、レジスト膜ＲＦ４を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ４をマスクとして、ｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ３を形成する。次いで、レジスト膜ＲＦ４を除去する。
ｐ型半導体層ＰＳＬ３は、イオン注入種がフッ化ボロンである場合、例えば注入エネルギーが２ｋｅｖ以上７０ｋｅｖ以下、注入ドーズ量が１ｅ１５ｃｍ−２以上の条件下でイオン注入することにより形成される。
Next, as shown in FIG. 6A, a p-type semiconductor layer PSL3 is formed. The p-type semiconductor layer PSL3 is formed in the p-type semiconductor layer PSL1. The p-type semiconductor layer PSL3 is provided apart from the p-type semiconductor layer PSL2 and the n-type semiconductor layer NSL2. In the present embodiment, the p-type semiconductor layer PSL3 is formed, for example, by introducing a p-type impurity into the semiconductor substrate SB located in the opening of the insulating film IF1.
The p-type semiconductor layer PSL3 is formed as follows, for example. First, a resist film RF4 is formed on the semiconductor substrate SB. Next, the resist film RF4 is patterned by exposing and developing. Next, using the resist film RF4 as a mask, p-type impurities are introduced into the semiconductor substrate SB to form a p-type semiconductor layer PSL3. Next, the resist film RF4 is removed.
When the ion implantation species is boron fluoride, the p-type semiconductor layer PSL3 is formed, for example, by ion implantation under conditions where the implantation energy is 2 kev or more and 70 kev or less and the implantation dose is 1e15 cm −2 or more.
次いで、図６（ｂ）に示すように、半導体基板ＳＢ上および絶縁膜ＩＦ１上に、層間絶縁膜である絶縁膜ＩＦ２を形成する。
次いで、絶縁膜ＩＦ２中に電極ＥＬ１および電極ＥＬ２を形成する。これにより、図１に示す半導体装置ＳＤ１が得られる。
Next, as illustrated in FIG. 6B, an insulating film IF2 that is an interlayer insulating film is formed over the semiconductor substrate SB and the insulating film IF1.
Next, the electrode EL1 and the electrode EL2 are formed in the insulating film IF2. Thereby, the semiconductor device SD1 shown in FIG. 1 is obtained.
次に、本実施形態の効果を説明する。
本実施形態によれば、半導体基板ＳＢ表面と離間して設けられたｐｎ接合ＰＮＪ２においてブレークダウンが発生する。このため、ブレークダウン時に発生する電子または正孔が、半導体基板ＳＢ上に形成された絶縁膜ＩＦ１に注入されることが抑制される。従って、ブレークダウン電圧の安定化を図ることが可能となる。
また、ｐ型半導体層ＰＳＬ１は、空乏層ＤＬ下に位置する高濃度不純物領域を有する。このため、電流ＥＣの経路における寄生抵抗を低減することができる。従って、ブレークダウン後の動作抵抗を低減することが可能となる。
このように、本実施形態によれば、ブレークダウン電圧の安定化を図りつつ、ブレークダウン後の動作抵抗を低減することができる。
Next, the effect of this embodiment will be described.
According to the present embodiment, breakdown occurs in the pn junction PNJ2 provided apart from the surface of the semiconductor substrate SB. For this reason, injection of electrons or holes generated during breakdown into the insulating film IF1 formed over the semiconductor substrate SB is suppressed. Therefore, it becomes possible to stabilize the breakdown voltage.
The p-type semiconductor layer PSL1 has a high concentration impurity region located under the depletion layer DL. For this reason, the parasitic resistance in the path of the current EC can be reduced. Therefore, it is possible to reduce the operating resistance after breakdown.
Thus, according to the present embodiment, it is possible to reduce the operating resistance after breakdown while stabilizing the breakdown voltage.
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ２は、高濃度不純物領域がｐ型埋め込み層ＰＢＬであることを除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
(Second Embodiment)
FIG. 7 is a cross-sectional view showing the semiconductor device SD2 according to the second embodiment, and corresponds to FIG. 1 in the first embodiment.
The semiconductor device SD2 according to the present embodiment has the same configuration as the semiconductor device SD1 according to the first embodiment except that the high-concentration impurity region is the p-type buried layer PBL.
本実施形態に係る半導体装置ＳＤ２は、例えばｎ型半導体基板ＮＳＢを備える。なお、半導体装置ＳＤ２は、ｐ型の半導体基板を備えていてもよい。半導体装置ＳＤ２がｐ型の半導体基板を備える場合、半導体装置ＳＤ２に含まれる各構成の導電型は、本実施形態に示すものと逆のものとなる。
図７に示すように、本実施形態に係る半導体装置ＳＤ２は、ｎ型半導体基板ＮＳＢ上に形成されたｐ型埋め込み層ＰＢＬを備える。ｐ型埋め込み層ＰＢＬは、例えばｐ型の導電型を有する。
ｐ型埋め込み層ＰＢＬは、例えばｐ型半導体層ＰＳＬ１下に位置する。また、ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１の下端と接続している。このため、ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１と一体としてｐ型半導体層を構成することとなる。なお、ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１と接続していればよく、例えばｐ型半導体層ＰＳＬ１により内包されていてもよい。
The semiconductor device SD2 according to this embodiment includes, for example, an n-type semiconductor substrate NSB. The semiconductor device SD2 may include a p-type semiconductor substrate. When the semiconductor device SD2 includes a p-type semiconductor substrate, the conductivity type of each component included in the semiconductor device SD2 is opposite to that shown in the present embodiment.
As shown in FIG. 7, the semiconductor device SD2 according to this embodiment includes a p-type buried layer PBL formed on an n-type semiconductor substrate NSB. The p-type buried layer PBL has, for example, a p-type conductivity type.
The p-type buried layer PBL is located, for example, under the p-type semiconductor layer PSL1. The p-type buried layer PBL is connected to the lower end of the p-type semiconductor layer PSL1. For this reason, the p-type buried layer PBL constitutes a p-type semiconductor layer integrally with the p-type semiconductor layer PSL1. Note that the p-type buried layer PBL only needs to be connected to the p-type semiconductor layer PSL1, and may be included, for example, by the p-type semiconductor layer PSL1.
ｐ型埋め込み層ＰＢＬは、ｐ型半導体層ＰＳＬ１よりも高い不純物濃度を有する。このため、高濃度不純物領域は、ｐ型埋め込み層ＰＢＬにより構成される。一方で、空乏層領域は、ｐ型半導体層ＰＳＬ１中に形成される。ｐ型埋め込み層ＰＢＬの不純物濃度は、例えば１ｅ１７ｃｍ−３以上５ｅ１８ｃｍ−３以下である。
なお、ｐ型半導体層ＰＳＬ１の不純物濃度は、空乏層ＤＬの拡がりに伴う素子サイズの拡大が生じない範囲で薄くすることが好ましい。この場合、ｐｎ接合ＰＮＪ１において発生する空乏層ＤＬの幅を十分大きくすることができる。ｐ型半導体層ＰＳＬ１の不純物濃度は、例えば２ｅ１６ｃｍ−３以上１ｅ１８ｃｍ−３以下である。
The p-type buried layer PBL has a higher impurity concentration than the p-type semiconductor layer PSL1. Therefore, the high concentration impurity region is constituted by the p-type buried layer PBL. On the other hand, the depletion layer region is formed in the p-type semiconductor layer PSL1. The impurity concentration of the p-type buried layer PBL is, for example, 1e17 cm −3 or more and 5e18 cm −3 or less.
Note that the impurity concentration of the p-type semiconductor layer PSL1 is preferably thin as long as the element size does not increase with the expansion of the depletion layer DL. In this case, the width of the depletion layer DL generated in the pn junction PNJ1 can be sufficiently increased. The impurity concentration of the p-type semiconductor layer PSL1 is, for example, not less than 2e16 cm −3 and not more than 1e18 cm −3 .
ｐ型埋め込み層ＰＢＬは、例えばｐｎ接合ＰＮＪ１において発生する空乏層ＤＬ下に位置する。これにより、高濃度不純物領域を、ブレークダウン後の電流ＥＣの経路に形成することができる。従って、ブレークダウン後の動作抵抗を効果的に低減することが可能となる。 The p-type buried layer PBL is located under the depletion layer DL generated at the pn junction PNJ1, for example. Thereby, a high concentration impurity region can be formed in the path of the current EC after breakdown. Therefore, it is possible to effectively reduce the operating resistance after breakdown.
図７に示すように、本実施形態に係る半導体装置ＳＤ２は、ｎ型半導体基板ＮＳＢと、ｎ型半導体基板ＮＳＢ上にエピタキシャル成長法により形成されたｎ型エピタキシャル層ＮＥＬと、を備える。ｎ型半導体基板ＮＳＢとｎ型エピタキシャル層ＮＥＬは、一体としてｎ型半導体層を構成することとなる。ｐ型埋め込み層ＰＢＬは、例えばｎ型半導体基板ＮＳＢとｎ型エピタキシャル層ＮＥＬとの間に形成される。 As shown in FIG. 7, the semiconductor device SD2 according to this embodiment includes an n-type semiconductor substrate NSB and an n-type epitaxial layer NEL formed on the n-type semiconductor substrate NSB by an epitaxial growth method. The n-type semiconductor substrate NSB and the n-type epitaxial layer NEL together constitute an n-type semiconductor layer. The p-type buried layer PBL is formed, for example, between the n-type semiconductor substrate NSB and the n-type epitaxial layer NEL.
次に、本実施形態に係る半導体装置ＳＤ２の製造方法を説明する。図８および図９は、図７に示す半導体装置ＳＤ２の製造方法を示す断面図である。
まず、図８（ａ）に示すように、ｎ型半導体基板ＮＳＢ上に、マスク膜ＭＦを形成する。マスク膜ＭＦは、例えば半導体基板ＳＢ表面を熱酸化することにより形成される。
Next, a method for manufacturing the semiconductor device SD2 according to the present embodiment will be described. 8 and 9 are cross-sectional views showing a method for manufacturing the semiconductor device SD2 shown in FIG.
First, as shown in FIG. 8A, a mask film MF is formed on the n-type semiconductor substrate NSB. The mask film MF is formed, for example, by thermally oxidizing the surface of the semiconductor substrate SB.
次いで、図８（ｂ）に示すように、ｎ型半導体基板ＮＳＢ上にｐ型埋め込み層ＰＢＬを形成する。ｐ型埋め込み層ＰＢＬは、例えば次のように形成される。
まず、露光・現像によりパターニングされたマスク膜ＭＦをマスクとして、ｎ型半導体基板ＮＳＢにイオン注入を行う。イオン注入は、例えばボロン等のイオン注入種を用いて行われる。次いで、熱拡散を行う。これにより、ｐ型埋め込み層ＰＢＬが形成される。
次いで、図８（ｃ）に示すように、ｎ型半導体基板ＮＳＢ上およびｐ型埋め込み層ＰＢＬ上に、ｎ型エピタキシャル層ＮＥＬを形成する。
Next, as shown in FIG. 8B, a p-type buried layer PBL is formed on the n-type semiconductor substrate NSB. The p-type buried layer PBL is formed as follows, for example.
First, ion implantation is performed on the n-type semiconductor substrate NSB using the mask film MF patterned by exposure and development as a mask. The ion implantation is performed using an ion implantation species such as boron. Next, thermal diffusion is performed. Thereby, the p-type buried layer PBL is formed.
Next, as shown in FIG. 8C, an n-type epitaxial layer NEL is formed on the n-type semiconductor substrate NSB and the p-type buried layer PBL.
次いで、図９（ａ）に示すように、ｎ型エピタキシャル層ＮＥＬ上に、素子分離膜である絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばＬＯＣＯＳ法、またはトレンチ法により形成される。
次いで、図９（ｂ）に示すように、ｎ型エピタキシャル層ＮＥＬにｐ型半導体層ＰＳＬ１を形成する。ｐ型半導体層ＰＳＬ１は、例えば次のように形成される。まず、ｎ型エピタキシャル層ＮＥＬ上に、レジスト膜ＲＦ５を形成する。次いで、レジスト膜ＲＦ５を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ５をマスクとしてｐ型の不純物をｎ型エピタキシャル層ＮＥＬに導入し、ｐ型半導体層ＰＳＬ１を形成する。このとき、ｐ型半導体層ＰＳＬ１がｐ型埋め込み層ＰＢＬと接続する深さとなるよう、ｐ型の不純物を導入する。次いで、レジスト膜ＲＦ５を除去する。
Next, as shown in FIG. 9A, an insulating film IF1 that is an element isolation film is formed on the n-type epitaxial layer NEL. The insulating film IF1 is formed by, for example, the LOCOS method or the trench method.
Next, as shown in FIG. 9B, a p-type semiconductor layer PSL1 is formed in the n-type epitaxial layer NEL. The p-type semiconductor layer PSL1 is formed as follows, for example. First, a resist film RF5 is formed on the n-type epitaxial layer NEL. Next, the resist film RF5 is patterned by exposing and developing. Next, a p-type impurity is introduced into the n-type epitaxial layer NEL using the resist film RF5 as a mask to form a p-type semiconductor layer PSL1. At this time, a p-type impurity is introduced so that the p-type semiconductor layer PSL1 has a depth connecting to the p-type buried layer PBL. Next, the resist film RF5 is removed.
次いで、図５および図６に示す第１の実施形態に係る工程と同様に、ｐ型半導体層ＰＳＬ２、ｎ型半導体層ＮＳＬ２、ｐ型半導体層ＰＳＬ３、および絶縁膜ＩＦ２を形成する。次いで、絶縁膜ＩＦ２内に電極ＥＬ１および電極ＥＬ２を形成する。これにより、図７に示す半導体装置ＳＤ２が得られる。 Next, similarly to the process according to the first embodiment shown in FIGS. 5 and 6, the p-type semiconductor layer PSL2, the n-type semiconductor layer NSL2, the p-type semiconductor layer PSL3, and the insulating film IF2 are formed. Next, the electrode EL1 and the electrode EL2 are formed in the insulating film IF2. Thereby, the semiconductor device SD2 shown in FIG. 7 is obtained.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤ３を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ３は、ｐ型半導体層ＰＳＬ４を備える点を除いて、第１の実施形態と同様の構成を有する。
(Third embodiment)
FIG. 10 is a cross-sectional view showing a semiconductor device SD3 according to the third embodiment, and corresponds to FIG. 1 in the first embodiment.
The semiconductor device SD3 according to this embodiment has the same configuration as that of the first embodiment, except that the p-type semiconductor layer PSL4 is provided.
図１０に示すように、本実施形態に係る半導体装置ＳＤ３は、ｐ型半導体層ＰＳＬ４を備えている。ｐ型半導体層ＰＳＬ４は、例えばｐ型の導電型を有する。
ｐ型半導体層ＰＳＬ４は、ｐ型半導体層ＰＳＬ１とｐ型半導体層ＰＳＬ３とを接続するよう、ｐ型半導体層ＰＳＬ１中に形成されている。本実施形態において、ｐ型半導体層ＰＳＬ４は、例えばｐ型半導体層ＰＳＬ３の下端と接続するよう、ｐ型半導体層ＰＳＬ３下に形成される。
ｐ型半導体層ＰＳＬ４の不純物濃度は、ｐ型半導体層ＰＳＬ１の不純物濃度よりも高い。また、ｐ型半導体層ＰＳＬ４の不純物濃度は、ｐ型半導体層ＰＳＬ３よりも低い。ｐ型半導体層ＰＳＬ４の不純物濃度は、例えば１ｅ１７ｃｍ−３以上５ｅ１８ｃｍ−３以下である。ｐ型半導体層ＰＳＬ４の不純物濃度が上記範囲であることにより、後述のように動作抵抗を効果的に低減することができる。
As shown in FIG. 10, the semiconductor device SD3 according to this embodiment includes a p-type semiconductor layer PSL4. The p-type semiconductor layer PSL4 has, for example, a p-type conductivity type.
The p-type semiconductor layer PSL4 is formed in the p-type semiconductor layer PSL1 so as to connect the p-type semiconductor layer PSL1 and the p-type semiconductor layer PSL3. In the present embodiment, the p-type semiconductor layer PSL4 is formed under the p-type semiconductor layer PSL3 so as to be connected to the lower end of the p-type semiconductor layer PSL3, for example.
The impurity concentration of the p-type semiconductor layer PSL4 is higher than the impurity concentration of the p-type semiconductor layer PSL1. The impurity concentration of the p-type semiconductor layer PSL4 is lower than that of the p-type semiconductor layer PSL3. The impurity concentration of the p-type semiconductor layer PSL4 is, for example, not less than 1e17 cm −3 and not more than 5e18 cm −3 . When the impurity concentration of the p-type semiconductor layer PSL4 is in the above range, the operating resistance can be effectively reduced as described later.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、ｐ型半導体層ＰＳＬ４は、ｐ型半導体層ＰＳＬ１とｐ型半導体層ＰＳＬ３とを接続する。このため、ブレークダウン後の電流ＥＣの経路上に、不純物濃度が高いｐ型半導体層ＰＳＬ４が形成されることとなる。このため、電流ＥＣの経路における寄生抵抗を低減することができる。従って、ブレークダウン後の動作抵抗を低減することが可能となる。
Also in this embodiment, the same effect as that of the first embodiment can be obtained.
According to the present embodiment, the p-type semiconductor layer PSL4 connects the p-type semiconductor layer PSL1 and the p-type semiconductor layer PSL3. For this reason, the p-type semiconductor layer PSL4 having a high impurity concentration is formed on the path of the current EC after breakdown. For this reason, the parasitic resistance in the path of the current EC can be reduced. Therefore, it is possible to reduce the operating resistance after breakdown.
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置ＳＤ４を示す断面図であって、第１の実施形態に係る図１に対応している。
本実施形態に係る半導体装置ＳＤ４は、ｐ型半導体層ＰＳＬ５を備える点を除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
(Fourth embodiment)
FIG. 11 is a cross-sectional view showing a semiconductor device SD4 according to the fourth embodiment, and corresponds to FIG. 1 according to the first embodiment.
The semiconductor device SD4 according to this embodiment has the same configuration as that of the semiconductor device SD1 according to the first embodiment, except that the semiconductor device SD4 includes a p-type semiconductor layer PSL5.
図１１に示すように、本実施形態に係る半導体装置ＳＤ４は、ｐ型半導体層ＰＳＬ５を備えている。ｐ型半導体層ＰＳＬ５は、例えばｐ型の導電型を有する。
ｐ型半導体層ＰＳＬ５は、ｐ型半導体層ＰＳＬ１を内側に含むようｎ型半導体層ＮＳＬ１中に形成されている。すなわち、ｐ型半導体層ＰＳＬ１は、側面および下面がｐ型半導体層ＰＳＬ５により覆われている。ｐ型半導体層ＰＳＬ５の深さは、例えば３μｍ以上１０μｍ以下である。
ｐ型半導体層ＰＳＬ５の不純物濃度は、ｐ型半導体層ＰＳＬ１の不純物濃度よりも低い。本実施形態において、ｐ型半導体層ＰＳＬ５の不純物濃度は、例えば１ｅ１５ｃｍ−３以上１ｅ１７ｃｍ−３以下である。
なお、ｐ型半導体層ＰＳＬ５は、例えばイオン注入、またはイオン注入と熱拡散との組み合わせにより形成される。また、ｐ型半導体層ＰＳＬ５は、例えばエピタキシャル成長法により形成されたエピタキシャル膜であってもよい。
As shown in FIG. 11, the semiconductor device SD4 according to this embodiment includes a p-type semiconductor layer PSL5. The p-type semiconductor layer PSL5 has, for example, a p-type conductivity type.
The p-type semiconductor layer PSL5 is formed in the n-type semiconductor layer NSL1 so as to include the p-type semiconductor layer PSL1 inside. That is, the p-type semiconductor layer PSL1 is covered with the p-type semiconductor layer PSL5 on the side and bottom surfaces. The depth of the p-type semiconductor layer PSL5 is, for example, not less than 3 μm and not more than 10 μm.
The impurity concentration of the p-type semiconductor layer PSL5 is lower than the impurity concentration of the p-type semiconductor layer PSL1. In the present embodiment, the impurity concentration of the p-type semiconductor layer PSL5 is, for example, not less than 1e15 cm −3 and not more than 1e17 cm −3 .
The p-type semiconductor layer PSL5 is formed by, for example, ion implantation or a combination of ion implantation and thermal diffusion. The p-type semiconductor layer PSL5 may be an epitaxial film formed by, for example, an epitaxial growth method.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態において、ｐ型半導体層ＰＳＬ５は、ｐ型半導体層ＰＳＬ１を内側に含むようｎ型半導体層ＮＳＬ１中に設けられ、かつｐ型半導体層ＰＳＬ１よりも不純物濃度が低い。このため、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ１との間におけるブレークダウン電圧を高くすることができる。すなわち、ｐ型半導体層ＰＳＬ１とｎ型半導体層ＮＳＬ１との間における耐圧を向上することができる。従って、ツェナーダイオードをより広い電圧範囲で使用することが可能となる。
Also in this embodiment, the same effect as that of the first embodiment can be obtained.
In the present embodiment, the p-type semiconductor layer PSL5 is provided in the n-type semiconductor layer NSL1 so as to include the p-type semiconductor layer PSL1 inside, and has an impurity concentration lower than that of the p-type semiconductor layer PSL1. For this reason, the breakdown voltage between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL1 can be increased. That is, the breakdown voltage between the p-type semiconductor layer PSL1 and the n-type semiconductor layer NSL1 can be improved. Therefore, the Zener diode can be used in a wider voltage range.
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置ＳＤ５を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ５は、ツェナーダイオードＺＤおよびトランジスタＴＲを混載している点を除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
(Fifth embodiment)
FIG. 12 is a cross-sectional view showing a semiconductor device SD5 according to the fifth embodiment, and corresponds to FIG. 1 in the first embodiment.
The semiconductor device SD5 according to the present embodiment has the same configuration as that of the semiconductor device SD1 according to the first embodiment, except that the Zener diode ZD and the transistor TR are mounted together.
図１２に示すように、半導体装置ＳＤ５は、トランジスタＴＲを備えている。トランジスタＴＲは、ウェル領域ＷＬと、ソース・ドレイン領域ＳＤＲと、ゲート電極ＧＥと、を有する。トランジスタＴＲは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成する。
ウェル領域ＷＬは、ｎ型半導体層ＮＳＬ１中に設けられる。また、ウェル領域ＷＬは、例えばｐ型の導電型を有する。
本実施形態において、ウェル領域ＷＬは、例えばｐ型半導体層ＰＳＬ１と同一の工程により形成される。このため、ウェル領域ＷＬは、例えば深さ方向においてｐ型半導体層ＰＳＬ１と同一の不純物濃度分布を有する。また、ウェル領域ＷＬは、ｐ型半導体層ＰＳＬ１と同一の深さを有する。
As shown in FIG. 12, the semiconductor device SD5 includes a transistor TR. The transistor TR includes a well region WL, a source / drain region SDR, and a gate electrode GE. The transistor TR configures, for example, a CMOS (Complementary Metal Oxide Semiconductor).
The well region WL is provided in the n-type semiconductor layer NSL1. The well region WL has, for example, a p-type conductivity type.
In this embodiment, the well region WL is formed by the same process as that of the p-type semiconductor layer PSL1, for example. For this reason, the well region WL has, for example, the same impurity concentration distribution as the p-type semiconductor layer PSL1 in the depth direction. The well region WL has the same depth as the p-type semiconductor layer PSL1.
図１２に示すように、ソース・ドレイン領域ＳＤＲは、ウェル領域ＷＬ中に、ゲート電極ＧＥの両側に位置するように設けられる。また、ソース・ドレイン領域ＳＤＲは、例えばｎ型の導電型を有する。ソース・ドレイン領域ＳＤＲ上には、絶縁膜ＩＦ２中に形成され、かつソース・ドレイン領域ＳＤＲと接続する電極ＥＬ３が形成されている。
ソース・ドレイン領域ＳＤＲは、例えばｎ型半導体層ＮＳＬ２と同一工程により形成される。なお、ソース・ドレイン領域ＳＤＲは、ｎ型半導体層ＮＳＬ２と異なる工程により形成されてもよい。
As shown in FIG. 12, the source / drain regions SDR are provided in the well region WL so as to be located on both sides of the gate electrode GE. The source / drain region SDR has, for example, an n-type conductivity type. On the source / drain region SDR, an electrode EL3 formed in the insulating film IF2 and connected to the source / drain region SDR is formed.
The source / drain region SDR is formed by the same process as that of the n-type semiconductor layer NSL2, for example. The source / drain region SDR may be formed by a process different from that of the n-type semiconductor layer NSL2.
ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して半導体基板ＳＢ上に設けられている。また、ゲート電極ＧＥは、ソース・ドレイン領域ＳＤＲ間に位置している。
ゲート電極ＧＥは、例えばポリシリコン膜、またはポリシリコン膜とシリサイド膜の積層構造等により構成される。ゲート電極ＧＥとしてポリシリコン膜とシリサイド膜との積層構造を採用することで、ゲート電極の抵抗を低くすることができる。この場合、ポリシリコン膜の膜厚は、例えば０．１μｍ以上０．２μｍ以下である。また、シリサイド膜の膜厚は、例えば０．１μｍ以上０．２μｍ以下である。
ゲート絶縁膜ＧＩは、例えば熱酸化膜等により構成される。ゲート絶縁膜ＧＩの膜厚は、例えば電界が４ＭＶ／ｃｍ以上６ＭＶ／ｃｍ以下となる厚さに設定される。
The gate electrode GE is provided on the semiconductor substrate SB via the gate insulating film GI. The gate electrode GE is located between the source / drain regions SDR.
The gate electrode GE is composed of, for example, a polysilicon film or a stacked structure of a polysilicon film and a silicide film. By adopting a stacked structure of a polysilicon film and a silicide film as the gate electrode GE, the resistance of the gate electrode can be lowered. In this case, the thickness of the polysilicon film is, for example, not less than 0.1 μm and not more than 0.2 μm. The film thickness of the silicide film is, for example, not less than 0.1 μm and not more than 0.2 μm.
The gate insulating film GI is made of, for example, a thermal oxide film. The film thickness of the gate insulating film GI is set to a thickness at which the electric field is 4 MV / cm or more and 6 MV / cm or less, for example.
次に、本実施形態に係る半導体装置ＳＤ５の製造方法を説明する。図１３〜図１５は、図１２に示す半導体装置ＳＤ５の製造方法を示す断面図である。
まず、図１３（ａ）に示すように、半導体基板ＳＢ上にｎ型半導体層ＮＳＬ１を形成する。次いで、ｎ型半導体層ＮＳＬ１上に、絶縁膜ＩＦ１を形成する。これらの工程については、図４（ａ）に示す第１の実施形態に係る工程と同様に行うことができる。
本実施形態では、図１３（ａ）に示すように、絶縁膜ＩＦ１はトランジスタＴＲを形成するための開口を有する。
Next, a method for manufacturing the semiconductor device SD5 according to this embodiment will be described. 13 to 15 are cross-sectional views showing a method for manufacturing the semiconductor device SD5 shown in FIG.
First, as shown in FIG. 13A, an n-type semiconductor layer NSL1 is formed on a semiconductor substrate SB. Next, the insulating film IF1 is formed over the n-type semiconductor layer NSL1. About these processes, it can carry out similarly to the process which concerns on 1st Embodiment shown to Fig.4 (a).
In the present embodiment, as shown in FIG. 13A, the insulating film IF1 has an opening for forming the transistor TR.
次いで、図１３（ｂ）に示すように、ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬを形成する。このとき、ウェル領域ＷＬは、例えばｐ型半導体層ＰＳＬ１の形成と同時に半導体基板ＳＢに形成される。また、ウェル領域ＷＬは、ｐ型半導体層ＰＳＬ１と離間した位置に形成される。
ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬは、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ６を形成する。次いで、レジスト膜ＲＦ６を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ６をマスクとしてｐ型の不純物を半導体基板ＳＢに導入し、ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬを形成する。次いで、レジスト膜ＲＦ６を除去する。
ｐ型半導体層ＰＳＬ１およびウェル領域ＷＬを形成する際のイオン注入条件は、第１の実施形態におけるｐ型半導体層ＰＳＬ１の形成工程と同一とする。
Next, as shown in FIG. 13B, a p-type semiconductor layer PSL1 and a well region WL are formed. At this time, the well region WL is formed in the semiconductor substrate SB simultaneously with the formation of the p-type semiconductor layer PSL1, for example. The well region WL is formed at a position separated from the p-type semiconductor layer PSL1.
The p-type semiconductor layer PSL1 and the well region WL are formed, for example, as follows. First, a resist film RF6 is formed on the semiconductor substrate SB. Next, the resist film RF6 is patterned by exposing and developing. Next, p-type impurities are introduced into the semiconductor substrate SB using the resist film RF6 as a mask to form the p-type semiconductor layer PSL1 and the well region WL. Next, the resist film RF6 is removed.
The ion implantation conditions for forming the p-type semiconductor layer PSL1 and the well region WL are the same as those for forming the p-type semiconductor layer PSL1 in the first embodiment.
次いで、図１４（ａ）に示すように、ｐ型半導体層ＰＳＬ２を形成する。ｐ型半導体層ＰＳＬ２は、例えば図５（ａ）に示す第１の実施形態に係る工程と同様に形成される。
次いで、図１４（ｂ）に示すように、半導体基板ＳＢ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩは、ウェル領域ＷＬが設けられている領域上に形成される。
Next, as shown in FIG. 14A, a p-type semiconductor layer PSL2 is formed. The p-type semiconductor layer PSL2 is formed, for example, in the same manner as the process according to the first embodiment shown in FIG.
Next, as shown in FIG. 14B, the gate electrode GE is formed on the semiconductor substrate SB via the gate insulating film GI. The gate electrode GE and the gate insulating film GI are formed on the region where the well region WL is provided.
次いで、図１５（ａ）に示すように、ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲを形成する。このとき、ソース・ドレイン領域ＳＤＲは、例えばｎ型半導体層ＮＳＬ２と同時に、ウェル領域ＷＬ中に形成される。
ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲは、例えば次のように形成される。まず、半導体基板ＳＢ上にレジスト膜ＲＦ７を形成する。次いで、レジスト膜ＲＦ７を露光・現像することにより、パターニングする。次いで、レジスト膜ＲＦ７をマスクとしてｎ型の不純物を導入し、ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲを形成する。次いで、レジスト膜ＲＦ７を除去する。
ｎ型半導体層ＮＳＬ２およびソース・ドレイン領域ＳＤＲを形成する際のイオン注入条件は、例えば第１の実施形態におけるｎ型半導体層ＮＳＬ２の形成工程と同様とすることができる。なお、ソース・ドレイン領域ＳＤＲは、ｎ型半導体層ＮＳＬ２と異なる工程により形成されてもよい。
Next, as shown in FIG. 15A, an n-type semiconductor layer NSL2 and a source / drain region SDR are formed. At this time, the source / drain region SDR is formed in the well region WL simultaneously with the n-type semiconductor layer NSL2, for example.
The n-type semiconductor layer NSL2 and the source / drain region SDR are formed as follows, for example. First, a resist film RF7 is formed on the semiconductor substrate SB. Next, the resist film RF7 is patterned by exposing and developing. Next, an n-type impurity is introduced using the resist film RF7 as a mask to form an n-type semiconductor layer NSL2 and a source / drain region SDR. Next, the resist film RF7 is removed.
The ion implantation conditions for forming the n-type semiconductor layer NSL2 and the source / drain regions SDR can be the same as, for example, the step of forming the n-type semiconductor layer NSL2 in the first embodiment. The source / drain region SDR may be formed by a process different from that of the n-type semiconductor layer NSL2.
次いで、図１５（ｂ）に示すように、ｐ型半導体層ＰＳＬ３を形成する。ｐ型半導体層ＰＳＬ３は、例えば図６（ａ）に示す第１の実施形態に係る工程と同様に形成される。
次いで、半導体基板ＳＢ上に、絶縁膜ＩＦ２を形成する。次いで、絶縁膜ＩＦ２中に、電極ＥＬ１、電極ＥＬ２、および電極ＥＬ３を形成する。これにより、図１２に示す半導体装置ＳＤ５が得られる。
Next, as shown in FIG. 15B, a p-type semiconductor layer PSL3 is formed. The p-type semiconductor layer PSL3 is formed, for example, in the same manner as in the process according to the first embodiment shown in FIG.
Next, an insulating film IF2 is formed over the semiconductor substrate SB. Next, the electrode EL1, the electrode EL2, and the electrode EL3 are formed in the insulating film IF2. Thereby, the semiconductor device SD5 shown in FIG. 12 is obtained.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、トランジスタＴＲのウェル領域ＷＬは、ツェナーダイオードＺＤのｐ型半導体層ＰＳＬ２と同一の工程により形成することができる。このため、トランジスタおよびツェナーダイオードを混載した半導体装置の製造において、製造工程の短縮化を図ることができる。これにより、半導体装置の製造コストを低減することが可能となる。
Also in this embodiment, the same effect as that of the first embodiment can be obtained.
Further, according to the present embodiment, the well region WL of the transistor TR can be formed by the same process as the p-type semiconductor layer PSL2 of the Zener diode ZD. For this reason, in the manufacture of a semiconductor device in which a transistor and a Zener diode are mixedly mounted, the manufacturing process can be shortened. As a result, the manufacturing cost of the semiconductor device can be reduced.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＺＤ ツェナーダイオード
ＳＢ 半導体基板
ＮＳＢ ｎ型半導体基板
ＮＳＬ１ ｎ型半導体層
ＮＳＬ２ ｎ型半導体層
ＰＳＬ１ ｐ型半導体層
ＰＳＬ２ ｐ型半導体層
ＰＳＬ３ ｐ型半導体層
ＰＳＬ４ ｐ型半導体層
ＰＳＬ５ ｐ型半導体層
ＮＥＬ ｎ型エピタキシャル層
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＥＬ１ 電極
ＥＬ２ 電極
ＥＬ３ 電極
ＰＮＪ１ ｐｎ接合
ＰＮＪ２ ｐｎ接合
ＤＬ 空乏層
ＥＣ 電流
ＲＦ１ レジスト膜
ＲＦ２ レジスト膜
ＲＦ３ レジスト膜
ＲＦ４ レジスト膜
ＲＦ５ レジスト膜
ＲＦ６ レジスト膜
ＲＦ７ レジスト膜
ＰＢＬ ｐ型埋め込み層
ＭＦ マスク膜
ＴＲ トランジスタ
ＷＬ ウェル領域
ＳＤＲ ソース・ドレイン領域
ＧＩ ゲート絶縁膜
ＧＥ ゲート電極
ＳＤ１ 半導体装置
ＳＤ２ 半導体装置
ＳＤ３ 半導体装置
ＳＤ４ 半導体装置
ＳＤ５ 半導体装置
ZD Zener diode SB Semiconductor substrate NSB n-type semiconductor substrate NSL1 n-type semiconductor layer NSL2 n-type semiconductor layer PSL1 p-type semiconductor layer PSL2 p-type semiconductor layer PSL3 p-type semiconductor layer PSL4 p-type semiconductor layer PSL5 p-type semiconductor layer NEL n-type epitaxial Layer IF1 insulating film IF2 insulating film EL1 electrode EL2 electrode EL3 electrode PNJ1 pn junction PNJ2 pn junction DL depletion layer EC current RF1 resist film RF2 resist film RF3 resist film RF4 resist film RF5 resist film RF6 resist film RF7 resist film PBL p-type buried layer MF mask film TR transistor WL well region SDR source / drain region GI gate insulating film GE gate electrode SD1 semiconductor device SD2 semiconductor device SD3 semiconductor device SD4 semiconductor device SD5 semiconductor device
Claims (16)
前記第１半導体層中に設けられた前記第１導電型とは異なる第２導電型の第２半導体層と、
前記第２半導体層中に設けられ、かつ前記第２半導体層よりも不純物濃度が高い前記第２導電型の第３半導体層と、
平面視で前記第３半導体層を内側に含むよう前記第３半導体層上に設けられ、かつ下面が前記第２半導体層および前記第３半導体層と接する前記第１導電型の第４半導体層と、
前記第２半導体層と接続する第１電極と、
前記第４半導体層と接続する第２電極と、
を備え、
前記第２半導体層は、前記第４半導体層との間に形成されるｐｎ接合において発生する空乏層中に位置する空乏層領域と、前記空乏層下に位置し、かつ前記空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む半導体装置。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a second conductivity type different from the first conductivity type provided in the first semiconductor layer;
A third semiconductor layer of the second conductivity type provided in the second semiconductor layer and having an impurity concentration higher than that of the second semiconductor layer;
A fourth semiconductor layer of the first conductivity type provided on the third semiconductor layer so as to include the third semiconductor layer inside in a plan view and having a lower surface in contact with the second semiconductor layer and the third semiconductor layer; ,
A first electrode connected to the second semiconductor layer;
A second electrode connected to the fourth semiconductor layer;
With
The second semiconductor layer includes a depletion layer region located in a depletion layer generated in a pn junction formed between the fourth semiconductor layer, a lower layer located below the depletion layer, and more than the depletion layer region. A semiconductor device including a high concentration impurity region having a high impurity concentration.
前記第３半導体層の外周端は、前記第４半導体層の外周端よりも内側に後退している半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which an outer peripheral end of the third semiconductor layer is recessed inward from an outer peripheral end of the fourth semiconductor layer.
前記第１電極と前記第２半導体層を接続するよう前記第２半導体層中に設けられ、かつ前記第２半導体層よりも不純物濃度が高い前記第２導電型の第５半導体層を備える半導体装置。 The semiconductor device according to claim 1,
A semiconductor device provided with a fifth semiconductor layer of the second conductivity type provided in the second semiconductor layer so as to connect the first electrode and the second semiconductor layer and having an impurity concentration higher than that of the second semiconductor layer. .
前記第５半導体層と前記第２半導体層を接続するよう前記第２半導体層中に設けられ、前記第２半導体層よりも不純物濃度が高く、かつ前記第５半導体層よりも不純物濃度が低い前記第２導電型の第６半導体層を備える半導体装置。 The semiconductor device according to claim 3.
The second semiconductor layer is provided in the second semiconductor layer so as to connect the fifth semiconductor layer and the second semiconductor layer, and has an impurity concentration higher than that of the second semiconductor layer and lower than that of the fifth semiconductor layer. A semiconductor device comprising a sixth semiconductor layer of a second conductivity type.
前記第２半導体層を内側に含むよう前記第１半導体層中に設けられ、かつ前記第２半導体層よりも不純物濃度が低い前記第２導電型の第７半導体層を備える半導体装置。 The semiconductor device according to claim 1,
A semiconductor device comprising: a seventh semiconductor layer of the second conductivity type provided in the first semiconductor layer so as to include the second semiconductor layer inside and having an impurity concentration lower than that of the second semiconductor layer.
深さ方向における前記第２半導体層の不純物濃度のピーク位置は、前記空乏層下に位置する半導体装置。 The semiconductor device according to claim 1,
The semiconductor device in which the peak position of the impurity concentration of the second semiconductor layer in the depth direction is located below the depletion layer.
トランジスタを備え、
前記トランジスタは、
前記第１半導体層中に設けられ、かつ深さ方向において前記第２半導体層と同一の不純物濃度分布を有する前記第２導電型のウェル領域と、
前記ウェル領域中に設けられた前記第１導電型のソース・ドレイン領域と、
前記ウェル領域上に設けられ、かつ前記ソース・ドレイン領域間に位置するゲート電極と、
を有する半導体装置。 The semiconductor device according to claim 6.
With transistors,
The transistor is
A well region of the second conductivity type provided in the first semiconductor layer and having the same impurity concentration distribution as the second semiconductor layer in the depth direction;
A source / drain region of the first conductivity type provided in the well region;
A gate electrode provided on the well region and positioned between the source / drain regions;
A semiconductor device.
前記高濃度不純物領域は、前記第１半導体層中に形成された埋め込み層である半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the high concentration impurity region is a buried layer formed in the first semiconductor layer.
前記第２半導体層、前記第３半導体層、および前記第４半導体層は、ツェナーダイオードを構成する半導体装置。 The semiconductor device according to claim 1,
The second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer are semiconductor devices that constitute a Zener diode.
前記第２半導体層の前記第４半導体層との界面における不純物濃度は、前記第３半導体層の前記第４半導体層との界面における不純物濃度の１／１０以下である半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein an impurity concentration at an interface between the second semiconductor layer and the fourth semiconductor layer is 1/10 or less of an impurity concentration at the interface between the third semiconductor layer and the fourth semiconductor layer.
前記高濃度不純物領域における不純物濃度は、前記空乏層領域における不純物濃度の５倍以上である半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein an impurity concentration in the high concentration impurity region is five times or more of an impurity concentration in the depletion layer region.
前記高濃度不純物領域は、深さ方向において半導体基板表面から０．６μｍ以上１．２μｍ以下の位置に設けられる半導体装置。 The semiconductor device according to claim 1,
The high-concentration impurity region is a semiconductor device provided at a position of 0.6 μm or more and 1.2 μm or less from the surface of the semiconductor substrate in the depth direction.
前記第２半導体層中に位置し、かつ前記第２半導体層よりも不純物濃度が高い第２導電型の第３半導体層を形成する工程と、
平面視で前記第３半導体層を内側に含み、かつ下面が前記第２半導体層および前記第３半導体層と接するよう、前記第３半導体層上に前記第１導電型の第４半導体層を形成する工程と、
前記第２半導体層と接続する第１電極を形成するとともに、前記第４半導体層と接続する第２電極を形成する工程と、
を備え、
前記第２半導体層は、前記第４半導体層との間に形成されるｐｎ接合において発生する空乏層中に位置する空乏層領域と、前記空乏層下に位置し、かつ前記空乏層領域よりも不純物濃度が高い高濃度不純物領域と、を含む半導体装置の製造方法。 Forming a second semiconductor layer of a second conductivity type different from the first conductivity type in the first semiconductor layer of the first conductivity type;
Forming a third semiconductor layer of a second conductivity type located in the second semiconductor layer and having an impurity concentration higher than that of the second semiconductor layer;
The fourth semiconductor layer of the first conductivity type is formed on the third semiconductor layer so that the third semiconductor layer is included inside in a plan view and the lower surface is in contact with the second semiconductor layer and the third semiconductor layer. And a process of
Forming a first electrode connected to the second semiconductor layer and forming a second electrode connected to the fourth semiconductor layer;
With
The second semiconductor layer includes a depletion layer region located in a depletion layer generated in a pn junction formed between the fourth semiconductor layer, a lower layer located below the depletion layer, and more than the depletion layer region. A manufacturing method of a semiconductor device including a high concentration impurity region having a high impurity concentration.
前記第２半導体層を形成する工程は、深さ方向における前記第２半導体層の不純物濃度のピーク位置が前記空乏層下に位置するよう半導体基板に前記第２導電型の不純物を導入する工程を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13,
The step of forming the second semiconductor layer includes the step of introducing the second conductivity type impurity into the semiconductor substrate so that the peak position of the impurity concentration of the second semiconductor layer in the depth direction is located below the depletion layer. A method for manufacturing a semiconductor device.
前記第２半導体層を形成する工程において、前記第２半導体層の形成と同時に前記第１半導体層中に前記第２半導体層と離間した前記第２導電型のウェル領域を形成し、
前記第４半導体層を形成する工程において、前記第４半導体層の形成と同時に前記ウェル領域中に前記第１導電型のソース・ドレイン領域を形成し、
前記ウェル領域および前記ソース・ドレイン領域は、前記ウェル領域上に設けられるゲート電極とともにトランジスタを構成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13,
In the step of forming the second semiconductor layer, the well region of the second conductivity type separated from the second semiconductor layer is formed in the first semiconductor layer simultaneously with the formation of the second semiconductor layer,
In the step of forming the fourth semiconductor layer, the source / drain regions of the first conductivity type are formed in the well region simultaneously with the formation of the fourth semiconductor layer,
The method of manufacturing a semiconductor device, wherein the well region and the source / drain regions constitute a transistor together with a gate electrode provided on the well region.
前記第２半導体層を形成する工程は、
前記第１半導体層中に、前記高濃度不純物領域を構成する前記第２導電型の埋め込み層を形成する工程と、
前記第１半導体層のうち前記埋め込み層上の領域に、前記第２導電型の不純物を導入する工程と、
を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13,
The step of forming the second semiconductor layer includes
Forming the second conductivity type buried layer constituting the high-concentration impurity region in the first semiconductor layer;
Introducing the second conductivity type impurity into a region on the buried layer of the first semiconductor layer;
A method of manufacturing a semiconductor device including:
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