JP2013179274A - Field effect transistor and manufacturing method of the same - Google Patents
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Abstract
【課題】ナノワイヤを用いたＦＥＴの相互コンダクタンスやＯＮ電流の低下が抑制できるようにする。
【解決手段】第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂの上に交差して半導体ナノワイヤ１０１を備え、また、半導体ナノワイヤ１０１の上に交差して上部ゲート電極１２４を備える。第１下部ゲート電極１２２ａは、ゲート長方向の長さをソース電極１２５とドレイン電極１２６との間隔より長く形成する。また、上部ゲート電極１２４も、ゲート長方向の長さをソース電極１２５とドレイン電極１２６との間隔より長く形成する。
【選択図】 図１ＩAn object of the present invention is to suppress a decrease in mutual conductance and ON current of an FET using nanowires.
A semiconductor nanowire 101 is crossed on a first lower gate electrode 122a and a second lower gate electrode 122b, and an upper gate electrode 124 is crossed on the semiconductor nanowire 101. The first lower gate electrode 122 a is formed to have a length in the gate length direction longer than the distance between the source electrode 125 and the drain electrode 126. The upper gate electrode 124 is also formed so that the length in the gate length direction is longer than the distance between the source electrode 125 and the drain electrode 126.
[Selection] Figure 1I
Description
本発明は、半導体ナノワイアを用いた電界効果トランジスタおよびその製造方法に関する。 The present invention relates to a field effect transistor using a semiconductor nanowire and a manufacturing method thereof.
結晶成長によってボトムアップ的に得られる、高品質な半導体ナノワイアを１次元伝導チャネルとして用いる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が、次世代デバイスとして有望視されている。基板とナノワイアが平行な横型ＦＥＴの場合、絶縁膜で覆われた導電性基板全体をゲート電極とするＦＥＴ、および、ナノワイアの上に絶縁膜を介してゲート電極を配置したＦＥＴが作製されている。ただし、これらは、主に片側のみからゲート電界が作用するため、ゲート特性を最適化するのは難しい。 A field effect transistor (FET) using a high-quality semiconductor nanowire obtained as a bottom-up by crystal growth as a one-dimensional conduction channel is considered promising as a next-generation device. In the case of a lateral FET in which the substrate and the nanowire are parallel, an FET having the entire conductive substrate covered with the insulating film as the gate electrode and an FET having the gate electrode disposed on the nanowire through the insulating film are manufactured. . However, it is difficult to optimize the gate characteristics because the gate electric field mainly acts from only one side.
これに対して、ナノワイアを覆う絶縁膜を介し、ナノワイアの周囲を取り巻いて設けたゲートを用いたＦＥＴが提案されている（非特許文献１および非特許文献２参照）。これらは、「ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ（ＧＡＡ）ＦＥＴ」などと呼ばれており、上記ゲート電極は、「ｗｒａｐ−ａｒｏｕｎｄ ｇａｔｅ」，「ｓｕｒｒｏｕｎｄ ｇａｔｅ」などと呼ばれている。これらのＦＥＴによれば、大きな相互コンダクタンスを有し、ショートチャネル効果（short channel effect）を抑制し、Ｓ値（subthreshold slope）やＯＮ／ＯＦＦ比などの特性が改善できるという特徴を有している。 On the other hand, there has been proposed an FET using a gate provided around the nanowire through an insulating film covering the nanowire (see Non-Patent Document 1 and Non-Patent Document 2). These are called “gate-all-around (GAA) FET” and the like, and the gate electrode is called “wrap-around gate”, “surround gate”, and the like. These FETs have characteristics that they have a large mutual conductance, suppress a short channel effect, and improve characteristics such as an S value (subthreshold slope) and an ON / OFF ratio. .
しかしながら、上述した技術による「ＧＡＡ ＦＥＴ」では、ゲート電極がナノワイアを部分的に覆って形成されているため、ソース電極とゲート電極およびドレイン電極とゲート電極の間に、ゲートで覆われていない領域が存在する。この領域は、直列寄生抵抗成分になり、相互コンダクタンスやＯＮ電流の低下の原因となる。 However, in the “GAA FET” according to the above-described technique, the gate electrode is formed so as to partially cover the nanowire, and therefore, a region not covered by the gate between the source electrode and the gate electrode and the drain electrode and the gate electrode. Exists. This region becomes a series parasitic resistance component and causes a decrease in mutual conductance and ON current.
本発明は、以上のような問題点を解消するためになされたものであり、ナノワイアを用いたＦＥＴの相互コンダクタンスやＯＮ電流の低下が抑制できるようにすることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to make it possible to suppress a decrease in mutual conductance and ON current of an FET using nanowires.
本発明に係る電界効果トランジスタは、基板の上のゲート電極形成領域の上に形成された第１下部ゲート電極と、第１下部ゲート電極の上に接触して形成された第２下部ゲート電極と、第２下部ゲート電極の上に交差して配置され、第２下部ゲート電極との交差部の側面が第１絶縁層で被覆された半導体ナノワイアと、半導体ナノワイアを配置した基板のゲート電極形成領域の上に、半導体ナノワイアに第１絶縁層を介して交差して第１下部ゲート電極に重なる状態に形成された上部ゲート電極と、第２下部ゲート電極が形成されている領域を挟む状態に半導体ナノワイアの両端部に各々接続して形成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極の上に形成された第２絶縁層および第３絶縁層とを少なくとも備え、第２下部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より短く形成され、第１下部ゲート電極および上部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より長く形成されている。なお、上部ゲート電極は、ソース電極とドレイン電極との間の半導体ナノワイアの側部周面を、第１絶縁層を介して被覆する状態に形成されているとよい。 A field effect transistor according to the present invention includes a first lower gate electrode formed on a gate electrode formation region on a substrate, a second lower gate electrode formed in contact with the first lower gate electrode, A semiconductor nanowire which is arranged so as to intersect with the second lower gate electrode and whose side surface of the intersection with the second lower gate electrode is covered with the first insulating layer, and a gate electrode formation region of the substrate on which the semiconductor nanowire is disposed The semiconductor is sandwiched between the upper gate electrode formed on the semiconductor nanowire through the first insulating layer and overlapping the first lower gate electrode, and the region where the second lower gate electrode is formed. At least a source electrode and a drain electrode formed respectively connected to both ends of the nanowire, and a second insulating layer and a third insulating layer formed on the source electrode and the drain electrode The length of the second lower gate electrode in the gate length direction is shorter than the distance between the source electrode and the drain electrode, and the length of the first lower gate electrode and the upper gate electrode in the gate length direction is the length of the source electrode and the drain electrode. It is formed longer than the interval. The upper gate electrode may be formed in a state in which the side peripheral surface of the semiconductor nanowire between the source electrode and the drain electrode is covered with the first insulating layer.
上記電界効果トランジスタにおいて、ソース電極およびドレイン電極と半導体ナノワイアとの間に、ソース電極およびドレイン電極を構成する電極材料と半導体ナノワイアを構成する半導体との混晶から構成された混晶領域を備えるようにしてもよい。 In the field effect transistor, a mixed crystal region composed of a mixed crystal of an electrode material constituting the source electrode and the drain electrode and a semiconductor constituting the semiconductor nanowire is provided between the source and drain electrodes and the semiconductor nanowire. It may be.
また、本発明に係る電界効果トランジスタの製造方法は、半導体ナノワイアを形成する工程と、半導体ナノワイアの側面を覆う第１絶縁層を形成して第１絶縁層で被覆された被覆ナノワイアを形成する工程と、基板の上のゲート電極形成領域の上に第１下部ゲート電極および第１下部ゲート電極の上面に接触する第２下部ゲート電極を形成する工程と、第２下部ゲート電極の上に被覆ナノワイアを交差させて配置する工程と、被覆ナノワイアの両端部の第１絶縁層を除去する工程と、第１絶縁層を除去することで露出した半導体ナノワイアの両端部に各々接続されたソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極の上に第２絶縁層および第３絶縁層を形成する工程と、被覆ナノワイアを配置した基板のゲート電極形成領域の上に、被覆ナノワイアに交差して第１下部ゲート電極に重なる上部ゲート電極を形成する工程とを少なくとも備え、第２下部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より短く形成し、第１下部ゲート電極および上部ゲート電極のゲート長方向の長さは、ソース電極とドレイン電極との間隔より長く形成する。なお、上部ゲート電極は、ソース電極とドレイン電極との間の半導体ナノワイアの側部周面を、第１絶縁層を介して被覆する状態に形成すればよい。 In addition, the method for manufacturing a field effect transistor according to the present invention includes a step of forming a semiconductor nanowire, and a step of forming a first insulating layer covering a side surface of the semiconductor nanowire and forming a coated nanowire covered with the first insulating layer. Forming a first lower gate electrode and a second lower gate electrode in contact with the upper surface of the first lower gate electrode on the gate electrode formation region on the substrate; and covering nanowires on the second lower gate electrode , A step of removing the first insulating layer at both ends of the coated nanowire, and a source electrode and a drain respectively connected to both ends of the semiconductor nanowire exposed by removing the first insulating layer Forming a second insulating layer and a third insulating layer on the source electrode and the drain electrode, and forming a gate electrode on the substrate on which the coated nanowire is disposed. Forming an upper gate electrode on the electrode forming region so as to cross the coated nanowire and overlap the first lower gate electrode, and the length of the second lower gate electrode in the gate length direction is determined by the source electrode and the drain. The first lower gate electrode and the upper gate electrode are formed to have a length in the gate length direction longer than the distance between the source electrode and the drain electrode. The upper gate electrode may be formed so as to cover the side peripheral surface of the semiconductor nanowire between the source electrode and the drain electrode via the first insulating layer.
上記電界効果トランジスタの製造方法において、ソース電極およびドレイン電極を形成した後で加熱処理を行い、ソース電極およびドレイン電極と半導体ナノワイアの界面に混晶領域を形成する工程を備えるようにしてもよい。混晶領域は、ソース電極およびドレイン電極を構成する電極材料と半導体ナノワイアを構成する半導体との混晶から構成されている。 The field effect transistor manufacturing method may include a step of performing heat treatment after forming the source electrode and the drain electrode to form a mixed crystal region at the interface between the source electrode and the drain electrode and the semiconductor nanowire. The mixed crystal region is composed of a mixed crystal of an electrode material constituting the source electrode and the drain electrode and a semiconductor constituting the semiconductor nanowire.
以上説明したことにより、本発明によれば、ナノワイアを用いたＦＥＴの相互コンダクタンスやＯＮ電流の低下が抑制できるようになるという優れた効果が得られる。 As described above, according to the present invention, it is possible to obtain an excellent effect that the reduction of the mutual conductance and the ON current of the FET using the nanowire can be suppressed.
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｏは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。図１Ａ，図１Ｃ，図１Ｅ，図１Ｆ，図１Ｇ，図１Ｈ，図１Ｉ，図１Ｊは、斜視図であり、図１Ｂ，図１Ｄ，図１Ｋ，図１Ｌ，図１Ｍ，図１Ｎ，図１Ｏは、一部断面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1A to 1O are configuration diagrams showing states in respective steps for explaining a method of manufacturing a field effect transistor according to an embodiment of the present invention. 1A, 1C, 1E, 1F, 1G, 1H, 1I, and 1J are perspective views, and FIG. 1B, FIG. 1D, FIG. 1K, FIG. 1L, FIG. 1M, FIG. FIG.
まず、図１Ａに示すように、半導体ナノワイア１０１を形成する。例えば、ＩｎＡｓからなる成長基板１５１の上に、径が数１０ｎｍのＡｕなどの金属微粒子触媒（不図示）を配置し、ここに、トリメチルインジウム（ＴＭＩｎ）およびアルシン（ＡｓＨ3）を供給し、ＶＬＳ（Vapor-liquid-solid）法などを用いることで、ＩｎＡｓからなる半導体ナノワイア１０１が形成できる（非特許文献３参照）。また、金属微粒子触媒を使用することなく、パターニングした酸化膜を用いて選択成長を行うなど、別の手法を用いて半導体ナノワイアを形成してもよい（非特許文献１参照）。 First, as shown in FIG. 1A, a semiconductor nanowire 101 is formed. For example, a metal fine particle catalyst (not shown) such as Au having a diameter of several tens of nanometers is placed on a growth substrate 151 made of InAs, and trimethylindium (TMIn) and arsine (AsH 3 ) are supplied to the VLS. By using the (Vapor-liquid-solid) method or the like, the semiconductor nanowire 101 made of InAs can be formed (see Non-Patent Document 3). Further, the semiconductor nanowire may be formed by using another method such as selective growth using a patterned oxide film without using a metal fine particle catalyst (see Non-Patent Document 1).
次に、図１Ｂに示すように、半導体ナノワイア１０１の側面（周面）を覆う絶縁層（第１絶縁層）１０２を形成して絶縁層１０２で被覆された被覆ナノワイア１０３を形成する。例えば、前述したように、成長基板１５１にＩｎＡｓからなる半導体ナノワイア１０１が形成されている状態で、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法を用い、ゲート特性の向上に適した高誘電率を有するＡｌ2Ｏ3、ＨｆＯ2などの絶縁層１０２を、半導体ナノワイア１０１を覆って形成すればよい。 Next, as shown in FIG. 1B, an insulating layer (first insulating layer) 102 that covers the side surface (peripheral surface) of the semiconductor nanowire 101 is formed to form a covered nanowire 103 that is covered with the insulating layer 102. For example, as described above, in a state where the semiconductor nanowire 101 made of InAs is formed on the growth substrate 151, an atomic layer deposition (ALD) method is used, and a high dielectric constant suitable for improving gate characteristics is obtained. An insulating layer 102 such as Al 2 O 3 or HfO 2 may be formed so as to cover the semiconductor nanowire 101.
よく知られているように、ＡＬＤ法は、原料となる有機化合物の１分子層を形成対象の表面に吸着させることによる成膜方法であり、均一な厚さの層を三次元形状の表面に形成することが可能である。このＡＬＤ法によれば、半導体ナノワイア１０１の全ての側面に絶縁層１０２を形成することが容易である。なお、ＡＬＤ法に限るものではなく、スパッタ法を用いることで、半導体ナノワイア１０１の側面を覆う状態に絶縁層１０２を形成することも可能である。 As is well known, the ALD method is a film formation method in which a single molecular layer of an organic compound as a raw material is adsorbed on a surface to be formed, and a layer having a uniform thickness is formed on a three-dimensional surface. It is possible to form. According to this ALD method, it is easy to form the insulating layer 102 on all side surfaces of the semiconductor nanowire 101. Note that the insulating layer 102 can be formed so as to cover the side surface of the semiconductor nanowire 101 by using a sputtering method without being limited to the ALD method.
次に、図１Ｃおよび図１Ｄに示すように、基板１２１の上のゲート電極形成領域の上に第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂを形成する。なお、図１Ｄは、図１のｄｄ線の断面を示している。第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂは、一方向に延在する短冊状に形成すればよい。図１Ｃでは、第２下部ゲート電極１２２ｂとともに、第２下部ゲート電極１２２ｂに接続する端子１２３を同時に形成した状態を示している。基板１２１は、例えば、表面に酸化シリコンなどの絶縁膜が形成されたシリコン基板を用いればよい。基板１２１は、必ずしも導電性を備えている必要はない。 Next, as shown in FIGS. 1C and 1D, a first lower gate electrode 122a and a second lower gate electrode 122b are formed on the gate electrode formation region on the substrate 121. FIG. 1D shows a cross section taken along line dd in FIG. The first lower gate electrode 122a and the second lower gate electrode 122b may be formed in a strip shape extending in one direction. FIG. 1C shows a state in which the terminal 123 connected to the second lower gate electrode 122b is simultaneously formed together with the second lower gate electrode 122b. As the substrate 121, for example, a silicon substrate having a surface formed with an insulating film such as silicon oxide may be used. The substrate 121 does not necessarily have conductivity.
ここで、第２下部ゲート電極１２２ｂは、第１下部ゲート電極１２２ａの上に接して形成する。また、第１下部ゲート電極１２２ａのゲート長方向の長さは、第２下部ゲート電極１２２ｂのゲート長方向の長さより長く形成する。第１下部ゲート電極１２２ａのゲート長方向の長さは、後述するソース・ドレイン間より長く形成し、ゲート長方向の両端が、ソース領域およびドレイン領域に重なる状態とすることが重要である。ここで、ゲート長方向とは、よく知られているように、ソースとドレインとが配列されている方向のことである。なお、第２下部ゲート電極１２２ｂのゲート長方向の長さは、後述するソース・ドレイン間より短く形成し、ソース領域およびドレイン領域には重ならない状態とする。また、第１下部ゲート電極１２２ａの第２下部ゲート電極１２２ｂよりはみ出ている領域は、絶縁層１２１ａにより覆われた状態に形成する。 Here, the second lower gate electrode 122b is formed on and in contact with the first lower gate electrode 122a. The length of the first lower gate electrode 122a in the gate length direction is longer than the length of the second lower gate electrode 122b in the gate length direction. It is important that the length of the first lower gate electrode 122a in the gate length direction is longer than that between a source and a drain, which will be described later, and that both ends in the gate length direction overlap with the source region and the drain region. Here, the gate length direction is a direction in which the source and the drain are arranged, as is well known. Note that the length of the second lower gate electrode 122b in the gate length direction is shorter than that between a source and a drain, which will be described later, and does not overlap the source region and the drain region. Further, the region of the first lower gate electrode 122a that protrudes from the second lower gate electrode 122b is formed so as to be covered with the insulating layer 121a.
第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂの形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、層厚１０ｎｍ程度にＴｉ層およびＡｕ層を堆積する。この後、先に形成してあるレジストパターンを除去すれば、第１下部ゲート電極１２２ａが形成できる。 The formation of the first lower gate electrode 122a and the second lower gate electrode 122b may be performed by a known lithography technique and lift-off. For example, a resist pattern having an opening in the electrode formation portion is formed on the substrate 121 by electron beam exposure, and a Ti layer and an Au layer are deposited on the resist pattern to a thickness of about 10 nm. Thereafter, the first lower gate electrode 122a can be formed by removing the previously formed resist pattern.
ここで、ゲート電極形成領域との相対的な位置関係が既知の合わせマーク（不図示）を、基板１２１に形成しておき、この合わせマークを基準とし、基板１２１の平面上で設計された箇所（ゲート電極形成領域）に、上述したレジストパターンを形成すればよい。このようにすることで、ゲート電極形成領域に合わせて第１下部ゲート電極１２２ａが形成できる。これは、リソグラフィー技術の露光において、一般に用いられている方法である。第２下部ゲート電極１２２ｂおよび端子１２３の形成においても同様である。また、絶縁層１２１ａは、例えば、酸化シリコンをよく知られたＣＶＤ法により堆積することで形成できる。 Here, an alignment mark (not shown) having a known relative positional relationship with the gate electrode formation region is formed on the substrate 121, and a location designed on the plane of the substrate 121 with the alignment mark as a reference. The resist pattern described above may be formed in the (gate electrode formation region). In this way, the first lower gate electrode 122a can be formed in accordance with the gate electrode formation region. This is a method generally used in lithography exposure. The same applies to the formation of the second lower gate electrode 122b and the terminal 123. The insulating layer 121a can be formed, for example, by depositing silicon oxide by a well-known CVD method.
次に、図１Ｅに示すように、第２下部ゲート電極１２２ｂの上に被覆ナノワイア１０３を交差させて配置する。例えば、被覆ナノワイア１０３が形成されている成長基板１５１を、第２下部ゲート電極１２２ｂが形成されている基板１２１に押し付け、成長基板１５１上の被覆ナノワイア１０３を、基板１２１に転写することで、被覆ナノワイア１０３を基板１２１の上に配置すればよい。また、複数の被覆ナノワイア１０３を成長基板１５１より分離し、これらをアルコールなどの溶媒中に入れ、ここに超音波を印加することで分散させた分散液を作製し、この分散液を基板１２１に滴下し、溶媒を蒸発させることで、被覆ナノワイア１０３を基板１２１の上に配置してもよい。このように基板１２１の上に配置した複数の被覆ナノワイア１０３のいずれかが、第２下部ゲート電極１２２ｂの上に交差して配置されるようになる。なお、図１Ｅでは、基板１２１の上の他の領域に配置されているナノワイアについては省略して図示していない。 Next, as shown in FIG. 1E, the covered nanowires 103 are arranged so as to cross over the second lower gate electrode 122b. For example, the growth substrate 151 on which the coated nanowire 103 is formed is pressed against the substrate 121 on which the second lower gate electrode 122b is formed, and the coated nanowire 103 on the growth substrate 151 is transferred to the substrate 121, thereby covering the substrate 121. The nanowire 103 may be disposed on the substrate 121. Further, a plurality of coated nanowires 103 are separated from the growth substrate 151, and these are put in a solvent such as alcohol, and a dispersion is prepared by applying ultrasonic waves thereto, and this dispersion is applied to the substrate 121. The coated nanowire 103 may be disposed on the substrate 121 by dropping and evaporating the solvent. Thus, any one of the plurality of coated nanowires 103 disposed on the substrate 121 is disposed so as to cross the second lower gate electrode 122b. In FIG. 1E, nanowires arranged in other regions on the substrate 121 are not shown.
次に、図１Ｆに示すように、被覆ナノワイア１０３の両端部の絶縁層１０２を除去し、半導体ナノワイア１０１を露出させる。露出させる領域以外を覆うレジストパターンを基板１２１の上に形成し、この状態で、被覆ナノワイア１０３の両端部の絶縁層１０２をエッチング除去すればよい。例えば、アルカリ性のエッチング液を用いることで、Ａｌ2Ｏ3からなる絶縁層１０２を選択的にエッチングできる。また、アルゴンイオンスパッタリングなどのドライエッチングにより絶縁層１０２を除去してもよい。 Next, as shown in FIG. 1F, the insulating layers 102 at both ends of the coated nanowire 103 are removed, and the semiconductor nanowire 101 is exposed. A resist pattern that covers a region other than the exposed region is formed on the substrate 121, and in this state, the insulating layers 102 at both ends of the coated nanowire 103 may be removed by etching. For example, the insulating layer 102 made of Al 2 O 3 can be selectively etched by using an alkaline etching solution. Alternatively, the insulating layer 102 may be removed by dry etching such as argon ion sputtering.
次に、図１Ｇに示すように、絶縁層１０２を除去することで露出した半導体ナノワイア１０１の両端部にソース電極１２５およびドレイン電極１２６を接続（オーミックコンタクト）して形成する。例えば、上述した一部の絶縁層１０２の除去に用いたレジストパターンを除去せずに、この上より金属材料としてＡｌを蒸着し、この後、レジストパターンをリフトオフすれば、ソース電極１２５およびドレイン電極１２６が形成できる。 Next, as shown in FIG. 1G, a source electrode 125 and a drain electrode 126 are connected (ohmic contact) to both ends of the semiconductor nanowire 101 exposed by removing the insulating layer 102. For example, without removing the resist pattern used to remove some of the insulating layers 102 described above, Al is deposited as a metal material thereon, and then the resist pattern is lifted off. 126 can be formed.
次に、図１Ｈに示すように、ソース電極１２５およびドレイン電極１２６の表面に絶縁層（第２絶縁層）１２７，絶縁層（第３絶縁層）１２８を形成する。例えば、ソース電極１２５およびドレイン電極１２６の表面を酸化することで、Ａｌ2Ｏ3からなる絶縁層１２７および絶縁層１２８を形成すればよい。このようにして絶縁層１２７，絶縁層１２８を形成した後、一部の第１下部ゲート電極１２２ａに到達する開口１３１を、絶縁層１２１ａに形成する。開口１３１は、被覆ナノワイア１０３の両脇の領域、かつ、絶縁層１２７が形成されているソース電極１２５と第２下部ゲート電極１２２ｂの間、かつ絶縁層１２８が形成されているドレイン電極１２６と第２下部ゲート電極１２２ｂの間に形成する。 Next, as illustrated in FIG. 1H, an insulating layer (second insulating layer) 127 and an insulating layer (third insulating layer) 128 are formed on the surfaces of the source electrode 125 and the drain electrode 126. For example, the insulating layer 127 and the insulating layer 128 made of Al 2 O 3 may be formed by oxidizing the surfaces of the source electrode 125 and the drain electrode 126. After forming the insulating layer 127 and the insulating layer 128 in this way, an opening 131 reaching a part of the first lower gate electrode 122a is formed in the insulating layer 121a. The opening 131 is formed on both sides of the coated nanowire 103, between the source electrode 125 where the insulating layer 127 is formed and the second lower gate electrode 122b, and between the drain electrode 126 where the insulating layer 128 is formed and the first electrode. 2 formed between the lower gate electrodes 122b.
例えば、ＣＨＦ3ガスを用いたリアクティブイオンエッチングにより、酸化シリコンからなる絶縁層１２１ａを選択的にエッチングすることで、開口１３１を形成すればよい。被覆ナノワイア１０３の側およびソース電極１２５，ドレイン電極１２６の側は、上述した処理ではエッチングされないＡｌ2Ｏ3で覆われており、この領域では、自己整合的に開口１３１が形成される。 For example, the opening 131 may be formed by selectively etching the insulating layer 121a made of silicon oxide by reactive ion etching using CHF 3 gas. The side of the coated nanowire 103 and the side of the source electrode 125 and the drain electrode 126 are covered with Al 2 O 3 that is not etched by the above-described processing, and an opening 131 is formed in this region in a self-aligning manner.
次に、図１Ｉ，図１Ｊに示すように、被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して第１下部ゲート電極１２２ａに重なる上部ゲート電極１２４を形成する。図１Ｍの断面図に示すように、上部ゲート電極１２４は、ゲート長方向の長さをソース電極１２５とドレイン電極１２６との間隔より長く形成することが重要である。なお、図１Ｍは、図１Ｊのｌｌ線の断面を示している。 Next, as shown in FIGS. 1I and 1J, an upper gate electrode 124 that intersects the coated nanowire 103 and overlaps the first lower gate electrode 122a is formed on the gate electrode formation region of the substrate 121 on which the coated nanowire 103 is arranged. Form. As shown in the cross-sectional view of FIG. 1M, it is important that the upper gate electrode 124 is formed so that the length in the gate length direction is longer than the distance between the source electrode 125 and the drain electrode 126. FIG. 1M shows a cross section taken along line ll of FIG. 1J.
このように形成することで、上部ゲート電極１２４のゲート長方向の両端部は、ソース電極１２５，ドレイン電極１２６の領域に、絶縁層１２７，絶縁層１２８を介して重なって形成されることになる。ソース電極１２５，ドレイン電極１２６は、絶縁層１２７，絶縁層１２８により覆われているので、上述したように重なっても、ソース電極１２５，ドレイン電極１２６と上部ゲート電極１２４とは絶縁分離した状態が維持される。このように上部ゲート電極１２４を形成することで、半導体ナノワイア１０１は、ソース電極１２５およびドレイン電極１２６の間の全域が、ゲート電極を構成する材料で覆われた状態となる。 By forming in this way, both ends of the upper gate electrode 124 in the gate length direction are formed so as to overlap the regions of the source electrode 125 and the drain electrode 126 with the insulating layer 127 and the insulating layer 128 interposed therebetween. . Since the source electrode 125 and the drain electrode 126 are covered with the insulating layer 127 and the insulating layer 128, the source electrode 125, the drain electrode 126, and the upper gate electrode 124 are isolated from each other even if they overlap as described above. Maintained. By forming the upper gate electrode 124 in this manner, the semiconductor nanowire 101 is in a state where the entire region between the source electrode 125 and the drain electrode 126 is covered with the material constituting the gate electrode.
この後、例えば赤外線高速加熱炉を用いて不活性ガス雰囲気中で２５０℃から３００℃程度の温度で１分ほど熱処理を追加することにより、図１Ｎに示すように、ソース電極１２５と半導体ナノワイア１０１との間に混晶領域１２９を形成し、ドレイン電極１２６と半導体ナノワイア１０１との間に混晶領域１３０を形成する。混晶領域１２９，１３０は、ソース電極１２５およびドレイン電極１２６を構成する電極材料と、半導体ナノワイア１０１を構成する半導体との混晶から構成されている。混晶領域１２９，混晶領域１３０は、高抵抗な領域となる。なお、図１Ｎは、図１Ｊのｌｌ線の断面を示している。 Thereafter, a heat treatment is added for about 1 minute at a temperature of about 250 ° C. to 300 ° C. in an inert gas atmosphere using an infrared high-speed heating furnace, for example, so that the source electrode 125 and the semiconductor nanowire 101 are shown in FIG. 1N. A mixed crystal region 129 is formed between the drain electrode 126 and the semiconductor nanowire 101, and a mixed crystal region 130 is formed between the drain electrode 126 and the semiconductor nanowire 101. The mixed crystal regions 129 and 130 are formed of a mixed crystal of an electrode material constituting the source electrode 125 and the drain electrode 126 and a semiconductor constituting the semiconductor nanowire 101. The mixed crystal region 129 and the mixed crystal region 130 are high resistance regions. 1N shows a cross section taken along line ll of FIG. 1J.
ただし、半導体ナノワイア１０１を構成する材料がＩｎＡｓであり、ソース電極１２５およびドレイン電極１２６の電極材料がＡｌの場合は、高抵抗な混晶ＩｎＡｌＡｓによる混晶領域１２９，混晶領域１３０が形成されるが、材料の組み合わせによっては、必ずしも高抵抗にはならない。ここで、混晶領域１２９，混晶領域１３０は、形成される混晶領域１２９，混晶領域１３０は、形成されるＦＥＴのＯＮ電流を著しく低下させない程度に、高抵抗な薄い混晶層とすればよい。また、混晶領域１２９，混晶領域１３０の形成（熱処理）は、少なくともソース電極１２５，ドレイン電極１２６が形成された後で行えばよい。また、混晶領域１２９，混晶領域１３０は、形成しなくてもよい。 However, when the material constituting the semiconductor nanowire 101 is InAs and the electrode material of the source electrode 125 and the drain electrode 126 is Al, the mixed crystal region 129 and the mixed crystal region 130 are formed of the high-resistance mixed crystal InAlAs. However, depending on the combination of materials, the resistance is not always high. Here, the mixed crystal region 129 and the mixed crystal region 130 are formed of the mixed crystal region 129 and the mixed crystal region 130, and the thin mixed crystal layer having a high resistance to such an extent that the ON current of the formed FET is not significantly reduced. do it. The formation (heat treatment) of the mixed crystal region 129 and the mixed crystal region 130 may be performed after at least the source electrode 125 and the drain electrode 126 are formed. Further, the mixed crystal region 129 and the mixed crystal region 130 may not be formed.
ところで、図１Ｋの断面図に示すように、第２下部ゲート電極１２２ｂおよび上部ゲート電極１２４に対して被覆ナノワイア１０３が交差する交差領域では、半導体ナノワイア１０１の側部周面が絶縁層１０２で覆われている。なお、図１Ｋは、図１Ｊのｊｊ線の断面を示している。従って、ソース電極１２５とドレイン電極１２６との間において、第２下部ゲート電極１２２ｂおよび上部ゲート電極１２４は、絶縁層１０２を介して半導体ナノワイア１０１と交差している。 By the way, as shown in the cross-sectional view of FIG. 1K, in the intersecting region where the coated nanowire 103 intersects the second lower gate electrode 122b and the upper gate electrode 124, the side peripheral surface of the semiconductor nanowire 101 is covered with the insulating layer 102. It has been broken. FIG. 1K shows a cross section taken along line jj of FIG. 1J. Therefore, between the source electrode 125 and the drain electrode 126, the second lower gate electrode 122 b and the upper gate electrode 124 intersect with the semiconductor nanowire 101 through the insulating layer 102.
また、図１Ｌの断面図に示すように、上部ゲート電極１２４は、絶縁層１２１ａに形成した開口１３１を介し、第１下部ゲート電極１２２ａと接触している。なお、図１Ｌは、図１Ｊのｋｋ線の断面を示している。上部ゲート電極１２４は、一部の第２下部ゲート電極１２２ｂの上面と接触して形成されており、図１Ｏの断面図に示すように、上部ゲート電極１２４は、第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂの両者に接触して形成されている。なお、図１Ｏは、図１Ｊのｍｍ線の断面を示している。 Further, as shown in the cross-sectional view of FIG. 1L, the upper gate electrode 124 is in contact with the first lower gate electrode 122a through the opening 131 formed in the insulating layer 121a. FIG. 1L shows a cross section taken along line kk of FIG. 1J. The upper gate electrode 124 is formed in contact with the upper surface of a part of the second lower gate electrode 122b. As shown in the cross-sectional view of FIG. 1O, the upper gate electrode 124 includes the first lower gate electrode 122a and the first lower gate electrode 122a. 2 formed in contact with both of the lower gate electrode 122b. FIG. 1O shows a cross section taken along line mm in FIG. 1J.
以上の製造過程により、第１下部ゲート電極１２２ａ，第２下部ゲート電極１２２ｂ，および上部ゲート電極１２４よりなる単一のゲート電極を、半導体ナノワイア１０１に対してＧＡＡ構造とした横型のＦＥＴが得られる。また、半導体ナノワイア１０１を取り巻くように形成されるゲート電極は、ソース・ドレイン間の領域で、全ての半導体ナノワイア１０１を覆うように形成される。 Through the above manufacturing process, a lateral FET in which a single gate electrode composed of the first lower gate electrode 122a, the second lower gate electrode 122b, and the upper gate electrode 124 has a GAA structure with respect to the semiconductor nanowire 101 is obtained. . The gate electrode formed so as to surround the semiconductor nanowire 101 is formed so as to cover all the semiconductor nanowires 101 in the region between the source and the drain.
また、図２に示すように、ソース接続端子１４１およびドレイン接続端子１４２を予め形成しておくとよい。このＦＥＴは、第１下部ゲート電極（不図示），第２下部ゲート電極（不図示），端子１２３，ソース接続端子１４１，およびドレイン接続端子１４２を形成した基板１２１（絶縁層１２１ａ）の上に、半導体ナノワイアを転写し、上述した方法により製造している。ソース接続端子１４１およびドレイン接続端子１４２は、Ｔｉ／Ａｕなどの材料から構成すればよい。 In addition, as illustrated in FIG. 2, the source connection terminal 141 and the drain connection terminal 142 may be formed in advance. This FET is formed on a substrate 121 (insulating layer 121a) on which a first lower gate electrode (not shown), a second lower gate electrode (not shown), a terminal 123, a source connection terminal 141, and a drain connection terminal 142 are formed. The semiconductor nanowire is transferred and manufactured by the method described above. The source connection terminal 141 and the drain connection terminal 142 may be made of a material such as Ti / Au.
例えば、ソース電極１２５およびドレイン電極１２６の形成時に、Ａｌなどの金属材料を、ソース接続端子１４１の配線部およびドレイン接続端子１４２の配線部にまたがるように蒸着し、この金属膜をパターニングしてソース電極１２５およびドレイン電極１２６を形成すればよい。このようにすることで、ソース電極１２５は、この下部がソース接続端子１４１の配線部に接触し、ドレイン電極１２６は、この下部がドレイン接続端子１４２の配線部に接触して形成されることになる。この結果、ソース電極１２５，ドレイン電極１２６の表面を酸化しても、ソース電極１２５はソース接続端子１４１に接続し、ドレイン電極１２６はドレイン接続端子１４２に接続した状態が維持される。 For example, when the source electrode 125 and the drain electrode 126 are formed, a metal material such as Al is deposited so as to straddle the wiring portion of the source connection terminal 141 and the wiring portion of the drain connection terminal 142, and this metal film is patterned to form a source. The electrode 125 and the drain electrode 126 may be formed. Thus, the lower portion of the source electrode 125 is in contact with the wiring portion of the source connection terminal 141, and the lower portion of the drain electrode 126 is in contact with the wiring portion of the drain connection terminal 142. Become. As a result, even when the surfaces of the source electrode 125 and the drain electrode 126 are oxidized, the state in which the source electrode 125 is connected to the source connection terminal 141 and the drain electrode 126 is connected to the drain connection terminal 142 is maintained.
上述した実施の形態によるＦＥＴは、基板１２１の上のゲート電極形成領域の上に形成された第１下部ゲート電極１２２ａと、第１下部ゲート電極１２２ａの上に接触して形成された第２下部ゲート電極１２２ｂと、第２下部ゲート電極１２２ｂの上に交差して配置され、第２下部ゲート電極１２２ｂとの交差部の側面が絶縁層１０２で被覆された半導体ナノワイア１０１と、半導体ナノワイア１０１を配置した基板１２１のゲート電極形成領域の上に、半導体ナノワイア１０１に絶縁層１０２を介して交差して第１下部ゲート電極１２２ａに重なる状態に形成された上部ゲート電極１２４と、第２下部ゲート電極１２２ｂが形成されている領域を挟む状態に半導体ナノワイア１０１の両端部に各々接続して形成されたソース電極１２５およびドレイン電極１２６とを少なくとも備える。 The FET according to the above-described embodiment includes a first lower gate electrode 122a formed on the gate electrode formation region on the substrate 121, and a second lower gate formed in contact with the first lower gate electrode 122a. The semiconductor nanowire 101, which is disposed so as to intersect the gate electrode 122b and the second lower gate electrode 122b, and the side surface of the intersection with the second lower gate electrode 122b is covered with the insulating layer 102, and the semiconductor nanowire 101 are disposed An upper gate electrode 124 and a second lower gate electrode 122b formed on the gate electrode formation region of the substrate 121 so as to intersect the semiconductor nanowire 101 through the insulating layer 102 and overlap the first lower gate electrode 122a. The source electrode 125 and the source electrode 125 formed respectively connected to both end portions of the semiconductor nanowire 101 in a state where the region where Comprising at least a drain electrode 126.
加えて、このＦＥＴは、第２下部ゲート電極１２２ｂのゲート長方向の長さは、ソース電極１２５とドレイン電極１２６との間隔より短く形成され、第１下部ゲート電極１２２ａおよび上部ゲート電極１２４のゲート長方向の長さは、ソース電極１２５とドレイン電極１２６との間隔より長く形成されている。また、ソース電極１２５およびドレイン電極１２６と半導体ナノワイア１０１との間に、ソース電極１２５およびドレイン電極１２６を構成する電極材料と半導体ナノワイア１０１を構成する半導体との混晶から構成された混晶領域１２９，混晶領域１３０を備える。 In addition, in this FET, the length of the second lower gate electrode 122b in the gate length direction is shorter than the distance between the source electrode 125 and the drain electrode 126, and the gates of the first lower gate electrode 122a and the upper gate electrode 124 are formed. The length in the long direction is longer than the distance between the source electrode 125 and the drain electrode 126. Further, a mixed crystal region 129 made of a mixed crystal of an electrode material constituting the source electrode 125 and the drain electrode 126 and a semiconductor constituting the semiconductor nanowire 101 is provided between the source electrode 125 and the drain electrode 126 and the semiconductor nanowire 101. , A mixed crystal region 130 is provided.
このＦＥＴでは、ソース・ドレイン電極間に一定のドレイン電圧を印加してドレイン電流を流しておき、ゲート電極にゲート電圧を印加することにより、ドレイン電流を変調するＦＥＴ動作が可能となる。ゲート電極をＧＡＡ構造にしているため、ドレイン電流が０に近づくピンチオフ領域近傍で、ゲート電圧の変化に対して急峻にドレイン電流が変化する。 In this FET, a constant drain voltage is applied between the source and drain electrodes to cause a drain current to flow, and a gate voltage is applied to the gate electrode, thereby enabling an FET operation to modulate the drain current. Since the gate electrode has a GAA structure, the drain current changes steeply with respect to the change of the gate voltage in the vicinity of the pinch-off region where the drain current approaches zero.
加えて、本実施の形態によれば、熱処理によって形成された高抵抗な混晶領域１２９，混晶領域１３０を備えるようにしたので、これらの働きにより、熱処理前よりも更に急峻にドレイン電流が変化する。 In addition, according to the present embodiment, since the high resistance mixed crystal region 129 and mixed crystal region 130 formed by heat treatment are provided, the drain current is more steep than before the heat treatment due to these functions. Change.
また、チャネル形成領域の全域において、半導体ナノワイアの周囲が金属で覆われており、移動度低下の原因となるイオン化不純物散乱が抑制されるため、ソース・ドレイン電極間にドレイン電圧を印加することによって流れるドレイン電流は、従来の構造よりも大きな値をとることが可能となる。また、チャネル全体がゲート電極で覆われていて直列寄生抵抗成分が発生しないため、相互コンダクタンスの低下も起こらない。特に、上述した移動度の増大と相俟って、電流が増加する側にゲート電圧をバイアスした際には従来の構造よりも大幅にドレイン電流が増大する。 In addition, since the periphery of the semiconductor nanowire is covered with metal throughout the channel formation region and ionized impurity scattering that causes a decrease in mobility is suppressed, a drain voltage is applied between the source and drain electrodes. The flowing drain current can take a larger value than the conventional structure. In addition, since the entire channel is covered with the gate electrode and no series parasitic resistance component is generated, the transconductance does not decrease. In particular, coupled with the increase in mobility described above, when the gate voltage is biased to the side where the current increases, the drain current increases significantly compared to the conventional structure.
本実施の形態により作製した実際のＦＥＴについて説明する。図３は、実際に作製したＦＥＴを走査電子顕微鏡で観察した写真である。図３に示すように、ナノワイア３０１と交差して上部ゲート電極３０２が形成され、また、上部ゲート電極３０２のゲート長方向の長さは、ソース電極３０３およびドレイン電極３０４の間隔より長く形成されている。 An actual FET manufactured according to this embodiment will be described. FIG. 3 is a photograph of an actually fabricated FET observed with a scanning electron microscope. As shown in FIG. 3, the upper gate electrode 302 is formed so as to intersect the nanowire 301, and the length of the upper gate electrode 302 in the gate length direction is longer than the distance between the source electrode 303 and the drain electrode 304. Yes.
このＦＥＴについてドレイン電流のゲート電圧依存性（転送特性）を測定すると、図４Ａに示すように変化した。図４Ａに示されているように、非特許文献１および非特許文献２に示されたＦＥＴに比較して、本実施の形態によるＦＥＴでは、ゲート電圧が正の領域で一桁以上大きな電流が流れている。 When the gate voltage dependence (transfer characteristics) of the drain current was measured for this FET, it changed as shown in FIG. 4A. As shown in FIG. 4A, compared to the FETs shown in Non-Patent Document 1 and Non-Patent Document 2, in the FET according to the present embodiment, a current larger by one digit or more in a positive gate voltage region. Flowing.
このＦＥＴについて熱処理前後でドレイン電流のゲート電圧依存性（転送特性）を測定したものを比較すると、図４Ｂに示すように熱処理前（ｂ）に比べ、熱処理後（ａ）においてはＳ値がより小さくなり、非特許文献４と同様の効果が確認された。このように、熱処理により、オフ特性が向上している。 Comparing the FETs measured for the gate voltage dependence (transfer characteristics) of the drain current before and after the heat treatment, as shown in FIG. 4B, the S value is higher in the post-heat treatment (a) than in the pre-heat treatment (b). It became small and the effect similar to the nonpatent literature 4 was confirmed. Thus, the off characteristics are improved by the heat treatment.
図４Ｃは、図４Ｂに示した熱処理後のＦＥＴのソース・ドレイン電極部におけるナノワイアに垂直な断面をＴＥＭ分析した結果を示す写真である。破線はもともとのナノワイアの形状である。しかしながら、アルゴンイオンドライエッチングにより、よりくらい色の箇所に示されているように、ナノワイアの断面形状は三角形状になっている。ここで、図４Ｃの写真に示すように、ＩｎＡｓナノワイアとＡｌ電極の界面にＩｎＡｌＡｓ混晶と思われる灰色の層が見えている。なお、図中点線で示すＥＤＳ組成分析箇所については、以下に説明する。 4C is a photograph showing a result of TEM analysis of a cross section perpendicular to the nanowire in the source / drain electrode portion of the FET after the heat treatment shown in FIG. 4B. The dashed line is the original nanowire shape. However, the cross-sectional shape of the nanowire has a triangular shape as shown by the more colored portions by argon ion dry etching. Here, as shown in the photograph of FIG. 4C, a gray layer that appears to be an InAlAs mixed crystal is seen at the interface between the InAs nanowire and the Al electrode. In addition, the EDS composition analysis location shown with a dotted line in a figure is demonstrated below.
図４Ｄは、図４Ｃの点線に沿って調べたＥＤＳ組成分析結果を説明するための説明図である。図４Ｄの（ａ）に、図４Ｃの一部を拡大して示し、図４Ｄの（ｂ）に組成分析結果を示す特性図を示している。図４Ｄの（ａ）の写真中に示す直線が、ＥＤＳ組成分析箇所である。Ａｌ電極と接していない左側のナノワイア表面においては、Ｉｎ（点線）とＡｓ（実線）のスペクトル強度が重なりながら変化している。これに対し、右側のＡｌ電極との界面においては、ＡｓよりもＩｎの強度が先に低下すると同時にＡｌ（破線）の強度が増大している。これらのことから、ナノワイアとＡｌ電極との間の灰色の領域には、連続的にＡｌの含有率が変化しているＩｎＡｌＡｓ混晶が形成されていると考えられる。 FIG. 4D is an explanatory diagram for explaining an EDS composition analysis result examined along the dotted line in FIG. 4C. FIG. 4D shows an enlarged view of a part of FIG. 4C, and FIG. 4D shows a characteristic diagram showing the composition analysis result. The straight line shown in the photograph of (a) of FIG. 4D is an EDS composition analysis location. On the left nanowire surface not in contact with the Al electrode, the spectral intensities of In (dotted line) and As (solid line) change while overlapping. On the other hand, at the interface with the Al electrode on the right side, the strength of In decreases before that of As, and at the same time the strength of Al (broken line) increases. From these facts, it is considered that an InAlAs mixed crystal having a continuously changing Al content is formed in the gray region between the nanowire and the Al electrode.
以上に説明したように、本発明によれば、まず、ＧＡＡ構造としているため、相互コンダクタンスやＳ値などの特性が優れている。加えて、本発明によれば、半導体ナノワイアのチャネルとなる全域がゲート金属で覆われているようにしたので、従来問題になっていたナノワイア表面のイオン化不純物散乱を抑制できる。 As described above, according to the present invention, since the GAA structure is used, characteristics such as mutual conductance and S value are excellent. In addition, according to the present invention, since the entire region serving as the channel of the semiconductor nanowire is covered with the gate metal, ionized impurity scattering on the nanowire surface, which has been a problem in the past, can be suppressed.
例えば、ナノワイア材料としてよく用いられるＩｎＡｓのナノワイアＦＥＴにおいては、ゲート電極構造によらずバルクのＩｎＡｓよりも移動度が大幅に低下するという問題があった。これは、ナノワイアにおいては表面／体積比が大きく、特にＩｎＡｓは表面に電子が局在する傾向があり、表面の不純物散乱を大きく受けるためと理解されている。本発明によれば、このイオン化不純物散乱が抑制できるので、ＩｎＡｓなどの材料を用いる場合であっても、高移動度が実現可能で、かつ寄生抵抗成分がないことから、大きなＯＮ電流を実現できる。 For example, an InAs nanowire FET often used as a nanowire material has a problem that the mobility is significantly lower than that of bulk InAs regardless of the gate electrode structure. This is understood to be because the nanowire has a large surface / volume ratio, and in particular, InAs tends to localize electrons on the surface and is greatly subject to surface impurity scattering. According to the present invention, since this ionized impurity scattering can be suppressed, even when a material such as InAs is used, high mobility can be realized and a large ON current can be realized because there is no parasitic resistance component. .
また、「ＧＡＡ ＦＥＴ」構造になっていても、実際には界面準位などの影響によって理想的な値（室温で６０ ｍＶ／ｄｅｃ）よりも大幅にＳ値が大きくなってしまい、ＯＮ／ＯＦＦ比の劣化を招いていた。これに対し、前述したように、熱処理により高抵抗な混晶の領域を形成することで、ＯＦＦ特性も改善できるようになる。 Even in the case of the “GAA FET” structure, the S value is actually significantly larger than the ideal value (60 mV / dec at room temperature) due to the influence of the interface state, etc. Deterioration of the ratio. On the other hand, as described above, the OFF characteristics can be improved by forming a high-resistance mixed crystal region by heat treatment.
ここで、第１下部ゲート電極および第２下部ゲート電極の他の作製例について説明する。例えば、図５Ａに示すように、基板１２１の上に、金属パターン１２２を形成する。金属パターン１２２は、基板１２１の上に金属膜を蒸着することで形成した後、この金属膜を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。ここで、金属パターン１２２は、ゲート長方向の長さを、この後に形成するソース電極およびドレイン電極の間隔より長く形成しておく。 Here, another manufacturing example of the first lower gate electrode and the second lower gate electrode will be described. For example, as shown in FIG. 5A, the metal pattern 122 is formed on the substrate 121. The metal pattern 122 may be formed by depositing a metal film on the substrate 121 and then patterning the metal film by a known lithography technique and etching technique. Here, the metal pattern 122 is formed so that the length in the gate length direction is longer than the interval between the source electrode and the drain electrode to be formed later.
次に、膜厚方向に途中まで、金属パターン１２２の一部をエッチング除去し、図５Ｂに示すように、第１下部ゲート電極１２２ａおよび第２下部ゲート電極１２２ｂを形成する。この後、酸化シリコンをスパッタ法により堆積することなどにより、第２下部ゲート電極１２２ｂの上面が露出して平坦化された状態に、絶縁層１２１ａを形成する。 Next, part of the metal pattern 122 is etched away partway in the film thickness direction to form a first lower gate electrode 122a and a second lower gate electrode 122b as shown in FIG. 5B. Thereafter, the insulating layer 121a is formed in a state where the upper surface of the second lower gate electrode 122b is exposed and planarized by depositing silicon oxide by sputtering or the like.
また、次に示すように、第１下部ゲート電極および第２下部ゲート電極を形成してもよい。まず、図６Ａに示すように、基板１２１の上に、第１下部ゲート電極１２２ａを形成する。第１下部ゲート電極１２２ａは、第１下部ゲート電極１２２ａ形成領域に開口を有するレジストパターンを基板１２１の上に形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで形成すればよい。ここで、第１下部ゲート電極１２２ａは、ゲート長方向の長さを、この後に形成するソース電極およびドレイン電極の間隔より長く形成する。 Further, as shown below, a first lower gate electrode and a second lower gate electrode may be formed. First, as shown in FIG. 6A, a first lower gate electrode 122a is formed on a substrate 121. The first lower gate electrode 122a is formed by forming a resist pattern having an opening in the region where the first lower gate electrode 122a is formed on the substrate 121, and depositing a metal film thereon to form a metal film, and then lifting off the resist pattern. By doing so, it may be formed. Here, the first lower gate electrode 122a is formed so that the length in the gate length direction is longer than the interval between the source electrode and the drain electrode to be formed later.
次に、図６Ｂに示すように、第１下部ゲート電極１２２ａの上に第２下部ゲート電極１２２ｂを形成する。第２下部ゲート電極１２２ｂの形成においても、基板１２１および第１下部ゲート電極１２２ａの上に第２下部ゲート電極１２２ｂ形成領域に開口を有するレジストパターンを形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで形成すればよい。この後、酸化シリコンをスパッタ法により堆積することなどにより、第２下部ゲート電極１２２ｂの上面が露出して平坦化された状態に、絶縁層１２１ａを形成する。 Next, as shown in FIG. 6B, a second lower gate electrode 122b is formed on the first lower gate electrode 122a. Also in the formation of the second lower gate electrode 122b, a resist pattern having an opening in the formation region of the second lower gate electrode 122b is formed on the substrate 121 and the first lower gate electrode 122a, and a metal film is deposited by evaporation from the resist pattern. Then, the resist pattern may be lifted off. Thereafter, the insulating layer 121a is formed in a state where the upper surface of the second lower gate electrode 122b is exposed and planarized by depositing silicon oxide by sputtering or the like.
また、以下に示すように、第１下部ゲート電極および第２下部ゲート電極を形成してもよい。まず、図７Ａに示すように、基板１２１の上に、第１下部ゲート電極１２２ａを形成する。第１下部ゲート電極１２２ａは、第１下部ゲート電極１２２ａ形成領域に開口を有するレジストパターンを基板１２１の上に形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで形成すればよい。ここで、第１下部ゲート電極１２２ａは、ゲート長方向の長さを、この後に形成するソース電極およびドレイン電極の間隔より長く形成する。 Further, as shown below, a first lower gate electrode and a second lower gate electrode may be formed. First, as shown in FIG. 7A, a first lower gate electrode 122a is formed on a substrate 121. The first lower gate electrode 122a is formed by forming a resist pattern having an opening in the region where the first lower gate electrode 122a is formed on the substrate 121, and depositing a metal film thereon to form a metal film, and then lifting off the resist pattern. By doing so, it may be formed. Here, the first lower gate electrode 122a is formed so that the length in the gate length direction is longer than the interval between the source electrode and the drain electrode to be formed later.
次に、図７Ｂに示すように、酸化シリコンをＣＶＤ法などで堆積することにより、第１下部ゲート電極１２２ａを覆って表面が平坦化された状態に、絶縁層１２１ａを形成する。次に、図７Ｃに示すように、第２下部ゲート電極１２２ｂが形成される領域の絶縁層１２１ａに、開口領域６０１を形成する。公知のフォトリソグラフィー技術により形成したレジストパターンをマスクとし、選択的に絶縁層１２１ａを形成すれば、開口領域６０１が形成できる。 Next, as shown in FIG. 7B, by depositing silicon oxide by a CVD method or the like, the insulating layer 121a is formed so as to cover the first lower gate electrode 122a and the surface is planarized. Next, as shown in FIG. 7C, an opening region 601 is formed in the insulating layer 121a in the region where the second lower gate electrode 122b is to be formed. The opening region 601 can be formed by selectively forming the insulating layer 121a using a resist pattern formed by a known photolithography technique as a mask.
この後、開口領域６０１に開口部を備えるレジストパターンを絶縁層１２１ａの上に形成し、この上から蒸着することで金属膜を形成した後、上記レジストパターンをリフトオフすることで、図７Ｄに示すように、開口領域６０１において、第１下部ゲート電極１２２ａの上に配置された第２下部ゲート電極１２２ｂが形成できる。 Thereafter, a resist pattern having an opening in the opening region 601 is formed on the insulating layer 121a, a metal film is formed by vapor deposition from above, and then the resist pattern is lifted off, as shown in FIG. 7D. Thus, in the opening region 601, the second lower gate electrode 122b disposed on the first lower gate electrode 122a can be formed.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ゲート電極の形成において、蒸着法に限るものではなく、スパッタ法により電極材料を堆積するようにしてもよい。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, the formation of the gate electrode is not limited to the evaporation method, and the electrode material may be deposited by a sputtering method.
また、下部ゲート電極と上部ゲート電極とは、同じ材料から構成してもよく、異なる材料から構成してもよい。また、上述した実施の形態では、半導体ナノワイアとしてＩｎＡｓを用いるようにしたが、これに限るものではない。上述した本発明による効果は、ナノワイアおよびＧＡＡ構造とした形状に起因するものであり、他の半導体を用いるようにしても同様である。また、半導体ナノワイアを成長させる基板は、ＩｎＡｓに限るものではなく、ＧａＰ，Ｓｉなど他の材料から構成してもよい。 Further, the lower gate electrode and the upper gate electrode may be made of the same material or different materials. In the above-described embodiment, InAs is used as the semiconductor nanowire. However, the present invention is not limited to this. The effects of the present invention described above are due to the shape of the nanowire and the GAA structure, and the same applies even when other semiconductors are used. Further, the substrate on which the semiconductor nanowire is grown is not limited to InAs, and may be composed of other materials such as GaP and Si.
１０１…半導体ナノワイア、１０２…絶縁層（第１絶縁層）、１０３…被覆ナノワイア、１２１…基板、１２１ａ…絶縁層、１２２ａ…第１下部ゲート電極、１２２ｂ…第２下部ゲート電極、１２３…端子、１２４…上部ゲート電極、１２５…ソース電極、１２６…ドレイン電極、１２７…絶縁層（第２絶縁層）、１２８…絶縁層（第３絶縁層）、１２９，１３０…混晶領域、１３１…開口、１４１…ソース接続端子、１４２…ドレイン接続端子、１５１…成長基板。 DESCRIPTION OF SYMBOLS 101 ... Semiconductor nanowire, 102 ... Insulating layer (first insulating layer), 103 ... Covering nanowire, 121 ... Substrate, 121a ... Insulating layer, 122a ... First lower gate electrode, 122b ... Second lower gate electrode, 123 ... Terminal, 124 ... upper gate electrode, 125 ... source electrode, 126 ... drain electrode, 127 ... insulating layer (second insulating layer), 128 ... insulating layer (third insulating layer), 129, 130 ... mixed crystal region, 131 ... opening, 141 ... Source connection terminal, 142 ... Drain connection terminal, 151 ... Growth substrate.
Claims (6)
前記半導体ナノワイアの側面を覆う第１絶縁層を形成して前記第１絶縁層で被覆された被覆ナノワイアを形成する工程と、
基板の上のゲート電極形成領域の上に第１下部ゲート電極および前記第１下部ゲート電極の上面に接触する第２下部ゲート電極を形成する工程と、
前記第２下部ゲート電極の上に前記被覆ナノワイアを交差させて配置する工程と、
前記被覆ナノワイアの両端部の前記第１絶縁層を除去する工程と、
前記第１絶縁層を除去することで露出した前記半導体ナノワイアの両端部に各々接続されたソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上に第２絶縁層および第３絶縁層を形成する工程と、
前記被覆ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記被覆ナノワイアに交差して前記第１下部ゲート電極に重なる上部ゲート電極を形成する工程と
を少なくとも備え、
前記第２下部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より短く形成し、
前記第１下部ゲート電極および前記上部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より長く形成することを特徴とする電界効果トランジスタの製造方法。 Forming a semiconductor nanowire;
Forming a first insulating layer covering a side surface of the semiconductor nanowire to form a coated nanowire covered with the first insulating layer;
Forming a first lower gate electrode and a second lower gate electrode in contact with the upper surface of the first lower gate electrode on a gate electrode formation region on the substrate;
Disposing the covering nanowires crossing over the second lower gate electrode;
Removing the first insulating layer at both ends of the coated nanowire;
Forming a source electrode and a drain electrode respectively connected to both ends of the semiconductor nanowire exposed by removing the first insulating layer;
Forming a second insulating layer and a third insulating layer on the source electrode and the drain electrode;
Forming an upper gate electrode on the gate electrode formation region of the substrate on which the coated nanowires are disposed, crossing the coated nanowires and overlapping the first lower gate electrode,
A length of the second lower gate electrode in a gate length direction is shorter than a distance between the source electrode and the drain electrode;
A method of manufacturing a field effect transistor, wherein a length of the first lower gate electrode and the upper gate electrode in a gate length direction is longer than a distance between the source electrode and the drain electrode.
前記上部ゲート電極は、前記ソース電極と前記ドレイン電極との間の前記半導体ナノワイアの側部周面を前記第１絶縁層を介して被覆する状態に形成することを特徴とする電界効果トランジスタの製造方法。 In the manufacturing method of the field effect transistor of Claim 1,
The upper gate electrode is formed so as to cover a side peripheral surface of the semiconductor nanowire between the source electrode and the drain electrode via the first insulating layer. Method.
前記ソース電極および前記ドレイン電極を形成した後で加熱処理を行い、前記ソース電極および前記ドレイン電極と前記半導体ナノワイアの界面に混晶領域を形成する工程を備え、
前記混晶領域は、前記ソース電極および前記ドレイン電極を構成する電極材料と前記半導体ナノワイアを構成する半導体との混晶から構成されていることを特徴とする電界効果トランジスタの製造方法。 In the manufacturing method of the field effect transistor of Claim 1 or 2,
A step of performing heat treatment after forming the source electrode and the drain electrode, and forming a mixed crystal region at an interface between the source electrode and the drain electrode and the semiconductor nanowire;
The method for manufacturing a field effect transistor, wherein the mixed crystal region is formed of a mixed crystal of an electrode material forming the source electrode and the drain electrode and a semiconductor forming the semiconductor nanowire.
前記第１下部ゲート電極の上に接触して形成された第２下部ゲート電極と、
前記第２下部ゲート電極の上に交差して配置され、前記第２下部ゲート電極との交差部の側面が第１絶縁層で被覆された半導体ナノワイアと、
前記半導体ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記半導体ナノワイアに前記第１絶縁層を介して交差して前記第１下部ゲート電極に重なる状態に形成された上部ゲート電極と、
前記第２下部ゲート電極が形成されている領域を挟む状態に前記半導体ナノワイアの両端部に各々接続して形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の上に形成された第２絶縁層および第３絶縁層と
を少なくとも備え、
前記第２下部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より短く形成され、
前記第１下部ゲート電極および前記上部ゲート電極のゲート長方向の長さは、前記ソース電極と前記ドレイン電極との間隔より長く形成されていることを特徴とする電界効果トランジスタ。 A first lower gate electrode formed on the gate electrode formation region on the substrate;
A second lower gate electrode formed on and in contact with the first lower gate electrode;
A semiconductor nanowire disposed across the second lower gate electrode and having a side surface of the intersection with the second lower gate electrode covered with a first insulating layer;
An upper gate electrode formed on the gate electrode formation region of the substrate on which the semiconductor nanowires are arranged, intersecting the semiconductor nanowires via the first insulating layer and overlapping the first lower gate electrode; ,
A source electrode and a drain electrode formed respectively connected to both ends of the semiconductor nanowire so as to sandwich the region where the second lower gate electrode is formed;
And at least a second insulating layer and a third insulating layer formed on the source electrode and the drain electrode,
The length of the second lower gate electrode in the gate length direction is shorter than the distance between the source electrode and the drain electrode,
The field effect transistor according to claim 1, wherein a length of the first lower gate electrode and the upper gate electrode in a gate length direction is longer than a distance between the source electrode and the drain electrode.
前記上部ゲート電極は、前記ソース電極と前記ドレイン電極との間の前記半導体ナノワイアの側部周面を前記第１絶縁層を介して被覆する状態に形成されていることを特徴とする電界効果トランジスタ。 The field effect transistor according to claim 4.
The field effect transistor characterized in that the upper gate electrode is formed so as to cover a side peripheral surface of the semiconductor nanowire between the source electrode and the drain electrode through the first insulating layer. .
前記ソース電極および前記ドレイン電極と前記半導体ナノワイアとの間に前記ソース電極および前記ドレイン電極を構成する電極材料と前記半導体ナノワイアを構成する半導体との混晶から構成された混晶領域を備えることを特徴とする電界効果トランジスタ。 The field effect transistor according to claim 4 or 5,
A mixed crystal region composed of a mixed crystal of an electrode material constituting the source electrode and the drain electrode and a semiconductor constituting the semiconductor nanowire is provided between the source electrode, the drain electrode, and the semiconductor nanowire. A characteristic field effect transistor.
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