JP2013171608A - 半導体装置、半導体装置のテスト方法及びテスト回路 - Google Patents

Abstract

【課題】リダンダンシエリアに含まれる冗長メモリ素子に欠陥が存在すると判明する場合がある。このような場合に、冗長メモリ素子に欠陥が存在する情報を記憶することができず、後のテスト工程においてもリダンダンシエリアの試験が必要となり、選別コストが増加する。そのため、リダンダンシエリアにおける欠陥メモリ素子の情報を後のテスト工程で使用できる半導体装置が、望まれる。
【解決手段】半導体装置は、データを記憶するメモリ素子と、メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、冗長メモリ素子に欠陥が存在すると判定された際に、欠陥が存在する冗長メモリ素子のアドレスに関する情報を記憶する第１の不揮発性記憶素子と、を備える。
【選択図】図１

Description

本発明は、半導体装置、半導体装置のテスト方法及びテスト回路に関する。特に、欠陥メモリ素子の置換が可能な冗長メモリ素子を含む半導体装置、半導体装置のテスト方法及びテスト回路に関する。

年々、半導体装置の高集積化が進んでいる。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を初めとした半導体装置の場合、メモリ素子の増加が著しい。そのため、製造工程におけるメモリ素子の欠陥が発生する確率が高くなり、このような半導体装置を不良品として扱うと歩留まりが悪化する。

そこで、欠陥が存在すると判定された欠陥メモリ素子（ビット）を救済するための方法として、欠陥メモリ素子を他のメモリ素子（冗長メモリ素子）に置換することが行われる。欠陥メモリ素子と冗長メモリ素子の置換には、ヒューズが使用される。欠陥メモリ素子と冗長メモリ素子を置き換えるため、ウェハ工程等において、レーザによりヒューズが切断される。このヒューズの状態（接続・切断）に基づいて、冗長メモリ素子を使用するか否かが決定される。

しかし、このようなレーザカットによりヒューズを接続する方法は、パッケージに封止する前に行う必要があり、パッケージに封止した後は冗長メモリ素子に置き換えることができない。そこで、所定の電圧を印加することによりプログラム可能（状態の変化が可能）なアンチヒューズを用いて、冗長メモリ素子に置き換えることが行われる。さらに、アンチヒューズを使用する場合であっても、欠陥メモリ素子をラッチ回路に置換する方法と、リダンダンシエリアを利用する方法と、が存在する。但し、ラッチ回路を使用するよりも、リダンダンシエリアを使用する方が、必要なレイアウト面積が小さく、半導体装置のチップ面積の観点からは有利である。

ここで、特許文献１において、リダンダンシの使用・未使用を判定するロールコールテストの実施が可能な半導体装置が開示されている。

特開平７−６５５９５号公報

なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。

半導体装置のテスト工程（選別工程）は、複数の工程から構成されている。即ち、あるテスト工程で良品と判定された半導体装置だけが、次のテスト工程に移され、最終的に全てのテスト工程で良品と判定されたものだけが出荷できる。

そのため、あるテスト工程で欠陥メモリ素子が検出され、冗長メモリ素子に置換された場合には、当該テスト工程を再び実施し、冗長メモリ素子を含むセルの品質を保証する必要がある。また、当該テスト工程以前のテスト工程で冗長メモリ素子を含めて試験がなされていなければ、以前のテスト工程を再び試験する必要がある。このような選別では、半導体装置の選別に必要なコストが増加する。

そこで、当初のテスト工程から、通常のメモリ素子を含むノーマルエリアと冗長メモリ素子を含むリダンダンシエリアを併せて試験し、その品質を保証することが望まれる。しかし、リダンダンシエリアに欠陥メモリ素子が存在するといった情報が、後のテスト工程に引き継がれることはないので、後のテスト工程で再びリダンダンシエリアの試験がなされる。即ち、使用することができないことが明白である欠陥メモリ素子を再び試験することになり、テスト工程における時間及びコストを浪費している。そのため、リダンダンシエリアにおける欠陥メモリ素子の情報を後のテスト工程で使用できる半導体装置、半導体装置のテスト方法及びテスト回路が、望まれる。

本発明の第１の視点によれば、データを記憶するメモリ素子と、前記メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、前記冗長メモリ素子に欠陥が存在すると判定された際に、前記欠陥が存在する冗長メモリ素子のアドレスに関する情報を記憶する第１の不揮発性記憶素子と、を備える半導体装置が提供される。

本発明の第２の視点によれば、データを記憶するメモリ素子と、前記メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、前記冗長メモリ素子に欠陥が存在すると判定された際に、前記欠陥が存在する冗長メモリ素子のアドレスに関する情報を記憶する第１の不揮発性記憶素子と、を備える半導体装置のテスト方法であって、前記メモリ素子と前記冗長メモリ素子とに関する第１の試験を行う工程と、前記第１の試験において、前記冗長メモリ素子に欠陥が存在する場合に前記第１の不揮発性記憶素子の状態を変化する工程と、前記第１の不揮発性記憶素子の状態に応じて、前記冗長メモリ素子に関する第２の試験を行うか否かを決定する工程と、を含む半導体装置のテスト方法が提供される。

本発明の第３の視点によれば、データを記憶するメモリ素子と、前記メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、を備える半導体装置を試験するテスト回路であって、前記テスト回路は、前記半導体装置に含まれる前記冗長メモリ素子に関する試験結果に関わらず、複数の前記半導体装置を同時に試験する際の結果を合格とするテスト回路が提供される。

本発明の各視点によれば、リダンダンシエリアにおける欠陥メモリ素子の情報を後のテスト工程で使用できる半導体装置、半導体装置のテスト方法及びテスト回路が、提供される。

本発明の一実施形態の概要を説明するための図である。 第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。 メモリ素子の置換を説明するための図である。 パラレルテストを実施する際の構成の一例を示す図である。 第２の実施形態に係るテスト回路２の内部構成の一例を示す図である。 テスト回路２を用いたパラレルテスト時の波形の一例を示す図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

上述のように、通常のメモリ素子を含むノーマルエリアと、冗長メモリ素子を含むリダンダンシエリアを併せて試験する際に、リダンダンシエリアに含まれる冗長メモリ素子に欠陥が存在すると判明する場合がある。このような場合に、冗長メモリ素子に欠陥が存在する情報を記憶することができず、後のテスト工程においてもリダンダンシエリアの試験が必要となる。しかし、このような試験はテスト時間及びコストの浪費に他ならない。そのため、リダンダンシエリアにおける欠陥メモリ素子の情報を後のテスト工程で使用できる半導体装置が、望まれる。

そこで、一例として図１に示す半導体装置１００を提供する。半導体装置１００は、データを記憶するメモリ素子１０１と、メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子１０２と、置換され得る冗長メモリ素子１０３と、冗長メモリ素子１０３に欠陥が存在すると判定された際に、欠陥が存在する冗長メモリ素子のアドレスに関する情報を記憶する第１の不揮発性記憶素子１０４と、を備える。

冗長メモリ素子１０３に欠陥が存在することが判明した場合には、第１の不揮発性記憶素子１０４の状態を変化させ、そのような欠陥のある冗長メモリ素子の使用を禁止する旨の情報を記憶する。その結果、リダンダンシエリアにおける欠陥メモリ素子（冗長メモリ素子１０３）の情報を後のテスト工程で使用できる半導体装置が、提供できる。

本発明において下記の形態が可能である。

［形態１］上記第１の視点に係る半導体装置のとおりである。

［形態２］前記半導体装置は、前記欠陥メモリ素子のアドレスに関する情報を記憶する第２の不揮発性記憶素子と、前記第１の不揮発性記憶素子が記憶する情報と、前記第２の不揮発性記憶素子が記憶する情報と、に基づいて前記欠陥メモリ素子と前記冗長メモリ素子の置換を行うリダンダンシ制御回路と、を備えることが好ましい。

［形態３］前記リダンダンシ制御回路は、外部から入力されるコマンドに応じて、前記第２の不揮発性記憶素子、又は、前記第１の不揮発性記憶素子、の状態を変化させることが好ましい。

［形態４］前記第１の不揮発性記憶素子、又は、前記第２の不揮発性記憶素子の少なくとも一方は、アンチヒューズであることが好ましい。

［形態５］上記第２の視点に係る半導体装置のテスト方法のとおりである。

［形態６］前記半導体装置は、前記欠陥メモリ素子のアドレスに関する情報を記憶する第２の不揮発性記憶素子を備え、前記第１の試験において、前記欠陥メモリ素子の存在が判明した場合に、前記第２の不揮発性記憶素子の状態を変化する工程を含むことが好ましい。

［形態７］上記第３の視点に係るテスト回路のとおりである。

以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。

［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。

図２は、本実施形態に係る半導体装置１の全体構成の一例を示す図である。なお、図２には、簡単のため、本実施形態に係る半導体装置に関係するモジュールのみを記載する。

半導体装置１は、コマンド端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ）及びアドレス端子ＡＤＤ等を備えている。半導体装置１は、コマンド入力回路１０と、コマンドデコード回路１１と、アドレス入力回路１２と、アドレスラッチ回路１３と、メモリセルアレイ１４と、カラムデコーダ１５と、ロウデコーダ１６と、リダンダンシ制御回路１７と、から構成されている。

半導体装置１に対するコマンドは、コマンド端子を介して、コマンド入力回路１０により受け付けられる。具体的には、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンドが入力される。これらの信号により構成されるコマンドは、コマンドデコード回路１１によってデコードされ、デコード結果は、カラムデコーダ１５、ロウデコーダ１６及びリダンダンシ制御回路１７に出力される。また、コマンド入力回路１０は、半導体装置１の通常動作時に関するコマンドだけではなく、半導体装置１のテスト動作に関するコマンドも受け付ける。

外部から発行されたアドレス信号は、アドレス入力回路１２により受け付けられ、アドレスラッチ回路１３でラッチされる。アドレス信号は、カラムデコーダ１５、ロウデコーダ１６及びリダンダンシ制御回路１７に供給される。

メモリセルアレイ１４にはデータの保持を行うメモリ素子が複数含まれている。また、メモリセルアレイ１４は、ノーマルエリア２０とリダンダンシエリア２１に区分されている。通常、ノーマルエリア２０に配置されたメモリ素子が使用され、リダンダンシエリア２１に配置されたメモリ素子は冗長メモリ素子として用意されている。

カラムデコーダ１５及びロウデコーダ１６は、アドレス信号をデコードし、メモリセルアレイ１４に対するアクセスを制御する。

リダンダンシ制御回路１７は、ノーマルエリア２０に含まれるメモリ素子とリダンダンシエリア２１に含まれるメモリ素子のアドレスの置換を行う。なお、救済効率を考慮し、リダンダンシエリア２１は、カラムエリアではなく、ロウエリアを使用する。

図３は、メモリ素子の置換を説明するための図である。図３に示すように、ノーマルエリア２０に欠陥メモリ素子（図３の「×印」）が存在するものとする。この場合、欠陥メモリ素子が含まれているロウ全体をリダンダンシエリア２１に含まれるロウに置換する必要がある。リダンダンシ制御回路１７は、欠陥メモリ素子を冗長メモリ素子に置き換えるためのアドレスを生成する。

リダンダンシ制御回路１７には、ノーマルエリア２０に含まれる欠陥メモリ素子に対応するロウアドレスを記憶する置換用アンチヒューズ（上述の第２の不揮発性記憶素子に相当）が含まれている。即ち、リダンダンシ制御回路１７には複数の置換用アンチヒューズが含まれており、置換用アンチヒューズの状態（導通・非導通）によって、冗長メモリ素子に変換すべき欠陥メモリ素子のロウアドレスが把握可能である。

さらに、リダンダンシ制御回路１７には、リダンダンシエリア２１に含まれる欠陥メモリ素子に対応するロウアドレスを記憶する使用禁止アンチヒューズ（上述の第１の不揮発性記憶素子に相当）が含まれている。即ち、リダンダンシ制御回路１７には複数の使用禁止アンチヒューズが含まれており、使用禁止アンチヒューズの状態（導通・非導通）によって、ノーマルエリア２０に含まれる欠陥メモリ素子の置換に使用できない欠陥メモリ素子のロウアドレスが把握可能である。

以上のように、リダンダンシ制御回路１７には２種類のアンチヒューズが含まれている。リダンダンシ制御回路１７は、これらのアンチヒューズを使用し、ノーマルエリア２０に存在する欠陥メモリ素子をリダンダンシエリア２１の冗長メモリ素子に置換する。より具体的には、リダンダンシ制御回路１７はアドレスラッチ回路１３の出力するロウアドレスを受け付け、受け付けたロウアドレスを置換する必要があるか否かを判定する。その際の判定に、置換用アンチヒューズを使用する。判定の結果、リダンダンシエリア２１に含まれる冗長メモリ素子のロウアドレスに置換する必要があれば、置換先となる冗長メモリ素子のロウアドレスを決定する。その際に、使用禁止アンチヒューズの状態を確認し、冗長メモリ素子として使用できないアドレスは置換先のロウアドレスに採用しない。即ち、リダンダンシ制御回路１７は、使用禁止アンチヒューズにより置換が禁止されていないロウアドレスのみを選択し、ロウデコーダ１６に出力する。

ロウデコーダ１６は、リダンダンシ制御回路１７が出力するロウアドレスに基づき、リダンダンシエリア２１に含まれる冗長メモリ素子にアクセスする。なお、欠陥メモリ素子と冗長メモリ素子の置換をＡＦ（Ａｎｔｉ Ｆｕｓｅ）置換と呼び、以降の説明を行う。

各テスト工程において、ノーマルエリア２０に含まれるメモリ素子に欠陥が発見されると、欠陥メモリ素子のロウアドレスに対応する置換用アンチヒューズの絶縁膜が溶解される。同様に、各テスト工程において、リダンダンシエリア２１に含まれるメモリ素子に欠陥が発見されると、欠陥メモリ素子のロウアドレスに対応する使用禁止アンチヒューズの絶縁膜が溶解される。なお、リダンダンシ制御回路１７に含まれる置換用アンチヒューズ及び使用禁止アンチヒューズの溶解は、外部から発行されるコマンド信号を受け付けたコマンドデコード回路１１の指示に基づいて行われる。

次に、半導体装置１に対して行われるテスト工程について説明する。ここでは、テスト工程において、ロウアドレスについてＡＦ置換をする場合について説明する。

半導体装置１のメモリセルアレイ１４（ノーマルエリア２０及びリダンダンシエリア２１）の試験を行うと、４種類の結果が想定できる。

第１に、ノーマルエリア２０及びリダンダンシエリア２１に含まれるメモリ素子が共に良品である結果である。

第２に、ノーマルエリア２０に含まれるメモリ素子は良品であるが、リダンダンシエリア２１に含まれるメモリ素子が欠陥となる結果である。

第３に、ノーマルエリア２０に含まれるメモリ素子には欠陥が存在するが、リダンダンシエリア２１に含まれるメモリ素子は良品となる結果である。

第４に、ノーマルエリア２０及びリダンダンシエリア２１に含まれるメモリ素子が共に欠陥となる結果である。

第１の結果の場合には、当該テスト工程における結果は合格となる（ＰＡＳＳする）。一方、第４の結果の場合には、当該テスト工程における結果は不合格となる（ＦＡＩＬする）。また、第２の結果の場合には、少なくともノーマルエリア２０に含まれるメモリ素子は良品であるため、当該テスト工程における結果は合格とする。しかし、リダンダンシエリア２１に含まれるメモリ素子は使用できないので、対応する使用禁止アンチヒューズの絶縁膜を溶解する。その後、次テスト工程に進む。

さらに、第３の結果の場合には、このままでは当該テスト工程を合格にすることはできない。そこで、欠陥メモリ素子と冗長メモリ素子の置換を行う（ＡＦ置換を行う）。ＡＦ置換後に、再び当該テスト工程を実施し、合格すれば次テスト工程に進む。ＡＦ置換を行ってもなお、不合格であれば当該テスト工程における不合格が確定する。

次に、使用禁止アンチヒューズの絶縁膜が溶解された半導体装置１、又は、置換用アンチヒューズの絶縁膜が溶解された半導体装置１に対するテスト工程について説明する。

ここで、使用禁止アンチヒューズの絶縁膜が溶解された半導体装置１、置換用アンチヒューズの絶縁膜が溶解された半導体装置１、いずれに対しても通常の半導体装置１と同様に試験を行う。その際、当該テスト工程以降のテスト工程において、ＡＦ置換を行う可能性があるのであれば、ノーマルエリア２０だけではなくリダンダンシエリア２１についても試験する。さらに、ノーマルエリア２０に含まれるメモリ素子に欠陥が存在すれば、対応する置換用アンチヒューズの絶縁膜を溶解する。同様に、リダンダンシエリア２１に含まれるメモリ素子に欠陥が存在すれば、対応する使用禁止アンチヒューズの絶縁膜を溶解する。

このように、使用禁止アンチヒューズの絶縁膜が溶解された半導体装置１、置換用アンチヒューズの絶縁膜が溶解された半導体装置１、いずれに対してもリダンダンシエリア２１の試験を行うことによって、当該テスト工程の試験だけではなく、それ以前になされたテスト工程の試験の項目の品質を保証することができる。即ち、特定のテスト工程まで進んだ半導体装置１におけるノーマルエリア２０及びリダンダンシエリア２１に含まれるメモリ素子の当該テスト工程以前になされた品質は、置換用アンチヒューズ及び使用禁止アンチヒューズの絶縁膜が溶解されていなければ、保証される。その結果、当該テスト工程において、ノーマルエリア２０の欠陥メモリ素子を冗長メモリ素子に置換した場合であっても、以前のテスト工程を再び実施する必要はない。そのため、半導体装置１の選別コストを抑制することができる。

また、使用禁止アンチヒューズの絶縁膜が溶解されたロウアドレスに対応するリダンダンシエリア２１に含まれるメモリ素子は使用できないことは明白である。従って、このような半導体装置１を試験した際に、使用禁止アンチヒューズの絶縁膜が溶解されているか否か（使用禁止アンチヒューズの導通・非導通）を確認し、溶解されていれば、対応するリダンダンシエリア２１の試験を行う必要がない。この点からも、半導体装置１の選別コストを抑制することができる。

なお、本実施形態においては、上述の第１及び第２の不揮発性記憶素子が共にアンチヒューズであるとして説明を行った。しかし、これらの不揮発性記憶素子をアンチヒューズに限定する趣旨ではない。これらの不揮発性記憶素子は、ヒューズであってもよいし、ヒューズとアンチヒューズの組み合わせであってもよい。

以上のように、同一のテスト工程において、ノーマルエリア２０とリダンダンシエリア２１の試験を行うことでノーマルエリア２０及びリダンダンシエリア２１に含まれるメモリ素子の品質を保証できる。また、使用禁止アンチヒューズを使用することで、テスト工程の時間を短縮することができ、選別コストの低減に寄与する。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

第１の実施形態において説明したように、使用禁止アンチヒューズを使用することで、置換先となるリダンダンシエリアの取捨選択が可能になる。従って、各テスト工程におけるリダンダンシエリアの試験結果は、使用禁止アンチヒューズの絶縁膜が溶解されているか否かにより意味が異なってくる。

上述のように、同一のテスト工程において、ノーマルエリア２０だけではなく、リダンダンシエリア２１の試験が行われる。ここで、ＡＦ置換がなされた半導体装置１のテスト工程について考える。ＡＦ置換がなされた半導体装置１のノーマルエリア２０には欠陥メモリ素子が存在する（図３参照）。このような半導体装置１のノーマルエリア２０において、「０」データを読み出した後に、「１」データを書き込む試験を行うと、リダンダンシエリア２１に含まれるメモリ素子に「１」が書き込まれる。すると、ノーマルエリア２０の試験が終了した後に、リダンダンシエリア２１に対して同様の試験を行うと、「０」を読み出すことができない。従って、リダンダンシエリア２１に対するこのような試験は不合格となる。

このような問題を回避するため、ノーマルエリア２０とリダンダンシエリア２１を別個独立して試験することが考えられる。しかし、リダンダンシエリア２１を単独で試験する場合には、冗長メモリ素子に隣接するセルやビット線の状態が、本来の使用状況とは異なるため、ノーマルエリア２０とリダンダンシエリア２１の品質を同等のものに保つのは困難である。さらに、繰り返し書き換え動作（Ｄｉｓｔｕｒｂ）を行う試験項目が存在する場合には、リダンダンシエリア２１単独で何度も書き換え動作を行う必要があり、テスト工程に長時間費やすことになってしまう。このように、ノーマルエリア２０とリダンダンシエリア２１を分離した試験の実施には問題がある。以上のようなことから、リダンダンシエリア２１の品質、及び、テスト時間の短縮の観点から、ノーマルエリア２０とリダンダンシエリア２１の試験は同時に行うことが望ましい。

そこで、ＡＦ置換がなされたメモリ素子に関し、ノーマルエリア２０とリダンダンシエリア２１を同時に試験するテスト工程（例えば、パラレルテスト）では、リダンダンシエリア２１に含まれるメモリ素子の試験結果を強制的に合格とする必要がある。

つまり、リダンダンシエリア２１を試験する際には、冗長メモリ素子の試験結果は強制的に合格とし、強制的に合格とした冗長メモリ素子の品質はノーマルエリア２０側の試験で担保する。より具体的な対応は、パラレルテストで使用するテスト回路の構成を変更することで行う。

図４は、パラレルテストを実施する際の構成の一例を示す図である。図４に示すように、パラレルテストでは複数の半導体装置１が同時に試験される。テスト回路２は、半導体装置１から読み出されたデータＲＤ１〜ＲＤｎ（但し、ｎは２以上の整数、以下同じ）を受け付ける。

また、テスト回路２は、ＡＦ置換が行われた可能性ある半導体装置１の試験をする場合にＨレベルにセットされるＡＦ＿Ｅ信号と、リダンダンシエリア２１を選択する際にＨレベルにセットされるＴＲＡＸＴ信号と、を受け付ける。テスト回路２は、複数の半導体装置１が出力するデータＲＤ１〜ＲＤｎと、ＡＦ＿Ｅ信号及びＴＲＡＸＴ信号と、を用いてパラレルテストの結果を判定する。テスト回路２は、判定結果としてＰＡＲＡ＿Ｒ信号を出力する。

図５は、テスト回路２の内部構成の一例を示す図である。テスト回路２は、比較回路３０と、否定論理積回路ＮＡＮＤ０１及びＮＡＮＤ０２と、インバータ回路ＩＮＶ０１と、から構成されている。さらに、比較回路３０は、論理和回路ＯＲ０１及びＯＲ０２と、否定論理和回路ＮＯＲ０１と、から構成されている。なお、図５に示すテスト回路２は、４個の半導体装置１を同時に試験可能とする（ｎ＝４）。

図６は、テスト回路２を用いたパラレルテスト時の波形の一例を示す図である。時刻ｔ０１〜ｔ０３の間がノーマルエリア２０の試験であって、時刻ｔ０３〜ｔ０４の間がリダンダンシエリア２１の試験である。

図６に示すとおり、ノーマルエリア２０を試験する際には、ＴＲＡＸＴ信号がＨレベルにセットされない（Ｌレベルを維持）ため、データＲＤ１〜ＲＤ４に不一致が存在するとＰＡＲＡ＿Ｒ信号はＬレベルとなる。より具体的には、図６の時刻ｔ０２〜ｔ０３の間の試験において、データＲＤ３は不合格のデータであるのでパラレルテストの結果も不合格となる（ＰＡＲＡ＿Ｒ信号はＬレベル）。しかし、リダンダンシエリア２１を試験する際には、ＴＲＡＸＴ信号がＨレベルにセットされることにより、データＲＤ１〜ＲＤ４に不一致が存在したとしてもＰＡＲＡ＿Ｒ信号はＨレベルとなる。即ち、図６の時刻ｔ０３〜ｔ０４の間のデータＲＤ４は不合格と判定されるデータであるが、ＰＡＲＡ＿Ｒ信号はＨレベルとなり、パラレルテスト全体では合格と判定される。

以上のように、テスト回路２を用いることで、ノーマルエリア２０とリダンダンシエリア２１の試験を同時に行うことができる。

なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、１００ 半導体装置
２ テスト回路
１０ コマンド入力回路
１１ コマンドデコード回路
１２ アドレス入力回路
１３ アドレスラッチ回路
１４ メモリセルアレイ
１５ カラムデコーダ
１６ ロウデコーダ
１７ リダンダンシ制御回路
２０ ノーマルエリア
２１ リダンダンシエリア
３０ 比較回路
１０１ メモリ素子
１０２ 欠陥メモリ素子
１０３ 冗長メモリ素子
１０４ 第１の不揮発性記憶素子
ＩＮＶ０１ インバータ回路
ＮＡＮＤ０１、ＮＡＮＤ０２ 否定論理積回路
ＮＯＲ０１ 否定論理和回路
ＯＲ０１、ＯＲ０２ 論理和回路

Claims (7)

1. データを記憶するメモリ素子と、
   前記メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、
   前記冗長メモリ素子に欠陥が存在すると判定された際に、前記欠陥が存在する冗長メモリ素子のアドレスに関する情報を記憶する第１の不揮発性記憶素子と、
   を備えることを特徴とする半導体装置。
2. 前記欠陥メモリ素子のアドレスに関する情報を記憶する第２の不揮発性記憶素子と、
   前記第１の不揮発性記憶素子が記憶する情報と、前記第２の不揮発性記憶素子が記憶する情報と、に基づいて前記欠陥メモリ素子と前記冗長メモリ素子の置換を行うリダンダンシ制御回路と、
   を備える請求項１の半導体装置。
3. 前記リダンダンシ制御回路は、外部から入力されるコマンドに応じて、前記第２の不揮発性記憶素子、又は、前記第１の不揮発性記憶素子、の状態を変化させる請求項２の半導体装置。
4. 前記第１の不揮発性記憶素子、又は、前記第２の不揮発性記憶素子の少なくとも一方は、アンチヒューズである請求項２又は３の半導体装置。
5. データを記憶するメモリ素子と、
   前記メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、
   前記冗長メモリ素子に欠陥が存在すると判定された際に、前記欠陥が存在する冗長メモリ素子のアドレスに関する情報を記憶する第１の不揮発性記憶素子と、
   を備える半導体装置のテスト方法であって、
   前記メモリ素子と前記冗長メモリ素子とに関する第１の試験を行う工程と、
   前記第１の試験において、前記冗長メモリ素子に欠陥が存在する場合に前記第１の不揮発性記憶素子の状態を変化する工程と、
   前記第１の不揮発性記憶素子の状態に応じて、前記冗長メモリ素子に関する第２の試験を行うか否かを決定する工程と、
   を含むことを特徴とする半導体装置のテスト方法。
6. 前記半導体装置は、前記欠陥メモリ素子のアドレスに関する情報を記憶する第２の不揮発性記憶素子を備え、
   前記第１の試験において、前記欠陥メモリ素子の存在が判明した場合に、前記第２の不揮発性記憶素子の状態を変化する工程を含む請求項５の半導体装置のテスト方法。
7. データを記憶するメモリ素子と、
   前記メモリ素子であって欠陥が存在すると判定された欠陥メモリ素子と、置換され得る冗長メモリ素子と、
   を備える半導体装置を試験するテスト回路であって、
   前記テスト回路は、前記半導体装置に含まれる前記冗長メモリ素子に関する試験結果に関わらず、複数の前記半導体装置を同時に試験する際の結果を合格とすることを特徴とするテスト回路。

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