[go: up one dir, main page]

JP2013149961A - 半導体装置、およびその作製方法 - Google Patents

半導体装置、およびその作製方法 Download PDF

Info

Publication number
JP2013149961A
JP2013149961A JP2012274277A JP2012274277A JP2013149961A JP 2013149961 A JP2013149961 A JP 2013149961A JP 2012274277 A JP2012274277 A JP 2012274277A JP 2012274277 A JP2012274277 A JP 2012274277A JP 2013149961 A JP2013149961 A JP 2013149961A
Authority
JP
Japan
Prior art keywords
wiring
electrode
layer
groove
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012274277A
Other languages
English (en)
Other versions
JP2013149961A5 (ja
JP6033071B2 (ja
Inventor
Jun Koyama
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012274277A priority Critical patent/JP6033071B2/ja
Publication of JP2013149961A publication Critical patent/JP2013149961A/ja
Publication of JP2013149961A5 publication Critical patent/JP2013149961A5/ja
Application granted granted Critical
Publication of JP6033071B2 publication Critical patent/JP6033071B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)

Abstract

【課題】作製工程を削減し、低コストで生産性の良い半導体装置を提供する。消費電力が少なく、信頼性の高い半導体装置を提供する。
【解決手段】島状半導体層を形成するためのフォトリソグラフィ工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線等を含む）を形成する工程、コンタクトホールを形成する工程、画素電極を形成する工程の、少なくとも４つのフォトリソグラフィ工程で半導体装置を作製する。コンタクトホールを形成する工程において、溝部を形成することで、寄生チャネルの形成を防ぐ。溝部と配線は、絶縁層を介して重畳する。
【選択図】図１

Description

本発明は、半導体装置、およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置および電子機器などは、全て半導体装置と言える。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ乃至数百ｎｍ程度の半導体薄膜により構成されるトランジスタが注目されている。トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）および電気光学装置を始めとした電子デバイスに広く応用されている。トランジスタは、特にアクティブマトリクス型の液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の表示装置に代表される、画像表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型の表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した表示装置をいう。
上記のようなアクティブマトリクス型の表示装置の用途は拡大しており、画面サイズの大面積化、高精細化および高開口率化の要求が高まっている。また、アクティブマトリクス型表示装置には高い信頼性が求められ、その生産方法には高い生産性および生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
アクティブマトリクス型の表示装置では、スイッチング素子として主にトランジスタが用いられている。トランジスタの作製において、フォトリソグラフィ工程を削減または簡略化することは、工程全体の簡略化のために重要である。例えばフォトリソグラフィ工程に用いるマスクが１つ増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成およびエッチング工程、更にはレジスト剥離、洗浄および乾燥工程等が必要になる。そのため、作製工程におけるフォトリソグラフィ工程に用いるマスクが１つ増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトリソグラフィ工程を削減または簡略化するために、数多くの技術開発がなされている。
トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。これらのトランジスタを用いたアクティブマトリクス型の液晶表示装置では、少なくとも５枚のフォトマスクを用いて、少なくとも５回のフォトリソグラフィ工程により作製されることが一般的である。
また、アクティブマトリクス型のＥＬ表示装置では、画素毎にＥＬ層を分離するための隔壁層を形成する必要があるため、さらにもう１枚フォトマスクを用いて、少なくとも合計６回のフォトリソグラフィ工程により作製されることが一般的である。
フォトリソグラフィ工程を簡略化させる従来の技術としては、裏面露光（例えば、特許文献１）、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下の一因となっている。また、トランジスタの電気的特性を低下させてしまうことも多い。
特開平０５−２０３９８７号公報
しかしながら、フォトリソグラフィ工程を削減または簡略化すると、本来必要のない場所にチャネルが形成され、意図しない部分がトランジスタとして機能してしまう場合がある。
例えば、画素電極と絶縁層を介して重畳する半導体層が存在すると、画素電極に供給される電位によっては、画素電極と重畳する半導体層にチャネルが形成されてしまう場合がある。なお、このように本来必要のない場所に形成されるチャネルを寄生チャネルという。
また、例えば、第１の画素と、第１の画素に隣接する第２の画素で共通の配線Ａ（例えば、ゲート配線）を使用している場合に、配線Ａと絶縁層を介して重畳する半導体層に寄生チャネルが形成されると、半導体層に接して形成されている、第１の画素が有する配線Ｂ（例えば、第１の画素が有する画像信号配線）と第２の画素が有する配線Ｃ（例えば、第２の画素が有する画像信号配線）が、寄生チャネルにより電気的に接続されてしまう場合がある。すなわち、配線Ａがゲート電極として機能し、配線Ｂがソース電極またはドレイン電極の一方として機能し、配線Ｃがソース電極またはドレイン電極の他方として機能するトランジスタが形成されてしまう場合がある。このように、意図せず形成されるトランジスタを寄生トランジスタという。
また、隣接する配線間の距離が短い場合は、ゲート電極として機能する層が無くても、隣接する配線間に生じる電界により半導体層中に寄生チャネルが形成され、隣接する配線同士が電気的に接続されてしまう場合がある。
寄生チャネルまたは寄生トランジスタが形成されると、配線間の信号が干渉し、正確な信号の伝達が困難となるため、表示品位の低下や、信頼性低下の一因となる。
また、半導体装置は複雑な構造の複数の薄膜で構成されており、多種の材料、方法及び工程で作製される。よって、用いられる作製工程によっては、得られる半導体装置の形状不良や電気特性の低下が生じる恐れがある。
このような問題に鑑み、信頼性の高い半導体装置を提供することを課題の一とする。
本発明の一態様は、半導体装置の作製に用いるフォトリソグラフィ工程を従来よりも少なくすることを課題の一とする。
本発明の一態様は、半導体装置の作製に用いるフォトマスクの枚数を従来よりも少なくすることを課題の一とする。
本発明の一態様は、生産性の良い半導体装置を提供することを課題の一とする。
本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。
島状半導体層を形成するためのフォトリソグラフィ工程を省略し、ゲート電極（同一層で形成される配線を含む）を形成する工程、ソース電極およびドレイン電極（同一層で形成される配線を含む）を形成する工程、コンタクトホールおよび溝部を形成する工程、画素電極（同一層で形成される配線等を含む）を形成する工程の４つのフォトリソグラフィ工程で液晶表示装置に用いる半導体装置を作製する。
また、上記方法で作製する液晶表示装置に用いる半導体装置は、寄生チャネルまたは寄生トランジスタの生成を防ぐため、トランジスタのソース電極と電気的に接続する第２の配線に沿って溝部を設ける。例えば、第１の溝部として、溝部をトランジスタのゲート電極と電気的に接続する第１の配線の線幅方向の両端部を越えて、第１の配線の少なくとも一部を横切って形成する。また、第２の溝部として、溝部を容量配線の線幅方向の両端部を越えて、容量配線の少なくとも一部を横切って形成する。また、第３の溝部として、溝部を第２の配線と画素電極の間に、第２の配線が延伸する方向に沿って画素電極の端部を越えて形成する。なお、第３の溝部は、画素電極と重畳し、第２の配線が延伸する方向に沿って画素電極の端部を越えて形成されてもよい。
第１の溝部と、第２の溝部と、第３の溝部は、それぞれ独立して形成してもよいし、一つの溝部で、第１の溝部乃至第３の溝部の複数または全てを兼ねる構成としてもよい。
また、第１の溝部は、第１の配線と重畳する領域と、重畳しない領域を有する。溝部の底面で第１の配線が露出すると、溝部の側面に露出する半導体層と、溝部の底面に露出した第１の配線の間に漏れ電流が生じる恐れがある。このため、溝部の底面に第１の配線が露出しないようにし、溝部における漏れ電流の発生を防ぐ。このため、第１の配線と重畳する領域に形成する溝部は、第１の配線上に絶縁層を介して形成される。
また、第２の溝部は、容量配線と重畳する領域と、重畳しない領域を有する。溝部の底面で容量配線が露出すると、溝部の側面に露出する半導体層と、溝部の底面に露出した容量配線の間に漏れ電流が生じる恐れがある。このため、溝部の底面に容量配線が露出しないようにし、溝部における漏れ電流の発生を防ぐ。このため、容量配線と重畳する領域に形成する溝部は、容量配線上に絶縁層を介して形成される。
本発明の一態様は、ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を有するトランジスタと、ゲート電極に電気的に接続する第１の配線と、ソース電極に電気的に接続する第２の配線と、ドレイン電極に電気的に接続する画素電極と、容量配線と、溝部を有し、半導体層は、第１の配線と、第２の配線と、画素電極と、容量配線と重畳し、溝部は、第１の配線上に、第１の配線を横切って形成され、また溝部は、容量配線上に、容量配線を横切って形成され、また溝部は、第２の配線が延伸する方向に沿って、画素電極の端部を越えて形成され、また溝部は、底面において半導体層が除去され、第１の配線および容量配線と、絶縁層を介して重畳していることを特徴とする。
本発明の一態様は、第１のフォトリソグラフィ工程によりゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、第２のフォトリソグラフィ工程により、半導体層上にソース電極及びドレイン電極を形成し、ソース電極およびドレイン電極上に保護層を形成し、第３のフォトリソグラフィ工程により、ソース電極またはドレイン電極の一方と重畳する保護層の一部を選択的に除去して行う第１のコンタクトホールの形成と、保護層、半導体層およびゲート絶縁層の一部を選択的に除去して行う第２のコンタクトホールの形成と、保護層、半導体層の一部を選択的に除去して行う溝部の形成を行い、第４のフォトリソグラフィ工程により、保護層上に画素電極を形成することを特徴とする。
第３のフォトリソグラフィ工程におけるレジストマスクの形成を、多階調マスクを用いて行うことにより、第１のコンタクトホール、第２のコンタクトホール、および溝部の形成を１回のフォトリソグラフィ工程で行うことができる。
本発明の一態様は、第１の電極を形成し、第１の電極上に第１の層を形成し、第１の層上に半導体層を形成し、半導体層上に第２の電極および第３の電極を形成し、第２の電極と第３の電極を覆って第２の層を形成し、第２の電極または第３の電極と重なる第２の層の一部を除去して行うコンタクトホールの形成と、第１の層の一部と、半導体層の一部と、および第２の層の一部を除去して行うコンタクトホールの形成と、第２の層の一部と、半導体層の一部を除去して行う溝部の形成を、同一のフォトリソグラフィ工程で行うことを特徴とする。
第１の層はゲート絶縁層として機能し、第２の層は保護層として機能する。また、第１の電極はゲート電極として機能し、第２の電極はソース電極またはドレイン電極の一方として機能し、第３の電極はソース電極またはドレイン電極の他方として機能する。
島状半導体層を形成するためのフォトリソグラフィ工程を省略し、ゲート電極（同一層で形成される配線を含む）を形成する工程、ソース電極およびドレイン電極（同一層で形成される配線を含む）を形成する工程、コンタクトホールおよび溝部を形成する工程、画素電極（同一層で形成される配線等を含む）を形成する工程、隔壁層を形成する工程の５つのフォトリソグラフィ工程でＥＬ表示装置に用いる半導体装置を作製する。
また、上記方法で作製するＥＬ表示装置に用いる半導体装置は、寄生チャネルまたは寄生トランジスタの生成を防ぐため、第１のトランジスタのソース電極と電気的に接続する第２の配線に沿って溝部を設ける。例えば、第１の溝部として、溝部を第１のトランジスタのゲート電極と電気的に接続する第１の配線の線幅方向の両端部を越えて、第１の配線の少なくとも一部を横切って形成する。また、第２の溝部として、溝部を第２の配線と画素電極の間に、第２の配線が延伸する方向に沿って、画素電極の端部を越えて形成する。なお、第２の溝部は、画素電極と重畳し、第２の配線が延伸する方向に沿って画素電極の端部を越えて形成されてもよい。また、第３の溝部として、隣接する画素の間に、第２の配線が延伸する方向に沿って溝部を形成する。
第１の溝部と、第２の溝部と、第３の溝部は、それぞれ独立して形成してもよいし、一つの溝部で、第１の溝部乃至第３の溝部の複数または全てを兼ねる構成としてもよい。
また、第１の溝部の底面において第１の配線が露出すると、溝部の側面に露出した半導体層と、溝部の底面に露出した第１の配線の間に漏れ電流（以下、「リーク電流」ともいう）が生じる恐れがある。このため、溝部の底面で第１の配線が露出しないようにし、溝部におけるリーク電流の発生を防ぐ。このため、第１の溝部は第１の配線上に絶縁層を介して形成する。
本発明の一態様は、第１の配線と、第２の配線と、半導体層と、画素電極と、第１の溝部と、第２の溝部を有し、半導体層は、第１の配線と、画素電極と重畳し、第１の溝部は、第１の配線上に、第１の配線を横切って形成され、第２の溝部は、第２の配線が延伸する方向に沿って、第２の配線と画素電極の間に、画素電極の端部を越えて形成され、第１の溝部および第２の溝部の底面において半導体層が除去され、第１の溝部は、第１の配線と絶縁層を介して重畳していることを特徴とする。
本発明の一態様は、第１の画素と、第１の画素に隣接する第２の画素を有し、第１の画素は、第１の配線と、第２の配線と、半導体層と、画素電極と、第１の溝部と、第２の溝部を有し、半導体層は、第１の配線と、画素電極と重畳し、第１の溝部は、第１の配線上に、第１の配線を横切って形成され、第２の溝部は、第２の配線が延伸する方向に沿って、第２の配線と画素電極の間に、画素電極の端部を越えて形成され、第１の溝部、および第２の溝部の底面において半導体層が除去され、第１の溝部は、第１の配線と絶縁層を介して重畳し、第１の画素と第２の画素間に、底面において半導体層が除去された第３の溝部を有し、第３の溝部は、第１の画素の端部を越えて形成されていることを特徴とする。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の配線と、第２の配線と、第３の配線と、画素電極と、第１の溝部と、第２の溝部を有し、第１のトランジスタと第２のトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、半導体層を有し、第１のトランジスタのゲート電極は、第１の配線に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第２の配線に電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのゲート電極に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第３の配線に電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、画素電極に電気的に接続され、半導体層は、第１の配線と、第２の配線と、第３の配線と、画素電極に重畳し、第１の溝部は、第２の配線と第３の配線の間において、第１の配線上に第１の配線を横切って形成され、第２の溝部は、第２の配線が延伸する方向に沿って、第２の配線と第３の配線の間に、画素電極の端部を越えて形成され、第１の溝部および第２の溝部の底面において半導体層が除去され、第１の溝部は、第１の配線と絶縁層を介して重畳していることを特徴とする。
本発明の一態様は、第１のフォトリソグラフィ工程によりゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、第２のフォトリソグラフィ工程により、半導体層上にソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に絶縁層を形成し、第３のフォトリソグラフィ工程により、ソース電極またはドレイン電極の一方と重畳する絶縁層の一部を選択的に除去して行う第１のコンタクトホールの形成と、絶縁層、半導体層およびゲート絶縁層の一部を選択的に除去して行う第２のコンタクトホールの形成と、絶縁層、半導体層の一部を選択的に除去して行う溝部の形成を行い、第４のフォトリソグラフィ工程により、絶縁層上に画素電極を形成し、第５のフォトリソグラフィ工程により、隔壁層を形成することを特徴とする。
第３のフォトリソグラフィ工程におけるレジストマスクの形成を、多階調マスクを用いて行うことにより、第１のコンタクトホール、第２のコンタクトホール、および溝部の形成を１回のフォトリソグラフィ工程で行うことができる。
本発明の一態様は、第１の電極を形成し、第１の電極上に第１の層を形成し、第１の層上に半導体層を形成し、半導体層上に第２の電極および第３の電極を形成し、第２の電極と第３の電極を覆う第２の層を形成し、第２の電極または第３の電極と重なる第２の層の一部を除去して行うコンタクトホールの形成と、第２の層の一部と、半導体層の一部と、第１の層の一部を除去して行うコンタクトホールの形成と、第２の層の一部と、半導体層の一部を除去して行う溝部の形成を、同一のフォトリソグラフィ工程で行い、第２の層上に第３の層を形成することを特徴とする。
第１の層はゲート絶縁層として機能し、第２の層は保護層として機能し、第３の層は隔壁層として機能する。また、第１の電極はゲート電極として機能し、第２の電極はソース電極またはドレイン電極の一方として機能し、第３の電極はソース電極またはドレイン電極の他方として機能する。
第１の層、半導体層、および第２の層の一部の除去は、ドライエッチング法またはウェットエッチング法、もしくはドライエッチング法とウェットエッチング法を組み合わせて行うことができる。
ゲート電極、ソース電極、ドレイン電極、もしくはこれらの電極に接続する配線を、銅またはアルミニウムを含む材料で形成することにより、配線抵抗を低減し、信号の遅延を防ぐことができる。
また、ソース電極およびドレイン電極の形成後に、露出した半導体層の表面や側面に付着した不純物を除去するための洗浄処理を行うことが好ましい。
半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。
また、半導体層に酸化物半導体を用いることで、消費電力が少なく、信頼性の高いＥＬ表示装置を実現できる。
本発明の一態様によれば、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくすることができる。よって、トランジスタを有する表示装置の作製に用いるフォトマスクの枚数を従来よりも少なくすることができ、低コストで生産性の良い半導体装置を提供することができる。
本発明の一態様によれば、チャネルが形成される半導体層に酸化物半導体を用いることで、消費電力が少なく、信頼性の高い半導体装置を提供することができる。
本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 作製方法を説明する図。 作製方法を説明する図。 作製方法を説明する図。 作製方法を説明する図。 多階調マスクを説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 作製方法を説明する図。 作製方法を説明する図。 作製方法を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 電子機器を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
（実施の形態１）
本実施の形態では、フォトマスク数およびフォトリソグラフィ工程数を削減した半導体装置の一例として、アクティブマトリクス型の液晶表示装置に用いることが可能な半導体装置およびその作製方法の一例について、図１乃至図１３を用いて説明する。
図６（Ａ）を用いて、液晶表示装置に用いることが可能な半導体装置１００の構成例を説明する。半導体装置１００は、基板１０１上に画素領域１０２と、ｍ個（ｍは１以上の整数）の端子１０５＿１〜１０５＿ｍおよび端子１０７を有する端子部１０３と、ｎ個（ｎは１以上の整数）の端子１０６＿１〜１０６＿ｎを有する端子部１０４を有している。また、半導体装置１００は、端子部１０３に電気的に接続するｍ本の配線２１２＿１〜２１２＿ｍおよび配線２０３、端子部１０４に電気的に接続するｎ本の配線２１６＿１〜２１６＿ｎを有している。また、画素領域１０２は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素１１０を有している。ｉ行ｊ列の画素１１０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線２１２＿ｉ、配線２１６＿ｊにそれぞれ電気的に接続されている。また、各画素は、容量電極または容量配線として機能する配線２０３と接続され、配線２０３は端子１０７と対向電極接続部２２５に電気的に接続されている。また、配線２１２＿ｉは端子１０５＿ｉと電気的に接続され、配線２１６＿ｊは端子１０６＿ｊと電気的に接続されている。
半導体装置１００を用いて形成する液晶表示装置を、液晶層を基板１０１の表面と垂直な方向の電界で動作させる液晶表示装置として用いる場合、基板１０１と向かい合わせて設ける基板（以下、「対向基板」ともいう。）に、電極（以下、「対向電極」ともいう。）を設ける必要がある。また、対向電極は、基板１０１上に形成された対向電極接続部２２５を介して配線２０３と接続し、配線２０３と同じ電位が供給される。対向電極と対向電極接続部２２５は、導電性ペーストや導電性粒子を介して接続することができる。
なお、半導体装置１００を用いて形成する液晶表示装置を、液晶層を基板１０１の表面と平行な方向の電界で動作させる液晶表示装置として用いる場合は、対向基板に対向電極が形成されないため、対向電極接続部２２５の形成を省略することもできる。
端子部１０３および端子部１０４は外部入力端子であり、外部に設けられた制御回路とＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等を用いて接続される。外部に設けられた制御回路から供給される信号は、端子部１０３および端子部１０４を介して半導体装置１００に入力される。図６（Ａ）では、端子部１０３を画素領域１０２の左右外側に形成し、２カ所から信号を入力する構成を示している。また、端子部１０４を画素領域１０２の上下外側に形成し、２カ所から信号を入力する構成を示している。２カ所から信号を入力することにより、信号の供給能力が高まるため、半導体装置１００の高速動作が容易となる。また、半導体装置１００の大型化や高精細化に伴う配線抵抗の増大による信号遅延の影響を軽減することができる。また、半導体装置１００に冗長性を持たせることが可能となるため、半導体装置１００の信頼性を向上させることができる。なお、図６（Ａ）では端子部１０３および端子部１０４をそれぞれ２カ所設ける構成としているが、それぞれ１カ所設ける構成としても構わない。
図６（Ｂ）は、画素１１０の回路構成を示している。画素１１０は、トランジスタ１１１と、液晶素子１１２と、容量素子１１３を有している。トランジスタ１１１のゲート電極は配線２１２＿ｉに電気的に接続され、トランジスタ１１１のソース電極またはドレイン電極の一方は配線２１６＿ｊに電気的に接続されている。また、トランジスタ１１１のソース電極またはドレイン電極の他方は、液晶素子１１２の一方の電極と、容量素子１１３の一方の電極に電気的に接続されている。液晶素子１１２の他方の電極は、電極１１４に電気的に接続されている。電極１１４の電位は、ＧＮＤ、共通電位、または任意の固定電位とすることが好ましい。ただし、必要に応じて電極１１４の電位を変化させることも可能である。容量素子１１３の他方の電極は、配線２０３に電気的に接続されている。また、配線２０３の電位と電極１１４の電位は、同じ電位とすることが好ましい。
トランジスタ１１１は、液晶素子１１２に配線２１６＿ｊから供給される画像信号を入力させるか否かを選択する機能を有する。配線２１２＿ｉにトランジスタ１１１をオン状態とする信号が供給されると、トランジスタ１１１を介して配線２１６＿ｊの画像信号が液晶素子１１２に供給される。液晶素子１１２によって、供給される画像信号（電位）に応じて、光の透過率が制御される。容量素子１１３は、液晶素子１１２に供給された電位を保持するための保持容量（Ｃｓ容量ともいう）としての機能を有する。容量素子１１３は、必ずしも設ける必要はないが、容量素子１１３を設けることにより、トランジスタ１１１がオフ状態の時にソース電極とドレイン電極間に流れる電流（オフ電流）に起因する、液晶素子１１２に与えられた電位の変動を抑制することができる。
トランジスタ１１１のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。なお、本実施の形態で説明する表示装置は、画素領域内に半導体層が残る構成であるため、上記半導体を用いた表示装置を透過型の表示装置として用いる場合は、半導体層を極力薄くするなどして、可視光の透過率を高めることが好ましい。
また、トランジスタ１１１のチャネルが形成される半導体層に、酸化物半導体を用いることが好ましい。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の少ない半導体装置を提供することができる。また、容量素子１１３を設けなくても液晶素子１１２に印加された電位の保持が可能となるため、画素の開口率を高めることができ、表示品位が良い液晶表示装置を提供することができる。また、画素の開口率を高めることで、バックライトなどの光源の光を効率よく利用することができ、液晶表示装置の消費電力を低減することができる。
半導体層に用いる酸化物半導体は、水分または水素などの不純物が低減され、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）または実質的にｉ型化した酸化物半導体を用いることが好ましい。
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体とは、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下とする。
また、ホール効果測定により測定できるｉ型または実質的にｉ型化された酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
また、本実施の形態ではトランジスタ１１１を、ｎチャネル型のトランジスタとして説明を行うが、ｐチャネル型のトランジスタであってもよい。
次に、図６で示した画素１１０の構成例について、図１および図２を用いて説明する。図１は、画素１１０の平面構成を示す上面図であり、図２は、画素１１０の積層構成を示す断面図である。図１におけるＡ１−Ａ２、Ｂ１−Ｂ２、Ｃ１−Ｃ２、Ｄ１−Ｄ２の鎖線は、図２（Ａ）乃至図２（Ｄ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２、断面Ｄ１−Ｄ２に相当する。なお、図面を見やすくするため、図１では、幾つかの構成要素の記載を省略している。
本実施の形態に示すトランジスタ１１１は、ドレイン電極２０６ｂを、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極２０６ａで囲む形状としている。このような形状とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能となる。トランジスタ１１１のオン電流が増えると、信号の入力をより迅速に行うことが可能となる。
また、画素電極２１０と電気的に接続するドレイン電極２０６ｂと、ゲート電極２０２の間に生じる寄生容量が大きいと、フィードスルーの影響を受けやすくなるため、液晶素子１１２に供給された電位が正確に保持できず、表示品位が低下する要因となる。本実施の形態に示すように、ソース電極２０６ａをＵ字型としてドレイン電極２０６ｂを囲む形状とすることで、十分なチャネル幅を確保しつつ、ドレイン電極２０６ｂとゲート電極２０２間に生じる寄生容量を小さくすることができるため、液晶表示装置の表示品位を向上させることができる。
配線２０３は、容量電極または容量配線として機能する。本実施の形態では、配線２０３とドレイン電極２０６ｂを重畳させて容量素子１１３を形成している。
また、本実施の形態で説明する半導体装置は、工程簡略化のため島状半導体層を形成するためのフォトリソグラフィ工程を行わないため、画素領域の全てに半導体層２０５が残る構成となる。その結果、配線２１２＿ｉがゲート電極として機能し、配線２１６＿ｊがソース電極またはドレイン電極の一方として機能し、隣接する画素が有する配線２１６＿ｊ＋１がソース電極またはドレイン電極の他方として機能する第１の寄生トランジスタが生じる恐れがある。
また、配線２０３がゲート電極として機能し、配線２１６＿ｊがソース電極またはドレイン電極の一方として機能し、隣接する画素が有する配線２１６＿ｊ＋１がソース電極またはドレイン電極の他方として機能する第２の寄生トランジスタが生じる恐れがある。
また、画素電極２１０がゲート電極として機能し、絶縁層２０７がゲート絶縁層として機能し、配線２１６＿ｊがソース電極またはドレイン電極の一方として機能し、隣接する画素が有する配線２１６＿ｊ＋１がソース電極またはドレイン電極の他方として機能する第３の寄生トランジスタが生じる恐れがある。
配線２１２＿ｉにトランジスタ１１１をオン状態とする電位が供給されると、第１の寄生トランジスタもオン状態となり、配線２１６＿ｊと隣接する画素が有する配線２１６＿ｊ＋１が電気的に接続されることとなる。第１の寄生トランジスタにより配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。
また、第２の寄生トランジスタがｎ型のトランジスタとして機能する場合、配線２０３に供給された電位よりも配線２１６＿ｊまたは隣接する画素が有する配線２１６＿ｊ＋１の電位が低くなり、その電位差の絶対値が第２の寄生トランジスタのしきい値よりも大きくなると、配線２０３と重畳する半導体層２０５に寄生チャネルが形成され、第２の寄生トランジスタがオン状態となる。
第２の寄生トランジスタがオン状態となると、配線２１６＿ｊと隣接する画素が有する配線２１６＿ｊ＋１が電気的に接続されることとなる。第２の寄生トランジスタにより配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。
また、第３の寄生トランジスタがｎ型のトランジスタとして機能する場合、画素電極２１０に供給された、または保持された電位よりも配線２１６＿ｊまたは隣接する画素が有する配線２１６＿ｊ＋１の電位が低くなり、その電位差の絶対値が第３の寄生トランジスタのしきい値よりも大きくなると、画素電極２１０と重畳する半導体層２０５に寄生チャネルが形成され、第３の寄生トランジスタがオン状態となる。
第３の寄生トランジスタがオン状態となると、配線２１６＿ｊと隣接する画素が有する配線２１６＿ｊ＋１が電気的に接続されることとなる。第３の寄生トランジスタにより配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。また、画素の開口率を大きくするなどの理由により、画素電極２１０を配線２１６＿ｊや配線２１６＿ｊ＋１に近づけると、第３の寄生トランジスタの影響がより強くなる。
そこで、本実施の形態では、画素１１０に半導体層２０５が除去された溝部２３０を設け、上述の寄生トランジスタが生じない構成とする。溝部２３０を、配線２１２＿ｉの線幅方向の両端部を越えて横切る様に設けることで、第１の寄生トランジスタの生成を防ぐことができる。また、溝部２３０を、配線２０３の線幅方向の両端部を越えて横切る様に設けることで、第２の寄生トランジスタの生成を防ぐことができる。なお、配線２１２＿ｉ上の溝部２３０もしくは、配線２０３上の溝部２３０は複数設けてもよい。
また、溝部２３０を画素電極２１０と配線２１６＿ｊとの間、または画素電極２１０と隣接する画素が有する配線２１６＿ｊ＋１との間の少なくともどちらか一方に、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向に沿って、画素電極２１０の端部２３１および端部２３２を越えて形成する。これにより、第３の寄生トランジスタの生成を防ぐことができる。なお、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向に沿って設けられる溝部２３０は、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向と平行に設けられている必要はなく、屈曲部または湾曲部を有していてもよい。
なお、図１では、配線２１２＿ｉと配線２０３に挟まれた領域で溝部２３０が途切れているが、配線２１２＿ｉの線幅方向の端部を越えて設けられた溝部２３０を延伸し、配線２０３の線幅方向の端部を越えて設けられた溝部２３０と接続した構成としてもよい。
また、配線２０３上に溝部２３０を設けずに、配線２０３の電位を、配線２１６＿ｊまたは配線２１６＿ｊ＋１に供給される電位よりも低い電位としておくことで、第２の寄生トランジスタの生成を防ぐこともできる。ただし、この場合は、上記電位を配線２０３に供給するための電源を別途設ける必要がある。
また、半導体層２０５が除去された溝部２３０の大きさに特に制限はないが、寄生トランジスタの生成を確実に防ぐため、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向と直交する方向における、溝部２３０内の半導体層が除去された部分の幅は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
断面Ａ１−Ａ２は、トランジスタ１１１および容量素子１１３の積層構造を示している。トランジスタ１１１は、チャネルエッチング型と呼ばれるボトムゲート構造のトランジスタである。断面Ｂ１−Ｂ２は、画素電極２１０および溝部２３０を含む、配線２１６＿ｊから配線２１６＿ｊ＋１までの積層構造を示している。また、断面Ｃ１−Ｃ２は、配線２１６＿ｊと、配線２１２＿ｉの交差部における積層構造を示している。また、断面Ｄ１−Ｄ２は、配線２１６＿ｊ＋１と、配線２１２＿ｉの交差部と、溝部２３０の積層構造を示している。
図２（Ａ）に示す断面Ａ１−Ａ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート電極２０２および配線２０３が形成されている。また、ゲート電極２０２および配線２０３上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上にソース電極２０６ａおよびドレイン電極２０６ｂが形成されている。また、半導体層２０５の一部に接し、ソース電極２０６ａおよびドレイン電極２０６ｂ上に絶縁層２０７が形成されている。絶縁層２０７上には画素電極２１０が形成され、絶縁層２０７に形成されたコンタクトホール２０８を介してドレイン電極２０６ｂに電気的に接続されている。
配線２０３とドレイン電極２０６ｂが、ゲート絶縁層２０４と半導体層２０５を間に挟んで重なっている部分が容量素子１１３として機能する。ゲート絶縁層２０４と半導体層２０５は誘電体層として機能する。配線２０３とドレイン電極２０６ｂの間に形成される誘電体層を多層構造とすることで、一つの誘電体層にピンホールが生じても、ピンホールは他の誘電体層で被覆されるため、容量素子１１３を正常に機能させることができる。また、酸化物半導体の比誘電率は１４乃至１６と大きいため、半導体層２０５に酸化物半導体を用いると、容量素子１１３の容量値を大きくすることが可能となる。
図２（Ｂ）に示す断面Ｂ１−Ｂ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート絶縁層２０４が形成され、ゲート絶縁層２０４上に半導体層２０５が形成されている。半導体層２０５上に配線２１６＿ｊおよび配線２１６＿ｊ＋１が形成され、半導体層２０５と、配線２１６＿ｊおよび配線２１６＿ｊ＋１上に絶縁層２０７が形成されている。また、絶縁層２０７上に画素電極２１０が形成されている。
配線２１６＿ｊ＋１と画素電極２１０の間に、半導体層２０５の一部、および絶縁層２０７の一部が除去された溝部２３０が形成されている。溝部２３０は、少なくともその底面において半導体層を有していない構成となっている。
図２（Ｃ）に示す断面Ｃ１−Ｃ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２＿ｉが形成されている。また、配線２１２＿ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１６＿ｊが形成され、配線２１６＿ｊ上に絶縁層２０７が形成されている。
図２（Ｄ）に示す断面Ｄ１−Ｄ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２＿ｉが形成されている。また、配線２１２＿ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１６＿ｊ＋１が形成され、配線２１６＿ｊ＋１上に絶縁層２０７が形成されている。また、半導体層２０５の一部、および絶縁層２０７の一部が除去された溝部２３０が形成されている。また、溝部２３０の底面ではゲート絶縁層２０４が露出し、それより下層にある配線２１２＿ｉは露出していない。
次に、図１で示した構成とは異なる画素構成例について、図３および図４を用いて説明する。図３は、画素１２０の平面構成を示す上面図である。図４（Ａ）乃至図４（Ｃ）に示す断面Ａ１−Ａ２、断面Ｅ１−Ｅ２、断面Ｆ１−Ｆ２は、図３におけるＡ１−Ａ２、Ｅ１−Ｅ２、Ｆ１−Ｆ２の鎖線で示す部位の断面に相当する。なお、図面を見やすくするため、図３では、幾つかの構成要素の記載を省略している。
図３に示す画素１２０は、図１に示した画素１１０と、溝部２３０の平面形状が異なる。また、図３におけるＡ１−Ａ２の鎖線で示す部位の構成は、図２（Ａ）で説明した断面Ａ１−Ａ２と同じ構成を有している。また、断面Ｅ１−Ｅ２の構成は、断面Ｂ１−Ｂ２の画素電極２１０と配線２１６＿ｊの間に、溝部２３０を設けた構成と同じである。また、断面Ｆ１−Ｆ２の構成は、断面Ｄ１−Ｄ２の左右を入れ替えた構成と同じである。
画素１２０は、溝部２３０を画素電極２１０と配線２１６＿ｊとの間、および画素電極２１０と隣接する画素が有する配線２１６＿ｊ＋１との間に設けた構成としている。また、溝部２３０を、配線２１２＿ｉおよび配線２０３の幅方向の端部を越えて横切るように設けるだけでなく、配線２１２＿ｉと配線２０３の間の領域にも設ける構成としている。このように、溝部２３０を広く配置することで、寄生チャネルや寄生トランジスタの生成をより確実に防ぐことができる。
次に、図１乃至図４で示した構成とは異なる画素構成例について、図５を用いて説明する。図５（Ａ）は、画素１３０の平面構成を示す上面図である。図５（Ｂ）に示す断面Ｇ１−Ｇ２は、図５（Ａ）におけるＧ１−Ｇ２の鎖線で示す部位の断面に相当する。図５に示す画素１３０は、画素電極２１１に光反射率の高い導電層を用いることで、反射型の液晶表示装置に適用できる画素構成の一例を示している。
画素１３０は、半導体層２０５が除去された溝部２５１および溝部２５２が、配線２１２＿ｉの線幅方向の両端部を越えて横切る様に設けられている。配線２１２＿ｉの線幅方向の両端部を越えて横切る溝部を複数設けることで、配線２１２＿ｉと重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。
また、画素１３０は、半導体層２０５が除去された溝部２５３および溝部２５４が、配線２０３の線幅方向の両端部を越えて横切る様に設けられている。配線２０３の線幅方向の両端部を越えて横切る溝部を複数設けることで、配線２０３と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。
また、画素１３０は、半導体層２０５が除去された溝部２５５および溝部２５６が、配線２１６＿ｊまたは隣接する画素が有する配線２１６＿ｊ＋１が延伸する方向に沿って、画素電極２１１の端部２３３および端部２３４を越えて設けられている。配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向に沿って、画素電極２１１の端部２３３および端部２３４を越えて溝部を複数設けることで、画素電極２１１と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向に沿って設けられる溝部２５５および溝部２５６は、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向と平行に設けられている必要はなく、屈曲部または湾曲部を有していてもよい。
画素１３０が有する溝部２５５および溝部２５６は、湾曲部を有し、一部が画素電極２１１と重畳して形成されている。また、画素１３０は、画素電極２１１と重畳して形成される溝部２５７および溝部２５８を有している。このように、画素電極２１１に重畳して溝部２５５乃至溝部２５８を設けることにより、画素電極２１１表面に凹凸を設けることができる。画素電極２１１表面に凹凸を設けると、入射した外光を乱反射させ、より良好な表示を行うことができる。よって、表示における視認性が向上する。
また、画素電極２１１と重畳して形成される溝部２５５乃至溝部２５８は、溝部の側面がテーパー形状であると、画素電極２１１の被覆性が向上するため好ましい。
次に、端子１０５＿１〜１０５＿ｍおよび端子１０６＿１〜１０６＿ｎの構成例について、図７を用いて説明する。図７（Ａ１）、図７（Ａ２）は、端子１０５＿１〜１０５＿ｍの上面図および断面図をそれぞれ図示している。図７（Ａ１）におけるＪ１−Ｊ２の一点鎖線は、図７（Ａ２）における断面Ｊ１−Ｊ２に相当する。また、図７（Ｂ１）、図７（Ｂ２）は、端子１０６＿１〜１０６＿ｎの上面図および断面図をそれぞれ図示している。図７（Ｂ１）におけるＫ１−Ｋ２の一点鎖線は、図７（Ｂ２）における断面Ｋ１−Ｋ２に相当する。断面Ｊ１−Ｊ２および断面Ｋ１−Ｋ２において、Ｊ２およびＫ２は、基板端部に相当する。なお、図面を見やすくするため、図７では、幾つかの構成要素の記載を省略している。
断面Ｊ１−Ｊ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２＿ｉが形成されている。また、配線２１２＿ｉ上に、ゲート絶縁層２０４、半導体層２０５、および絶縁層２０７が形成されている。絶縁層２０７上に電極２２１が形成され、電極２２１は、ゲート絶縁層２０４、半導体層２０５、および絶縁層２０７に形成されたコンタクトホール２１９を介して配線２１２＿ｉに電気的に接続されている。
断面Ｋ１−Ｋ２において、基板２００上に、下地層２０１、ゲート絶縁層２０４、および半導体層２０５が形成されている。半導体層２０５上に配線２１６＿ｊが形成され、配線２１６＿ｊ上に絶縁層２０７が形成されている。絶縁層２０７上に電極２２２が形成され、電極２２２は、絶縁層２０７に形成されたコンタクトホール２２０を介して配線２１６＿ｊに電気的に接続されている。
なお、端子１０７の構成も、端子１０５＿１〜１０５＿ｍまたは端子１０６＿１〜１０６＿ｎと同様の構成とすることができる。
また、画素領域１０２と端子部１０４はｎ本の配線２１６＿１〜２１６＿ｎで接続されているが、画素領域１０２から端子部１０４が有する端子１０６＿１〜１０６＿ｎに至るまでの配線２１６＿１〜２１６＿ｎの引き回しにおいて、隣接する配線２１６＿１〜２１６＿ｎ同士が近い場合は、隣接する配線２１６＿１〜２１６＿ｎの電位差によって、隣接する配線２１６＿１〜２１６＿ｎ間に存在する半導体層２０５中に寄生チャネルが形成され、隣接する配線２１６＿１〜２１６＿ｎ同士が意図せず電気的に接続されてしまう恐れがある。
このような現象は、画素領域１０２から端子部１０４までの領域全体、もしくは、隣接する配線２１６＿１〜２１６＿ｎの間に絶縁層を介して半導体層２０５上に導電層を設け、該導電層の電位を半導体層２０５中に寄生チャネルが形成されない電位としておくことで防ぐことができる。
例えば、半導体層２０５に酸化物半導体を用いる場合、多くの酸化物半導体はｎ型の半導体となりやすいため、導電層の電位を配線２１６＿１〜２１６＿ｎに供給される電位よりも低い電位としておけばよい。
また、後述するコンタクトホール形成工程において、隣接する配線２１６＿１〜２１６＿ｎ間の半導体層２０５を除去することでも、隣接する配線２１６＿１〜２１６＿ｎ同士の意図しない電気的な接続を防ぐことができる。
図８に、隣接する配線２１６＿ｊ、２１６＿ｊ＋１、２１６＿ｊ＋２の間に、溝部２４０を形成し、半導体層２０５を除去する構成を示す。図８（Ａ）は、端子１０６＿ｊ、１０６＿ｊ＋１、１０６＿ｊ＋２に接続する配線２１６＿ｊ、２１６＿ｊ＋１、２１６＿ｊ＋２の平面構成を示す上面図である。図８（Ｂ）に示す断面Ｌ１−Ｌ２は、図８（Ａ）におけるＬ１−Ｌ２の一点鎖線で示す部位の断面に相当する。図８（Ａ）において、配線２１６＿ｊは端子１０６＿ｊに接続され、配線２１６＿ｊ＋１は端子１０６＿ｊ＋１に接続され、配線２１６＿ｊ＋２は端子１０６＿ｊ＋２に接続されている。なお、図面を見やすくするため、図８（Ａ）では、基板２００、下地層２０１、ゲート絶縁層２０４、および絶縁層２０７の記載を省略している。
図８（Ｂ）に示す断面Ｌ１−Ｌ２において、基板２００上に、下地層２０１、ゲート絶縁層２０４、および半導体層２０５が形成されている。また、半導体層２０５上に配線２１６＿ｊ、配線２１６＿ｊ＋１、および配線２１６＿ｊ＋２が形成されている。また、配線２１６＿ｊ、配線２１６＿ｊ＋１、および配線２１６＿ｊ＋２上に絶縁層２０７が形成されている。
また、隣接する配線２１６＿ｊと配線２１６＿ｊ＋１の間に、半導体層２０５が除去された溝部２４０が形成されている。また、隣接する配線２１６＿ｊ＋１と配線２１６＿ｊ＋２の間に、半導体層２０５が除去された溝部２４０が形成されている（図８（Ａ）、図８（Ｂ）参照）。このように、隣接する配線２１６＿１〜２１６＿ｎ間に半導体層２０５が除去された溝部２４０を設けることで、隣接する配線２１６＿１〜２１６＿ｎ同士の意図しない電気的な接続を防ぐことができる。溝部２４０は、溝部２３０と同一工程で形成することができる。
また、半導体層２０５が除去された溝部２４０の大きさに特に制限はないが、寄生チャネルの生成を確実に防ぐため、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延伸する方向と直交する方向における、溝部２４０内の半導体層が除去された部分の幅は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
続いて、図１および図２を用いて説明した液晶表示装置の画素部と、図７を用いて説明した端子１０５および端子１０６の作製方法について、図９乃至図１２を用いて説明する。なお、図９および図１０における断面Ａ１−Ａ２は、図１におけるＡ１−Ａ２の一点鎖線で示した部位の断面図である。また、図１１および図１２における断面Ｄ１−Ｄ２、断面Ｊ１−Ｊ２、および断面Ｋ１−Ｋ２は、図１および図７におけるＤ１−Ｄ２、Ｊ１−Ｊ２、およびＫ１−Ｋ２の一点鎖線で示した部位の断面図である。
まず、基板２００上に下地層２０１となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する（図９（Ａ）、図１１（Ａ）参照）。基板２００は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、基板２００として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。本実施の形態では、基板２００にアルミノホウケイ酸ガラスを用いる。
下地層２０１は、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、または酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板２００からの不純物元素の拡散を防止する機能がある。なお、本明細書中において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱分析法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）および水素前方散乱分析法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。下地層２０１は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
また、下地層２０１に、塩素、フッ素などのハロゲン元素を含ませることで、基板２００からの不純物元素の拡散を防止または低減する機能をさらに高めることができる。下地層２０１に含ませるハロゲン元素の濃度は、ＳＩＭＳを用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
本実施の形態では、基板２００上に下地層２０１として、プラズマＣＶＤ法を用いて膜厚２００ｎｍの酸化窒化シリコンを形成する。また、下地層２０１形成時の温度は、基板２００が耐えうる温度以下で、より高いほうが好ましい。例えば、基板２００を３５０℃以上４５０℃以下の温度に加熱しながら下地層２０１を形成する。なお、下地層２０１形成時の温度は一定であることが好ましい。例えば、下地層２０１の形成を、基板を３５０℃に加熱して行う。
また、下地層２０１の形成後、減圧下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エア雰囲気下において、加熱処理を行ってもよい。加熱処理により下地層２０１に含まれる水素、水分、水素化物、または水酸化物などの濃度を低減することができる。加熱処理の温度は、基板２００が耐えうる温度以下で、より高い温度で行うことが好ましい。具体的には、下地層２０１の成膜温度以上、基板２００の歪点以下で行うことが好ましい。
なお、下地層２０１中の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
また、下地層２０１の形成後、下地層２０１に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して、下地層２０１を化学量論的組成より酸素が多い領域を有する（酸素過剰領域を有する）状態としてもよい。酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて行うことができる。また、酸素雰囲気下による熱処理や、酸素雰囲気下で行うプラズマ処理などにより行うこともできる。
また、酸素の導入により、下地層２０１を構成する元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うと、不純物である水素または水酸基が、水として脱離しやすくなる。このため、下地層２０１へ酸素を導入した後に加熱処理を行ってもよい。その後、さらに下地層２０１に酸素を導入し、下地層２０１を酸素過剰な状態としてもよい。また、下地層２０１への酸素の導入と加熱処理は、それぞれを交互に複数回繰り返し行ってもよい。また、酸素の導入と加熱処理を同時に行ってもよい。
次に、下地層２０１上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層の一部を選択的にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２＿ｉを形成する（図９（Ａ）、図１１（Ａ）参照）。
ゲート電極２０２、配線２０３、配線２１２＿ｉを形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを積層する三層構造などがある。
また、上記導電層は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
また、上記導電層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含むＳｎ系酸化物や、窒素を含むＩｎ系酸化物や、金属窒化物（ＩｎＮ、ＳｎＮなど）を用いることができる。
これらの材料は５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのｎ型トランジスタを実現できる。
導電層は配線となるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも融点の高い金属材料を積層することが好ましい。
導電層のエッチングはドライエッチング法またはウェットエッチング法で行うことができる。また、導電層のエッチングを、ドライエッチング法とウェットエッチング法の両方を組み合わせて行ってもよい。導電層上に形成するレジストマスクはフォトリソグラフィ法、印刷法、インクジェット法等を適宜用いることができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
導電層のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
本実施の形態では、導電層として下地層２０１上にスパッタリング法により厚さ１００ｎｍのタングステンを形成する。その後、第１のフォトリソグラフィ工程により導電層を選択的に除去し、ゲート電極２０２、配線２０３、配線２１２＿ｉを形成する（図９（Ａ）参照）。また、形成されたゲート電極２０２、配線２０３、配線２１２＿ｉの端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。
具体的には、ゲート電極２０２、配線２０３、配線２１２＿ｉの断面形状が台形または三角形状となるように、ゲート電極２０２、配線２０３、配線２１２＿ｉの端部をテーパー形状とする。ここで、ゲート電極２０２、配線２０３、配線２１２＿ｉ端部のテーパー角θを、６０°以下、好ましくは４５°以下、さらに好ましくは３０°以下とする。なお、テーパー角θとは、テーパー形状を有する層を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。また、テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。各層の端部を順テーパー形状とすることで、その上に形成する層が途切れてしまう現象（段切れ）を防ぎ、被覆性を向上させることができる。
また、ゲート電極２０２、配線２０３、配線２１２＿ｉを複数層からなる積層構造とすることで、ゲート電極２０２、配線２０３、配線２１２＿ｉの端部を階段形状とすることができ、その上に形成する層の段切れを防ぎ、被覆性を向上させることができる。
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
次いで、ゲート電極２０２、配線２０３、配線２１２＿ｉ上にゲート絶縁層２０４を形成する（図９（Ｂ）、図１１（Ｂ）参照）。ゲート絶縁層２０４には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層２０４は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコンを形成し、ゲート絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコンを形成して、ゲート絶縁層２０４としても良い。
一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、二つの電極間に流れるリーク電流が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素子として機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極と、チャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を増やすためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
一方で、ゲート絶縁層２０４として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、ゲート絶縁層２０４を厚くしても、ゲート電極２０２と半導体層２０５間の容量値を十分確保することが可能となる。
例えば、ゲート絶縁層２０４として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、ゲート絶縁層２０４を厚くしても、ゲート絶縁層２０４に酸化シリコンを用いた場合と同等の容量値を実現できるため、ゲート電極２０２と半導体層２０５間に生じるリーク電流を低減できる。また、ゲート電極２０２と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、および酸化ガリウムのいずれか一以上との積層構造としてもよい。ゲート絶縁層２０４の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２００ｎｍ以下とするとよい。例えば、ゲート絶縁層２０４を、厚さ１０ｎｍ以上５０ｎｍ以下の窒化シリコンと、厚さ１００ｎｍ以上３００ｎｍ以下の酸化窒化シリコンの積層構造としてもよい。
また、ゲート絶縁層２０４形成時の温度は、基板２００およびゲート電極２０２（同一層で形成される配線を含む）が耐えうる温度以下で、より高いほうが好ましい。例えば、ゲート絶縁層２０４として基板２００を３５０℃以上４５０℃以下に加熱しながら、高密度プラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化シリコンを形成する。なお、ゲート絶縁層２０４形成時の温度は一定であることが好ましい。例えば、ゲート絶縁層２０４の形成を、基板２００を３５０℃に加熱して行う。
また、ゲート絶縁層２０４の形成後、減圧下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エア雰囲気下において、加熱処理を行ってもよい。加熱処理によりゲート絶縁層２０４に含まれる水素、水分、水素化物、または水酸化物などの濃度を低減することができる。加熱処理の温度は、基板２００が耐えうる温度以下で、より高い温度で行うことが好ましい。具体的には、ゲート絶縁層２０４の成膜温度以上、基板２００の歪点以下で行うことが好ましい。
なお、ゲート絶縁層２０４中の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
また、半導体層２０５に酸化物半導体を用いる場合、ゲート絶縁層２０４は、半導体層２０５と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層２０４は、層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層２０４として、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。
ゲート絶縁層２０４は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などを適用することができる。また、ゲート絶縁層２０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、ゲート絶縁層２０４の形成後、ゲート絶縁層２０４に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入してゲート絶縁層２０４を化学量論的組成より酸素が多い領域を有する（酸素過剰領域を有する）状態としてもよい。酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて行うことができる。また、酸素雰囲気下による熱処理や、酸素雰囲気下で行うプラズマ処理などにより行うこともできる。
また、酸素の導入により、ゲート絶縁層２０４を構成する元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うと、不純物である水素または水酸基が、水として脱離しやすくなる。このため、ゲート絶縁層２０４へ酸素を導入した後に加熱処理を行ってもよい。その後、さらにゲート絶縁層２０４に酸素を導入し、ゲート絶縁層２０４を酸素過剰な状態としてもよい。また、ゲート絶縁層２０４への酸素の導入と加熱処理は、それぞれを交互に複数回繰り返し行ってもよい。また、酸素の導入と加熱処理を同時に行ってもよい。
半導体層２０５に酸化物半導体を用いる場合、酸素の供給源となる酸素を多く（過剰に）含むゲート絶縁層２０４を半導体層２０５と接して設けることによって、ゲート絶縁層２０４から半導体層２０５へ酸素を供給することができる。半導体層２０５およびゲート絶縁層２０４を少なくとも一部が接した状態で加熱処理を行うことによって半導体層２０５への酸素の供給を行ってもよい。半導体層２０５へ酸素を供給することにより、半導体層２０５中の酸素欠損を補填することができる。
本実施の形態では、ゲート絶縁層２０４として、酸化窒化シリコンを用いる。具体的には、ゲート電極２０２上に酸化窒化シリコンを１００ｎｍの厚さで形成する。
次に、ゲート絶縁層２０４上に、半導体層２０５となる半導体を形成する（図９（Ｂ）、図１１（Ｂ）参照）。本実施の形態では、半導体層２０５として酸化物半導体を用いる。また、酸化物半導体の形成に先立ち、ゲート絶縁層２０４の半導体層２０５が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層２０４の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
また、平坦化処理としての、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層２０４表面の凹凸状態に合わせて適宜設定すればよい。
酸化物半導体は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて形成することができる。なお、酸化物半導体は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
酸化物半導体をスパッタリング法で作製するためのターゲットは、例えば、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成で有するターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成を有するターゲットを用いることもできる。
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体を緻密な膜とすることができる。
酸化物半導体の成膜は、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。
基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体を形成する。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
なお、上記スパッタリング装置を用いても、酸化物半導体は少なからず窒素を含んで形成される場合がある。例えば、酸化物半導体中に窒素が、５×１０１８ａｔｏｍｓ／ｃｍ３未満の濃度で含まれる場合がある。
ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。
酸化物半導体を形成する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リークおよび内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロムおよびニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、処理室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体に含まれる不純物の濃度を低減できる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。なお、パルスＤＣ電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
半導体層２０５の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする。本実施の形態では、半導体層２０５として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法により、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を形成する（図９（Ｂ）参照）。また、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件は、酸素およびアルゴン雰囲気下（酸素流量比率５０％）、圧力０．６Ｐａ、電源電力５ｋＷ、基板温度１７０℃とする。この成膜条件での成膜速度は、１６ｎｍ／ｍｉｎである。
また、酸化物半導体中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とすることが好ましい。
酸化物半導体は不純物に対して鈍感であり、酸化物半導体中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６２１−６３３）しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁層が酸化物である場合、当該絶縁層中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素の濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、酸化物半導体中のアルカリ金属の濃度を上記の値にすることが強く求められる。
半導体層２０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを両方含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして錫（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化錫、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
また、酸化物半導体として、元素Ｍを含む化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、元素Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
半導体層２０５に用いる酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
半導体層２０５に用いる酸化物半導体は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
ただし、本実施の形態で説明するトランジスタ１１１は、ボトムゲート型であるため、ゲート絶縁層２０４の下方には、ゲート電極２０２が存在する。従って、上記平坦な表面を得るためにゲート電極２０２上にゲート絶縁層２０４を形成した後、少なくともゲート電極２０２と重畳するゲート絶縁層２０４の表面に対してＣＭＰ処理などの平坦化処理を行ってもよい。
また、半導体層２０５としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いることができる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて半導体層２０５を成膜することで、多結晶酸化物半導体またはＣＡＡＣ−ＯＳが形成されやすくなる。
また、半導体層２０５となる酸化物半導体の形成前に、減圧下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エア雰囲気下において、加熱処理を行ってもよい。例えば、窒素雰囲気下で３５０℃以上４５０℃以下の温度で加熱処理を行ってもよい。例えば、３５０℃で、１時間の加熱処理を行う。該加熱処理により、ゲート絶縁層２０４表面に付着した水素、水分、ハイドロカーボンなどの不純物を軽減することができる。なお、該加熱処理後に基板１０１を大気に曝すことなく、連続して酸化物半導体層を形成することが好ましい。
また、ゲート絶縁層２０４の形成から半導体層２０５の形成までの工程は、途中で大気に曝すことなく連続して行うことが好ましい。ゲート絶縁層２０４と酸化物半導体層を途中で大気に曝すことなく連続して形成すると、ゲート絶縁層２０４表面に水素、水分、ハイドロカーボンなどの不純物が吸着することを防ぐことができる。すなわち、ゲート絶縁層２０４と酸化物半導体層の界面を清浄な状態とすることができるため、半導体装置の信頼性を向上することが可能となる。
また、半導体層２０５に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪点未満とする。加熱処理は減圧下又は窒素雰囲気下、希ガス雰囲気下などで行うことができる。
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、半導体層２０５に対して窒素雰囲気下において３５０℃以上４５０℃以下の温度で１時間の加熱処理を行い、さらに窒素および酸素雰囲気下において３５０℃以上４５０℃以下の温度で１時間の加熱処理を行う。例えば、３５０℃で、１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、脱水化又は脱水素化のための加熱処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
そこで、加熱処理で半導体層２０５を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、半導体層２０５を高純度化およびｉ型（真性）化することができる。
また、脱水化又は脱水素化処理を行った半導体層２０５に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素雰囲気下で行うプラズマ処理などを用いることができる。
また、酸素の導入により、酸化物半導体を構成している元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。このため、半導体層２０５へ酸素を導入した後に加熱処理を行い、その後、半導体層２０５へ酸素を導入し、半導体層２０５を酸素過剰な状態としてもよい。また、半導体層２０５への酸素の導入と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の導入を同時に行ってもよい。
脱水化又は脱水素化処理（加熱処理）を行った半導体層２０５に、酸素を導入して層中に酸素を供給することによって、半導体層２０５をｉ型（真性）化することができる。ｉ型（真性）化した半導体層２０５を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
このように、半導体層２０５に用いる酸化物半導体は、水素などの不純物が十分に除去されることにより高純度化され、また、十分な酸素が供給されて酸素が過飽和の状態とされることにより、ｉ型（真性）または実質的にｉ型（真性）化されたものであることが好ましい。具体的には、酸化物半導体中の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体を包みこむように過剰酸素を含む絶縁層を接して設ける。
また、過剰酸素を含む絶縁層の水素濃度もトランジスタの特性に影響を与えるため重要である。過剰酸素を含む絶縁層の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ（１×１０−１９Ａ）以下、望ましくは１０ｚＡ（１×１０−２０Ａ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
また、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
このように、高純度化し、また、酸素欠損を低減することによりｉ型（真性）化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する信頼性の高い液晶表示装置を提供することができる。
次いで、半導体層２０５上に、ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６（図９乃至図１２では、配線２１６＿ｊおよび配線２１６＿ｊ＋１として表記している）となる導電層を形成する（図９（Ｃ）、図１１（Ｃ）参照）。ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６に用いる導電層は、ゲート電極２０２と同様の材料および方法で形成することができる。また、ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化錫、酸化亜鉛、インジウム錫酸化物（ＩＴＯと略記する）、インジウム亜鉛酸化物またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
本実施の形態では、導電層としてスパッタリング法により膜厚１００ｎｍのチタン、膜厚４００ｎｍのアルミニウム、膜厚１００ｎｍのチタンの積層を形成する。その後、第２のフォトリソグラフィ工程により、ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６を形成する。
なお、導電層のエッチングは、ゲート電極２０２の形成と同様の方法で行うことができる。本実施の形態では、第１のエッチング条件でチタンとアルミニウムの２層をエッチングした後、第２のエッチング条件で残りのチタン膜単層を除去する。なお、第１のエッチング条件は、エッチングガス（ＢＣｌ３：Ｃｌ２＝７５０ｓｃｃｍ：１５０ｓｃｃｍ）を用い、バイアス電力を１５００Ｗとし、ＩＣＰ電源電力を０Ｗとし、圧力を２．０Ｐａとする。第２のエッチング条件は、エッチングガス（ＢＣｌ３：Ｃｌ２＝７００ｓｃｃｍ：１００ｓｃｃｍ）を用い、バイアス電力を７５０Ｗとし、ＩＣＰ電源電力を０Ｗとし、圧力を２．０Ｐａとする。
この時、ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６の形成により露出した半導体層２０５の表面には、導電層を構成する元素や、処理室内に存在する元素、エッチングに用いたエッチングガスまたはエッチング液を構成する元素が不純物として付着する場合がある。
不純物が付着すると、トランジスタのオフ電流の増加、或いはトランジスタの電気的特性の劣化がもたらされやすい。また、半導体層２０５に寄生チャネルが生じやすくなり、電気的に分離されるべき電極や配線が半導体層２０５を介して電気的に接続されやすくなる。
また、不純物によっては、半導体層２０５内（バルク内）の表面近傍に混入し、半導体層２０５中の酸素を引き抜いてしまい、半導体層２０５の表面および表面近傍に酸素欠損が形成されることがある。例えば、上述したエッチングガスに含まれる塩素やボロンや、エッチング室の構成材料であるアルミニウムは、半導体層２０５が低抵抗化（ｎ型化）する要因の一つとなりうる。
そこで、本発明の一態様では、ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６を形成するためのエッチングが終了した後、半導体層２０５の表面に付着した不純物を除去するための洗浄処理（不純物除去処理）を行う。
不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いることができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
また、溶液による洗浄処理としては、ＴＭＡＨ溶液などのアルカリ性の溶液、希フッ酸などの酸性の溶液、水などを用いて行うことができる。例えば、希フッ酸を用いる場合、５０重量％フッ酸を、水で１／１０２乃至１／１０５程度、好ましくは１／１０３乃至１／１０５程度に希釈した希フッ酸を使用する。すなわち、濃度が０．５重量％乃至５×１０−４重量％の希フッ酸、好ましくは５×１０−２重量％乃至５×１０−４重量％の希フッ酸を洗浄処理に用いることが望ましい。洗浄処理により、半導体層２０５の表面に付着した上記不純物を除去することができる。
また、希フッ酸溶液を用いて不純物除去処理を行うと、半導体層２０５の表面をエッチングすることができる。すなわち、半導体層２０５の表面に付着した不純物や、半導体層２０５内の表面近傍に混入した不純物を、半導体層２０５の一部とともに除去することができる。これにより、半導体層２０５の、ソース電極２０６ａ、ドレイン電極２０６ｂおよび配線２１６＿ｊと重畳する領域の膜厚が、重畳しない領域の膜厚より大きくなる場合がある。例えば、１／１０３希釈フッ酸（０．０５重量％フッ酸）で、ＩＧＺＯ膜を処理すると、１秒あたり１〜３ｎｍ膜厚が減少し、２／１０５希釈フッ酸（０．００２５重量％フッ酸）で、ＩＧＺＯ膜を処理すると、１秒あたり０．１ｎｍ程度膜厚が減少する。
不純物除去処理を行うことで、ＳＩＭＳを用いた分析により得られる濃度のピーク値において、半導体層表面における塩素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、半導体層表面におけるボロン濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、半導体層表面におけるアルミニウム濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。
不純物除去処理を行うことで、安定した電気特性を有する信頼性の高いトランジスタを実現することができる。
次いで、ソース電極２０６ａ、ドレイン電極２０６ｂ、および配線２１６＿ｊ上に絶縁層２０７を形成する（図９（Ｄ）、図１１（Ｄ）参照）。絶縁層２０７は、保護層として機能し、ゲート絶縁層２０４または下地層２０１と同様の材料および方法で形成することができる。また、半導体層２０５に酸化物半導体を用いる場合、絶縁層２０７は、層中（バルク中）に化学量論的組成より酸素が多い領域を有する（酸素過剰領域を有する）状態とすることが好ましい。
絶縁層２０７形成後に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給し、絶縁層２０７を酸素過剰な状態としてもよい。酸素の導入は、絶縁層２０７に直接導入してもよいし、他の層を介して導入してもよい。酸素を他の層を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いてもよい。また、絶縁層２０７へ直接酸素を導入する場合は、上記の方法に加えて酸素雰囲気下で行うプラズマ処理なども用いることができる。
酸素の導入により、絶縁層２０７を構成している元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うことで、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。すなわち、絶縁層２０７中の不純物濃度をさらに低減することができる。このため、絶縁層２０７へ酸素を導入した後に加熱処理を行ってもよい。その後、さらに絶縁層２０７に酸素を導入し、絶縁層２０７を酸素過剰な状態としてもよい。また、絶縁層２０７への酸素の導入と加熱処理は、それぞれを交互に複数回行ってもよい。また、酸素の導入と加熱処理を同時に行ってもよい。
なお、絶縁層２０７形成前に、酸素プラズマ処理または一酸化二窒素プラズマ処理などを行い、表面に付着した水分や有機物を除去することが好ましい。絶縁層２０７は、酸素プラズマ処理または一酸化二窒素プラズマ処理などを行った後、大気に曝すことなく連続して形成することが好ましい。
本実施の形態では、絶縁層２０７として膜厚２００ｎｍの酸化シリコンを、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
絶縁層２０７の形成後、窒素雰囲気下、希ガス雰囲気下、酸素雰囲気下、窒素と酸素、または希ガスと酸素の混合ガス雰囲気下で加熱処理を行ってもよい。本実施の形態では、窒素と酸素の混合ガス雰囲気下３００℃で１時間の加熱処理を行う。
次いで、第３のフォトリソグラフィ工程により、レジストマスクを形成し、ドレイン電極２０６ｂ上の絶縁層２０７の一部を選択的に除去し、コンタクトホール２０８を形成する。また、断面Ｄ１−Ｄ２において、絶縁層２０７、および半導体層２０５の一部を選択的に除去し、溝部２３０を形成する。また、断面Ｊ１−Ｊ２において、配線２１２＿ｉ上の絶縁層２０７、半導体層２０５、およびゲート絶縁層２０４の一部を選択的に除去し、コンタクトホール２１９を形成する。また、断面Ｋ１−Ｋ２において、配線２１６＿ｊ上の絶縁層２０７の一部を選択的に除去し、コンタクトホール２２０を形成する。なお、図示していないが、溝部２４０も、溝部２３０と同様に形成する。
第３のフォトリソグラフィ工程では、まず、絶縁層２０７上に多階調マスクを用いてレジストマスク２６１を形成する（図９（Ｅ）、図１１（Ｅ）参照）。
ここで、図１３を用いて、多階調マスクについて説明しておく。多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マスク（フォトマスク）の枚数を削減することが可能である。
多階調マスクの代表例としては、図１３（Ａ１）に示すようなグレートーンマスク３０４、図１３（Ｂ１）に示すようなハーフトーンマスク３１４がある。
図１３（Ａ１）に示すように、グレートーンマスク３０４は、透光性基板３０１及びその上に形成される遮光部３０２並びに回折格子３０３で構成される。遮光部３０２においては、光の透過率が０％である。一方、回折格子３０３はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子３０３は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性基板３０１としては、石英等の透光性基板を用いることができる。遮光部３０２及び回折格子３０３は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク３０４に露光光を照射した場合、図１３（Ａ２）に示すように、遮光部３０２においては、光透過率は０％であり、遮光部３０２も回折格子３０３も設けられていない領域では光透過率は１００％である。また、回折格子３０３により、光透過率を１０〜７０％の範囲で調整することができる。回折格子３０３における光透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図１３（Ｂ１）に示すように、ハーフトーンマスク３１４は、透光性基板３１１及びその上に形成される半透過部３１２並びに遮光部３１３で構成される。半透過部３１２は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部３１３は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク３１４に露光光を照射した場合、図１３（Ｂ２）に示すように、遮光部３１３においては、光透過率は０％であり、遮光部３１３も半透過部３１２も設けられていない領域では光透過率は１００％である。また、半透過部３１２により、光透過率を１０〜７０％の範囲で調整可能である。半透過部３１２に於ける光透過率は、半透過部３１２に用いる材料により調整可能である。
多階調マスクを用いて形成されたレジストマスク２６１は、厚さの異なる複数の領域からなるレジストマスクであり、ここでは２つの領域（厚い領域と、薄い領域）を有する。レジストマスク２６１において、厚い領域をレジストマスク２６１の凸部と呼び、薄い領域をレジストマスク２６１の凹部と呼ぶ場合がある。
レジストマスク２６１は、コンタクトホール２０８、コンタクトホール２２０、および溝部２３０を形成する領域と重畳する位置に凹部を有する。また、コンタクトホール２１９を形成する領域上にはレジストマスク２６１を設けない。
次に、第１のエッチング処理を行う。第１のエッチング処理により、レジストマスク２６１をマスクとして、断面Ｊ１−Ｊ２における配線２１２＿ｉ上の、絶縁層２０７の一部、半導体層２０５の一部、およびゲート絶縁層２０４の一部をエッチングし、コンタクトホール２１９を形成する。コンタクトホール２１９の側面では、絶縁層２０７、半導体層２０５、およびゲート絶縁層２０４の側面が露出し、底面では配線２１２＿ｉが露出する（図１２（Ａ）参照）。
絶縁層２０７、半導体層２０５、およびゲート絶縁層２０４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。なお、断面Ａ１−Ａ２、断面Ｄ１−Ｄ２、断面Ｋ１−Ｋ２はレジストマスク２６１に覆われているため、エッチングされない（図１０（Ａ）、図１２（Ａ）参照）。
次いで、酸素プラズマによるアッシング等によりレジストマスク２６１を縮小させて、レジストマスク２６２を形成する。この時、レジストマスク２６１の厚さの薄い領域（凹部）のレジストが除去され、絶縁層２０７が露出する（図１０（Ｂ）、図１２（Ｂ）参照）。
次に、第２のエッチング処理を行う。第２のエッチング処理により、レジストマスク２６２をマスクとして、断面Ａ１−Ａ２においてドレイン電極２０６ｂと重畳する絶縁層２０７の一部をエッチングし、コンタクトホール２０８を形成する。また、断面Ｄ１−Ｄ２において絶縁層２０７の一部、および半導体層２０５の一部をエッチングし、溝部２３０を形成する。また、断面Ｋ１−Ｋ２において配線２１６＿ｊと重畳する絶縁層２０７の一部をエッチングし、コンタクトホール２２０を形成する。この時、断面Ｊ１−Ｊ２においても、レジストマスク２６２に覆われていない絶縁層２０７の一部、および半導体層２０５の一部がエッチングされる（図１２（Ｃ）参照）。
コンタクトホール２０８の側面では、絶縁層２０７の側面が露出し、底面ではドレイン電極２０６ｂが露出する。溝部２３０の側面では、絶縁層２０７、および半導体層２０５の側面が露出し、底面にゲート絶縁層２０４が露出する。コンタクトホール２２０の側面では、絶縁層２０７の側面が露出し、底面では配線２１６＿ｊが露出する。
第２のエッチング処理は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。この時、溝部２３０の底面において、配線２１２＿ｉが露出しないようにすることが肝要である。溝部２３０の底面に配線２１２＿ｉが露出すると、溝部２３０の側面に露出した半導体層２０５と配線２１２＿ｉの間にリーク電流が生じやすく、表示品位の低下や、信頼性低下の一因となる。特に表示領域内の溝部２３０では、リーク電流による表示品位の低下が顕著となる。溝部２３０と配線２１２＿ｉを、ゲート絶縁層２０４を介して重畳させることで、寄生チャネルの発生を防ぐともに、半導体層２０５と配線２１２＿ｉ間のリーク電流の発生を防ぎ、表示装置の表示品位を良好なものとすることができる。
一般に、例えばコンタクトホール２１９と溝部２３０のように、同一の積層構造を有する部位に異なる深さの開口部を形成する場合、開口部の形成は複数のフォトリソグラフィ工程に分けて実施される。しかしながら、本実施の形態に示す作製工程によれば、同一の積層構造を有する部位に異なる深さの開口部を、一回のフォトリソグラフィ工程により形成することが可能となる。すなわち、少ないフォトリソグラフィ工程により、低コストで、生産性よく表示装置を作製することができる。
また、本実施の形態に示す作製工程によれば、半導体層２０５のチャネル形成領域にフォトレジストが直接形成されることがない。特に、半導体層２０５として酸化物半導体を用いる場合、半導体層２０５のチャネル形成領域が絶縁層２０７で保護されるため、その後のフォトレジストの剥離洗浄工程においても、半導体層２０５のチャネル形成領域に水分が付着することがないため、トランジスタ１１１の特性バラツキが低減され、信頼性が向上する。
次いで、絶縁層２０７上に、スパッタリング法、真空蒸着法などを用いて、画素電極２１０、電極２２１、および電極２２２となる透光性を有する導電層（透明導電層ともいう）を３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する。
透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。
また、本実施の形態では透過型の液晶表示装置の画素部の作製方法について例示したが、透過型に限らず、反射型や半透過型の液晶表示装置の画素部にも適用することができる。反射型の液晶表示装置の画素部を得る場合は、画素電極として光反射率の高い導電層（反射導電層ともいう）、例えば、アルミニウム、チタン、銀、ロジウム、ニッケルなどの可視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金、またはそれらの積層を用いればよい。半透過型の液晶表示装置の画素部を得る場合は、一つの画素電極を、透明導電層と反射導電層とで形成し、透過部分と反射部分とを設ける。
本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第４のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選択的にエッチングして、画素電極２１０、電極２２１、および電極２２２を形成する（図１０（Ｄ）、図１２（Ｄ）参照）。
画素電極２１０は、コンタクトホール２０８を介してドレイン電極２０６ｂに電気的に接続される。また、電極２２１はコンタクトホール２１９を介して配線２１２＿ｉに電気的に接続される。また、電極２２２はコンタクトホール２２０を介して配線２１６＿ｊに電気的に接続される。
また、端子部１０３および端子部１０４に形成されるコンタクトホール２１９およびコンタクトホール２２０において、配線２１２＿ｉおよび配線２１６＿ｊを露出した状態のままとせず、ＩＴＯなどの酸化物導電性材料で覆うことは重要である。配線２１２＿ｉおよび配線２１６＿ｊは金属層であるため、配線２１２＿ｉおよび配線２１６＿ｊを露出した状態のままとすると、露出表面が酸化され、ＦＰＣ等との接触抵抗が増大する。接触抵抗の増大は、外部から入力される信号の遅延や波形のなまりを生じ、外部からの信号が正確に伝達されず、半導体装置の信頼性が低下してしまう。配線２１２＿ｉおよび配線２１６＿ｊの露出表面を、ＩＴＯなどの導電性酸化物材料で覆うことにより、接触抵抗の増大を防ぎ、半導体装置の信頼性を向上させることができる。
本実施の形態によれば、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することが可能となる。よって、低コストで、生産性の良い液晶表示装置を作製することができる。
本実施の形態では、ボトムゲート構造のトランジスタを例として説明したが、トップゲート構造のトランジスタに適用することも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
上記実施の形態１で例示した半導体装置を用いた液晶表示装置の一形態を図１４に示す。
図１４（Ａ）は、トランジスタ４０１０、および液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止したパネルの平面図であり、図１４（Ｂ）は、図１４（Ａ）のＭ１−Ｍ２における断面図に相当する。また、第１の基板４００１上に、溝部４０４０が設けられている。
第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、画素部４００２上に第２の基板４００６が設けられている。よって画素部４００２は、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。
また、第１の基板４００１上のシール材４００５によって囲まれている領域より外側の領域に、入力端子４０２０を有し、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂが接続されている。ＦＰＣ４０１８ａは、別途異なる基板に作製された信号線駆動回路４００３と電気的に接続され、ＦＰＣ４０１８ｂは、別途異なる基板に作製された走査線駆動回路４００４と電気的に接続されている。画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８ａおよびＦＰＣ４０１８ｂを介して、信号線駆動回路４００３および走査線駆動回路４００４から供給される。
なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などの方法を用いることができる。
また、図示していないが、信号線駆動回路４００３または走査線駆動回路４００４は、本明細書で開示するトランジスタを用いて、第１の基板４００１上に形成してもよい。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）を用いることができる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図１４に示す表示装置は、電極４０１６および配線４０１５を有しており、電極４０１６および配線４０１５はＦＰＣ４０１８ａが有する端子と異方性導電層４０１９を介して、電気的に接続されている。
電極４０１６は、第１の電極４０３０と同じ導電層から形成され、配線４０１５は、トランジスタ４０１０のソース電極およびドレイン電極と同じ導電層で形成されている。
本実施の形態では、トランジスタ４０１０として、実施の形態１で示したトランジスタを適用することができる。画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子を用いることができる。
図１４は、表示素子として液晶素子を用いた表示装置の例を示している。図１４において、表示素子である液晶素子４０１３は、第１の電極４０３０、第２の電極４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。なお、配向膜として機能する絶縁層４０３２は、溝部４０４０上にも設けられている。第２の電極４０３１は第２の基板４００６側に設けられ、第１の電極４０３０と第２の電極４０３１とは液晶層４００８を介して積層する構成となっている。
また、スペーサー４０３５は、第２の基板４００６上に絶縁層で形成された柱状のスペーサーであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサーを用いても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜が不要であるブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。上記実施の形態で開示した、チャネルが形成される半導体層に、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いたトランジスタを用いると、保持容量の大きさ（容量値）を、各画素における液晶容量の１／３以下、好ましくは１／５以下とすることができる。
上記実施の形態で開示した酸化物半導体をチャネルが形成される半導体層に用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では入力間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。また、チャネルが形成される半導体層にｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いたトランジスタは、保持容量を設けなくても、液晶素子に印加された電位の保持が可能とする。
また、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、液晶表示装置の高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、垂直同期周波数を通常の１．５倍好ましくは２倍以上にすることで動画表示時に問題となる残像現象や動画のぼけなどを軽減する、所謂、倍速駆動と呼ばれる駆動技術の適用が容易となる。よって、表示品位のよい液晶表示装置を提供することができる。
また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することもできるため、液晶表示装置の部品点数を削減することができる。よって、液晶表示装置の生産性を向上させることができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ−Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適用することもできる。
なお、図１４において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
透過型の液晶表示装置は、光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対して透光性とすることが好ましい。
表示素子に電圧を印加する第１の電極および第２の電極（画素電極、共通電極、対向電極などともいう）においては、取り出す光の方向、電極が設けられる場所、および電極のパターン構造によって透光性、反射性を選択すればよい。
第１の電極４０３０、第２の電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。
また、第１の電極４０３０、第２の電極４０３１のいずれか一方はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極４０３０、第２の電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように上記実施の形態で例示したトランジスタを適用することで、信頼性の高い液晶表示装置を提供することができる。なお、上記実施の形態で例示したトランジスタは表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ等の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など様々な機能を有する半導体装置に適用することが可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、フォトマスク数およびフォトリソグラフィ工程数を削減した半導体装置の一例として、アクティブマトリクス型のＥＬ表示装置に用いることが可能な半導体装置およびその作製方法の一例について、図１５乃至図２３を用いて説明する。
まず、図２０（Ａ）を用いて、ＥＬ表示装置に用いることが可能な半導体装置１５０の構成例を説明する。半導体装置１５０は、基板１０１上に画素領域１０２と、ｍ個（ｍは１以上の整数）の端子１０５＿１〜１０５＿ｍおよび端子１０７を有する端子部１０３と、ｎ個（ｎは１以上の整数）の端子１０６＿１〜１０６＿ｎおよび端子１０８を有する端子部１０４を有している。また、半導体装置１５０は、端子部１０３に電気的に接続するｍ本の配線２１２＿１〜２１２＿ｍと、配線２２４、端子部１０４に電気的に接続するｎ本の配線２１６＿１〜２１６＿ｎと、配線２１７を有している。また、画素領域１０２は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素１６０を有している。ｉ行ｊ列の画素１６０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線２１２＿ｉ（ｉ番目の配線２１２）、配線２１６＿ｊ（ｊ番目の配線２１６）にそれぞれ電気的に接続されている。また、各画素は、陽極または陰極の一方の電位が供給される配線として機能する配線２２４と、陽極または陰極の他方の電位が供給される配線として機能する配線２１７に電気的に接続され、配線２２４は端子１０７と電気的に接続され、配線２１７は端子１０８と電気的に接続されている。また、配線２１２＿ｉは端子１０５＿ｉと電気的に接続され、配線２１６＿ｊは端子１０６＿ｊと電気的に接続されている。
端子部１０３および端子部１０４は外部入力端子であり、外部に設けられた制御回路とＦＰＣ等を用いて接続される。外部に設けられた制御回路から供給される信号は、端子部１０３および端子部１０４を介して半導体装置１５０に入力される。図２０（Ａ）では、端子部１０３を画素領域１０２の左右外側に形成し、２カ所から信号を入力する構成を示している。また、端子部１０４を画素領域１０２の上下外側に形成し、２カ所から信号を入力する構成を示している。２カ所から信号を入力することにより、信号の供給能力が高まるため、半導体装置１５０の高速動作が容易となる。また、半導体装置１５０の大型化や高精細化に伴う配線抵抗の増大による信号遅延の影響を軽減することができる。また、半導体装置１５０に冗長性を持たせることが可能となるため、半導体装置１５０の信頼性を向上させることができる。なお、図２０（Ａ）では端子部１０３および端子部１０４をそれぞれ２カ所設ける構成としているが、それぞれ１カ所設ける構成としても構わない。
図２０（Ｂ）は、画素１６０の回路構成を示している。画素１６０は、トランジスタ１１１と、トランジスタ１２１と、ＥＬ素子１１６と、容量素子１１３を有している。トランジスタ１１１のゲート電極は配線２１２＿ｉに電気的に接続され、トランジスタ１１１のソース電極またはドレイン電極の一方は配線２１６＿ｊに電気的に接続されている。また、トランジスタ１１１のソース電極またはドレイン電極の他方は、トランジスタ１２１のゲート電極と容量素子１１３の一方の電極が電気的に接続されたノード１１５に電気的に接続されている。また、トランジスタ１２１のソース電極またはドレイン電極の一方はＥＬ素子１１６の一方の電極と電気的に接続され、ソース電極またはドレイン電極の他方は容量素子１１３の他方の電極と配線２１７に電気的に接続されている。また、ＥＬ素子１１６の他方の電極は、配線２２４に電気的に接続されている。配線２１７と配線２２４の電位差は、トランジスタ１２１のしきい値電圧と、ＥＬ素子１１６のしきい値電圧の合計電圧よりも大きくなるように設定する。
トランジスタ１１１は、トランジスタ１２１のゲート電極に、配線２１６＿ｊから供給される画像信号を入力させるか否かを選択する機能を有する。配線２１２＿ｉにトランジスタ１１１をオン状態とする信号が供給されると、トランジスタ１１１を介して配線２１６＿ｊの画像信号がノード１１５に供給される。
トランジスタ１２１は、ノード１１５に供給された電位（画像信号）に応じた電流を、ＥＬ素子１１６に流す機能を有する。容量素子１１３は、ノード１１５と配線２１７の電位差を一定に保つ機能を有する。トランジスタ１２１は、画像信号に応じた電流をＥＬ素子１１６に流すための電流源として機能する。
トランジスタ１１１およびトランジスタ１２１のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。なお、本実施の形態で説明する表示装置は、画素領域内に半導体層が残る構成であるため、上記半導体を用いた表示装置をボトムエミッション型の表示装置に用いる場合は、半導体層を極力薄くするなどして、可視光の透過率を高めることが好ましい。
また、トランジスタ１１１及びトランジスタ１２１のチャネルが形成される半導体層に、上記実施の形態で説明した酸化物半導体を用いることが好ましい。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、容量素子１１３を設けなくてもトランジスタ１２１のゲート電極に印加された電位の保持が可能となる。また、半導体装置の消費電力を低減することができる。
また、本実施の形態ではトランジスタ１１１およびトランジスタ１２１を、共にｎチャネル型のトランジスタとして説明を行うが、どちらか一方または両方がｐチャネル型のトランジスタであってもよい。
容量素子１１３は、トランジスタ１２１のゲート電極に供給された画像信号を保持するための機能を有する。容量素子１１３は、必ずしも設ける必要はないが、トランジスタ１１１がオフ状態の時にソースとドレインの間に流れる電流（オフ電流）に起因する、トランジスタ１２１のゲート電極に与えられた電位の変動を抑制することができる。
ＥＬ素子１１６は、陽極となる一方の電極と陰極となる他方の電極との間にＥＬ層を挟持した構造を有し、ＥＬ層に流れる電流量に応じて輝度が制御される。すなわち、ＥＬ素子１１６の輝度は、トランジスタ１２１のソースとドレインの間に流れる電流量に応じて制御される。
次に、図２０で示した画素１６０の構成例について、図１５乃至図１８を用いて説明する。図１５および図１６は、画素１６０の平面構成を示す上面図である。図１５は、最上層に画素電極２１０が形成された状態の上面図であり、図１６は、さらに隔壁層２１８、ＥＬ層２７１が形成された状態の上面図である。図面を見やすくするため、図１５および図１６では、幾つかの構成要素の記載を省略している。例えば、図１６ではＥＬ層２７１上に形成される対向電極２２６の記載を省略している。
図１７および図１８は、画素１６０の積層構成を示す断面図である。図１７（Ａ）は、図１５および図１６におけるＰ１−Ｐ２の一点鎖線における断面に相当し、図１７（Ｂ）は、図１５および図１６におけるＱ１−Ｑ２の一点鎖線における断面に相当し、図１８は、図１５および図１６におけるＲ１−Ｒ２の一点鎖線における断面に相当する。
また、ノード１１５（図２０（Ｂ）参照）と電気的に接続するドレイン電極２０６ｂと、ゲート電極２０２の間に生じる寄生容量が大きいと、ノード１１５が配線２１２＿ｉの電位変動の影響を受けやすくなるため、トランジスタ１１１がオン状態からオフ状態に変化する時にノード１１５に供給された電位が正確に保持できず、表示品位が低下する要因となる。上記実施の形態で説明したように、ソース電極２０６ａをＵ字型としてドレイン電極２０６ｂを囲む形状とすることで、十分なチャネル幅を確保しつつ、ドレイン電極２０６ｂとゲート電極２０２間に生じる寄生容量を小さくすることができるため、ＥＬ表示装置の表示品位を向上させることができる。
また、本実施の形態で説明する半導体装置においても、工程簡略化のため島状半導体層を形成するためのフォトリソグラフィ工程を行わないため、画素領域の全てに半導体層２０５が残る構成となる。その結果、上記実施の形態と同様に、本実施の形態で説明する半導体装置においても、寄生トランジスタが生じる恐れがある。
本実施の形態で説明する半導体装置では、配線２１２＿ｉがゲート電極として機能し、配線２１６＿ｊがソース電極またはドレイン電極の一方として機能し、配線２１７がソース電極またはドレイン電極の他方として機能する第１の寄生トランジスタが生じる恐れがある。
なお、本実施の形態で説明する半導体装置には配線２０３が無いため、上記実施の形態で説明した第２の寄生トランジスタは生じないが、画素電極２１０がゲート電極として機能し、絶縁層２０７がゲート絶縁層として機能し、配線２１６＿ｊがソース電極またはドレイン電極の一方として機能し、配線２１７がソース電極またはドレイン電極の他方として機能する第３の寄生トランジスタが生じる恐れがある。特に、画素の開口率を大きくするなどの理由により、画素電極２１０を配線２１６＿ｊや配線２１７に近づけると、第３の寄生トランジスタの影響がより強くなる。
また、配線２１７と、隣接する画素が有する配線２１６＿ｊ＋１の電位差が大きくなると、両配線間に生じる電界により、両配線間の半導体層２０５に寄生チャネルが生じる恐れがある。
配線２１２＿ｉにトランジスタ１１１をオン状態とする電位が供給されると、第１の寄生トランジスタもオン状態となり、配線２１６＿ｊと配線２１７が電気的に接続される。第１の寄生トランジスタにより配線２１６＿ｊと配線２１７が電気的に接続されると、正確な画像信号をノード１１５に供給することが困難となる。
また、第３の寄生トランジスタがｎ型のトランジスタとして機能する場合、画素電極２１０に供給された、または保持された電位よりも、配線２１６＿ｊの電位が低くなり、その電位差の絶対値が第３の寄生トランジスタのしきい値よりも大きくなると、画素電極２１０の下に位置する半導体層２０５にチャネルが形成され、第３の寄生トランジスタがオン状態となる。
第３の寄生トランジスタがオン状態となると、配線２１６＿ｊと配線２１７が電気的に接続される。第３の寄生トランジスタにより配線２１６＿ｊと配線２１７が電気的に接続されると、正確な画像信号をノード１１５に供給することが困難となる。また、画素の開口率を大きくするなどの理由により、画素電極２１０を配線２１６＿ｊや配線２１７に近づけると、第３の寄生トランジスタの影響がより強くなる。
また、配線２１７と、隣接する画素が有する配線２１６＿ｊ＋１の間に寄生チャネルが生じると、配線２１７と配線２１６＿ｊ＋１が電気的に接続され、正確な画像信号をそれぞれの画素が有するノード１１５に供給することが困難となる。
そこで、画素１６０に半導体層２０５が除去された溝部２３０を設け、上述の寄生トランジスタが生じない構成とする。溝部２３０を、配線２１６＿ｊと配線２１７の間に位置する配線２１２＿ｉの線幅方向の両端部を越えて横切る様に設けることで、第１の寄生トランジスタおよび寄生チャネルの生成を防ぐことができる。なお、溝部２３０は配線２１２＿ｉ上に複数設けてもよい。
また、溝部２３０を配線２１６＿ｊと画素電極２１０との間、または配線２１７と画素電極２１０との間の少なくともどちらか一方に、配線２１６＿ｊまたは配線２１７が延伸する方向に沿って、画素電極２１０の端部２３１および端部２３２を越えて形成する。これにより、第３の寄生トランジスタの生成を防ぐことができる。なお、配線２１６＿ｊまたは配線２１７が延伸する方向に沿って設けられる溝部２３０は、配線２１６＿ｊまたは配線２１７と厳密に平行に設けられている必要はなく、また、屈曲部または湾曲部を有していてもよい。
また、配線２１７と、隣接する画素が有する配線２１６＿ｊ＋１の間に、画素の端部を越えて溝部２３０を設けることで、配線２１７と配線２１６＿ｊ＋１の間に寄生チャネルが生成されることを防ぐことができる。
また、半導体層２０５が除去された溝部２３０の大きさに特に制限はないが、寄生トランジスタおよび寄生チャネルの生成を確実に防ぐため、配線２１６＿ｊまたは配線２１７が延伸する方向と直交する方向における、溝部２３０内の半導体層が除去された部分の幅は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
図１７（Ａ）に示す断面Ｐ１−Ｐ２は、トランジスタ１１１、トランジスタ１２１、および容量素子１１３の積層構造を示している。トランジスタ１１１およびトランジスタ１２１は、チャネルエッチング型と呼ばれるボトムゲート構造のトランジスタである。図１７（Ｂ）に示す断面Ｑ１−Ｑ２は、画素電極２１０および溝部２３０を含む、配線２１６＿ｊから配線２１６＿ｊ＋１までの積層構造を示している。また、図１８に示す断面Ｒ１−Ｒ２は、配線２１２＿ｉと、配線２１７および配線２１６＿ｊ＋１、の交差部における積層構造を示している。
図１７（Ａ）に示す断面Ｐ１−Ｐ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート電極２０２、ゲート電極２４３、容量電極２１５が形成されている。また、ゲート電極２０２上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上にソース電極２０６ａおよびドレイン電極２０６ｂが形成されている。また、半導体層２０５に接し、ソース電極２０６ａ、ドレイン電極２０６ｂ、ソース電極２３６ａ、ドレイン電極２３６ｂ上に絶縁層２０７が形成されている。絶縁層２０７上には画素電極２１０が形成され、絶縁層２０７に形成されたコンタクトホール２０８を介してトランジスタ１２１のソース電極２３６ａと電気的に接続されている。
また、絶縁層２０７、半導体層２０５、ゲート絶縁層２０４の一部が除去されたコンタクトホール２０９が形成され、コンタクトホール２０９と重畳して配線２１３が形成されている。配線２１３により、トランジスタ１１１のドレイン電極２０６ｂと、トランジスタ１２１のゲート電極２４３が電気的に接続される。なお、図１７（Ａ）では図示していないが、絶縁層２０７、半導体層２０５、ゲート絶縁層２０４の他の一部が除去されたコンタクトホール２１４が形成され、コンタクトホール２１４と重畳して形成される配線２２３により容量電極２１５と配線２１７が電気的に接続されている。配線２１３および配線２２３は、画素電極２１０と同一の層により形成される。なお、コンタクトホール２０８、コンタクトホール２０９、コンタクトホール２１４、および溝部２３０は、同一工程で形成される。
また、図１７（Ａ）では図示していないが、トランジスタ１２１のドレイン電極２３６ｂは、配線２１７と電気的に接続している。なお、本実施の形態では、配線２１７の一部をドレイン電極２３６ｂとして機能させる例を示している（図１５参照）。
また、絶縁層２０７上に、画素毎にＥＬ層２７１を分離するための隔壁層２１８が形成されている。また、画素電極２１０、および隔壁層２１８上にＥＬ層２７１が形成され、隔壁層２１８およびＥＬ層２７１上に対向電極２２６が形成されている。画素電極２１０、ＥＬ層２７１、および対向電極２２６が重畳している部位がＥＬ素子１１６として機能する。
容量電極２１５とドレイン電極２０６ｂが、ゲート絶縁層２０４および半導体層２０５を間に挟んで重なっている部分が容量素子１１３として機能する。ゲート絶縁層２０４と半導体層２０５は誘電体層として機能する。容量電極２１５とドレイン電極２０６ｂの間に形成される誘電体層を多層構造とすることで、一つの誘電体層にピンホールが生じても、ピンホールは他の誘電体層で被覆されるため、容量素子１１３を正常に機能させることができる。また、酸化物半導体の比誘電率は１４乃至１６と大きいため、半導体層２０５に酸化物半導体を用いると、容量素子１１３の容量値を大きくすることが可能となる。
図１７（Ｂ）に示す断面Ｑ１−Ｑ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート絶縁層２０４が形成され、ゲート絶縁層２０４上に半導体層２０５が形成されている。半導体層２０５上に配線２１６＿ｊ、配線２１６＿ｊ＋１、および配線２１７が形成され、半導体層２０５、配線２１６＿ｊ、配線２１６＿ｊ＋１、および配線２１７上に絶縁層２０７が形成されている。また、絶縁層２０７上に画素電極２１０が形成されている。
配線２１６＿ｊと画素電極２１０の間に、半導体層２０５、および絶縁層２０７の一部が除去された溝部２３０が形成されている。また、配線２１７と、配線２１６＿ｊ＋１の間に、半導体層２０５、および絶縁層２０７の一部が除去された溝部２３０が形成されている。溝部２３０は、少なくともその底面において半導体層を有していない構成となっている。
図１８に示す断面Ｒ１−Ｒ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２＿ｉが形成されている。また、配線２１２＿ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１７および隣接する画素が有する配線２１６＿ｊ＋１が形成され、半導体層２０５、配線２１７、および配線２１６＿ｊ＋１上に絶縁層２０７が形成されている。また、絶縁層２０７上に隔壁層２１８が形成され、隔壁層２１８上に対向電極２２６が形成されている。また、半導体層２０５、および絶縁層２０７の一部が除去された溝部２３０が形成されている。溝部２３０は、少なくともその底面において半導体層を有していない構成となっている。また、溝部２３０の底面において配線２１２＿ｉが露出しない構成となっている。
次に、図１５と異なる平面構成を有する画素の一例について、図１９を用いて説明する。図１９は、画素１２０の平面構成を示す上面図である。なお、図面を見やすくするため、図１９では、下地層２０１、ゲート絶縁層２０４、半導体層２０５、絶縁層２０７、隔壁層２１８、ＥＬ層２７１、および対向電極２２６の記載を省略している。図１９に示す画素１２０は、図１５および図１６に示した画素１６０と、溝部２３０の平面構成が異なる。なお、図１９におけるＰ１−Ｐ２の一点鎖線で示す部位の積層構成は、図１７（Ａ）で説明した構成と同じである。
画素１２０は、溝部２３０を配線２１７と画素電極２１０との間、および配線２１６＿ｊと画素電極２１０との間に設けた構成としている。また、溝部２３０を単に配線２１２＿ｉの幅方向の端部を越えて横切るように設けるだけでなく、画素１６０よりも広く形成している。また、コンタクトホール２０９およびコンタクトホール２１４を、溝部２３０と一体で形成し、容量電極２１５やゲート電極２４３の周囲にも可能な限り溝部２３０を形成する構成としている。このように、溝部２３０を広範囲に配置することで、寄生トランジスタの生成をより確実に防ぐことができる。
続いて、図１５乃至図１８を用いて説明したＥＬ表示装置に用いることが可能な半導体装置の作製方法について、図２１乃至図２３を用いて説明する。なお、図２１乃至図２３における断面Ｐ１−Ｐ２は、図１５および図１６におけるＰ１−Ｐ２の一点鎖線で示した部位の断面図である。なお、本実施の形態で説明する半導体装置は、画素電極２１０の形成工程までは、実施の形態１に示した半導体装置と同様の工程により形成することが可能である。また、少なくとも上記実施の形態で用いた符号と同一の符号で示す部分は、実施の形態１に示した内容と同様の材料および方法を用いて形成することが可能である。よって、本実施の形態における詳細な説明は省略する。
まず、基板２００上に下地層２０１となる絶縁層を形成し、下地層２０１上に導電層を形成する（図２１（Ａ）参照）。続いて、第１のフォトリソグラフィ工程により、導電層上にレジストマスクを形成し、導電層の一部を選択的に除去し、ゲート電極２０２、ゲート電極２４３、容量電極２１５、配線２１２＿ｉ（図２１に図示せず）を形成する（図２１（Ａ）参照）。本実施の形態では、基板２００にアルミノホウケイ酸ガラスを用い、下地層２０１に酸化窒化シリコンを用い、導電層としてタングステンを用いる。
次いで、ゲート電極２０２、ゲート電極２４３、容量電極２１５、配線２１２＿ｉ上にゲート絶縁層２０４を形成し、ゲート絶縁層２０４上に半導体層２０５を形成する（図２１（Ｂ）参照）。本実施の形態では、ゲート絶縁層２０４として、酸化窒化シリコンを用い、半導体層２０５として酸化物半導体を用いる。
次いで、半導体層２０５上に、ソース電極２０６ａ、ドレイン電極２０６ｂ、ソース電極２３６ａ、ドレイン電極２３６ｂ、および配線２１６＿ｊ（図２１に図示せず。）となる導電層を形成する。本実施の形態では、導電層としてチタン、アルミニウム、チタンの積層を形成する。その後、第２のフォトリソグラフィ工程により、導電層の一部を選択的に除去し、ソース電極２０６ａ、ドレイン電極２０６ｂ、ソース電極２３６ａ、ドレイン電極２３６ｂ、および配線２１６＿ｊを形成する（図２１（Ｃ）参照。）。
次いで、ソース電極２０６ａ、ドレイン電極２０６ｂ、ソース電極２３６ａ、ドレイン電極２３６ｂ、および配線２１６＿ｊ上に絶縁層２０７を形成する（図２１（Ｄ）参照。）。本実施の形態では、絶縁層２０７として酸化シリコンを形成する。
次いで、第３のフォトリソグラフィ工程により、レジストマスクを形成し、ソース電極２３６ａ上の絶縁層２０７の一部を選択的に除去し、コンタクトホール２０８を形成する。
第３のフォトリソグラフィ工程では、まず、絶縁層２０７上に多階調マスクを用いてレジストマスク２６１を形成する（図２２（Ａ）、図１３（Ａ）参照）。
レジストマスク２６１は、コンタクトホール２０８、および溝部２３０（図２２に図示せず）を形成する領域と重畳する位置に凹部を有する。また、コンタクトホール２０９を形成する領域上にはレジストマスク２６１を設けない。
次に、第１のエッチング処理を行う。レジストマスク２６１をマスクとして、第１のエッチング処理を行うことにより、絶縁層２０７の一部、半導体層２０５の一部、およびゲート絶縁層２０４の一部をエッチングし、コンタクトホール２０９を形成する（図２２（Ｂ）参照）。コンタクトホール２０９の側面では、絶縁層２０７、半導体層２０５、およびゲート絶縁層２０４の側面が露出する。また、コンタクトホール２０９の底面ではドレイン電極２０６ｂの一部とゲート電極２４３の一部が露出する。
次いで、酸素プラズマによるアッシング等によりレジストマスク２６１を縮小させて、レジストマスク２６２を形成する。この時、レジストマスク２６１の厚さの薄い領域（凹部）のレジストが除去され、絶縁層２０７が露出する（図２２（Ｃ）参照）。
次に、第２のエッチング処理を行う。第２のエッチング処理により、レジストマスク２６２をマスクとして、断面Ｐ１−Ｐ２におけるソース電極２３６ａと重畳する絶縁層２０７の一部をエッチングし、コンタクトホール２０８を形成する。この時、コンタクトホール２０９においても、レジストマスク２６２に覆われていない絶縁層２０７の一部、および半導体層２０５の一部がエッチングされる（図２３（Ａ）参照）。なお、図２３（Ａ）では図示していないが、第２のエッチング処理により溝部２３０もコンタクトホール２０８と同様に形成される。
コンタクトホール２０８の側面では、絶縁層２０７の側面が露出し、底面ではソース電極２３６ａが露出する。溝部２３０の側面では、絶縁層２０７、および半導体層２０５の側面が露出し、底面にゲート絶縁層２０４が露出する。
次いで、絶縁層２０７上に、スパッタリング法、真空蒸着法などを用いて、画素電極２１０となる透明導電層を形成する。本実施の形態では、透明導電層としてＩＴＯを形成する。
続いて、第４のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチングして、画素電極２１０、配線２１３、および配線２２３（図２３に図示せず。）を形成する（図２３（Ｂ）参照）。
画素電極２１０は、コンタクトホール２０８においてトランジスタ１２１のソース電極２３６ａと電気的に接続される。また、コンタクトホール２０９において、配線２１３を介してドレイン電極２０６ｂとゲート電極２４３が電気的に接続される。また、コンタクトホール２１４において、配線２２３を介して容量電極２１５と配線２１７が電気的に接続される。なお、端子部１０３および端子部１０４も上記実施の形態と同様に形成することができる。
次に、画素領域１０２上に隔壁層２１８を設ける（図２３（Ｃ）参照）。隔壁層２１８を形成するための材料としては、有機絶縁材料、無機絶縁材料を用いることができる。隔壁層２１８には、第５のフォトリソグラフィ工程により画素電極２１０と重畳する開口部２７２が形成される（図１６、図１７（Ｂ）参照）。なお、隔壁層２１８の側壁形状は、テーパー形状もしくは曲率を有する形状とすることが好ましい。なお、隔壁層２１８の形成に感光性の材料を用いると、フォトレジストを用いずに隔壁層２１８を形成することができ、また、隔壁層２１８の側壁形状を、曲率を有する形状とすることができる。隔壁層２１８を形成するための材料としては、アクリル樹脂、フェノール樹脂、ポリスチレン、ポリイミドなどを適用することができる。本実施の形態では、隔壁層２１８として感光性のポリイミドを用いる。
また、隔壁層２１８は、コンタクトホール２０８、コンタクトホール２０９、コンタクトホール２１４、および溝部２３０上にも形成される。隔壁層２１８でコンタクトホール２０８、コンタクトホール２０９、コンタクトホール２１４、および溝部２３０を埋めることで、コンタクトホールおよび溝部を形成した際に露出した半導体層及び絶縁層の端部を覆うことができる。当該構成とすることにより、前述の露出した部分を保護することができるため、半導体装置の信頼性を向上させることができる。なお、隔壁層２１８は、端子部１０３および端子部１０４上には形成しない。
次いで開口部２７２の画素電極２１０と接する領域にＥＬ層２７１を形成する。次いで、ＥＬ層２７１および隔壁層２１８上に、対向電極２２６を形成する（図２３（Ｃ）参照）。
画素電極２１０はＥＬ素子１１６の一方の電極として機能する。また、対向電極２２６はＥＬ素子１１６の他方の電極として機能する。なお、ＥＬ層２７１は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を積層して用いればよい。また、画素電極２１０を陽極として用いる場合は、画素電極２１０に正孔注入層よりも仕事関数が大きい材料を用いる。また、画素電極２１０を複数層の積層構造とする場合は、少なくとも正孔注入層と接する画素電極２１０の構成層に仕事関数の大きい材料を用いる。また、対向電極２２６を陰極として用いる場合は、対向電極２２６に電子注入層よりも仕事関数の小さい金属材料を用いればよい。具体的に対向電極２２６としては、アルミニウムとリチウムとの合金を用いることができる。
なお、本実施の形態では、本発明の一態様を、ＥＬ素子１１６の発光をＥＬ素子１１６の基板２００側の面から取り出す下面射出（ボトムエミッション）構造へ適用する例を示しているが、本発明の一態様は、ＥＬ素子１１６の基板２００と逆の面から取り出す上面射出（トップエミッション）構造の表示装置や、上記の両面から発光を取り出す両面射出（デュアルエミッション）構造の表示装置にも適用することができる。ＥＬ素子１１６を上面射出構造とする場合は、画素電極２１０を陰極とし、対向電極２２６を陽極として用いて、ＥＬ層２７１を構成する注入層、輸送層、発光層などを、下面射出構造と逆の順番で積層すればよい。
本実施の形態によれば、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することができる。よって、低コストで、生産性の良いＥＬ表示装置を作製することができる。また、本実施の形態によれば、電気的特性の劣化が少なく信頼性に優れた半導体装置を作製することが可能となる。よって、信頼性に優れたＥＬ表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
実施の形態１で例示したトランジスタを用いたＥＬ表示装置の一形態を図２４に示す。
図２４（Ａ）は、トランジスタ４０１０、及びＥＬ素子４１１３を、第１の基板４００１と第２の基板４００６との間に封止材４１０５によって封止したパネルの平面図であり、図２４（Ｂ）は、図２４（Ａ）のＮ１−Ｎ２における断面図に相当する。また、第１の基板４００１上に、溝部４０４０が設けられている。
第１の基板４００１上に設けられた画素部４００２を囲むようにして、封止材４１０５が設けられ、画素部４００２上に第２の基板４００６が設けられている。よって画素部４００２は、第１の基板４００１と封止材４１０５と第２の基板４００６とによって封止されている。封止材４１０５は、公知のシール材やガラスフリット等を用いて形成できる。具体的には、熱硬化樹脂、又は光硬化樹脂などの有機樹脂や、低融点ガラスなどの材料を用いることができる。また、シール材に乾燥剤が含まれていても良い。
第１の基板４００１、第２の基板４００６、および封止材４１０５で囲まれた空間４００７は、気体で充填されている。特に、ＥＬ素子４１１３に対して不活性である気体で充填されていることが好ましい。例えば、該気体としては、希ガスや窒素を用いることが好ましい。
また、第１の基板４００１上の封止材４１０５によって囲まれている領域より外側の領域に、入力端子４０２０を有し、ＦＰＣ４０１８ａ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）、ＦＰＣ４０１８ｂが接続されている。ＦＰＣ４０１８ａは、別途異なる基板に作製された信号線駆動回路４００３と電気的に接続され、ＦＰＣ４０１８ｂは、別途異なる基板に作製された走査線駆動回路４００４と電気的に接続されている。画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８ａ及びＦＰＣ４０１８ｂを介して、信号線駆動回路４００３及び走査線駆動回路４００４から供給される。
なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ、ワイヤボンディング、ＴＣＰなどを用いることができる。
また、図示していないが、信号線駆動回路４００３または走査線駆動回路４００４は、本明細書で開示するトランジスタを用いて、第１の基板４００１上に形成してもよい。
図２４（Ｂ）に示す表示装置は、配線４０１５及び電極４０１６を有しており、配線４０１５及び電極４０１６はＦＰＣ４０１８ａが有する端子と異方性導電層４０１９を介して、電気的に接続されている。
配線４０１５は、トランジスタ４０１０のソース電極及びドレイン電極と同じ導電層から形成され、電極４０１６は、ＥＬ素子４１１３の一方の電極となる第１の電極４１３０と同じ導電層で形成されている。
本実施の形態では、トランジスタ４０１０として、上記実施の形態で示したトランジスタを適用することができる。画素部４００２に設けられたトランジスタ４０１０はＥＬ素子と電気的に接続し、表示パネルを構成する。
また図２４（Ｂ）に示す表示装置は、表示素子としてＥＬ素子を用いた例を示している。図２４（Ｂ）において、ＥＬ素子４１１３は、第１の電極４１３０、第２の電極４１３１、及びＥＬ層４１０８を有する。当該ＥＬ素子４１１３と、他のＥＬ素子４１１３を電気的に分離するために設けられる隔壁層４００９は、溝部４０４０上にも設けられている。
溝部４０４０を隔壁層４００９で埋めることで、溝部４０４０を形成した際露出した半導体層及び絶縁層の側面を覆うことができる。当該構成とすることにより、前述の露出した部分を保護することができるため、半導体装置の信頼性を向上させることができる。
また、本実施の形態に示すトランジスタの半導体層に酸化物半導体を用いることで、アモルファスシリコンを用いたトランジスタと比較して、高い電界効果移動度が得られるため、高速駆動が可能である。よって、ＥＬ表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することもできるため、ＥＬ表示装置の部品点数を削減することができる。
以上のように上記実施の形態で例示したトランジスタを適用することで、トランジスタを有する表示装置の作製工程に用いるフォトマスクの枚数を増やさず、トランジスタの信頼性を向上させたＥＬ表示装置を作製することができる。よって、低コストで、生産性が高く、信頼性に優れたＥＬ表示装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、トランジスタの構成例について説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。
図２５（Ａ）に示すトランジスタ２４５０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３上に、ソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成されている。また、酸化物半導体層２４０３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に絶縁層２４０７が形成されている。また、絶縁層２４０７上に保護絶縁層２４０９を形成してもよい。また、基板２４００とゲート電極２４０１の間に下地層を形成してもよい。トランジスタ２４５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
図２５（Ｂ）に示すトランジスタ２４６０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３上にチャネル保護層２４０６が形成され、チャネル保護層２４０６及び酸化物半導体層２４０３上に、ソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成されている。また、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に保護絶縁層２４０９を形成してもよい。また、基板２４００とゲート電極２４０１の間に下地層を形成してもよい。トランジスタ２４６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。チャネル保護層２４０６は、他の絶縁層と同様の材料及び方法を用いて形成することができる。チャネル保護層２４０６の端部の断面形状をテーパーまたは階段状とすることで、ソース電極２４０５ａ、またはドレイン電極２４０５ｂと重畳するチャネル保護層２４０６の端部近傍に生じる恐れのある電界集中を緩和し、トランジスタ２４６０の電気特性の劣化を抑えることができる。
図２５（Ｃ）に示すトランジスタ２４７０は、基板２４００上に下地層２４３６が形成され、下地層２４３６上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、及び下地層２４３６上に、ソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成され、酸化物半導体層２４０３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にゲート電極２４０１が形成されている。また、ゲート電極２４０１上に保護絶縁層２４０９を形成してもよい。トランジスタ２４７０は、トップゲート構造のトランジスタの一つである。
図２５（Ｄ）に示すトランジスタ２４８０は、基板２４００上に、第１のゲート電極２４１１が形成され、第１のゲート電極２４１１上に第１のゲート絶縁層２４１３が形成され、第１のゲート絶縁層２４１３上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、及び第１のゲート絶縁層２４１３上に、ソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成されている。また、酸化物半導体層２４０３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に第２のゲート絶縁層２４１４が形成され、第２のゲート絶縁層２４１４上に第２のゲート電極２４１２が形成されている。第２のゲート電極２４１２は、上記実施の形態で示した画素電極と同じ層を用いて形成してもよい。また、第２のゲート電極２４１２上に保護絶縁層を形成してもよい。また、基板２４００と第１のゲート電極２４１１の間に下地層を形成してもよい。
トランジスタ２４８０は、トランジスタ２４５０とトランジスタ２４７０を併せた構造を有している。第１のゲート電極２４１１と第２のゲート電極２４１２を電気的に接続して一つのゲート電極として機能させることができる。また、第１のゲート電極２４１１と第２のゲート電極２４１２に、それぞれ異なる電位を供給してもよい。
第１のゲート電極２４１１と第２のゲート電極２４１２のうち、どちらか一方を単にゲート電極と呼び、他方をバックゲート電極と呼ぶことがある。バックゲート電極には、ゲート電極と同じ電位が与えられていても良いし、グラウンド電位や共通電位などの固定電位が与えられていても良い。また、バックゲート電極に与える電位を制御することで、トランジスタ２４８０及びトランジスタ２５７０の閾値電圧を制御することができる。
また、バックゲート電極を、遮光性を有する導電性材料により形成し、バックゲート電極で酸化物半導体層２４０３のチャネル形成領域を覆うことで、バックゲート電極側から酸化物半導体層２４０３に光が入射するのを防ぐことができる。よって、酸化物半導体層２４０３の光劣化を防ぎ、トランジスタの閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
図２６（Ａ）に示すトランジスタ２５５０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成され、ゲート絶縁層２４０２、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に酸化物半導体層２４０３が形成されている。また、酸化物半導体層２４０３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に絶縁層２４０７が形成されている。また、絶縁層２４０７上に保護絶縁層２４０９を形成してもよい。また、基板２４００とゲート電極２４０１の間に下地層を形成してもよい。トランジスタ２５５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
図２６（Ｂ）に示すトランジスタ２５６０は、基板２４００上に下地層２４３６が形成され、下地層２４３６上にソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成され、下地層２４３６、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にゲート電極２４０１が形成されている。また、ゲート電極２４０１上に保護絶縁層２４０９を形成してもよい。トランジスタ２５６０は、トップゲート構造のトランジスタの一つである。
図２６（Ｃ）に示すトランジスタ２５７０は、基板２４００上に、第１のゲート電極２４１１が形成され、第１のゲート電極２４１１上に第１のゲート絶縁層２４１３が形成され、第１のゲート絶縁層２４１３上にソース電極２４０５ａ、及びドレイン電極２４０５ｂが形成され、第１のゲート絶縁層２４１３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、ソース電極２４０５ａ、及びドレイン電極２４０５ｂ上に第２のゲート絶縁層２４１４が形成され、第２のゲート絶縁層２４１４上に第２のゲート電極２４１２が形成されている。第２のゲート電極２４１２は、上記実施の形態で示した画素電極と同じ層を用いて形成してもよい。また、第２のゲート電極２４１２上に保護絶縁層を形成してもよい。また、基板２４００と第１のゲート電極２４１１の間に下地層を形成してもよい。
トランジスタ２５７０は、トランジスタ２５５０とトランジスタ２５６０を併せた構造を有している。第１のゲート電極２４１１と第２のゲート電極２４１２を電気的に接続して一つのゲート電極として機能させることができる。また、第１のゲート電極２４１１と第２のゲート電極２４１２のうち、どちらか一方を単にゲート電極と呼び、他方をバックゲート電極と呼ぶことがある。
前述したように、バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。また、遮光性を有する導電性材料で形成したバックゲート電極により酸化物半導体層２４０３のチャネル形成領域を覆うことで、バックゲート電極側から酸化物半導体層２４０３に光が入射するのを防ぐことができる。よって、酸化物半導体層２４０３の光劣化を防ぎ、トランジスタの閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
酸化物半導体層２４０３に接する絶縁層（本実施の形態においては、ゲート絶縁層２４０２、絶縁層２４０７、チャネル保護層２４０６、下地層２４３６、第１のゲート絶縁層２４１３、第２のゲート絶縁層２４１４が相当する。）は、第１３族元素および酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁層を形成する場合に、絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体層の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層２４０３に接する絶縁層は、バルク中に酸素を導入して、絶縁材料を化学量論的組成より酸素が多い領域を有する（酸素過剰領域を有する）状態とすることが好ましい。なお、当該バルクの用語は、酸素を層表面のみでなく層内部に添加することを明確にする趣旨で用いている。酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて行うことができる。また、酸素雰囲気下による熱処理や、酸素雰囲気下で行うプラズマ処理などにより行うこともできる。
酸素過剰領域を有する絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素欠損を低減し、酸化物半導体層をｉ型化または実質的にｉ型化することができる。
ｉ型化または実質的にｉ型化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する信頼性の高い半導体装置を提供することができる。
なお、酸素過剰領域を有する絶縁層は、酸化物半導体層２４０３に接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のどちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁層を、酸化物半導体層２４０３に接する絶縁層の、上層及び下層に位置する絶縁層に用い、酸化物半導体層２４０３を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層２４０３の上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
上記実施の形態で説明した表示装置は、３Ｄ映像を表示する半導体装置に適用することが可能である。本実施の形態では、左目用の映像と右目用の映像を高速で切り換える表示装置を用いて、表示装置の映像と同期する専用の眼鏡を用いて動画または静止画である３Ｄ映像を視認する例を、図２７を用いて示す。
図２７（Ａ）は表示装置２７１１と、専用の眼鏡本体２７０１がケーブル２７０３で接続されている外観図を示す。表示装置２７１１には、本明細書で開示する表示装置を用いることができる。専用の眼鏡本体２７０１は、左目用パネル２７０２ａと右目用パネル２７０２ｂに設けられているシャッターが交互に開閉することによって使用者が表示装置２７１１の画像を３Ｄとして認識することができる。
また、表示装置２７１１と専用の眼鏡本体２７０１の主要な構成についてのブロック図を図２７（Ｂ）に示す。
図２７（Ｂ）に示す表示装置２７１１は、表示制御回路２７１６、表示部２７１７、タイミング発生器２７１３、ソース線側駆動回路２７１８、外部操作手段２７２２及びゲート線側駆動回路２７１９を有する。なお、キーボード等の外部操作手段２７２２による操作に応じて、出力する信号を可変する。
タイミング発生器２７１３では、スタートパルス信号などを形成するとともに、左目用映像と左目用パネル２７０２ａのシャッターとを同期させるための信号、右目用映像と右目用パネル２７０２ｂのシャッターとを同期させるための信号などを形成する。
左目用映像の同期信号２７３１ａを表示制御回路２７１６に入力して表示部２７１７に表示すると同時に、左目用パネル２７０２ａのシャッターを開ける同期信号２７３０ａを左目用パネル２７０２ａに入力する。また、右目用映像の同期信号２７３１ｂを表示制御回路２７１６に入力して表示部２７１７に表示すると同時に、右目用パネル２７０２ｂのシャッターを開ける同期信号２７３０ｂを右目用パネル２７０２ｂに入力する。
また、左目用の映像と右目の映像を高速で切り換えるため、表示装置２７１１は、発光ダイオード（ＬＥＤ）を用いて、時分割によりカラー表示する継時加法混色法（フィールドシーケンシャル法）とすることが好ましい。
また、フィールドシーケンシャル法を用いるため、タイミング発生器２７１３は、発光ダイオードのバックライト部にも同期信号２７３０ａ、２７３０ｂと同期する信号を入力することが好ましい。なお、バックライト部はＲ、Ｇ、及びＢのＬＥＤを有するものとする。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
図２８（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した表示装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図２８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した表示装置を適用することにより、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図２８（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０６および筐体２７０４の２つの筐体で構成されている。筐体２７０６および筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０６には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画像を表示する構成としてもよいし、異なる画像を表示する構成としてもよい。異なる画像を表示する構成とすることで、例えば右側の表示部（図２８（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図２８（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した表示装置を適用することにより、信頼性の高い電子書籍とすることができる。
また、図２８（Ｃ）では、筐体２７０６に操作部などを備えた例を示している。例えば、筐体２７０６において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図２８（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図２８（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図２８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した表示装置を適用することにより、信頼性の高い携帯電話とすることができる。
図２８（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した表示装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図２８（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した表示装置を適用することにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００ 半導体装置
１０１ 基板
１０２ 画素領域
１０３ 端子部
１０４ 端子部
１０５ 端子
１０６ 端子
１０７ 端子
１０８ 端子
１１０ 画素
１１１ トランジスタ
１１２ 液晶素子
１１３ 容量素子
１１４ 電極
１１５ ノード
１１６ ＥＬ素子
１２０ 画素
１２１ トランジスタ
１３０ 画素
１５０ 半導体装置
１６０ 画素
２００ 基板
２０１ 下地層
２０２ ゲート電極
２０３ 配線
２０４ ゲート絶縁層
２０５ 半導体層
２０７ 絶縁層
２０８ コンタクトホール
２０９ コンタクトホール
２１０ 画素電極
２１１ 画素電極
２１２ 配線
２１３ 配線
２１４ コンタクトホール
２１５ 容量電極
２１６ 配線
２１７ 配線
２１８ 隔壁層
２１９ コンタクトホール
２２０ コンタクトホール
２２１ 電極
２２２ 電極
２２３ 配線
２２４ 配線
２２５ 対向電極接続部
２２６ 対向電極
２３０ 溝部
２３１ 端部
２３２ 端部
２３３ 端部
２３４ 端部
２４０ 溝部
２４３ ゲート電極
２５１ 溝部
２５２ 溝部
２５３ 溝部
２５４ 溝部
２５５ 溝部
２５６ 溝部
２５７ 溝部
２５８ 溝部
２６１ レジストマスク
２６２ レジストマスク
２７１ ＥＬ層
２７２ 開口部
３０１ 透光性基板
３０２ 遮光部
３０３ 回折格子
３０４ グレートーンマスク
３１１ 透光性基板
３１２ 半透過部
３１３ 遮光部
３１４ ハーフトーンマスク
２４００ 基板
２４０１ ゲート電極
２４０２ ゲート絶縁層
２４０３ 酸化物半導体層
２４０６ チャネル保護層
２４０７ 絶縁層
２４０９ 保護絶縁層
２４１１ ゲート電極
２４１２ ゲート電極
２４１３ ゲート絶縁層
２４１４ ゲート絶縁層
２４３６ 下地層
２４５０ トランジスタ
２４６０ トランジスタ
２４７０ トランジスタ
２４８０ トランジスタ
２５５０ トランジスタ
２５６０ トランジスタ
２５７０ トランジスタ
２７０１ 眼鏡本体
２７０３ ケーブル
２７０４ 筐体
２７０５ 表示部
２７０６ 筐体
２７０７ 表示部
２７１１ 表示装置
２７１２ 軸部
２７１３ タイミング発生器
２７１６ 表示制御回路
２７１７ 表示部
２７１８ ソース線側駆動回路
２７１９ ゲート線側駆動回路
２７２１ 電源端子
２７２２ 外部操作手段
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００７ 空間
４００８ 液晶層
４００９ 隔壁層
４０１０ トランジスタ
４０１３ 液晶素子
４０１５ 配線
４０１６ 電極
４０１９ 異方性導電層
４０２０ 入力端子
４０３０ 電極
４０３１ 電極
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサー
４０４０ 溝部
４１０５ 封止材
４１０８ ＥＬ層
４１１３ ＥＬ素子
４１３０ 電極
４１３１ 電極
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
１０５＿ｉ 端子
１０６＿ｊ 端子
２０６ａ ソース電極
２０６ｂ ドレイン電極
２１２＿ｉ 配線
２１６＿ｊ 配線
２３６ａ ソース電極
２３６ｂ ドレイン電極
２４０５ａ ソース電極
２４０５ｂ ドレイン電極
２７０２ａ 左目用パネル
２７０２ｂ 右目用パネル
２７３０ａ 同期信号
２７３０ｂ 同期信号
２７３１ａ 同期信号
２７３１ｂ 同期信号
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ

Claims (19)

  1. ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を有するトランジスタと、
    前記ゲート電極に電気的に接続する第１の配線と、前記ソース電極に電気的に接続する第２の配線と、前記ドレイン電極に電気的に接続する画素電極と、容量配線と、溝部と、を有し、
    前記半導体層は、前記第１の配線と、前記第２の配線と、前記画素電極と、前記容量配線と重畳し、
    前記溝部は、前記第１の配線上に、前記第１の配線の線幅方向を横切って形成され、
    前記溝部は、前記容量配線上に、前記容量配線の線幅方向を横切って形成され、
    前記溝部は、前記第２の配線が延伸する方向に沿って、前記画素電極の端部を越えて形成され、
    前記溝部は、底面において前記半導体層が除去され、前記第１の配線および前記容量配線と、絶縁層を介して重畳していることを特徴とする半導体装置。
  2. 請求項１において、
    前記溝部の幅が１μｍ以上であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記半導体層は酸化物半導体を含むことを特徴とする半導体装置。
  4. 第１のフォトリソグラフィ工程によりゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に半導体層を形成し、
    第２のフォトリソグラフィ工程により、前記半導体層上にソース電極及びドレイン電極を形成し、
    前記ソース電極および前記ドレイン電極上に保護層を形成し、
    第３のフォトリソグラフィ工程により、
    前記ソース電極または前記ドレイン電極の一方と重畳する前記保護層の一部を選択的に除去して行う第１のコンタクトホールの形成と、
    前記保護層、前記半導体層および前記ゲート絶縁層の一部を選択的に除去して行う第２のコンタクトホールの形成と、
    前記保護層、前記半導体層の一部を選択的に除去して行う溝部の形成を行い、
    第４のフォトリソグラフィ工程により、前記保護層上に画素電極を形成することを特徴とする半導体装置の作製方法。
  5. 請求項４において、
    前記第３のフォトリソグラフィ工程は、多階調マスクを用いることを特徴とする半導体装置の作製方法。
  6. 請求項４または請求項５において、
    前記半導体層は、酸化物半導体を含むことを特徴とする半導体装置の作製方法。
  7. 請求項４乃至請求項６において、
    前記ソース電極および前記ドレイン電極の形成後に、溶液による洗浄処理を行うことを特徴とする半導体装置の作製方法。
  8. 請求項７において、
    前記溶液は、希フッ酸であることを特徴とする半導体装置の作製方法。
  9. 第１の配線と、第２の配線と、半導体層と、画素電極と、第１の溝部と、第２の溝部を有し、
    前記半導体層は、前記第１の配線と、前記画素電極と重畳し
    前記第１の溝部は、前記第１の配線上に、前記第１の配線を横切って形成され、
    前記第２の溝部は、前記第２の配線が延伸する方向に沿って、前記第２の配線と前記画素電極の間に、前記画素電極の端部を越えて形成され、
    前記第１の溝部および前記第２の溝部の底面において前記半導体層が除去され、
    前記第１の溝部は、前記第１の配線と絶縁層を介して重畳していることを特徴とする半導体装置。
  10. 第１の画素と、第１の画素に隣接する第２の画素を有し、
    前記第１の画素は、第１の配線と、第２の配線と、半導体層と、画素電極と、第１の溝部と、第２の溝部を有し、
    前記半導体層は、前記第１の配線と、前記画素電極と重畳し
    前記第１の溝部は、前記第１の配線上に、前記第１の配線を横切って形成され、
    前記第２の溝部は、前記第２の配線が延伸する方向に沿って、前記第２の配線と前記画素電極の間に、前記画素電極の端部を越えて形成され、
    前記第１の溝部、および前記第２の溝部の底面において前記半導体層が除去され、
    前記第１の溝部は、前記第１の配線と絶縁層を介して重畳し、
    前記第１の画素と前記第２の画素間に、底面において前記半導体層が除去された第３の溝部を有し、
    前記第３の溝部は、前記第１の画素の端部を越えて形成されていることを特徴とする半導体装置。
  11. 第１のトランジスタと、第２のトランジスタと、第１の配線と、第２の配線と、第３の配線と、画素電極と、第１の溝部と、第２の溝部を有し、
    前記第１のトランジスタと前記第２のトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、半導体層を有し、
    前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線に電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのゲート電極に電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第３の配線に電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記画素電極に電気的に接続され、
    前記半導体層は、前記第１の配線と、前記第２の配線と、前記第３の配線と、前記画素電極に重畳し、
    前記第１の溝部は、前記第２の配線と前記第３の配線の間において、前記第１の配線上に前記第１の配線を横切って形成され、
    前記第２の溝部は、前記第２の配線が延伸する方向に沿って、前記第２の配線と前記第３の配線の間に、前記画素電極の端部を越えて形成され、
    前記第１の溝部および前記第２の溝部の底面において前記半導体層が除去され、
    前記第１の溝部は、前記第１の配線と絶縁層を介して重畳していることを特徴とする半導体装置。
  12. 第１の画素と、第１の画素に隣接する第２の画素を有し、
    前記第１の画素は、第１のトランジスタと、第２のトランジスタと、第１の配線と、第２の配線と、第３の配線と、画素電極と、第１の溝部と、第２の溝部を有し、
    前記第１のトランジスタと前記第２のトランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、半導体層を有し、
    前記第１のトランジスタのゲート電極は、前記第１の配線に電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線に電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第２のトランジスタのゲート電極に電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第３の配線に電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記画素電極に電気的に接続され、
    前記半導体層は、前記第１の配線と、前記第２の配線と、前記第３の配線と、前記画素電極に重畳し、
    前記第１の溝部は、前記第２の配線と前記第３の配線の間において、前記第１の配線上に前記第１の配線を横切って形成され、
    前記第２の溝部は、前記第２の配線が延伸する方向に沿って、前記第２の配線と前記画素電極の間に、前記画素電極の端部を越えて形成され、
    前記第１の溝部、および前記第２の溝部の底面において前記半導体層が除去され、
    前記第１の溝部は、前記第１の配線と絶縁層を介して重畳し、
    前記第１の画素と前記第２の画素間に、底面において前記半導体層が除去された第３の溝部を有し、
    前記第３の溝部は、前記第１の画素の端部を越えて形成されていることを特徴とする半導体装置。
  13. 請求項９乃至請求項１２のいずれか一項において、
    前記半導体層は酸化物半導体で形成されていることを特徴とする半導体装置。
  14. 請求項９乃至請求項１３のいずれか一項において、
    前記溝部の幅が１μｍ以上であることを特徴とする半導体装置。
  15. 第１のフォトリソグラフィ工程によりゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に半導体層を形成し、
    第２のフォトリソグラフィ工程により、前記半導体層上にソース電極及びドレイン電極を形成し、
    前記ソース電極及び前記ドレイン電極上に絶縁層を形成し、
    第３のフォトリソグラフィ工程により、
    前記ソース電極または前記ドレイン電極の一方と重畳する前記絶縁層の一部を選択的に除去して行う第１のコンタクトホールの形成と、
    前記絶縁層、前記半導体層および前記ゲート絶縁層の一部を選択的に除去して行う第２のコンタクトホールの形成と、
    前記絶縁層、前記半導体層の一部を選択的に除去して行う溝部の形成を行い、
    第４のフォトリソグラフィ工程により、前記絶縁層上に画素電極を形成し、
    第５のフォトリソグラフィ工程により、隔壁層を形成することを特徴とする半導体装置の作製方法。
  16. 請求項１５において、
    前記第３のフォトリソグラフィ工程において、多階調マスクを用いることを特徴とする半導体装置の作製方法。
  17. 請求項１５または請求項１６において、
    前記半導体層は、酸化物半導体を含むことを特徴とする半導体装置の作製方法。
  18. 請求項１５乃至請求項１７において、
    前記ソース電極および前記ドレイン電極の形成後に、溶液による洗浄処理を行うことを特徴とする半導体装置の作製方法。
  19. 請求項１８において、
    前記溶液は、希フッ酸であることを特徴とする半導体装置の作製方法。
JP2012274277A 2011-12-23 2012-12-17 半導体装置 Expired - Fee Related JP6033071B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012274277A JP6033071B2 (ja) 2011-12-23 2012-12-17 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011282484 2011-12-23
JP2011282484 2011-12-23
JP2011282487 2011-12-23
JP2011282487 2011-12-23
JP2012274277A JP6033071B2 (ja) 2011-12-23 2012-12-17 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016208683A Division JP6220948B2 (ja) 2011-12-23 2016-10-25 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2013149961A true JP2013149961A (ja) 2013-08-01
JP2013149961A5 JP2013149961A5 (ja) 2015-12-24
JP6033071B2 JP6033071B2 (ja) 2016-11-30

Family

ID=48653627

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2012274277A Expired - Fee Related JP6033071B2 (ja) 2011-12-23 2012-12-17 半導体装置
JP2016208683A Expired - Fee Related JP6220948B2 (ja) 2011-12-23 2016-10-25 半導体装置の作製方法
JP2017192771A Expired - Fee Related JP6444471B2 (ja) 2011-12-23 2017-10-02 半導体装置
JP2018221051A Active JP6757393B2 (ja) 2011-12-23 2018-11-27 半導体装置
JP2020144527A Active JP7090129B2 (ja) 2011-12-23 2020-08-28 Ｅｌ表示装置
JP2022094889A Active JP7360509B2 (ja) 2011-12-23 2022-06-13 Ｅｌ表示装置
JP2023169577A Active JP7555465B2 (ja) 2011-12-23 2023-09-29 Ｅｌ表示装置
JP2024156676A Active JP7713574B2 (ja) 2011-12-23 2024-09-10 Ｅｌ表示装置
JP2025118374A Pending JP2025142018A (ja) 2011-12-23 2025-07-14 半導体装置

Family Applications After (8)

Application Number Title Priority Date Filing Date
JP2016208683A Expired - Fee Related JP6220948B2 (ja) 2011-12-23 2016-10-25 半導体装置の作製方法
JP2017192771A Expired - Fee Related JP6444471B2 (ja) 2011-12-23 2017-10-02 半導体装置
JP2018221051A Active JP6757393B2 (ja) 2011-12-23 2018-11-27 半導体装置
JP2020144527A Active JP7090129B2 (ja) 2011-12-23 2020-08-28 Ｅｌ表示装置
JP2022094889A Active JP7360509B2 (ja) 2011-12-23 2022-06-13 Ｅｌ表示装置
JP2023169577A Active JP7555465B2 (ja) 2011-12-23 2023-09-29 Ｅｌ表示装置
JP2024156676A Active JP7713574B2 (ja) 2011-12-23 2024-09-10 Ｅｌ表示装置
JP2025118374A Pending JP2025142018A (ja) 2011-12-23 2025-07-14 半導体装置

Country Status (3)

Country Link
US (2) US8884284B2 (ja)
JP (9) JP6033071B2 (ja)
KR (5) KR102109672B1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014212305A (ja) * 2013-04-04 2014-11-13 株式会社半導体エネルギー研究所 半導体装置の製造方法
JP2014225625A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
WO2015053009A1 (ja) * 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
JP2018170319A (ja) * 2017-03-29 2018-11-01 株式会社Ｊｏｌｅｄ 半導体装置およびその製造方法、並びに表示装置
JP2018533211A (ja) * 2015-10-10 2018-11-08 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． アレイ基板及びその製造方法
JP2020010030A (ja) * 2018-07-02 2020-01-16 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板の製造方法
JPWO2022172114A1 (ja) * 2021-02-12 2022-08-18

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015012048A (ja) * 2013-06-27 2015-01-19 三菱電機株式会社 アクティブマトリクス基板およびその製造方法
KR20150011702A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법
KR102126535B1 (ko) * 2013-11-01 2020-06-24 엘지디스플레이 주식회사 유기전계발광표시장치
TWI581436B (zh) * 2014-06-16 2017-05-01 元太科技工業股份有限公司 基板結構及其製作方法
KR102322014B1 (ko) * 2014-10-24 2021-11-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
CN104409350B (zh) * 2014-11-20 2017-07-25 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
CN105629561A (zh) * 2016-03-07 2016-06-01 深圳市华星光电技术有限公司 一种曲面显示面板及其制造方法
KR102654925B1 (ko) 2016-06-21 2024-04-05 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR102794626B1 (ko) * 2016-08-29 2025-04-14 엘지디스플레이 주식회사 표시장치
CN106711154B (zh) * 2017-01-06 2024-04-09 合肥鑫晟光电科技有限公司 一种显示基板、显示装置及显示基板的制作方法
US10522524B2 (en) 2017-06-30 2019-12-31 Lg Display Co., Ltd. Display device and method for fabricating the same
KR102512779B1 (ko) * 2017-12-14 2023-03-21 엘지디스플레이 주식회사 전계발광 표시장치
KR102126553B1 (ko) * 2017-12-19 2020-06-24 엘지디스플레이 주식회사 표시 장치
KR102571354B1 (ko) * 2018-05-16 2023-08-28 엘지디스플레이 주식회사 전계발광 표시장치
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
CN112640085B (zh) * 2018-08-30 2025-02-28 凸版印刷株式会社 薄膜晶体管阵列
CN115244599B (zh) * 2020-03-11 2023-08-01 夏普株式会社 显示装置
TWI784413B (zh) * 2020-08-21 2022-11-21 友達光電股份有限公司 電路基板以及電路基板的應變量的測量方法
KR20220101830A (ko) * 2021-01-12 2022-07-19 에스케이스페셜티 주식회사 금속산화물 반도체 물질의 증착 챔버의 세정 방법
JP2022170582A (ja) * 2021-04-28 2022-11-10 株式会社ジャパンディスプレイ 表示装置
CN119922906B (zh) * 2023-10-31 2025-12-16 北京超弦存储器研究院 一种半导体器件及其制造方法、电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204247A (ja) * 1992-06-01 1994-07-22 Toshiba Corp 薄膜トランジスタの製造方法
JP2000111958A (ja) * 1998-10-01 2000-04-21 Samsung Electronics Co Ltd ４枚のマスクを利用した液晶表示装置用薄膜トランジスタ基板の製造方法及び液晶表示装置用薄膜トランジスタ基板
JP2001196595A (ja) * 1999-10-26 2001-07-19 Nec Corp アクティブマトリクス基板及びその製造方法
JP2005340771A (ja) * 2004-05-22 2005-12-08 Samsung Sdi Co Ltd 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法
JP2008524839A (ja) * 2004-12-16 2008-07-10 プラスティック ロジック リミテッド 電子デバイスアレイ
JP2010135771A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法

Family Cites Families (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0820641B2 (ja) * 1989-06-30 1996-03-04 シャープ株式会社 液晶表示装置の製造方法
JPH07113728B2 (ja) * 1989-05-26 1995-12-06 シャープ株式会社 アクティブマトリクス基板
JP3172840B2 (ja) 1992-01-28 2001-06-04 株式会社日立製作所 アクティブマトリクス基板の製造方法および液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0832072A (ja) * 1994-07-13 1996-02-02 Fuji Xerox Co Ltd 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100223153B1 (ko) 1996-05-23 1999-10-15 구자홍 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3916823B2 (ja) * 1999-04-07 2007-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP2003179069A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
WO2004053816A1 (ja) * 2002-12-10 2004-06-24 Semiconductor Energy Laboratory Co., Ltd. 発光装置およびその作製方法
US7133088B2 (en) * 2002-12-23 2006-11-07 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method of fabricating the same
KR100904523B1 (ko) 2002-12-26 2009-06-25 엘지디스플레이 주식회사 액티브 매트릭스형 유기전계발광 소자용 박막트랜지스터
KR100905409B1 (ko) * 2002-12-26 2009-07-02 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7190000B2 (en) 2003-08-11 2007-03-13 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100669720B1 (ko) 2004-08-06 2007-01-16 삼성에스디아이 주식회사 평판 디스플레이 장치
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR100699995B1 (ko) * 2004-09-02 2007-03-26 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그 제조 방법
KR101107981B1 (ko) * 2004-09-03 2012-01-25 삼성전자주식회사 표시 장치용 기판, 액정 표시 장치 및 그 제조방법
KR101061850B1 (ko) 2004-09-08 2011-09-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100603393B1 (ko) * 2004-11-10 2006-07-20 삼성에스디아이 주식회사 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100654569B1 (ko) 2004-12-30 2006-12-05 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR20060105958A (ko) * 2005-04-02 2006-10-12 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR100647690B1 (ko) 2005-04-22 2006-11-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치
KR100647693B1 (ko) 2005-05-24 2006-11-23 삼성에스디아이 주식회사 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
KR100818887B1 (ko) * 2005-12-14 2008-04-02 엘지.필립스 엘시디 주식회사 액정 표시장치 및 그 제조 방법
KR20070070718A (ko) 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR100768199B1 (ko) 2006-01-02 2007-10-17 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101241129B1 (ko) * 2006-06-28 2013-03-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7932183B2 (en) * 2006-11-14 2011-04-26 Mitsubishi Electric Corporation Method of manufacturing multilayer thin film pattern and display device
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101389219B1 (ko) * 2006-12-29 2014-04-24 엘지디스플레이 주식회사 프린지 필드형 액정표시패널 및 그 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) * 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008235871A (ja) 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5194494B2 (ja) * 2007-03-12 2013-05-08 コニカミノルタホールディングス株式会社 画素アレイ
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5292066B2 (ja) 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
EP2073255B1 (en) 2007-12-21 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Diode and display device comprising the diode
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
JP5607349B2 (ja) * 2008-12-26 2014-10-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5589286B2 (ja) 2009-02-26 2014-09-17 日本ゼオン株式会社 薄膜トランジスタの製造方法、及び薄膜トランジスタ並びに表示装置
JP5202395B2 (ja) 2009-03-09 2013-06-05 株式会社半導体エネルギー研究所 タッチパネル、電子機器
JP5539765B2 (ja) * 2009-03-26 2014-07-02 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP5460096B2 (ja) 2009-03-27 2014-04-02 株式会社半導体エネルギー研究所 表示装置の作製方法
KR20230173233A (ko) 2009-11-13 2023-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5429027B2 (ja) 2010-04-30 2014-02-26 セイコーエプソン株式会社 発光装置および電子機器
KR101827340B1 (ko) * 2010-07-14 2018-02-09 삼성디스플레이 주식회사 액정 표시 장치
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
JP5806043B2 (ja) 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9142568B2 (en) 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8797487B2 (en) 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8546161B2 (en) 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
WO2012035975A1 (en) 2010-09-15 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
US8829528B2 (en) 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
JP6033071B2 (ja) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204247A (ja) * 1992-06-01 1994-07-22 Toshiba Corp 薄膜トランジスタの製造方法
JP2000111958A (ja) * 1998-10-01 2000-04-21 Samsung Electronics Co Ltd ４枚のマスクを利用した液晶表示装置用薄膜トランジスタ基板の製造方法及び液晶表示装置用薄膜トランジスタ基板
JP2001196595A (ja) * 1999-10-26 2001-07-19 Nec Corp アクティブマトリクス基板及びその製造方法
JP2005340771A (ja) * 2004-05-22 2005-12-08 Samsung Sdi Co Ltd 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法
JP2008524839A (ja) * 2004-12-16 2008-07-10 プラスティック ロジック リミテッド 電子デバイスアレイ
JP2010135771A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014225625A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US11495626B2 (en) 2013-04-04 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10128282B2 (en) 2013-04-04 2018-11-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10403655B2 (en) 2013-04-04 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014212305A (ja) * 2013-04-04 2014-11-13 株式会社半導体エネルギー研究所 半導体装置の製造方法
US10573673B2 (en) 2013-04-04 2020-02-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10991731B2 (en) 2013-04-04 2021-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US12051703B2 (en) 2013-04-04 2024-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2015053009A1 (ja) * 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
US9502133B2 (en) 2013-10-11 2016-11-22 Sharp Kabushiki Kaisha Semiconductor device
JP2018533211A (ja) * 2015-10-10 2018-11-08 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． アレイ基板及びその製造方法
JP2018170319A (ja) * 2017-03-29 2018-11-01 株式会社Ｊｏｌｅｄ 半導体装置およびその製造方法、並びに表示装置
JP2020010030A (ja) * 2018-07-02 2020-01-16 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板の製造方法
WO2022172114A1 (ja) * 2021-02-12 2022-08-18 株式会社半導体エネルギー研究所 発光デバイスの製造装置
JPWO2022172114A1 (ja) * 2021-02-12 2022-08-18
JP7756116B2 (ja) 2021-02-12 2025-10-17 株式会社半導体エネルギー研究所 発光デバイスの製造装置

Also Published As

Publication number Publication date
JP6220948B2 (ja) 2017-10-25
KR20220110708A (ko) 2022-08-09
KR102176739B1 (ko) 2020-11-10
JP2024001090A (ja) 2024-01-09
JP2024169443A (ja) 2024-12-05
JP2025142018A (ja) 2025-09-29
KR102428377B1 (ko) 2022-08-02
KR20200127957A (ko) 2020-11-11
JP2022130465A (ja) 2022-09-06
JP6033071B2 (ja) 2016-11-30
US20130161609A1 (en) 2013-06-27
JP7713574B2 (ja) 2025-07-25
KR20200051550A (ko) 2020-05-13
US8884284B2 (en) 2014-11-11
JP7360509B2 (ja) 2023-10-12
JP2018014533A (ja) 2018-01-25
JP6444471B2 (ja) 2018-12-26
JP2021006906A (ja) 2021-01-21
US9923000B2 (en) 2018-03-20
KR102109672B1 (ko) 2020-05-12
JP6757393B2 (ja) 2020-09-16
JP7555465B2 (ja) 2024-09-24
US20150064841A1 (en) 2015-03-05
JP2017038078A (ja) 2017-02-16
JP2019041124A (ja) 2019-03-14
JP7090129B2 (ja) 2022-06-23
KR20220017986A (ko) 2022-02-14
KR102513247B1 (ko) 2023-03-24
KR102359327B1 (ko) 2022-02-08
KR20130073827A (ko) 2013-07-03

Similar Documents

Publication Publication Date Title
JP7713574B2 (ja) Ｅｌ表示装置
KR102210220B1 (ko) 반도체 장치
JP6059968B2 (ja) 半導体装置、及び液晶表示装置
JP5933878B2 (ja) 半導体装置
JP5841782B2 (ja) 半導体装置
JP5925449B2 (ja) 液晶表示装置の作製方法
JP5806043B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151103

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151103

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161006

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161025

R150 Certificate of patent or registration of utility model

Ref document number: 6033071

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees