JP2013038273A

JP2013038273A - Semiconductor device manufacturing method

Info

Publication number: JP2013038273A
Application number: JP2011174152A
Authority: JP
Inventors: Hiromichi Ichikawa; 宏道市川; Masashi Ishida; 昌司石田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-08-09
Filing date: 2011-08-09
Publication date: 2013-02-21

Abstract

【課題】回路素子の素子特性の変動を抑制すること。
【解決手段】半導体基板１１０には、拡散領域１１１を有する抵抗素子（回路素子）Ｒ１が形成されている。拡散領域１１１を含む半導体基板１１０の上には、層間絶縁膜１６１が形成される。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線と接続される。拡散領域１１１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。このエッチングストッパ膜１５２は、拡散領域１１１上の保護絶縁膜１３１に対応する部分が除去され、開口が形成されている。
【選択図】図１To suppress variation in element characteristics of a circuit element.
A semiconductor substrate is formed with a resistance element (circuit element) having a diffusion region. An interlayer insulating film 161 is formed on the semiconductor substrate 110 including the diffusion region 111. The silicide layer (contact part) 111a in the diffusion region 111 is connected to the wiring on the interlayer insulating film 161 through the contact plug 162. An etching stopper film 152 for forming the contact hole 163 is formed on the diffusion region 111. In the etching stopper film 152, a portion corresponding to the protective insulating film 131 on the diffusion region 111 is removed, and an opening is formed.
[Selection] Figure 1

Description

半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

従来、半導体装置は、半導体基板の１つの主面に種々の回路素子を有する。半導体基板は、例えばＰ型のシリコン基板である。回路素子のうちの一つは、例えば半導体基板の一部に形成された拡散領域を有する抵抗素子である。このような半導体装置は、回路素子を含む半導体基板の１つの主面に、層間絶縁膜（例えば、シリコン酸化膜）と、層間絶縁膜の上の配線とが形成される。半導体装置は、層間絶縁膜を貫通するコンタクトプラグを介して各回路素子のシリサイド層（コンタクト部）と層間絶縁膜上の配線とが接続される（例えば、特許文献１参照）。 Conventionally, a semiconductor device has various circuit elements on one main surface of a semiconductor substrate. The semiconductor substrate is, for example, a P-type silicon substrate. One of the circuit elements is, for example, a resistance element having a diffusion region formed in a part of a semiconductor substrate. In such a semiconductor device, an interlayer insulating film (for example, a silicon oxide film) and a wiring on the interlayer insulating film are formed on one main surface of a semiconductor substrate including a circuit element. In a semiconductor device, a silicide layer (contact portion) of each circuit element and a wiring on the interlayer insulating film are connected via a contact plug that penetrates the interlayer insulating film (see, for example, Patent Document 1).

このような半導体装置の製造工程では、回路素子を含む半導体基板上に、エッチングストッパ膜を形成することがある。エッチングストッパ膜は、層間絶縁膜とエッチング特性が異なる材質、例えばシリコン窒化膜である。そして、エッチングストッパ膜上に層間絶縁膜が形成される。次いで、層間絶縁膜の表面は、上層に形成する配線のために平坦化される。このように表面が平坦化された層間絶縁膜は、表面から各回路素子までの膜厚が異なる。従って、上記したエッチングストッパ膜を用いてコンタクトホールを形成することで、薄い膜厚の層間絶縁膜で覆われた回路素子がエッチングされるのを防止することがある（例えば、特許文献２参照）。 In such a semiconductor device manufacturing process, an etching stopper film may be formed on a semiconductor substrate including circuit elements. The etching stopper film is a material having a different etching characteristic from the interlayer insulating film, for example, a silicon nitride film. Then, an interlayer insulating film is formed on the etching stopper film. Next, the surface of the interlayer insulating film is planarized for the wiring to be formed in the upper layer. The interlayer insulating film whose surface is flattened in this way has a different film thickness from the surface to each circuit element. Therefore, by forming a contact hole using the above-described etching stopper film, the circuit element covered with the thin interlayer insulating film may be prevented from being etched (see, for example, Patent Document 2). .

特開２００５−７９２９０号公報JP 2005-79290 A 特開２００９−２３８８７７号公報JP 2009-238877 A

ところで、上記のエッチングストッパ膜は、各回路素子の上側を覆うように形成されている。例えば、半導体装置に形成された抵抗素子上のエッチングストッパ膜は、その膜質・厚さ等により例えば半導体装置の動作時の発熱で応力分布が不均一となり、抵抗値（素子特性）を変動させることがある。 By the way, the etching stopper film is formed so as to cover the upper side of each circuit element. For example, an etching stopper film on a resistance element formed in a semiconductor device has a non-uniform stress distribution due to heat generation during the operation of the semiconductor device, for example, due to the film quality and thickness, and the resistance value (element characteristics) varies. There is.

本発明の一観点によれば、半導体基板にコンタクト部を有する回路素子を形成し、前記半導体基板にコンタクトホールを形成するためのエッチングストッパ膜を形成し、前記コンタクト部の前記コンタクトホールに対応する部分が残るように前記エッチングストッパ膜をエッチングし、前記半導体基板に層間絶縁膜を形成し、前記エッチングストッパ膜を用いて前記層間絶縁膜に前記コンタクト部に対応するコンタクトホールをエッチングする。 According to one aspect of the present invention, a circuit element having a contact portion is formed on a semiconductor substrate, an etching stopper film for forming a contact hole is formed on the semiconductor substrate, and the contact hole corresponds to the contact hole of the contact portion. The etching stopper film is etched so that a portion remains, an interlayer insulating film is formed on the semiconductor substrate, and a contact hole corresponding to the contact portion is etched in the interlayer insulating film using the etching stopper film.

本発明の一観点によれば、回路素子の素子特性の変動を抑制することができる。 According to one aspect of the present invention, fluctuations in element characteristics of circuit elements can be suppressed.

第一実施形態の半導体装置の概略断面図である。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment. （ａ）〜（ｃ）は半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of a semiconductor device. （ａ）〜（ｃ）は半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of a semiconductor device. （ａ）〜（ｃ）は半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of a semiconductor device. 第二実施形態の半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device of 2nd embodiment. （ａ）〜（ｃ）は半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of a semiconductor device. （ａ）（ｂ）は半導体装置の製造方法を示す断面図である。(A) (b) is sectional drawing which shows the manufacturing method of a semiconductor device. （ａ）（ｂ）は半導体装置の製造方法を示す断面図である。(A) (b) is sectional drawing which shows the manufacturing method of a semiconductor device. 別の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of another semiconductor device. 別の半導体装置の概略断面図である。It is a schematic sectional drawing of another semiconductor device.

（第一実施形態）
以下、第一実施形態を図１〜図４に従って説明する。
図１に示すように、半導体装置１００の半導体基板１１０には、抵抗素子Ｒ１が形成されている。半導体基板１１０は、例えばＰ型のシリコン基板である。抵抗素子Ｒ１は、半導体基板１１０の一つの主面に形成された、例えばＮ型の拡散領域１１１を有する。拡散領域１１１は、半導体基板１１０の一主面に形成された素子分離絶縁膜１２１，１２２により、図示しない他の回路素子と電気的に分離されている。拡散領域１１１の所定領域上には、保護絶縁膜１３１が形成されている。保護絶縁膜１３１は、例えばシリコン酸化膜である。拡散領域１１１の上面であって保護絶縁膜１３１に覆われていない部分には、シリサイド層（コンタクト部）１１１ａが形成されている。シリサイド層１１１ａは、例えば拡散領域１１１に高融点金属材料（例えばコバルト）を反応させて形成されている。 (First embodiment)
Hereinafter, a first embodiment will be described with reference to FIGS.
As illustrated in FIG. 1, a resistance element R <b> 1 is formed on the semiconductor substrate 110 of the semiconductor device 100. The semiconductor substrate 110 is, for example, a P-type silicon substrate. The resistance element R1 includes, for example, an N-type diffusion region 111 formed on one main surface of the semiconductor substrate 110. The diffusion region 111 is electrically isolated from other circuit elements (not shown) by element isolation insulating films 121 and 122 formed on one main surface of the semiconductor substrate 110. A protective insulating film 131 is formed on a predetermined region of the diffusion region 111. The protective insulating film 131 is, for example, a silicon oxide film. A silicide layer (contact portion) 111 a is formed on the upper surface of the diffusion region 111 and not covered with the protective insulating film 131. The silicide layer 111a is formed, for example, by reacting the diffusion region 111 with a refractory metal material (for example, cobalt).

素子分離絶縁膜１２２の上には、ゲート絶縁膜１４２が形成され、そのゲート絶縁膜１４２の上面に、半導体基板１１０上のＭＯＳトランジスタ（図示略）のゲート電極１４１が形成されている。ゲート電極１４１は、例えばポリシリコン（多結晶シリコン）である。ゲート電極１４１の側方には、サイドウォール１４３が形成されている。サイドウォール１４３は、例えばシリコン酸化膜である。ゲート電極１４１の上部には、シリサイド層１４１ａが形成されている。シリサイド層１４１ａは、例えばポリシリコンのゲート電極１４１に対して高融点金属材料（例えばコバルト）を反応させて形成されている。 A gate insulating film 142 is formed on the element isolation insulating film 122, and a gate electrode 141 of a MOS transistor (not shown) on the semiconductor substrate 110 is formed on the upper surface of the gate insulating film 142. The gate electrode 141 is, for example, polysilicon (polycrystalline silicon). A side wall 143 is formed on the side of the gate electrode 141. The sidewall 143 is a silicon oxide film, for example. A silicide layer 141 a is formed on the gate electrode 141. The silicide layer 141a is formed, for example, by reacting a refractory metal material (for example, cobalt) with a polysilicon gate electrode 141.

シリサイド層１１１ａ及び素子分離絶縁膜１２１，１２２の上には、シリコン酸化膜１５１、エッチングストッパ膜１５２、シリコン酸化膜１５３が、この順番で形成されている。シリコン酸化膜１５１とエッチングストッパ膜１５２とシリコン酸化膜１５３は、拡散領域１１１の上に形成された保護絶縁膜１３１に対応する開口が形成されている。従って、シリコン酸化膜１５１，１５３及びエッチングストッパ膜１５２は、素子分離絶縁膜１２１，１２２及びシリサイド層１１１ａ，１４１ａの上面に形成されている。保護絶縁膜１３１及びシリコン酸化膜１５３の上には、層間絶縁膜１６１が形成されている。層間絶縁膜１６１は、例えばシリコン酸化膜である。エッチングストッパ膜１５２は、層間絶縁膜１６１とエッチング特性が異なる材質、例えばシリコン窒化膜から形成されている。 On the silicide layer 111a and the element isolation insulating films 121 and 122, a silicon oxide film 151, an etching stopper film 152, and a silicon oxide film 153 are formed in this order. The silicon oxide film 151, the etching stopper film 152, and the silicon oxide film 153 have openings corresponding to the protective insulating film 131 formed on the diffusion region 111. Accordingly, the silicon oxide films 151 and 153 and the etching stopper film 152 are formed on the upper surfaces of the element isolation insulating films 121 and 122 and the silicide layers 111a and 141a. An interlayer insulating film 161 is formed on the protective insulating film 131 and the silicon oxide film 153. The interlayer insulating film 161 is, for example, a silicon oxide film. The etching stopper film 152 is made of a material having etching characteristics different from that of the interlayer insulating film 161, for example, a silicon nitride film.

層間絶縁膜１６１には、一主面（表面）から各シリサイド層１１１ａ，１４１ａまで達するコンタクトプラグ１６２が形成されている。コンタクトプラグ１６２は、例えばタングステン（Ｗ）である。層間絶縁膜１６１の上には、コンタクトプラグ１６２と接続される配線１６４が形成されている。配線１６４は、例えばアルミニウムである。従って、層間絶縁膜１６１上の配線１６４とシリサイド層１１１ａ，１４１ａとは、コンタクトプラグ１６２を介して電気的に接続されている。 In the interlayer insulating film 161, contact plugs 162 extending from one main surface (front surface) to the silicide layers 111a and 141a are formed. The contact plug 162 is, for example, tungsten (W). A wiring 164 connected to the contact plug 162 is formed on the interlayer insulating film 161. The wiring 164 is, for example, aluminum. Accordingly, the wiring 164 on the interlayer insulating film 161 and the silicide layers 111 a and 141 a are electrically connected via the contact plug 162.

次に、上記の半導体装置１００の製造工程を、図２〜図４に従って説明する。
まず、図２（ａ）に示すように、例えばＰ型シリコン基板からなる半導体基板１１０の上面に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜１２１，１２２を形成する。次いで、素子分離絶縁膜１２１，１２２の間から半導体基板１１０に例えばリン（Ｐ）をイオン注入してＮ型の拡散領域１１１を形成する。次いで、素子分離絶縁膜１２１，１２２及び拡散領域１１１の上面に、例えば熱酸化法によりシリコン酸化膜１７０を形成する。次いで、シリコン酸化膜１７０の上面に、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により形成したポリシリコン膜をエッチングして、シリコン酸化膜１７０の上にゲート電極１４１を形成する。 Next, the manufacturing process of the semiconductor device 100 will be described with reference to FIGS.
First, as shown in FIG. 2A, element isolation insulating films 121 and 122 are formed on the upper surface of a semiconductor substrate 110 made of, for example, a P-type silicon substrate by, for example, a LOCOS (Local Oxidation of Silicon) method. Next, for example, phosphorus (P) is ion-implanted into the semiconductor substrate 110 from between the element isolation insulating films 121 and 122 to form an N-type diffusion region 111. Next, a silicon oxide film 170 is formed on the upper surfaces of the element isolation insulating films 121 and 122 and the diffusion region 111 by, for example, a thermal oxidation method. Next, a gate electrode 141 is formed on the silicon oxide film 170 by etching a polysilicon film formed on the upper surface of the silicon oxide film 170 by, for example, a chemical vapor deposition (CVD) method.

次いで、図２（ｂ）に示すように、素子分離絶縁膜１２１，１２２及び拡散領域１１１を含む上面全体に、例えばＣＶＤ法によりシリコン酸化膜１７１を形成する。次いで、シリコン酸化膜１７１の上面に、例えばフォトリソグラフィ法によりレジストマスク（図示略）を形成する。レジストマスクは、上記の保護絶縁膜１３１及びサイドウォール１４３に対応した開口部を有する。 Next, as shown in FIG. 2B, a silicon oxide film 171 is formed on the entire upper surface including the element isolation insulating films 121 and 122 and the diffusion region 111 by, eg, CVD. Next, a resist mask (not shown) is formed on the upper surface of the silicon oxide film 171 by, for example, photolithography. The resist mask has openings corresponding to the protective insulating film 131 and the sidewalls 143 described above.

次いで、シリコン酸化膜１７０，１７１に対して、レジストマスクの開口部から例えば異方性ドライエッチング加工を施し、図２（ｃ）に示すように、ゲート電極１４１の側方にサイドウォール１４３と、拡散領域１１１上の保護絶縁膜１３１を形成する。また、シリコン酸化膜１７０がサイドウォール１４３に応じてエッチングされ、素子分離絶縁膜１２２の上面とゲート電極１４１との間にゲート絶縁膜１４２が形成される。また、主面に沿った方向において保護絶縁膜１３１と素子分離絶縁膜１２１，１２２との間は離間している。そして、レジストマスクを除去する。 Next, for example, anisotropic dry etching is performed on the silicon oxide films 170 and 171 from the opening of the resist mask, and as shown in FIG. A protective insulating film 131 is formed on the diffusion region 111. In addition, the silicon oxide film 170 is etched according to the sidewalls 143, and a gate insulating film 142 is formed between the upper surface of the element isolation insulating film 122 and the gate electrode 141. Further, the protective insulating film 131 and the element isolation insulating films 121 and 122 are separated from each other in the direction along the main surface. Then, the resist mask is removed.

次いで、図３（ａ）に示すように、例えばスパッタリング法により、コバルト膜１７２を上面に形成する。次いで、半導体基板１１０に対して加熱処理を行うことにより、拡散領域１１１及びゲート電極１４１にシリサイド層１１１ａ，１４１ａをそれぞれ形成する。そして、コバルト膜１７２を除去する。次いで、図３（ｂ）に示すように、例えばＣＶＤ法により、シリコン酸化膜１５１、エッチングストッパ膜１５２、シリコン酸化膜１５３を順次形成する。エッチングストッパ膜１５２は、例えばプラズマＣＶＤ法により約４００度の設定温度で形成したシリコン窒化膜で形成される。エッチングストッパ膜１５２の屈折率は、例えば１．９である。 Next, as shown in FIG. 3A, a cobalt film 172 is formed on the upper surface by, eg, sputtering. Next, by performing heat treatment on the semiconductor substrate 110, silicide layers 111a and 141a are formed in the diffusion region 111 and the gate electrode 141, respectively. Then, the cobalt film 172 is removed. Next, as shown in FIG. 3B, a silicon oxide film 151, an etching stopper film 152, and a silicon oxide film 153 are sequentially formed by, eg, CVD. The etching stopper film 152 is formed of, for example, a silicon nitride film formed at a set temperature of about 400 degrees by a plasma CVD method. The refractive index of the etching stopper film 152 is, for example, 1.9.

次いで、図３（ｃ）に示すように、シリコン酸化膜１５３の上面に例えばフォトリソグラフィ法によりレジストマスク１７３を形成する。レジストマスク１７３は、保護絶縁膜１３１の位置に応じて開口部１７３ａを形成する。レジストマスク１７３の開口部１７３ａから保護絶縁膜１３１の上のエッチングストッパ膜１５２及びシリコン酸化膜１５１，１５３をエッチングする。このエッチング加工において、保護絶縁膜１３１に達するまでエッチング加工（オーバエッチング）することでエッチングストッパ膜１５２を確実にエッチングすることができる。そして、レジストマスク１７３を除去する。 Next, as shown in FIG. 3C, a resist mask 173 is formed on the upper surface of the silicon oxide film 153 by, for example, photolithography. The resist mask 173 forms an opening 173 a in accordance with the position of the protective insulating film 131. The etching stopper film 152 and the silicon oxide films 151 and 153 on the protective insulating film 131 are etched from the opening 173a of the resist mask 173. In this etching process, the etching stopper film 152 can be reliably etched by performing the etching process (overetching) until the protective insulating film 131 is reached. Then, the resist mask 173 is removed.

次いで、図４（ａ）に示すように、半導体基板１１０及び素子分離絶縁膜１２１，１２２の上面に、例えばＣＶＤ法により層間絶縁膜１６１を形成する。次いで、例えば化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、層間絶縁膜１６１の表面を平坦化する。そして、例えばフォトリソグラフィ法により、シリサイド層１１１ａ，１４１ａの位置に応じた開口部を有するレジストマスク（図示略）を形成する。レジストマスクの開口部から層間絶縁膜１６１に対してエッチング加工（第１のエッチング加工）を施す。 Next, as shown in FIG. 4A, an interlayer insulating film 161 is formed on the upper surface of the semiconductor substrate 110 and the element isolation insulating films 121 and 122 by, for example, a CVD method. Next, the surface of the interlayer insulating film 161 is planarized by, for example, a chemical mechanical polishing (CMP) method. Then, a resist mask (not shown) having openings corresponding to the positions of the silicide layers 111a and 141a is formed by, for example, photolithography. Etching (first etching) is performed on the interlayer insulating film 161 from the opening of the resist mask.

上記のように平坦化された層間絶縁膜１６１の膜厚は、表面からシリサイド層１１１ａまでの間が、表面からシリサイド層１４１ａまでの間と互いに異なる。つまり、各回路素子を形成した部分（半導体基板１１０、素子分離絶縁膜１２２）やコンタクトプラグ１６２が接続される部分（シリサイド層１１１ａ，ゲート電極１４１）の形状・大きさ等により、コンタクトホール１６３の深さが異なる。従って、上記したエッチングストッパ膜１５２を用いて層間絶縁膜１６１をエッチング加工して、深さの異なるコンタクトホール１６３を形成するとともに、薄い膜厚の層間絶縁膜１６１で覆われた回路素子がエッチングされるのを防止する。図４（ａ）に示すように、第１のエッチング加工では、層間絶縁膜１６１の上面からエッチングストッパ膜１５２の上のシリコン酸化膜１５３まで達するコンタクトホール１６３が形成される。 The thickness of the interlayer insulating film 161 planarized as described above is different from the surface to the silicide layer 111a from the surface to the silicide layer 141a. That is, depending on the shape and size of the portion where each circuit element is formed (semiconductor substrate 110, element isolation insulating film 122) and the portion where the contact plug 162 is connected (silicide layer 111a, gate electrode 141), The depth is different. Accordingly, the interlayer insulating film 161 is etched using the etching stopper film 152 described above to form contact holes 163 having different depths, and the circuit element covered with the thin interlayer insulating film 161 is etched. Is prevented. As shown in FIG. 4A, in the first etching process, a contact hole 163 reaching from the upper surface of the interlayer insulating film 161 to the silicon oxide film 153 on the etching stopper film 152 is formed.

次いで、図４（ｂ）に示すように、コンタクトホール１６３を介してエッチングストッパ膜１５２及びシリコン酸化膜１５１をエッチングして、各コンタクトホール１６３をシリサイド層１１１ａ，１４１ａを露出させる（第２のエッチング加工）。次いで、例えばＣＶＤ法によりコンタクトホール１６３内にタングステンを充填し層間絶縁膜１６１の上面まで覆うタングステン膜（図示略）を形成する。次いで、例えばＣＭＰ法によりタングステン膜及び層間絶縁膜１６１の表面を平坦化し、図４（ｃ）に示すように、コンタクトプラグ１６２を形成する。次いで、例えばスパッタリング法により層間絶縁膜１６１の上に、アルミニウム（Ａｌ）膜１７４を形成する。次いで、アルミニウム膜１７４に対して例えばドライエッチングを施して、コンタクトプラグ１６２の位置に応じて配線１６４を形成する。 Next, as shown in FIG. 4B, the etching stopper film 152 and the silicon oxide film 151 are etched through the contact holes 163 to expose the silicide layers 111a and 141a in the contact holes 163 (second etching). processing). Next, a tungsten film (not shown) is formed by filling the contact hole 163 with tungsten, for example, by CVD, and covering the upper surface of the interlayer insulating film 161. Next, the surfaces of the tungsten film and the interlayer insulating film 161 are planarized by, eg, CMP, and contact plugs 162 are formed as shown in FIG. Next, an aluminum (Al) film 174 is formed on the interlayer insulating film 161 by sputtering, for example. Next, for example, dry etching is performed on the aluminum film 174 to form wirings 164 according to the positions of the contact plugs 162.

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体基板１１０には、１つの主面に拡散領域１１１を有する抵抗素子Ｒ１が形成されている。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線１６４と接続されている。拡散領域１１１上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。エッチングストッパ膜１５２は、拡散領域１１１の上に形成された保護絶縁膜１３１に対応する開口が形成されている。つまり、拡散領域１１１（抵抗素子Ｒ１）上において、エッチングストッパ膜１５２は、コンタクトホール１６３の形成に必要なシリサイド層１１１ａに対応する部分（コンタクトプラグ１６２と接続される部分）が残るようにエッチングされている。これにより、例えば半導体装置１００の動作時の発熱により不均一となるエッチングストッパ膜１５２の応力分布により、抵抗素子Ｒ１の抵抗値（素子特性）が変動することを抑制できる。 As described above, according to the present embodiment, the following effects can be obtained.
(1) In the semiconductor substrate 110, a resistance element R1 having a diffusion region 111 on one main surface is formed. The silicide layer (contact part) 111 a in the diffusion region 111 is connected to the wiring 164 on the interlayer insulating film 161 through the contact plug 162. An etching stopper film 152 for forming the contact hole 163 is formed on the diffusion region 111. The etching stopper film 152 has an opening corresponding to the protective insulating film 131 formed on the diffusion region 111. That is, on the diffusion region 111 (resistive element R1), the etching stopper film 152 is etched so that a portion corresponding to the silicide layer 111a necessary for forming the contact hole 163 (portion connected to the contact plug 162) remains. ing. Thereby, for example, it is possible to suppress the resistance value (element characteristic) of the resistance element R1 from fluctuating due to the stress distribution of the etching stopper film 152 that becomes non-uniform due to heat generation during operation of the semiconductor device 100.

（２）半導体装置１００は、抵抗素子Ｒ１の上のエッチングストッパ膜１５２がエッチングされている。つまり、素子特性の変動が回路動作に大きく影響する回路素子（抵抗素子Ｒ１）上のエッチングストッパ膜１５２をエッチングすることで、エッチングストッパ膜１５２による影響を効果的に低減することができる。 (2) In the semiconductor device 100, the etching stopper film 152 on the resistance element R1 is etched. That is, by etching the etching stopper film 152 on the circuit element (resistive element R1) in which the variation in element characteristics greatly affects the circuit operation, the influence of the etching stopper film 152 can be effectively reduced.

（３）拡散領域１１１の上には、保護絶縁膜１３１が形成されている。保護絶縁膜１３１は、素子分離絶縁膜１２１，１２２及び拡散領域１１１の上に形成されたシリコン酸化膜（絶縁膜）１７１に対してエッチング加工を行うことにより、ゲート電極１４１の側方にサイドウォール１４３と、拡散領域１１１上の保護絶縁膜１３１を形成する。そして、エッチングストッパ膜１５２に対するエッチング加工において、保護絶縁膜１３１に達するまでエッチング加工を施すことでエッチングストッパ膜１５２を確実にエッチングすることができる。 (3) A protective insulating film 131 is formed on the diffusion region 111. The protective insulating film 131 is formed by etching the silicon oxide film (insulating film) 171 formed on the element isolation insulating films 121 and 122 and the diffusion region 111, thereby forming a sidewall on the side of the gate electrode 141. 143 and a protective insulating film 131 over the diffusion region 111 are formed. In the etching process for the etching stopper film 152, the etching stopper film 152 can be reliably etched by performing the etching process until the protective insulating film 131 is reached.

（４）半導体基板１１０の一主面には、素子分離絶縁膜１２１，１２２が形成され、当該素子分離絶縁膜１２１，１２２を形成することにより、拡散領域１１１（抵抗素子Ｒ１）を他の回路素子と電気的に分離させる。 (4) Element isolation insulating films 121 and 122 are formed on one main surface of the semiconductor substrate 110. By forming the element isolation insulating films 121 and 122, the diffusion region 111 (resistive element R1) is transferred to another circuit. It is electrically separated from the element.

（第二実施形態）
以下、第二実施形態を図５〜図８に従って説明する。
尚、第一実施形態と同じ部材については同じ符号を付し、その説明のすべて又は一部を省略する。 (Second embodiment)
Hereinafter, a second embodiment will be described with reference to FIGS.
In addition, the same code | symbol is attached | subjected about the same member as 1st embodiment, and all or one part of the description is abbreviate | omitted.

図５に示すように、本実施形態の半導体装置１００の半導体基板２１０は、一つの主面に抵抗素子Ｒ１の他にＰ型ＭＯＳトランジスタＴ１が形成されている。半導体基板２１０には、Ｎウェル２１１と、Ｎウェル２１２が形成されている。半導体基板２１０の上には、素子分離絶縁膜２２１〜２２４が形成されている。Ｎウェル２１１，２１２は、素子分離絶縁膜２２３により電気的に分離されている。また、Ｎウェル２１１は、素子分離絶縁膜２２１により、図示しない他の回路素子と電気的に分離されている。また、Ｎウェル２１２は、素子分離絶縁膜２２４により、図示しない他の回路素子と電気的に分離されている。 As shown in FIG. 5, the semiconductor substrate 210 of the semiconductor device 100 of this embodiment has a P-type MOS transistor T1 formed on one main surface in addition to the resistor element R1. An N well 211 and an N well 212 are formed in the semiconductor substrate 210. Element isolation insulating films 221 to 224 are formed on the semiconductor substrate 210. The N wells 211 and 212 are electrically isolated by an element isolation insulating film 223. The N well 211 is electrically isolated from other circuit elements (not shown) by the element isolation insulating film 221. The N well 212 is electrically isolated from other circuit elements (not shown) by an element isolation insulating film 224.

Ｎウェル２１１には、拡散領域２１３を有する抵抗素子Ｒ１が形成されている。拡散領域２１３は、例えばＰ型の拡散領域である。拡散領域２１３の所定領域上には、保護絶縁膜１３１が形成されている。拡散領域２１３の上面であって保護絶縁膜１３１に覆われていない部分には、電極領域２１４が形成されている。電極領域２１４は、例えばｐ^＋型拡散層である。電極領域２１４には、シリサイド層２１４ａが形成されている。 In the N well 211, a resistance element R1 having a diffusion region 213 is formed. The diffusion region 213 is, for example, a P-type diffusion region. A protective insulating film 131 is formed on a predetermined region of the diffusion region 213. An electrode region 214 is formed on the upper surface of the diffusion region 213 and not covered with the protective insulating film 131. The electrode region 214 is, for example, a p ⁺ type diffusion layer. A silicide layer 214 a is formed in the electrode region 214.

また、Ｎウェル２１１は、電位制御領域２１５を有し、当該電位制御領域２１５が素子分離絶縁膜２２２により拡散領域２１３と電気的に分離されている。電位制御領域２１５は、例えばｎ^＋型拡散層である。電位制御領域２１５には、シリサイド層２１５ａが形成されている。シリサイド層２１５ａは、層間絶縁膜１６１上の配線１６４とコンタクトプラグ１６２を介して電気的に接続されている。電位制御領域２１５は、例えばコンタクトプラグ１６２を介して高電位側に接続され、Ｐ型の拡散領域２１３とＮウェル２１１とのＰＮ接合に対する逆バイアスをＮウェル２１１に印加することで、抵抗素子Ｒ１の拡散領域２１３の絶縁を図ることができる。 The N well 211 has a potential control region 215, and the potential control region 215 is electrically isolated from the diffusion region 213 by the element isolation insulating film 222. The potential control region 215 is, for example, an n ⁺ type diffusion layer. A silicide layer 215a is formed in the potential control region 215. The silicide layer 215a is electrically connected to the wiring 164 on the interlayer insulating film 161 via the contact plug 162. The potential control region 215 is connected to the high potential side through, for example, a contact plug 162, and a reverse bias with respect to the PN junction between the P-type diffusion region 213 and the N well 211 is applied to the N well 211, whereby the resistance element R1 The diffusion region 213 can be insulated.

Ｎウェル２１２には、Ｐ型ＭＯＳトランジスタＴ１が形成されている。Ｐ型ＭＯＳトランジスタＴ１は、Ｎウェル２１２に形成されたソース領域２１７Ｓ，２１８Ｓを有する。ソース領域２１７Ｓは、例えばｐ⁻型拡散層である。ソース領域２１８Ｓは、例えばｐ^＋型拡散層である。また、Ｐ型ＭＯＳトランジスタＴ１は、Ｎウェル２１２に形成されたドレイン領域２１７Ｄ，２１８Ｄを有する。ドレイン領域２１７Ｄは、例えばｐ⁻型拡散層である。ドレイン領域２１８Ｄは、例えばｐ^＋型拡散層である。従って、Ｐ型ＭＯＳトランジスタＴ１は、所謂ＬＤＤ（Lightly Doped Drain）構造となっている。ソース領域２１８Ｓ及びドレイン領域２１８Ｄには、シリサイド層２１２ａが形成されている。シリサイド層２１２ａは、層間絶縁膜１６１上の配線１６４とコンタクトプラグ１６２を介して電気的に接続されている。Ｐ型ＭＯＳトランジスタＴ１は、ソース領域２１７Ｓ及びドレイン領域２１７Ｄに対応するＮウェル２１２の上には、ゲート絶縁膜１４２が形成され、そのゲート絶縁膜１４２の上面に、ゲート電極１４１が形成されている。 In the N well 212, a P-type MOS transistor T1 is formed. The P-type MOS transistor T1 has source regions 217S and 218S formed in the N well 212. The source region 217S is, for example, a p ⁻ type diffusion layer. The source region 218S is, for example, a p ⁺ type diffusion layer. The P-type MOS transistor T1 has drain regions 217D and 218D formed in the N well 212. The drain region 217D is, for example, a p ⁻ type diffusion layer. The drain region 218D is, for example, a p ⁺ type diffusion layer. Therefore, the P-type MOS transistor T1 has a so-called LDD (Lightly Doped Drain) structure. A silicide layer 212a is formed in the source region 218S and the drain region 218D. The silicide layer 212 a is electrically connected to the wiring 164 on the interlayer insulating film 161 via the contact plug 162. In the P-type MOS transistor T1, a gate insulating film 142 is formed on the N well 212 corresponding to the source region 217S and the drain region 217D, and a gate electrode 141 is formed on the upper surface of the gate insulating film 142. .

シリサイド層２１４ａ，２１５ａ、Ｐ型ＭＯＳトランジスタＴ１及び素子分離絶縁膜２２１〜２２４の上には、シリコン酸化膜１５１が形成されている。シリコン酸化膜１５１の上には、エッチングストッパ膜１５２が形成されている。エッチングストッパ膜１５２は、例えばシリコン窒化膜である。シリコン酸化膜１５１及びエッチングストッパ膜１５２は、拡散領域２１３の上に形成された保護絶縁膜１３１に対応する開口が形成されている。 A silicon oxide film 151 is formed on the silicide layers 214a and 215a, the P-type MOS transistor T1, and the element isolation insulating films 221 to 224. An etching stopper film 152 is formed on the silicon oxide film 151. The etching stopper film 152 is a silicon nitride film, for example. In the silicon oxide film 151 and the etching stopper film 152, an opening corresponding to the protective insulating film 131 formed on the diffusion region 213 is formed.

次に、上記の半導体基板２１０を有する半導体装置１００の製造工程を、図６〜図８に従って説明する。
まず、図６（ａ）に示すように、Ｐ型のシリコン基板からなる半導体基板２１０の上面に、例えばＬＯＣＯＳ法により素子分離絶縁膜２２１，２２３，２２４を形成する。次いで、素子分離絶縁膜２２１，２２３の間から半導体基板２１０に例えばリン（Ｐ）をイオン注入してＮウェル２１１を形成する。同様に、素子分離絶縁膜２２３，２２４の間からイオン注入して半導体基板２１０にＮウェル２１２を形成する。 Next, a manufacturing process of the semiconductor device 100 having the semiconductor substrate 210 will be described with reference to FIGS.
First, as shown in FIG. 6A, element isolation insulating films 221, 223, and 224 are formed on the upper surface of a semiconductor substrate 210 made of a P-type silicon substrate, for example, by the LOCOS method. Next, for example, phosphorus (P) is ion-implanted into the semiconductor substrate 210 from between the element isolation insulating films 221 and 223 to form an N well 211. Similarly, ions are implanted from between the element isolation insulating films 223 and 224 to form an N well 212 in the semiconductor substrate 210.

次いで、図６（ｂ）に示すように、Ｎウェル２１１上に素子分離絶縁膜２２２を形成する。次いで、素子分離絶縁膜２２２，２２３の間から半導体基板２１０に例えばボロン（Ｂ）をイオン注入してＰ型の拡散領域２１３を形成する。次いで、半導体基板２１０の上にゲート絶縁膜１４２と、ゲート絶縁膜１４２の上にゲート電極１４１を形成する。次いで、ゲート電極１４１をマスクとして、例えばイオン注入によりｐ⁻型拡散層のソース領域２１７Ｓ及びドレイン領域２１７Ｄを形成する。次いで、例えば異方性ドライエッチング加工により、ゲート電極１４１の側方にサイドウォール１４３と、拡散領域２１３上の保護絶縁膜１３１を形成する。 Next, as illustrated in FIG. 6B, an element isolation insulating film 222 is formed on the N well 211. Next, for example, boron (B) is ion-implanted into the semiconductor substrate 210 from between the element isolation insulating films 222 and 223 to form a P-type diffusion region 213. Next, a gate insulating film 142 is formed over the semiconductor substrate 210, and a gate electrode 141 is formed over the gate insulating film 142. Next, using the gate electrode 141 as a mask, the source region 217S and the drain region 217D of the p ⁻ type diffusion layer are formed by ion implantation, for example. Next, a sidewall 143 and a protective insulating film 131 on the diffusion region 213 are formed on the side of the gate electrode 141 by, for example, anisotropic dry etching.

次いで、図６（ｃ）に示すように、ゲート電極１４１及びサイドウォール１４３をマスクとして、例えばイオン注入によりｐ^＋型拡散層のソース領域２１８Ｓ及びドレイン領域２１８Ｄを形成する。このイオン注入により、拡散領域２１３に電極領域２１４をそれぞれ形成する。次いで、素子分離絶縁膜２２１，２２２の間からＮウェル２１１に例えばイオン注入してｎ^＋型拡散層の電位制御領域２１５を形成する。 Next, as shown in FIG. 6C, the source region 218S and the drain region 218D of the p ⁺ -type diffusion layer are formed by ion implantation, for example, using the gate electrode 141 and the side wall 143 as a mask. By this ion implantation, electrode regions 214 are formed in the diffusion regions 213, respectively. Next, for example, ions are implanted into the N well 211 from between the element isolation insulating films 221 and 222 to form the potential control region 215 of the n ⁺ -type diffusion layer.

次いで、図７（ａ）に示すように、例えばスパッタリング法を用いて、Ｎウェル２１１（電極領域２１４及び電位制御領域２１５）にシリサイド層２１４ａ，２１５ａを形成する。また、Ｎウェル２１２（ソース領域２１７Ｓ，２１８Ｓ、ドレイン領域２１７Ｄ，２１８Ｄ及びゲート電極１４１）にシリサイド層２１２ａ，１４１ａを形成する。 Next, as shown in FIG. 7A, silicide layers 214a and 215a are formed in the N well 211 (electrode region 214 and potential control region 215) by using, for example, a sputtering method. Also, silicide layers 212a and 141a are formed in the N well 212 (source regions 217S and 218S, drain regions 217D and 218D, and gate electrode 141).

次いで、図７（ｂ）に示すように、例えばＣＶＤ法により半導体基板２１０の上面にシリコン酸化膜１５１形成する。次いで、シリコン酸化膜１５１の上面にシリコン窒化膜からなるエッチングストッパ膜１５２を形成する。次いで、エッチングストッパ膜１５２の上面に、例えばフォトリソグラフィ法によりレジストマスク１７３を形成する。レジストマスク１７３は、保護絶縁膜１３１の位置に応じて開口部１７３ａを形成する。次いで、レジストマスク１７３の開口部１７３ａから保護絶縁膜１３１の上面のエッチングストッパ膜１５２をエッチングする。このエッチング加工では、エッチングストッパ膜１５２のみをエッチングするように、エッチングストッパ膜１５２等の膜厚やエッチング加工の時間等を設定する。従って、エッチング加工後の保護絶縁膜１３１上には、シリコン酸化膜１５１が形成されている。そして、レジストマスク１７３を除去する。 Next, as shown in FIG. 7B, a silicon oxide film 151 is formed on the upper surface of the semiconductor substrate 210 by, eg, CVD. Next, an etching stopper film 152 made of a silicon nitride film is formed on the upper surface of the silicon oxide film 151. Next, a resist mask 173 is formed on the upper surface of the etching stopper film 152 by, eg, photolithography. The resist mask 173 forms an opening 173 a in accordance with the position of the protective insulating film 131. Next, the etching stopper film 152 on the upper surface of the protective insulating film 131 is etched from the opening 173 a of the resist mask 173. In this etching process, the film thickness of the etching stopper film 152, the etching process time, and the like are set so that only the etching stopper film 152 is etched. Accordingly, the silicon oxide film 151 is formed on the protective insulating film 131 after the etching process. Then, the resist mask 173 is removed.

次いで、図８（ａ）に示すように、半導体基板２１０及び素子分離絶縁膜２２１〜２２４の上面に、例えばＣＶＤ法により層間絶縁膜１６１を形成し、例えばＣＭＰ法により表面を平坦化する。次いで、例えばフォトリソグラフィ法により形成したレジストマスク（図示略）を用いて層間絶縁膜１６１に対してエッチング加工（第１及び第２のエッチング加工）を施してコンタクトホール１６３を形成する。次いで、図８（ｂ）に示すように、例えばＣＶＤ法によりコンタクトホール１６３内にタングステンを充填し、例えばＣＭＰ法により層間絶縁膜１６１の表面を平坦化してコンタクトプラグ１６２を形成する。次いで、例えばスパッタリング法により、層間絶縁膜１６１の上に、アルミニウム（Ａｌ）膜１７４を形成する。次いで、アルミニウム膜１７４に対して例えばドライエッチングを施して、コンタクトプラグ１６２の位置に対応して配線１６４を形成する。 Next, as shown in FIG. 8A, an interlayer insulating film 161 is formed on the upper surface of the semiconductor substrate 210 and the element isolation insulating films 221 to 224 by, for example, a CVD method, and the surface is planarized by, for example, a CMP method. Next, the contact hole 163 is formed by performing etching processing (first and second etching processing) on the interlayer insulating film 161 using, for example, a resist mask (not shown) formed by photolithography. Next, as shown in FIG. 8B, the contact hole 163 is filled with tungsten by, for example, CVD, and the surface of the interlayer insulating film 161 is planarized by, for example, CMP to form the contact plug 162. Next, an aluminum (Al) film 174 is formed on the interlayer insulating film 161 by, eg, sputtering. Next, for example, dry etching is performed on the aluminum film 174 to form a wiring 164 corresponding to the position of the contact plug 162.

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置１００は、半導体基板２１０の一つの主面に抵抗素子Ｒ１と、Ｐ型ＭＯＳトランジスタＴ１とが形成されている。抵抗素子Ｒ１及びＰ型ＭＯＳトランジスタＴ１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。エッチングストッパ膜１５２は、製造工程において、抵抗素子Ｒ１の上に形成された保護絶縁膜１３１に対応する部分がエッチングされる。そして、このエッチングストッパ膜１５２を用いて、抵抗素子Ｒ１と、Ｐ型ＭＯＳトランジスタＴ１とのそれぞれに接続されるコンタクトホール１６３を同時に形成する。つまり、エッチングストッパ膜１５２を用いて半導体基板２１０上に隣接して形成されたＰ型ＭＯＳトランジスタＴ１と抵抗素子Ｒ１とにコンタクトホール１６３を同時に形成できるとともに、素子特性の変動を抑制した抵抗素子Ｒ１とすることができる。 As described above, according to the present embodiment, the following effects can be obtained.
(1) In the semiconductor device 100, the resistor element R1 and the P-type MOS transistor T1 are formed on one main surface of the semiconductor substrate 210. An etching stopper film 152 for forming the contact hole 163 is formed on the resistance element R1 and the P-type MOS transistor T1. In the manufacturing process, the etching stopper film 152 is etched at a portion corresponding to the protective insulating film 131 formed on the resistance element R1. Then, using this etching stopper film 152, contact holes 163 connected to the resistance element R1 and the P-type MOS transistor T1 are simultaneously formed. In other words, the contact hole 163 can be simultaneously formed in the P-type MOS transistor T1 and the resistance element R1 formed adjacent to each other on the semiconductor substrate 210 by using the etching stopper film 152, and the resistance element R1 in which the fluctuation of the element characteristics is suppressed. It can be.

尚、上記各実施の形態は、以下の態様で実施してもよい。
・エッチングストッパ膜１５２に対するエッチング加工は、コンタクトプラグ１６２と接続される部分（コンタクトホール１６３に対応する部分）が残っていれば適宜エッチングする範囲を変更してもよい。例えば図９に示すように、エッチングストッパ膜１５２及びシリコン酸化膜１５１，１５３を、シリサイド層１１１ａ，１４１ａの上面においてコンタクトホール１６３を形成する部分に応じてエッチングする。このようにエッチング加工された半導体装置１００は、図１０に示すように、抵抗素子Ｒ１上においてエッチングストッパ膜１５２がコンタクトプラグ１６２との接続部分のみに形成されている。従って、抵抗素子（回路素子）Ｒ１の素子特性の変動をより抑制することができる。 In addition, you may implement each said embodiment in the following aspects.
The etching process for the etching stopper film 152 may be appropriately changed in the etching range as long as a portion connected to the contact plug 162 (a portion corresponding to the contact hole 163) remains. For example, as shown in FIG. 9, the etching stopper film 152 and the silicon oxide films 151 and 153 are etched in accordance with the portions where the contact holes 163 are formed on the upper surfaces of the silicide layers 111a and 141a. In the semiconductor device 100 etched in this way, as shown in FIG. 10, the etching stopper film 152 is formed only on the connection portion with the contact plug 162 on the resistance element R1. Therefore, fluctuations in the element characteristics of the resistance element (circuit element) R1 can be further suppressed.

・エッチングストッパ膜１５２を適宜変更する。例えばエッチングストッパ膜１５２にシリコンカーバイト（ＳｉＣ）を用いてもよい。
・エッチングストッパ膜１５２をエッチングする回路素子を適宜変更する。例えば上記第二実施形態において、抵抗素子Ｒ１上のエッチングストッパ膜１５２をエッチングしたが、他の回路素子、例えばＰ型ＭＯＳトランジスタＴ１上のエッチングストッパ膜１５２を、コンタクトプラグ１６２と接続される部分が残るようにエッチングしてもよい。また、抵抗素子Ｒ１とＰ型ＭＯＳトランジスタＴ１との両方に対応するエッチングストッパ膜１５２を、コンタクトプラグ１６２と接続される部分が残るようにエッチングしてもよい。また、回路素子は、抵抗素子Ｒ１及びＰ型ＭＯＳトランジスタＴ１に限らず、他の素子でもよい。 The etching stopper film 152 is changed as appropriate. For example, silicon carbide (SiC) may be used for the etching stopper film 152.
A circuit element for etching the etching stopper film 152 is appropriately changed. For example, in the second embodiment, the etching stopper film 152 on the resistor element R1 is etched. However, a portion where another circuit element, for example, the etching stopper film 152 on the P-type MOS transistor T1 is connected to the contact plug 162 is formed. Etching may be performed so as to remain. Further, the etching stopper film 152 corresponding to both the resistance element R1 and the P-type MOS transistor T1 may be etched so that a portion connected to the contact plug 162 remains. The circuit element is not limited to the resistance element R1 and the P-type MOS transistor T1, and may be other elements.

・上記各実施形態における回路素子の数は一例であり、適宜変更してもよい。
・上記各実施形態では、抵抗素子Ｒ１を半導体基板１１０，２１０の一部に形成した拡散領域１１１，２１３から形成したが、例えば半導体基板１１０上に形成したポリシリコンの層から抵抗素子Ｒ１を形成してもよい。 The number of circuit elements in each of the above embodiments is an example, and may be changed as appropriate.
In each of the above embodiments, the resistor element R1 is formed from the diffusion regions 111 and 213 formed in a part of the semiconductor substrates 110 and 210. For example, the resistor element R1 is formed from a polysilicon layer formed on the semiconductor substrate 110. May be.

・コンタクト部は、シリサイド層１１１ａに限定されない。例えば保護絶縁膜１３１と素子分離絶縁膜１２１，１２２と隙間から露出し、コンタクトプラグ１６２が接続される部分を含む拡散領域１１１の一部をコンタクト部としてもよい。 The contact portion is not limited to the silicide layer 111a. For example, a part of the diffusion region 111 that is exposed from the gap between the protective insulating film 131 and the element isolation insulating films 121 and 122 and includes a portion to which the contact plug 162 is connected may be used as a contact portion.

・シリサイド層１１１ａ，１４１ａ，２１２ａ，２１４ａ，２１５ａを省略してもよい。
・上記第二実施形態において、電位制御領域２１５を、例えば拡散領域２１３の下層（半導体基板２１０の上層）に形成（埋設）してもよい。 The silicide layers 111a, 141a, 212a, 214a, 215a may be omitted.
In the second embodiment, the potential control region 215 may be formed (embedded) in the lower layer of the diffusion region 213 (upper layer of the semiconductor substrate 210), for example.

・半導体基板１１０，２１０を適宜変更する。例えばＰ型のシリコン基板上にエピタキシャル成長によりＮ型のエピタキシャル層を形成したものを半導体基板として用いてもよい。 Change the semiconductor substrates 110 and 210 as appropriate. For example, a semiconductor substrate in which an N-type epitaxial layer is formed on a P-type silicon substrate by epitaxial growth may be used.

・上記実施形態において、各部材、領域等の導電型は一例であり、適宜変更してもよい。例えばＮ型のシリコン基板からなる半導体基板にＰ型の拡散領域を有する抵抗素子を形成してもよい。 In the above embodiment, the conductivity type of each member, region, etc. is an example and may be changed as appropriate. For example, a resistance element having a P-type diffusion region may be formed on a semiconductor substrate made of an N-type silicon substrate.

・上記第二実施形態において、Ｐ型ＭＯＳトランジスタＴ１を他の導電型（Ｎ型）で形成してもよい。
・素子分離絶縁膜１２１，１２２，２２１〜２２４の製造方法を適宜変更してもよい。例えば、ＳＴＩ（Shallow Trench Isolation）法により形成してもよい。 In the second embodiment, the P-type MOS transistor T1 may be formed with another conductivity type (N-type).
The manufacturing method of the element isolation insulating films 121, 122, 221 to 224 may be changed as appropriate. For example, you may form by STI (Shallow Trench Isolation) method.

・保護絶縁膜１３１は、サイドウォール１４３とは別の工程で形成してもよい。
・上記各実施形態において、各部材の材料は一例であり、適宜変更してもよい。 The protective insulating film 131 may be formed in a process separate from the sidewall 143.
-In each said embodiment, the material of each member is an example, and may be changed suitably.

１００半導体装置
１１０，２１０半導体基板
１１１ａ，１４１ａ，２１２ａ，２１４ａ，２１５ａシリサイド層（コンタクト部）
１２１，１２２，２２１〜２２４素子分離絶縁膜
１３１保護絶縁膜
１４１ゲート電極
１４３サイドウォール
１５２エッチングストッパ膜
１６１層間絶縁膜
１６３コンタクトホール
Ｒ１抵抗素子 DESCRIPTION OF SYMBOLS 100 Semiconductor device 110,210 Semiconductor substrate 111a, 141a, 212a, 214a, 215a Silicide layer (contact part)
121, 122, 221 to 224 Element isolation insulating film 131 Protective insulating film 141 Gate electrode 143 Side wall 152 Etching stopper film 161 Interlayer insulating film 163 Contact hole R1 Resistance element

Claims

Forming a circuit element having a contact portion on a semiconductor substrate;
Forming an etching stopper film for forming a contact hole in the semiconductor substrate;
Etching the etching stopper film so that a portion corresponding to the contact hole of the contact portion remains,
Forming an interlayer insulating film on the semiconductor substrate;
Etching the contact hole corresponding to the contact portion in the interlayer insulating film using the etching stopper film;
A method for manufacturing a semiconductor device.

The circuit element is a resistance element formed on the semiconductor substrate.
The method of manufacturing a semiconductor device according to claim 1.

Before forming the etching stopper film, forming a MOS transistor in addition to the circuit element on the semiconductor substrate,
Forming an insulating film on the semiconductor substrate including the circuit element and the gate electrode of the MOS transistor;
Etching is performed on the insulating film to form a sidewall on the side of the gate electrode of the MOS transistor, and to form a protective insulating film on the circuit element,
Forming the etching stopper film on the semiconductor substrate including the circuit element and the protective insulating film;
Etching the etching stopper film on the protective insulating film so that a portion corresponding to the contact portion remains in the circuit element;
3. A method of manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method.

Before forming the circuit element, an element isolation insulating film that separates the circuit element from other circuit elements is formed on the semiconductor substrate.
The method for manufacturing a semiconductor device according to claim 1, wherein:

Etching the etching stopper film in accordance with a portion for forming the contact hole;
The method for manufacturing a semiconductor device according to claim 1, wherein: