JP2013034058A - 発振回路 - Google Patents

Abstract

【課題】電流源、比較回路および外付け容量で構成される従来技術による発振回路では、外付け容量の容量値によって発振周波数の精度が悪くなる問題があった。外付け容量の放電時間は、その容量値と、電荷を引き抜く抵抗成分の時定数とで決定される。そのため、容量値が大きい場合は放電時間が長くなり、放電時間に合わせて遅延時間を長く設定する必要があった。逆に、容量値が小さい場合は、発振周波数の周期に対して遅延時間が相対的に大きくなるので、やはり発振周波数の精度が悪くなる。
【解決手段】発振回路に２つの外付け容量を設け、充電および放電を交互に行うことで、発振周波数の精度が外付け容量に溜まった電荷の放電時間に影響されない。すなわち、発振周波数の精度は外付け容量の容量値よって変わることが無い。
【選択図】図６

Description

本発明は、発振回路およびこの発振回路を用いた発振方法に係り、特に、矩形波を発振する発振回路およびこの発振回路を用いた発振方法に係る。

クロック信号などに用いられる信号には、その周波数に高い精度が求められる。このような信号を生成する発振回路を、電流源、コンパレータおよび容量で構成する従来技術が知られている。この従来技術による発振回路では、外付けの容量が用いられるが、その容量値によって発振周波数の精度が悪くなる問題があった。

上記に関連して、特許文献１（特開２００６−１４８５１５号公報）には、遅延回路を応用した発振回路に係る記載が開示されている。図１は、特許文献１に記載の発振回路４０の構成を示す回路図である。

図１の発振回路４０の構成要素について説明する。図１の発振回路４０は、遅延回路部１０と、単安定マルチバイブレータ回路部３０とを具備している。遅延回路部１０は、電流源Ｉ０１と、第１〜第３のＮチャネル型ＭＯＳトランジスタＭ０１〜Ｍ０３と、第１、第２のヒューズＦ０１、Ｆ０２と、コンデンサＣ０１と、基準電圧電源Ｖｒｅｆ０と、比較器ＣＭＰ０１と、出力部ＯＵＴ０とを具備している。単安定マルチバイブレータ回路部３０は、単安定マルチバイブレータＭＶ０１と、コンデンサＣ０２と、電流源Ｉ０２とを具備している。

図１の発振回路４０の構成要素の接続関係について説明する。電流源Ｉ０２における一方の端部は、第１の電源Ｖｄｄ０に接続されている。電流源Ｉ０２における他方の端部は、コンデンサＣ０２における一方の端部に接続されている。コンデンサＣ０２における両方の端部は、単安定マルチバイブレータＭＶ０１における２つの制御用端部にそれぞれ接続されている。単安定マルチバイブレータの入力部は、出力部ＯＵＴ０に接続されている。単安定マルチバイブレータの出力部は、第１〜第３のＮチャネル型ＭＯＳトランジスタＭ０１〜Ｍ０３のそれぞれにおけるゲートに共通接続されている。

電流源Ｉ０１における一方の端部は、第１の電源Ｖｄｄ０に接続されている。電流源Ｉ０１における他方の端部は、第１のＮチャネル型ＭＯＳトランジスタＭ０１におけるドレインと、第１および第２のヒューズＦ０１、Ｆ０２のそれぞれにおける一方の端部と、コンデンサＣ０１における一方の端部と、比較器ＣＭＰ０１における非反転入力部とに共通接続されている。第１のヒューズＦ０１における他方の端部は、第２のＮチャネル型ＭＯＳトランジスタＭ０２におけるドレインに接続されている。第２のヒューズＦ０２における他方の端部は、第３のＮチャネル型ＭＯＳトランジスタＭ０３におけるドレインに接続されている。比較器ＣＭＰ０１における反転入力端部は、基準電圧電源Ｖｒｅｆ０における一方の端部に接続されている。第２の電源Ｖｓｓ０は、第１〜第３のＮチャネル型ＭＯＳトランジスタＭ０１〜Ｍ０３のそれぞれにおけるソースと、コンデンサＣ０１における他方の端部と、基準電圧電源Ｖｒｅｆ０における他方の端部とに共通接続されている。比較器ＣＭＰ０１における出力部は、出力部ＯＵＴ０に接続されている。

図１の発振回路４０の動作について説明する。電流源Ｉ０１は、コンデンサＣ０１を充電する。単安定マルチバイブレータＭＶ０１は、並列に設けられた第１〜第３のＮチャネル型ＭＯＳトランジスタＭ０１〜Ｍ０３のそれぞれにおけるゲートに、制御電圧を供給する。この制御電圧の状態は、ハイレベルおよびローレベルを繰り返すものとする。

第１〜第３のＮチャネル型ＭＯＳトランジスタＭ０１〜Ｍ０３では、ゲートに供給される制御電圧がハイレベルである場合に、ドレインソース間にリーク電流が流れる。このリーク電流によって、第１〜第３のＮチャネル型ＭＯＳトランジスタＭ０１〜Ｍ０３のドレインソース間に接続されたコンデンサＣ０１が放電される。

比較器ＣＭＰ０１は、コンデンサＣ０１の電圧を基準電圧Ｖｒｅｆ０と比較し、その結果としての出力電圧を出力する。ここで、コンデンサＣ０１の電圧が基準電圧Ｖｒｅｆ０より高い場合は出力電圧がハイレベルとなり、その反対の場合は出力電圧がローレベルとなる。

コンデンサＣ０１の出力電圧がローレベルからハイレベルに転じることがトリガーとなって、単安定マルチバイブレータＭＶ０１が出力する制御電圧がハイレベルになる。単安定マルチバイブレータＭＶ０１の状態は、コンデンサＣ０２の容量と、電流源Ｉ０２の電流とによって決定される所定時間にわたって維持される。単安定マルチバイブレータＭＶ０１が出力する制御電圧は、ハイレベルになってから所定時間が経過すると、自動的にローレベルに戻るものとする。

発振回路４０が出力する電圧の状態が、ハイレベルおよびローレベルを繰り返すことで、パルス状の発振信号が得られる。

単安定マルチバイブレータＭＶ０１の状態が維持される所定時間は、コンデンサＣ０１の放電時間が十分に確保されるように、適宜に調整されていることが好ましい。ここで、コンデンサＣ０１が十分に放電されないと、発振信号のパルス幅にばらつきが発生してしまう。この現象について説明する。

まず、図１に示した発振回路４０において期待される動作について説明する。図２Ａは、図１に示した発振回路４０において期待される動作例を示すグラフ群である。図２Ａは、２つのグラフ（ａ）および（ｂ）を含んでいる。図２Ａのグラフ（ａ）は、図１の発振回路４０において期待される動作における、単安定マルチバイブレータ回路ＭＶ０１から出力される制御信号の電圧の時間変化の一例を示している。図２Ａのグラフ（ｂ）は、図１の発振回路４０において期待される動作における、コンデンサＣ０１の両端部間の電圧の時間変化の一例を示している。

図２Ａのグラフ（ａ）において、横軸は時間の経過を示し、縦軸は単安定マルチバイブレータ回路ＭＶ０１から出力される制御信号の電圧を示し、期間ＴＡ１はこの制御信号の周期を示し、期間ＴＡ２はこの制御信号が立ち下がってから次に立ち上がるまでの遅延時間を示している。

図２Ａのグラフ（ｂ）において、横軸は時間の経過を示し、縦軸はコンデンサＣ０１の両端部間の電圧を示し、期間ＴＡ３はコンデンサＣ０１の放電時間を示し、期間ＴＡ４はコンデンサＣ０１の充電時間を示し、電圧Ｖｒｅｆ０は基準電圧電源Ｖｒｅｆ０の電圧を示している。

図２Ａの２つのグラフ（ａ）および（ｂ）に示されるように、図１に示した発振回路４０において期待される動作では、期間ＴＡ２は期間ＴＡ３に等しく、期間ＴＡ１は期間ＴＡ３および期間ＴＡ４の和に等しい。ここで、期間ＴＡ３が終わる前にコンデンサＣ０１の放電が完了している。その結果、期間ＴＡ１、すなわち発振周波数は、一定である。

次に、図１に示した発振回路４０において問題が発生した場合の動作について説明する。図２Ｂは、図１に示した発振回路４０において問題が発生した場合の動作例を示すグラフ群である。図２Ｂは、２つのグラフ（ａ）および（ｂ）を含んでいる。図２Ｂのグラフ（ａ）は、図１の発振回路４０において問題が発生した場合の動作における、単安定マルチバイブレータ回路ＭＶ０１から出力される制御信号の電圧の時間変化の一例を示している。図２Ｂのグラフ（ｂ）は、図１の発振回路４０において問題が発生した場合の動作における、コンデンサＣ０１の両端部間の電圧の時間変化の一例を示している。

図２Ｂのグラフ（ａ）において、横軸は時間の経過を示し、縦軸は単安定マルチバイブレータ回路ＭＶ０１から出力される制御信号の電圧を示し、期間ＴＢ１はこの制御信号の周期を示し、期間ＴＢ２はこの制御信号が立ち下がってから次に立ち上がるまでの遅延時間を示している。

図２Ｂの２つのグラフ（ａ）および（ｂ）に示されるように、図１に示した発振回路４０において問題が発生した場合の動作では、期間ＴＢ２は期間ＴＢ３に等しく、期間ＴＢ１は期間ＴＢ３および期間ＴＢ４の和に等しい。ここで、期間ＴＢ３から期間ＴＢ４に切り替わる際に、コンデンサＣ０１の放電は完了していない。この瞬間におけるコンデンサＣ０１の電圧を、電圧Ｖ０として図２Ｂのグラフ（ｂ）に示している。すなわち、図２Ｂの例では、コンデンサＣ０１に電荷が残った状態で充電が始まる。その結果、単安定マルチバイブレータ回路ＭＶ０１から出力される制御信号のパルス幅にばらつきが生じ、さらに、発振回路４０から出力される出力信号のパルス幅にばらつきが生じてしまう。

このようなばらつきを回避するために、特許文献１に記載の発振回路４０では、次のような制御を行う。すなわち、電流源Ｉ０１の電流値が大きい場合には、単安定マルチバイブレータＭＶ０１が出力する制御信号のパルス幅を短くし、電流源の電流値が出力パルス幅を長くしている。こうことによって、遅延時間に対して適切な放電時間を確保し、周波数精度の良い発振回路を実現している。

上記のばらつきを回避する別の方法として、非特許文献１（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社製ＣＭＯＳタイマー品番ＬＭＣ５５５のデータシート）に記載の非安定マルチバイブレータを用いる方法が知られている。図３は、比較回路、電流源および容量で構成された、従来技術による半導体集積回路としての非安定マルチバイブレータの構成を示す回路図である。図４は、図３の半導体集積回路に外部要素を接続した回路としての非安定マルチバイブレータの構成を示す回路図である。図３および図４に示した従来技術による非安定マルチバイブレータでは、２つの抵抗ＲＡおよびＲＢが、電流源として動作して外付け容量Ｃを充放電する際に、外付け容量Ｃにおいて三角波が生成される。このとき、外付け容量Ｃの容量値によって三角波の傾きが制御されて、発振周波数が設定される。

図５は、図３および図４に示した非安定マルチバイブレータの動作例を示すグラフ群である。図５は、２つのグラフ（ａ）および（ｂ）を含んでいる。図５のグラフ（ａ）は、図３および図４に示した非安定マルチバイブレータ回路から出力される信号の電圧の時間変化の一例を示している。図５のグラフ（ｂ）は、図３および図４に示した外付け容量Ｃの電圧の時間変化の一例を示している。図５の２つのグラフ（ａ）および（ｂ）のそれぞれにおいて、横軸は時間経過を示し、縦軸は各信号の電圧変化を示している。

図５の各グラフは、図３および図４の非安定マルチバイブレータが、一例として、以下の条件で動作した場合を示している。すなわち、電源電圧は５Ｖ、抵抗ＲＡは３．９ｋΩ、抵抗ＲＢは９ｋΩ、外付け容量Ｃの容量値は０．０１μＦ、横軸は１目盛りあたり２０μ秒、グラフ（ａ）の縦軸は１目盛りあたり５Ｖ、グラフ（ｂ）の縦軸は１目盛りあたり１Ｖである。

図５のグラフ（ａ）に示した信号の電圧がハイレベルである間、図５のグラフ（ｂ）に示した外付け容量Ｃの電圧は上昇する。反対に、図５のグラフ（ａ）に示した信号の電圧がローレベルである間、図５のグラフ（ｂ）に示した外付け容量Ｃの電圧は下降する。

特開２００６−１４８５１５号公報

Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社製ＣＭＯＳタイマー品番ＬＭＣ５５５のデータシート

以上に説明したように、電流源、比較回路および外付け容量で構成される従来技術による発振回路では、外付け容量の容量値によって発振周波数の精度が悪くなる問題があった。外付け容量の放電時間は、その容量値と、電荷を引き抜く抵抗成分の時定数とで決定される。そのため、容量値が大きい場合は放電時間が長くなり、放電時間に合わせて遅延時間を長く設定する必要があった。逆に、容量値が小さい場合は、発振周波数の周期に対して遅延時間が相対的に大きくなるので、やはり発振周波数の精度が悪くなる。

周波数精度を高めるためには、上記に説明した２つの公知技術が知られている。しかし、特許文献１による方法では単安定マルチバイブレータを用いる必要があり、その分だけ、消費電力とレイアウト面積が増大してしまう。また、非特許文献１による方法でも、ＬＭＣ５５５は２つのコンパレータを搭載しており、やはりレイアウト面積が大きい。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による発振回路は、定電流源（ＩＤＤ）と、第１の容量（Ｃ１）と、第２の容量（Ｃ２）と、切り替え回路部（ＣＯＭＰ、ＩＮＶ１、ＦＦ、ＩＮＶ２）と、スイッチ群（ＳＷ１〜ＳＷ４）とを具備する。ここで、定電流源（ＩＤＤ）は、一定電流（Ｉ）を供給する。第１の容量（Ｃ１）は、一定電流（Ｉ）を供給される第１の状態（Ｔｙｐｅ−Ａ）において充電され、短絡される第２の状態（Ｔｙｐｅ−Ｂ）において放電される。第２の容量（Ｃ２）と、第２の状態（Ｔｙｐｅ−Ｂ）において一定電流（Ｉ）を供給されて充電され、第１の状態（Ｔｙｐｅ−Ａ）において短絡されて放電される。切り替え回路部（ＣＯＭＰ、ＩＮＶ１、ＦＦ、ＩＮＶ２）は、第１の状態（Ｔｙｐｅ−Ａ）において第１の容量（Ｃ１）の電圧（ＶＡ）を印加されて、第２の状態（Ｔｙｐｅ−Ｂ）において第２の容量（Ｃ２）の電圧（ＶＢ）を印加されて、矩形波（ＯＳＣＣＬＫ＿Ｃ、Ｂ＿ＤＲＶ）を生成する。スイッチ群（ＳＷ１〜ＳＷ４）は、矩形波（ＯＳＣＣＬＫ＿Ｃ、Ｂ＿ＤＲＶ）に応じて第１および第２の状態（Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ）を切り替える。

本発明による発振方法は、一定電流（Ｉ）を供給するステップと、第１の状態（Ｔｙｐｅ−Ａ）において、第１の容量（Ｃ１）を一定電流（Ｉ）で充電し、第２の容量（Ｃ２）を短絡して放電するステップと、第２の状態（Ｔｙｐｅ−Ｂ）において、第２の容量（Ｃ２）を一定電流（Ｉ）で充電し、第１の容量（Ｃ１）を短絡して放電するステップと、第１の状態（Ｔｙｐｅ−Ａ）における第１の容量（Ｃ１）の電圧（ＶＡ）および第２の状態（Ｔｙｐｅ−Ｂ）における第２の容量（Ｃ２）の電圧（ＶＢ）に応じて矩形派（ＯＳＣＣＬＫ＿Ｃ、Ｂ＿ＤＲＶ）を生成するステップと、矩形波（ＯＳＣＣＬＫ＿Ｃ、Ｂ＿ＤＲＶ）に応じて第１および第２の状態（Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ）を切り替えるステップとを具備する。

本発明の発振回路および発振方法によれば、発振周波数の精度が外付け容量に溜まった電荷の放電時間に影響されない。すなわち、発振周波数の精度は外付け容量の容量値よって変わることが無い。

図１は、特許文献に記載の発振回路の構成を示す回路図である。 図２Ａは、図３および図４の非安定マルチバイブレータにおいて期待される動作例を示すグラフ群である。 図２Ｂは、図３および図４の非安定マルチバイブレータにおいて問題が発生した場合の動作例を示すグラフ群である。 図３は、比較回路、電流源および容量で構成された、従来技術による半導体集積回路としての非安定マルチバイブレータの構成を示す回路図である。 図４は、図３の半導体集積回路に外部要素を接続した回路としての非安定マルチバイブレータの構成を示す回路図である。 図５は、図３および図４の非安定マルチバイブレータの動作例を示すグラフ群である。 図６は、本発明の実施形態による発振回路の構成を示す回路図である。 図７Ａは、本発明の実施形態による発振回路の、第１の状態における動作例を示す回路図である。 図７Ｂは、本発明の実施形態による発振回路の、第２の状態における動作例を示す回路図である。 図８は、本発明の実施形態による発振回路の、４つのスイッチとしてＮＭＯＳトランジスタまたはＣＭＯＳトランジスタを用いた構成を示す回路図である。 図９Ａは、本発明の実施形態による発振回路における各信号の時間変化を示すグラフ群である。 図９Ｂは、本発明の実施形態による発振回路における一部の信号の時間変化を詳細に示すグラフ群である。

添付図面を参照して、本発明による発振回路および発振方法を実施するための形態を以下に説明する。

（実施形態）
図６は、本発明の実施形態による発振回路の構成を示す回路図である。図６の発振回路の構成要素について説明する。図６の発振回路は、電源ＶＤＤと、電流源ＩＤＤと、基準電圧源ＶＲＥＦと、第１および第２の容量Ｃ１およびＣ２と、第１および第２の接続部Ｐ１およびＰ２と、第１〜第４のスイッチＳＷ１〜ＳＷ４と、比較回路部ＣＯＭＰと、第１および第２のインバータＩＮＶ１およびＩＮＶ２と、分周回路ＦＦと、第１の出力ノードＮ１と、第２の出力ノードＮ２とを具備している。第１〜第４のスイッチＳＷ１〜ＳＷ４のそれぞれは、第１および第２の端部ならびに制御信号入力部を有する。後述する対称性のために、第１および第２の容量Ｃ１およびＣ２は同じ容量値を有し、第１および第３のスイッチＳＷ１およびＳＷ３は同じ特性を有し、第２および第４のスイッチＳＷ２およびＳＷ４は同じ特性を有することが好ましい。

ここで、第１および第２の容量Ｃ１およびＣ２は、その他の構成要素を含む半導体集積回路に外部から接続される外付け容量であることが好ましい。ただし、これはあくまでも一例であって、本発明を限定するものではない。

図６の発振回路の構成要素の接続関係について説明する。第１の容量Ｃ１における一方の端部は、グランドに接地されている。第１の容量Ｃ１における他方の端部は、第１の接続部Ｐ１に接続されている。第１の接続部Ｐ１は、第１のスイッチＳＷ１における第１の端部と、第２のスイッチＳＷ２における第１の端部とに接続されている。第１のスイッチＳＷ１における第２の端部は、グランドに接地されている。第２のスイッチＳＷ２における第２の端部は、第１の出力ノードＮ１に接続されている。

第２の容量Ｃ２における一方の端部は、グランドに接地されている。第２の容量Ｃ２における他方の端部は、第２の接続部Ｐ２に接続されている。第２の接続部Ｐ２は、第３のスイッチＳＷ３における第１の端部と、第４のスイッチＳＷ４における第１の端部とに接続されている。第３のスイッチＳＷ３における第２の端部は、グランドに接地されている。第４のスイッチＳＷ４における第２の端部は、第１の出力ノードＮ１に接続されている。

電流源ＩＤＤにおける一方の端部は、電源ＶＤＤに接続されている。電流源ＩＤＤにおける他方の端部は、出力ノードＮに接続されている。出力ノードＮは、比較回路ＣＯＭＰにおける第１の入力部に接続されている。比較回路ＣＯＭＰにおける第２の入力部は、基準電圧源ＶＲＥＦにおける一方の端部に接続されている。基準電圧源ＶＲＥＦにおける他方の端部は、グランドに接地されている。比較回路ＣＯＭＰにおける出力部は、第１のインバータＩＮＶにおける入力部に接続されている。第１のインバータＩＮＶにおける出力部は、分周回路ＦＦにおける入力部に接続されている。分周回路ＦＦにおける出力部は、第２の出力ノードＮ２に接続されている。

第２の出力ノードＮ２は、第１のスイッチＳＷ１における制御信号入力部と、第４のスイッチＳＷ４における制御信号入力部と、第２のインバータＩＮＶ２における入力部とに接続されている。第２のインバータＩＮＶ２における出力部は、第２のスイッチＳＷ２における制御信号入力部と、第３のスイッチＳＷ３における制御信号入力部とに接続されている。

図６の発振回路の構成要素の動作、すなわち本発明の実施形態による発振方法について説明する。まず、電流源ＩＤＤは、第１の出力ノードＮ１に向けて、定電流Ｉを出力する。比較回路ＣＯＭＰにおける第１の入力部に電流は流れ込まないので、定電流Ｉは、第２のスイッチＳＷ２または第４のスイッチＳＷ４のうち、導通状態にある方に向けて流れる。

次に、分周回路ＦＦは、入力信号がロー状態からハイ状態に立ち上がる際に出力信号が切り替わるフリップフロップ回路である。ここで、分周回路ＦＦの出力信号を、制御信号Ｂ＿ＤＲＶと呼ぶ。また、信号Ｂ＿ＤＲＶの反転信号、すなわち第２のインバータＩＮＶ２の出力信号を、制御信号Ａ＿ＤＲＶと呼ぶ。

制御信号Ａ＿ＤＲＶがハイ状態、すなわちオン状態であるとき、制御信号Ｂ＿ＤＲＶはロー状態、すなわちオフ状態である。この状態を、以降、第１の状態、またはＴｙｐｅ−Ａ状態と呼ぶ。反対に、制御信号Ｂ＿ＤＲＶがハイ状態、すなわちオン状態であるとき、制御信号Ａ＿ＤＲＶはロー状態、すなわちオフ状態である。この状態を、以降、第２の状態、またはＴｙｐｅ−Ｂ状態と呼ぶ。

図７Ａは、本発明の実施形態による発振回路の、第１の状態における動作例を示す回路図である。第１の状態において、第２のスイッチＳＷ２は、制御信号Ａ＿ＤＲＶに応じてオン状態に、すなわち導通状態になる。また、第４のスイッチＳＷ４は、制御信号Ｂ＿ＤＲＶに応じてオフ状態に、すなわち遮断地謡になる。したがって、定電流Ｉは、第２のスイッチＳＷ２および第１の接続部Ｐ１を介して、第１の容量Ｃ１を充電する。第１の容量Ｃ１の電圧を、電圧ＶＡと呼ぶ。

このとき、第１のスイッチＳＷ１は、制御信号Ｂ＿ＤＲＶに応じてオフ状態に、すなわち遮断状態になっているので、第１の容量Ｃ１の充電の妨げにはならない。反対に、第３のスイッチＳＷ３は、制御信号Ａ＿ＤＲＶに応じてオン状態に、すなわち導通状態になっている。したがって、第１の容量Ｃ１が充電されている間、第２の容量Ｃ２は第３のスイッチＳＷ３を介して短絡されて、放電する。

ここで、第３のスイッチＳＷ３は、Ｎチャネル型ＭＯＳトランジスタなどであることが好ましい。これは、Ｎチャネル型ＭＯＳトランジスタは、ゲートにロー状態の信号を入力した際に、ドレインおよびソースの間に抵抗成分を有して導通状態になるからである。

図７Ｂは、本発明の実施形態による発振回路の、第２の状態における動作例を示す回路図である。第２の状態において、第４のスイッチＳＷ４は、制御信号Ｂ＿ＤＲＶに応じてオン状態に、すなわち導通状態になる。また、第２のスイッチＳＷ２は、制御信号Ａ＿ＤＲＶに応じてオフ状態に、すなわち遮断地謡になる。したがって、定電流Ｉは、第４のスイッチＳＷ４および第２の接続部Ｐ２を介して、第２の容量Ｃ２を充電する。第２の容量Ｃ２の電圧を、電圧ＶＢと呼ぶ。

このとき、第３のスイッチＳＷ３は、制御信号Ａ＿ＤＲＶに応じてオフ状態に、すなわち遮断状態になっているので、第２の容量Ｃ２の充電の妨げにはならない。反対に、第１のスイッチＳＷ１は、制御信号Ｂ＿ＤＲＶに応じてオン状態に、すなわち導通状態になっている。したがって、第２の容量Ｃ２が充電されている間、第１の容量Ｃ１は第１のスイッチＳＷ１を介して短絡されて、放電する。

ここで、第１のスイッチＳＷ１も、第３のスイッチＳＷ３と同様に、Ｎチャネル型ＭＯＳトランジスタなどであることが好ましい。

また、第２および第４のスイッチＳＷ２およびＳＷ４は、ＣＭＯＳトランジスタなどであることが好ましい。そもそも、第２および第４のスイッチＳＷ２およびＳＷ４が、比較回路ＣＯＭＰの入力電圧ＣＭＰ＿ＩＮへの接続先として、第１または第２の容量Ｃ１またはＣ２の電圧ＶＡまたはＶＢを切り替えるのみである。したがって、第２および第４のスイッチＳＷ２およびＳＷ４しとしては、トランジスタサイズが最小で、オン抵抗が大きいスイッチ回路を用いることが出来る。ただし、電源電圧ＶＤＤが低い場合は、オン抵抗の大きすぎるスイッチ回路はオン状態、すなわち導通状態になりきれずに、回路動作が不安定になる恐れがある。このような場合にも、オン抵抗が小さいＣＭＯＳトランジスタによるスイッチ回路を用いることで、第２および第４のスイッチＳＷ２およびＳＷ４のオン状態およびオフ状態、すなわち導通状態および遮断状態の切り替えを確定出来る。

図８は、本発明の実施形態による発振回路の、４つのスイッチＳＷ１〜ＳＷ４としてＮチャネル型ＭＯＳトランジスタまたはＣＭＯＳトランジスタを用いた構成を示す回路図である。図８の回路図では、第１および第３のスイッチとしてＮチャネル型ＭＯＳトランジスタが用いられており、第２および第４のスイッチとしてＣＭＯＳトランジスタが用いられている。ここで、ＣＭＯＳトランジスタの特性により、第２および第４のスイッチＳＷ２およびＳＷ４のそれぞれにおける制御信号として、２つの制御信号Ａ＿ＤＲＶおよびＢ＿ＤＲＶが用いられている。

図９Ａは、本発明の実施形態による発振回路における各信号の時間変化を示すグラフ群である。図９Ａのグラフ群は、第１〜第９のグラフ（ａ）〜（ｉ）を含んでいる。図９Ａの第１のグラフ（ａ）は、第１および第４のスイッチＳＷ１およびＳＷ４における状態の時間変化を示している。図９Ａの第２のグラフ（ｂ）は、第２および第３のスイッチＳＷ２およびＳＷ３における状態の時間変化を示している。図９Ａの第３のグラフ（ｃ）は、第１の容量Ｃ１の電圧ＶＡの時間変化を示している。図９Ａの第４のグラフ（ｄ）は、第２の容量Ｃ２の電圧ＶＢの時間変化を示している。図９Ａの第５のグラフ（ｅ）は、比較回路ＣＯＭＰにおける入力信号ＣＭＰ＿ＩＮの時間変化を示している。図９Ａの第６のグラフ（ｆ）は、比較回路ＣＯＭＰにおける出力信号ＣＭＰ＿ＯＵＴの時間変化を示している。図９Ａの第７のグラフ（ｇ）は、第１のインバータＩＮＶ１の出力信号ＣＭＰ＿ＯＵＴＢの時間変化を示している。図９Ａの第８のグラフ（ｈ）は、制御信号Ａ＿ＤＲＶの時間変化を示している。図９Ａの第９のグラフ（ｉ）は、制御信号Ｂ＿ＤＲＶの時間変化を示している。

図９Ｂは、本発明の実施形態による発振回路における一部の信号の時間変化を詳細に示すグラフ群である。図９Ｂのグラフ群は、第１〜第５のグラフ（ｅ）〜（ｉ）を含んでいる。図９Ｂの第１のグラフ（ｅ）は、比較回路ＣＯＭＰにおける入力信号ＣＭＰ＿ＩＮの時間変化を詳細に示している。図９Ａの第２のグラフ（ｆ）は、比較回路ＣＯＭＰにおける出力信号ＣＭＰ＿ＯＵＴの時間変化を詳細に示している。
図９Ａの第３のグラフ（ｇ）は、第１のインバータＩＮＶ１の出力信号ＣＭＰ＿ＯＵＴＢの時間変化を詳細に示している。
図９Ａの第４のグラフ（ｈ）は、制御信号Ａ＿ＤＲＶの時間変化を詳細に示している。
図９Ａの第５のグラフ（ｉ）は、制御信号Ｂ＿ＤＲＶの時間変化を詳細に示している。

図９Ａの第１および第２のグラフ（ａ）および（ｂ）が示すように、本実施形態による発振回路では、第１の状態（Ｔｙｐｅ−Ａ）および第２の状態（Ｔｙｐｅ−Ｂ）は、交互に発生する。
図９Ａの第３のグラフ（ｃ）が示すように、第１の容量Ｃ１の電圧ＶＡは、第１の状態が始まると同時に一定速度で上昇し、第２の状態が始まると同時に下降する。
反対に、図９Ａの第４のグラフ（ｄ）が示すように、第２の容量Ｃ２の電圧ＶＢは、第２の状態が始まると同時に一定速度で上昇し、第１の状態が始まると同時に下降する。
ここで、第１の容量Ｃ１の電圧ＶＡは、基準電圧ＶＲＥＦよりも高い電圧まで上昇することが望ましい。また、第２の容量Ｃ２の電圧ＶＢも、基準電圧ＶＲＥＦよりも高い電圧まで上昇することが望ましい。

第１および第２の状態が交互に切り替わる際には、第２および第４のスイッチＳＷ２およびＳＷ４の導通遮断状態も切り替わるので、比較回路ＣＯＭＰにおける第１の入力部に供給される入力信号ＣＭＰ＿ＩＮは、図９Ａの第５のグラフ（ｅ）が示すような、いわゆる「のこぎり波」になる。こののこぎり波は、第１の容量Ｃ１の電圧ＶＡが第１の状態において上昇する部分と、第２の容量Ｃ２の電圧ＶＢが第２の状態において上昇する部分との組み合わせである。

比較回路ＣＯＭＰは、入力信号ＣＭＰ＿ＩＮを基準電圧ＶＲＥＦと比較し、その結果を２値化して、図９Ａの第６のグラフ（ｆ）に示す出力信号ＣＭＰ＿ＯＵＴとして生成出力する。比較回路ＣＯＭＰの動作を、図９Ｂの第１および第２のグラフ（ｅ）および（ｆ）を参照して説明する。入力信号ＣＭＰ＿ＩＮが、基準電圧ＶＲＥＦを下回っている間は、出力信号ＣＭＰ＿ＯＵＴはハイ状態である。反対に、入力信号ＣＭＰ＿ＩＮが、基準電圧ＶＲＥＦを上回っている間は、出力信号ＣＭＰ＿ＯＵＴはロー状態である。

第１のインバータＩＮＶ１は、比較回路ＣＯＭＰの出力信号ＣＭＰ＿ＯＵＴを入力して信号ＣＭＰ＿ＯＵＴＢを生成出力する。図９Ａの第７のグラフ（ｇ）および図９Ｂの第３のグラフ（ｇ）に示すように、出力信号ＣＭＰ＿ＯＵＴＢは、比較回路ＣＯＭＰの出力信号ＣＭＰ＿ＯＵＴの反転信号である。

フリップフロップ回路である分周回路ＦＦは、第１のインバータＩＮＶ１の出力信号ＣＭＰ＿ＯＵＴＢを入力し、制御信号Ｂ＿ＤＲＶを生成出力する。ここで、制御信号Ｂ＿ＤＲＶは、図９Ａの第９のグラフ（ｉ）および図９Ｂの第５のグラフ（ｉ）に示すように、信号ＣＭＰ＿ＯＵＴＢが立ち上がる際にハイ状態からロー状態に切り替わる。もしくは、制御信号Ｂ＿ＤＲＶが、信号ＣＭＰ＿ＯＵＴＢが立ち上がる直前にロー状態であったなら、この立ち上がりのタイミングでロー状態からハイ状態に切り替わる。

第２のインバータＩＮＶ２は、分周回路ＦＦの出力信号である制御信号Ｂ＿ＤＲＶを入力し、制御信号Ａ＿ＤＲＶを生成出力する。ここで、制御信号Ａ＿ＤＲＶは、図９Ａの第８のグラフ（ｈ）および図９Ｂの第４のグラフ（ｈ）に示すように、制御信号Ｂ＿ＤＲＶの反転信号である。

ここで、前述の対称性によって、すなわち第１および第２の容量Ｃ１およびＣ２が同じ容量値を有し、第１および第３のスイッチＳＷ１およびＳＷ３が同じ特性を有し、第２および第４のスイッチＳＷ２およびＳＷ４が同じ特性を有していれば、第１および第２の状態がそれぞれ続く時間は同じ長さになる。その結果、比較回路ＣＯＭＰに供給される入力信号ＣＭＰ＿ＩＮとして、図９Ａの第５のグラフ（ｅ）に示すような理想的なのこぎり波が、第１の出力ノードＮ１に得られる。さらに、制御信号Ｂ＿ＤＲＶまたはクロック信号ＯＳＣＣＬＫ＿Ｃとして、図９Ａの第９のグラフ（ｉ）に示すような理想的な矩形波が、第２の出力ノードＮ２に得られる。

また、本実施形態による発振回路では、第１および第２の容量Ｃ１およびＣ２に充電された電荷を、第１および第３のスイッチＳＷ１およびＳＷ３でそれぞれ短絡して引き抜く時間に、従来技術のような誤差が発生し得ない。したがって、第１および第２の容量Ｃ１およびＣ２の容量値が、発振周波数の精度には影響しない。その結果、本実施形態による発振回路では、発振周波数の精度が同じ使用範囲でも、従来技術より広い発振可能帯域を提供することが可能である。

さらに、第１および第２の容量Ｃ１およびＣ２に充電された電荷を引く抜くための回路として、本実施形態では電荷を放電する時間の制約が緩和される。より具体的には、第１の容量Ｃ１が電荷を充電されている間に、第２の容量Ｃ２から電荷を引き抜けば良い。したがって、Ｎチャネル型ＭＯＳトランジスタのオン抵抗を小さくする必要が無くなり、半導体集積回路としてのレイアウト面積を、従来技術よりも削減出来る。

１０ 遅延回路部
３０ 単安定マルチバイブレータ回路部
４０ 発振回路
Ａ＿ＤＲＶ、Ｂ＿ＤＲＶ 制御信号
Ｃ０１、Ｃ０２ コンデンサ
Ｃ１、Ｃ２ 容量
ＣＭＰ０１ 比較器
ＣＭＰ＿ＩＮ （ＣＯＭＰの）入力信号
ＣＭＰ＿ＯＵＴ （ＣＯＭＰの）出力信号
ＣＭＰ＿ＯＵＴＢ （ＩＮＶ１の）出力信号
ＣＯＭＰ 比較回路
Ｆ０１、Ｆ０２ ヒューズ
ＦＦ 分周回路
Ｉ０１、Ｉ０２ 電流源
ＩＮＶ１、ＩＮＶ２ インバータ
Ｍ０１〜Ｍ０３ （第１〜第３の）Ｎチャネル型ＭＯＳトランジスタ
ＭＶ０１ 単安定マルチバイブレータ
Ｎ１、Ｎ２ 出力ノード
ＯＳＣＣＬＫ＿Ｃ 矩形波
ＯＵＴ０ 出力部
Ｐ１、Ｐ２ 接続部
ＶＡ （Ｃ１の）電圧
ＶＢ （Ｃ２の）電圧
ＶＤＤ 電源
ＶＲＥＦ 基準電圧、基準電圧源
Ｖｒｅｆ０ 基準電圧、基準電圧電源
ＳＷ１〜ＳＷ４ スイッチ

Claims (5)

1. 一定電流を供給する定電流源と、
   前記一定電流を供給される第１の状態において充電され、短絡される第２の状態において放電される第１の容量と、
   前記第２の状態において前記一定電流を供給されて充電され、前記第１の状態において短絡されて放電される第２の容量と、
   前記第１の状態において前記第１の容量の電圧を印加されて、前記第２の状態において前記第２の容量の電圧を印加されて、矩形波を生成する切り替え回路部と、
   前記矩形波に応じて前記第１および前記第２の状態を切り替えるスイッチ群と
   を具備する
   発振回路。
2. 請求項１に記載の発振回路において、
   前記第１の状態において前記切り替え回路部に印加される前記電圧であるのこぎり波の傾きは、前記一定電流の電流値および前記第１の容量の容量値によって制御され、
   前記第２の状態において前記切り替え回路部に印加される前記電圧であるのこぎり波の傾きは、前記一定電流の電流値および前記第２の容量の容量値によって制御され
   発振回路。
3. 請求項１または２に記載の発振回路において、
   前記スイッチ群は、
   前記第２の状態において前記第１の容量を短絡する第１のスイッチと、
   前記第１の状態において前記第１の容量を前記定電流源および前記切り替え回路部に導通する第２のスイッチと、
   前記第１の状態において前記第２の容量を短絡する第３のスイッチと、
   前記第２の状態において前記第２の容量を前記定電流源および前記切り替え回路部に導通する第４のスイッチと
   を具備する
   発振回路。
4. 請求項３に記載の発振回路において、
   前記第１〜前記第４のスイッチのそれぞれは、
   ゲートに供給される信号の電圧に応じてドレインおよびソースの間が導通または遮断するＮチャネル型ＭＯＳトランジスタ
   を具備し、
   前記切り替え回路部は、
   前記第１または前記第３のスイッチにおける前記ゲートに前記矩形波の反転信号を供給するインバータ
   をさらに具備する
   発振回路。
5. 一定電流を供給するステップと、
   第１の状態において、第１の容量を前記一定電流で充電し、第２の容量を短絡して放電するステップと、
   第２の状態において、前記第２の容量を前記一定電流で充電し、前記第１の容量を短絡して放電するステップと、
   前記第１の状態における前記第１の容量の電圧および前記第２の状態における前記第２の容量の電圧に応じて矩形派を生成するステップと、
   前記矩形波に応じて前記第１および前記第２の状態を切り替えるステップと
   を具備する
   発振方法。

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