JP2013033961A - 組合せ出力バッファおよびｅｓｄダイオードデバイス - Google Patents

Abstract

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。
【選択図】図３

Description

本発明は、概して集積回路静電気放電（ＥＳＤ）保護デバイスおよび該動作方法に関する。或る態様において、本発明は、ＥＳＤ保護デバイスとして出力バッファおよびダイオードを使用するＥＳＤ保護回路に関する。

集積回路（ＩＣ）は、製造工程に、アセンブリおよび試験中に、またはシステムアプリケーションに、ＥＳＤイベントにさらされうる。或るオン・チップＥＳＤ保護ネットワークは、入出力（Ｉ／Ｏ）パッドと電源レールとの間の大きなＥＳＤダイオードとともに、アクティブＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）レールクランプ保護スキームを、使用する。

図１は、Ｉ／Ｏパッド１１６を保護する従来技術のＥＳＤ保護回路１００の概略的図を示す。ＥＳＤ保護回路１００は、ブーストバス１０１、第１電源ＶＤＤ１０２、トリガバス１０３、第２電源ＶＳＳ１０４、および第３電源ＶＳＳ＿ＢＵＬＫ１０５に接続される。ＥＳＤ保護回路１００において、レールクランプデバイス１１７は、ＶＤＤ１０２とＶＳＳ１０４との間に結合された複数の電流電極を有する。ＮＭＯＳ ＭＯＳＦＥＴトランジスタとして示されるが、レールクランプデバイス１１７は、異なるタイプであってよく、例えば、ＰＭＯＳトランジスタ、ＢＪＴ（バイポーラ接合トランジスタ）、ＳＣＲ（シリコン制御整流子）またはＧＧＭＯＳ（接地ゲートＭＯＳ）トランジスタでもよい。ＥＳＤ保護回路１００はまた、レールクランプトランジスタデバイス１１７のゲートにトリガ信号１１９を供給するために、ブーストバス１０１とＶＳＳ１０４との間に結合されたトリガ回路１１８を備える。他のクランプトリガ信号はまた、トリガバス１０３に提供されうる。図示すように、第１ダイオード１１０はＶＤＤ１０２とＩ／Ｏパッド１１６との間に結合され、第２ダイオード１１２はブーストバス１０１とＩ／Ｏパッド１１６との間に結合され、第３ダイオード１２０はＩ／Ｏパッド１１６とＶＳＳ１０４との間に結合される。半導体基板におよび半導体基板から追加的ＥＳＤ保護を提供するという目的のために、第１および第２ダイオード１２４、１２６はそれぞれ、逆方向にＶＳＳとＶＳＳ＿ＢＵＬＫとの間に結合される。ＣＭＯＳ（相補型金属酸化膜半導体）Ｉ／Ｏ回路のＥＳＤ保護を備えるために、ＥＳＤ保護回路１００はまた、ＰＭＯＳ（Ｐ型金属酸化膜半導体）出力バッファトランジスタ１１４およびＮＭＯＳ（Ｎ型金属酸化膜半導体）出力バッファトランジスタ１２２を含む。ＰＭＯＳ（Ｐ型金属酸化膜半導体）出力バッファトランジスタ１１４およびＮＭＯＳ（Ｎ型金属酸化膜半導体）出力バッファトランジスタ１２２は、Ｉ／Ｏパッド１１６で内部生成された信号を駆動するために、Ｉ／Ｏパッド１１６に結合される。出力バッファトランジスタ１１４、１２２のゲートはそれぞれ、プリドライバ信号ＰＤ．Ｐ、ＰＤ．Ｎそれぞれを受信する。

以下に理解されるように、ＥＳＤダイオード１１０、１２０は、相対的に大きなＥＳＤ電流を通電するようにサイズ調整されてもよい。ここで、Ｉ／Ｏパッド１１６上で正ＥＳＤイベントがある場合、ＥＳＤダイオード１１０は、Ｉ／Ｏパッド１１６からＶＤＤへの高電流ＥＳＤ経路を備え、Ｉ／Ｏパッド１１６で負ＥＳＤイベントである場合、ＥＳＤダイオード１２０は、ＶＳＳからＩ／Ｏパッド１１６への高電流ＥＳＤ経路を備える。レールクランプトランジスタデバイス１１７（例えば、別のＩ／Ｏパッドに対してＩ／Ｏパッド１１６で正ＥＳＤザップ）によってＶＤＤからＶＳＳへ高ＥＳＤ電流をシャントすることを必要とするＥＳＤイベント中に、トリガ回路１１８は、ブーストバス１０１からレールクランプトランジスタデバイス１１７に電圧を供給する。ＥＳＤダイオード１１２は、トリガ回路１１８に電力を供給するために、ブーストバス１０１を介してＩ／Ｏパッド１１６からトリガ回路１１８へ別の電流経路を備える。トリガ回路１１８に電力を供給するために非常に少ない電流が必要とされるため、ＥＳＤイベント中に、ＥＳＤダイオード１１２を亘る電圧降下は、ダイオード１１０を亘る電圧降下よりも少ない。このように、ＥＳＤイベントの間、ブーストバス１０１は、トリガ回路１１８を介してレールクランプトランジスタデバイス１１７のゲートに、ＶＤＤ電圧１０２よりも高い電圧を供給する。よって、レールクランプデバイスの導電性は、増加される。通電するために必要な電流は非常に少ないので、ブーストバス１０１は、相対的に狭くてよい。

ＥＳＤダイオード１１０、１１２、１２０は、高濃度Ｎドープされた（Ｎ＋）アクティブと高濃度Ｐドープされた（Ｐ＋）アクティブ拡散領域との間に形成されたシャロートレンチアイソレーション（ＳＴＩ）ダイオードで、従来通りに実装される。ＥＳＤダイオード１１０、１２０は、ドレインから、それぞれの出力バッファトランジスタ１１４、１２２に固有のボディ（すなわち、ＮウェルまたはＰウェルタイ）ＳＴＩダイオードに形成されても良いが、このような固有のＳＴＩダイオードは、典型的な出力バッファの物理的レイアウトで堅固なＥＳＤ保護を提供するには、抵抗が高過ぎる。結果として、ＳＴＩダイオード１１０、１２０は、通常は、Ｉ／Ｏセルから分離した領域に形成され、ＥＳＤ電流の大部分を通電するために、大きなレイアウト領域を要する。同時に、それらのオン抵抗を最小化し、バッファとＳＴＩダイオードとの間にガードリングを分離することを必要とする。別の領域に出力バッファおよびＳＴＩダイオードを形成することはまた、金属ルーティングおよびデバイスフロア設計制限を強要し、シリコン上でより高く浪費された電力密度により故障電流を低減し、バッファデバイスに固有のＳＴＩダイオードのＥＳＤ性能（低オン・コンダクタンス、高ターンオン遅延）を悪くする。

特開２００９−２３８９７３号公報

したがって、上述された当技術分野の問題を解決する改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。以下の図面および詳細説明を参照して、本願の残りを見直した後に、従来工程および技術のさらなる制限および不利点は、当業者に明確になる。

静電気放電（ＥＳＤ）保護デバイスおよび関連する動作かつ製造方法は、集積回路のＩ／Ｏパッドを保護するために説明される。ここで、ＥＳＤ保護デバイスは、マルチフィンガゲートおよびダイオードポリ層をボディタイ領域（ｂｏｄｙ ｔｉｅ ｒｅｇｉｏｎ）とともに交互配置することによって、同一レイアウト領域に小型に形成された出力バッファトランジスタおよびゲートダイオード組合せを含む。したがって、高性能ゲートダイオードを形成するために交互配置されたダイオードポリ層によって、１または複数のダイオードボディタイ領域は、トランジスタドレイン領域から分離される。選択された実施形態において、ＥＳＤダイオードを形成するために、ＥＳＤ保護回路は、出力バッファトランジスタの固有のドレイン・ボディダイオードを使用する。他の実施形態において、追加的ボディタイ拡散は、２つの拡散領域同士の間の分離領域（ＳＴＩ）なしに、出力バッファトランジスタのソース拡散に隣接するように形成され、よって、ソースとボディとが互いに接合されたソースボディタイダイオード（ｂｕｔｔｅｄ ｓｏｕｒｃｅ−ｂｏｄｙ ｔｉｅ ｄｉｏｄｅｓ）を形成する。支配的ＥＳＤダイオードとして、ゲートダイオードとともに出力バッファトランジスタの固有のドレイン・ボディダイオードを使用することによって、より高い性能ＥＳＤダイオードは、分離的に配置されたＳＴＩダイオードと比較して、減少されたレイアウト領域要求で形成される。本明細書に記載されるように、繰り返す挿入パターンを画定することによって全体的なＭＯＳＦＥＴレイアウトに亘ってボディタイ領域を分配するために、注入または拡散マスクとしてマルチフィンガゲートおよびダイオードポリ層を使用して、ボディタイ領域は、基板に配置されてもよい。このように、出力バッファトランジスタのアクティブ領域において選択されたドレイン領域は、出力バッファトランジスタとダイオードとの間で共有され、挿入されたダイオード接合（ボディタイ領域）の個数／周波数は、出力バッファトランジスタの駆動強度要件によって定義される、必要なＥＳＤダイオード強度対出力バッファトランジスタのサイズに依存する。

従来技術のＥＳＤ保護回路の簡略的概略的図である。 本発明の選択された実施形態にしたがって、交互配置されたトランジスタおよびダイオードポリ領域とともに形成されたＰＭＯＳゲートダイオード組合せデバイスの平面図である。 図２のＰＭＯＳゲートダイオード組合せデバイスの部分的断面図である。 本発明の選択された実施形態にしたがって、交互配置されたトランジスタおよびダイオードポリ領域とドレイン側ＲＰＯ領域を画定する選択的マスクとで形成されたＮＭＯＳゲートダイオード組合せデバイスの平面図である。 図４のＮＭＯＳゲートダイオード組合せデバイスの部分的断面図である。 ドレインおよびソース側抵抗器領域を画定する第１交互ＲＰＯマスクとともに形成されたＮＭＯＳゲートダイオード組合せデバイスの部分的断面図である。 ドレイン側抵抗器領域を画定する第２交互ＲＰＯマスクとともに形成されたＮＭＯＳゲートダイオード組合せデバイスの部分的断面図である。 本発明の選択された実施形態にしたがって、出力バッファおよびゲートダイオード組合せデバイスを交互配置する、選択されたレイアウトの有利点である。 本発明の選択された実施形態にしたがって、組合せられる出力バッファおよびゲートダイオードを製造する例示的工程フローである。

添付の図面を参照し、本発明の様々な実施形態を、以下に詳細に記載する。以下の記載においては様々な詳細を説明するが、本発明は、これら特定の詳細なく実施可能であること、並びに各実施によって異なる装置設計者固有の目的（たとえば、処理技術または設計関連の制約への準拠）を達成するために、本明細書に記載する本発明に対し、数々の実施時固有の決定がなされうることを理解されたい。このような開発努力は手間と時間を要するが、本開示の利益を受ける当業者にはなされるものであろう。たとえば選択した態様は、本発明を制限しないように、または不明瞭にしないように、詳細にではなくあらゆるデバイス特徴または幾何学特徴を含む半導体デバイスの簡略的断面図の形で示される。また特定の例の材料がここで記載されたが、当業者は、機能が失われることなく同様の特徴を有する材料に置換されうることを理解する。このような記載及び表現は、研究の本質を本技術分野の他の者に説明し伝えるために、当業者によって用いられる。また、この詳細説明において、半導体構造を製造するために、特定材料が形成および除去されることに留意されたい。このような材料を形成または除去する特定工程が説明されない場合、当業者にとって適切な厚さの層を成長、堆積、除去または別の方法で形成する従来技術が意図される。このような詳細は周知であり、当業者が本発明を使用する必要がないことを考えられる。

図２を参照して、ＰＭＯＳゲートダイオード組合せデバイスの平面図２００を示す。ＰＭＯＳゲートダイオード組合せデバイスは、ＥＳＤ保護デバイス２７０として右に示される。ＥＳＤ保護デバイス２７０は、ＰＭＯＳ出力バッファトランジスタ２７２と並列に結合されたゲートダイオード２７１とともに形成される。ＰＭＯＳ出力バッファトランジスタ２７２は、ＶＤＤに結合された第１電流電極、Ｉ／Ｏパッドに結合された第２電流電極、およびプリドライバ回路（図示せず）からプリドライバ信号ＰＤ．Ｐを受信する制御電極を有する。平面図２００を示すように、ＥＳＤ保護デバイス２７０は、交互に代わるソース（Ｓ）およびドレイン（Ｄ）（ａｌｔｅｒｎａｔｉｎｇ ｓｏｕｒｃｅ（Ｓ） ａｎｄ ｄｒａｉｎ （Ｄ））で設計されたマルチフィンガＭＯＳＦＥＴデバイスとして、ＰＭＯＳ出力バッファトランジスタ２７２を形成することによって製造される。交互に代わるソース（Ｓ）およびドレイン（Ｄ）は、ポリゲート層２１０によって互いに分離される。ポリゲート層２１０は、複数のゲートポリフィンガ２０１〜２１３を有する。また、ゲートダイオード２７１は、複数のボディタイ基板領域（Ｂ）とともに形成される。複数のボディタイ基板領域（Ｂ）は、ダイオードポリ層２２０，２３０，２４０，２５０，２６０によって分離されたドレイン領域の隣に配置される。ダイオードポリ層２２０，２３０，２４０，２５０，２６０は、ゲートポリフィンガ２０１〜２０３に並列に配置されたダイオードポリフィンガ２２１、２２２、２３１、２３２、２４１、２４２、２５１、２５２、２６１、２６２を形成する。それによって、ドレイン（Ｄ）とボディ（Ｂ）領域との間にゲート接合（ダイオード）を形成する。必須ではないが、ソース領域に隣接または接合されて（ａｄｊａｃｅｎｔ ｏｒ ｂｕｔｔｅｄ ｔｏ ｔｈｅ ｓｏｕｒｃｅ（ｓ））形成されたボディタイ基板領域が存在しうる。ボディタイ基板領域は、ドレイン領域から横方向に配置され、トランジスタポリ層（例えば、２０１、２０２）によってそこから分離される。それによって、ＰＭＯＳ出力バッファトランジスタ２７２のボディとドレインとの間に、追加のソースとボディとが互いに接合されたソースボディタイダイオードを形成する。

図示されるように、マルチフィンガゲートダイオード２７１およびＭＯＳＦＥＴ出力バッファデバイス２７２は、マルチフィンガトランジスタポリ層２１０を画定することによって同一レイアウト領域以内に形成される。マルチフィンガトランジスタポリ層２１０は、複数の並列なダイオードポリ層２２０、２３０、２４０、２５０、２６０で交互配置される。よって、領域効率のよい出力バッファトランジスタレイアウトが提供される。図示されるＥＳＤ保護デバイス２７０は、１３個の並列に接続されたトランジスタおよび１０個の並列に接続された横型ダイオードを含む。一方、所望ＥＳＤダイオードタ対ＭＯＳＦＥＴのサイズに依存して、トランジスタポリフィンガのトランジスタポリフィンガ数に対して挿入されたダイオードポリフィンガ（および関連するボディタイ領域）の数または周波数が調整されうることが、理解される。また、図示される出力バッファトランジスタは、マルチフィンガゲートポリ構造２１０の複数の比較的小さな並列に接続されたトランジスタとともに実装される。マルチフィンガゲートポリ構造２１０は、５つの分離されたマルチフィンガダイオードポリ構造２２０、２３０、２４０、２５０、２６０とともに交互配置される。しかしながら、異なるダイオードポリ構造の異なる電圧要件がない限り、マルチフィンガダイオードポリ層は単一マルチフィンガダイオードポリ構造として形成されうる。逆に、マルチフィンガゲートポリ構造２１０は、複数の分離されたマルチフィンガゲートポリ構造で実装されてもよい、よって、複数のプリドライバ信号ＰＤ．Ｐによって各ゲートポリ構造を選択的に駆動することによって、ＭＯＳＦＥＴの駆動強度分別（ｄｒｉｖｅ ｓｔｒｅｎｇｔｈ ｐａｒｔｉｔｉｏｎｉｎｇ）またはスルーレート制御の互い違いターンオン（ｓｔａｇｇｅｒｅｄ ｔｕｒｎ−ｏｎ）を、複数の分離されたマルチフィンガゲートポリ構造はたとえば可能にする。使用可能な並列トランジスタの全てが出力パッドの必要な信号駆動強度を達成するために必要ではない場合、分離されたマルチフィンガゲートポリ構造は、１または複数のフィンガをＶＤＤに接続することによって、１または複数のゲートフィンガをオプションアウト（ｏｐｔｉｏｎｅｄ−ｏｕｔ）することを可能にする。

追加的詳細のために図３を参照して、図２示されるＥＳＤ保護回路２７０で用いられるＰＭＯＳゲートダイオード組合せデバイス３００の部分的断面図が示される。ＰＭＯＳ出力バッファトランジスタ２７２は、ｎウェル３０２およびｐタイプ基板３０１とともに形成された集積回路として実装され、対応する複数のゲートポリフィンガ２０３〜２０５を有する複数の並列に接続されたトランジスタＴ１、Ｔ２、Ｔ３、などが含まれる。ゲートダイオード２７１はまた、対応する複数のダイオードポリフィンガを有する複数の並列に接続されたダイオード（例えば、３３１、３３２）とともにｎウェル３０２の上に形成される。図示すように、ゲートおよびダイオードポリフィンガは、ゲートポリフィンガと横方向に隣接するダイオードポリフィンガとともに並列フィンガ（ｐａｒａｌｌｅｌ ｆｉｎｇｅｒｓ）の交互パターン（ａｌｔｅｒｎａｔｉｎｇ ｐａｔｔｅｒｎ）を互いに交互配置するように配置される。また、ダイオードポリフィンガは同一電気性能要件を有しないため、ダイオードポリフィンガは、ゲートポリフィンガよりも狭い幅寸法を有しうるが、任意の所望の形状や幅が異なるポリフィンガに使用されてもよい。

ゲートポリフィンガ（例えば、２０３、２０４、２０５）はそれぞれ、ＶＤＤに結合された第１電流電極（例えば、Ｐ＋ソース領域３１０およびそれの関連するシリサイド層３１８）、Ｉ／Ｏパッドに結合された第２電流電極（例えば、Ｐ＋ドレイン領域２０９およびそれの関連するシリサイド層３１７）、およびプリドライバ信号ＰＤ．Ｐを受信するために結合されたゲート電極（例えば、ゲートフィンガ２０３およびそれの関連するシリサイド層３１６）を有するトランジスタ（例えば、Ｔ１、Ｔ２、Ｔ３）を画定する。同様に、各ダイオードポリフィンガ（例えば、２２１、２３１、２３２）は、ダイオード（例えば、Ｄ１、Ｄ２、Ｄ３）を画定する。例えば、ダイオードポリフィンガ２３１は、Ｉ／Ｏに結合された第１電流電極（例えば、Ｐ＋ドレイン領域３１２およびそれの関連するシリサイド層３１９）と、ＶＤＤに結合された第２電流電極（例えば、Ｎ＋ボディ領域３０７およびそれの関連するシリサイド層３２０）とを有する第１ダイオードＤ２ ３３１を画定する。これによって、Ｐ型領域（例えば、Ｐ＋ドレイン領域３１２）とＮ型領域（例えば、Ｎウェル３０２）との間にＰ−Ｎ接合を形成する。追加的な並列に接続されたダイオード（例えば、Ｄ３ ３３２）は、別のダイオードポリフィンガ２３２によってＮ型領域３０７から分離する第２Ｐ型領域（例えば、Ｐ＋ドレイン領域３１３）を形成することによって、同一Ｎ型領域（例えば、Ｎウェル３０２）から形成されてもよい。これよって、ダイオードＤ３ ３３２を画定する。ダイオードＤ３ ３３２は、Ｉ／Ｏに結合された第１電流電極（例えば、Ｐ＋ドレイン領域３１３およびそれの関連するシリサイド層３２１）と、ＶＤＤに結合された第２電流電極（例えば、Ｎ＋ボディ領域３０７およびそれの関連するシリサイド層３２０）とを有する。ダイオードポリフィンガはいかなる電極にも接続されない浮遊素子として示されるが、これ必須ではない。なぜなら、関連するダイオードの電気性能を制御または変更することを望む場合、ダイオードポリ層は、基準電圧（例えば、ＶＤＤ）または任意の他の信号線に接続されうる。選択された実施形態において、Ｐ基板３０１は、図１のＶＳＳ＿ＢＵＬＫ１０５に結合される。

図示されるＰＭＯＳゲートダイオード組合せデバイス３００は、Ｎウェル３０２をＶＤＤに結合された複数のボディタイを含み、例えば、複数のボディタイは、Ｎ＋拡散領域３０６、３０８である。Ｎ＋拡散領域３０６、３０８は、トランジスタＴ１〜Ｔ３のためのボディタイを提供し、Ｐ＋ソース領域３１０〜３１１、３１４に接合され、シリサイド層３１８、３２２によってＶＤＤに接続される。このＮ＋拡散領域３０６、３０８は、トランジスタＴ１〜Ｔ３の各々に固有のダイオード（図示せず）を画定する。他方では、これらのダイオードは、Ｎ＋ボディタイ拡散領域（例えば、３０６）およびＮウェル３０２と、Ｐ＋拡散領域（例えば、３０９、３１２）との間のＰ−Ｎ接合によって形成される。一方で、Ｐ＋拡散領域（例えば、３０９、３１２）は、それぞれの接合されたソースボディタイ出力バッファトランジスタＴ１、Ｔ２の各々のドレインとして、機能する。しかしながら、選択された実施形態は、ソース領域同士の間にボディ拡散領域３０６、３０８を含まず、その場合において、単一のソース領域は、トランジスタ（例えば、Ｔ１およびＴ２）によって共有されることができ、よって、より小さなレイアウトを提供する。

図３はまた、ダイオードポリフィンガ（例えば、２３１、２３２）に関して画定され、破線によって示される横型ゲートダイオード３３１、３３２を示す。他方では、ゲートダイオード３３１、３３２は、Ｎ＋ボディ領域（例えば、３０７）およびＮウェル３０２と、Ｐ＋拡散領域３１２、３１３の間のＰ−Ｎ領域によって形成される。一方で、Ｐ＋拡散領域３１２、３１３は、それぞれの隣接する出力バッファトランジスタＴ２、Ｔ３のドレインとして機能する。製造工程において、ゲートダイオード（例えば、３３１，３３２）のＰ−Ｎ接合は、逆の導電性タイプを有するドレインおよびボディタイフィンガ領域を作成することによって形成される。ドレインおよびボディタイフィンガ領域は、繰り返し挿入パターンを使用してＰ−Ｎ接合をＭＯＳＦＥＴ全体に亘って均一に分布させるために、ダイオードポリフィンガによって互いに分離される。それによって、ドレイン領域は、トランジスタとダイオード素子との間に共有される。このような組合せデバイスに固有の総合的なドレイン対ボディ横型ダイオードは、強いＥＳＤダイオードを形成する。例として示すが、ダイオード３３１は、Ｉ／Ｏ接続（Ｐ＋ドレイン領域３１２を介して）ＶＤＤ（Ｎ＋ボディ領域３０７を介して）にＥＳＤ電流経路を提供する。シリサイド層３１９を通してＰ＋ドレイン領域３１２に流れる電流は、Ｐ＋ドレイン領域３１２およびＮウェル３０２によって形成されたＰ−Ｎ接合を横断し、Ｎウェル内においてＮ＋ボディタイ拡散３０７に流れ続き、そしてシリサイド層３２０を通してＶＤＤに流れる。この放電経路において、全体のダイオード抵抗は、ＳＴＩ領域の周りをより深くに侵入するために必要とされる抵抗よりも低い。

図２〜図３に示すように、ＰＭＯＳ出力バッファトランジスタとともにＥＳＤ保護デバイスを形成することを加えて、本発明の選択された実施形態はまた、トランジスタをＰ型基板またはウェル領域に形成することと、拡散領域の導電性タイプを逆にすることと、ＶＤＤをＶＳＳによって置換することとによって、ＮＭＯＳ出力バッファトランジスタとともに実装されてもよい。例示的実装を提供するために、ＮＭＯＳゲートダイオード組合せデバイスの平面図４００を示す図４を参照する。右側には、ゲートダイオード４５１とともに形成されたＥＳＤ保護デバイスが示される。ゲートダイオード４５１は、ＮＭＯＳ出力バッファトランジスタ４５２と並列に結合される。ＮＭＯＳ出力バッファトランジスタ４５２は、Ｉ／Ｏパッドに結合された第１電流電極と、ＶＳＳに結合された第２電流電極と、プリドライバ（図示せず）からプリドライバ信号ＰＤ．Ｎを受信する制御電極とを有する。平面図４００示すように、ＥＳＤ保護デバイス４５０は、交互配置されたトランジスタゲートポリフィンガ４０１〜４０７とダイオードポリフィンガ４２１、４２２、４３１、４３２、４４１、４４２とを形成することによって、製造される。マルチフィンガＮＭＯＳＦＥＴデバイス２５４は、複数のゲートポリフィンガ４０１〜４０７を有するポリゲート層４１０によって互いに分離された交互に代わるソース（Ｓ）およびドレイン（Ｄ）基板領域とともに、設計される。また、ゲートダイオード４５１は、ドレイン領域の隣に配置された複数のボディタイ基板領域（Ｂ）とともに形成され、ダイオードポリ層４２０、４３０、４４０によってそこから分離される。これによって、ドレイン（Ｄ）とボディ（Ｂ）領域との間にゲート接合（ダイオード）を形成する。

必須ではないが、ＥＳＤ保護デバイスは、ＮＭＯＳ出力バッファトランジスタ４５２とＩ／Ｏパッドとの間にドレイン側抵抗素子４５３を含むように製造されてもよい。この目的を達成するために、ＮＭＯＳゲートダイオード組合せデバイスの平面図４００は、選択的マスク素子４１１〜４１７が基板において１または複数のドレイン側抵抗器保護酸化物（ＲＰＯ）領域を画定するために提供されることを、示す。１または複数のドレイン側抵抗器保護酸化物（ＲＰＯ）領域は、これら領域にシリサイドが形成されることを防ぐために使用され、それによってオーム抵抗が増加される。交互配置されたマスクフィンガのパターンとしてドレイン側拡散領域の上に個別マスク素子４１１〜４１７を形成することによって、ドレイン側抵抗素子４５３は、Ｉ／Ｏパッドに結合された第２電流電極とプリドライバ信号ＰＤ．Ｎを受信する制御電極との間に有効に形成される。

詳細にするために、図５を参照すると、図４に示されるＥＳＤ保護回路４５０に対応するＮＭＯＳゲートダイオード組合せデバイス５００の部分的断面図が、示される。通常のＰ型基板５０１を使用する選択されたＣＭＯＳ実装において、ＮＭＯＳゲートダイオード組合せデバイス５００は、Ｐウェル５０３に形成されたＮＭＯＳ出力バッファトランジスタ４５２およびゲートダイオード４５１を含み、それによって、Ｐ型基板５０１に形成されたディープｎウェル５０２の上方に配置される。選択された実施形態において、ｐ基板５０１は図１のＶＳＳ＿ＢＵＬＫ１０５に結合される。また、ｐウェル５０３は、分離されたＰウェル（ＩＰＷ）として形成されてもよく、分離されたＰウェル（ＩＰＷ）は、ＶＳＳとＶＳＳ＿ＢＵＬＫバスとの間に雑音分離を提供するために、Ｉ／Ｏ設計とともに使用される。以下に理解されるように、ｐウェル５０３は、ＩＰＷタブを形成するためにバッファ周りにＮウェルリングを提供することによって、Ｐ基板５０１から完全に分離されうる。ＮＭＯＳ出力バッファトランジスタ４５２は、複数の並列に接続されたトランジスタ（例えば、Ｔ１、Ｔ２）を備える。複数の並列に接続されたトランジスタ（例えば、Ｔ１、Ｔ２）は、ｐウェル５０３の上に形成された対応する複数のゲートポリフィンガ４０２〜４０３を有する。ゲートダイオード４５１はまた、複数の並列に接続されたダイオード（例えば、５２１、５２２）とともにＰウェル５０３に上に形成される。複数の並列に接続されたダイオード（例えば、５２１、５２２）は、対応する複数のダイオードフィンガ４３１、４３２を有する。図示すように、ゲートおよびダイオードポリフィンガは、ゲートポリフィンガと横方向に隣接するダイオードポリフィンガを含む並列フィンガの交互パターンで互いに交互配置されるように配置される。結果として、各ゲートポリフィンガ（例えば４０１）は、Ｉ／Ｏパッドに結合された第１電流電極（例えば、Ｎ＋ドレイン領域５０８およびそれの関連するシリサイド層５１４）と、ＶＳＳに結合された第２電流電極（例えば、Ｎ＋ソース領域５０９およびそれの関連するシリサイド層５１６）と、プリドライバ信号ＰＤ．Ｎを受信するように結合されたゲート電極（例えば、ゲートフィンガ４０２およびそれの関連するシリサイド層５１３）とを有するトランジスタ（例えば、Ｔ１）を画定する。同様に、各ダイオードポリフィンガ（例えば、４３１）は、Ｉ／Ｏに結合された第１電流電極（例えば、Ｎ＋ドレイン領域５１０およびそれの関連するシリサイド層５１８）と、ＶＳＳに結合された第２電流電極（例えば、Ｐ＋ボディ領域５０７およびそれの関連するシリサイド層５１９）とを有するダイオード（例えば、Ｄ２）を画定する。これによって、Ｐ型領域（例えば、Ｐウェル５０３）とＮ型領域（例えば、Ｎ＋ドレイン領域５１０）との間のＰ−Ｎ接合から横型ダイオードを画定する。また、ダイオードポリフィンガは、浮遊素子として示されるが、関連するダイオードの電気機能を制御または変化させることを望む場合、ダイオードポリフィンガは、基準電圧（例えば、ＶＳＳ）または他の信号線に接続されうる。選択された実施形態において、ＮＭＯＳ出力バッファトランジスタ４５２のソースおよびボディ端子は、互いに電気的に分離されうる。このような実施形態の１例において、Ｉ／ＯとＶＳＳ＿ＢＵＬＫとの間のＥＳＤダイオードを提供するために、Ｐ＋ボディ領域（例えば、５０７）およびそれの関連するシリサイド層（例えば、５１９）は、図５に示すようにＶＳＳに結合されずに、別の供給レール、例えば、ＶＳＳ＿ＢＵＬＫに接続されうる。

選択された実施形態において、ＮＭＯＳゲートダイオード組合せデバイス５００は、ＮＭＯＳ出力バッファトランジスタを通して電流流れを制御するためにトランジスタドレイン領域に形成されたドレイン側トランジスタ素子を備えてもよい。ドレイン側トランジスタ素子は、ＥＳＤイベントの間、マルチフィンガＮＭＯＳ出力バッファトランジスタ４５２に固有の複数のバイポーラ接合トランジスタフィンガのより一定なターンオン（ｓｎａｐｂａｃｋ）を提供する。例としてであるが、ＮＭＯＳ Ｔ２に固有のバイポーラ接合トランジスタフィンガは、ゲートフィンガ４０３を備え、バイポーラ接合トランジスタフィンガは、Ｎ＋領域４０９（エミッタ）と、ｐウェル５０３（ベース）と、Ｎ＋領域５１０（コレクタ）とによって形成される。抵抗素子は必須ではないが、異なる製造技術のうちの幾つかを使用して挿入されてもよい。例えば、図４は、シリサイドの形成を先立ってマスク素子４１１〜４１７がドレイン領域の上方に形成されてもよく、よって、マスク素子４１１〜４１７の下の基板において１または複数のドレイン側抵抗器保護酸化物（ＲＰＯ）領域を画定することを示す。このマスク素子の使用は図５に示され、図５は、基板にパターン化酸化物層とともに形成された複数の個別にパターン化されたパターンマスク素子４１２〜４１４を示す。複数の個別にパターン化されたパターンマスク素子４１２〜４１４は、パターンマスク素子４１２−４１４が位置する場所に基板シリサイド５１４〜５２０が形成されることを防止するように、Ｎ＋ドレイン領域５０８，５１０，５１１の或る部分を覆う。特に、第１抵抗素子は、Ｎ＋ドレイン領域５０８のシリサイド化されない部分に形成される。Ｎ＋ドレイン領域５０８のシリサイド化されない部分は、Ｉ／Ｏ端子に接続されたシリサイド層と、ゲート電極４０２に隣接するＮ＋ドレイン領域５０８のシリサイド層５１５との間に位置する。同様に、第２抵抗素子は、Ｉ／Ｏ端子に接続されたシリサイド層５１８と、ゲート電極４０３に隣接するＮ＋ドレイン領域５１０のシリサイド層との間のＮ＋ドレイン領域５１０のシリサイド化されない部分に、形成される。Ｎ＋ドレイン領域５０８、５１０、５１１それぞれの内部にパターンマスク素子（例えば、４１２、４１３、４１４）を配置することによって、２つのシリサイド層（例えば、５１４および５１５）は、各ドレイン領域に形成され、トランジスタゲートに隣接するシリサイド層（例えば、５１５）に形成され、トランジスタゲートの隣にシリサイド層５１５からＩ／Ｏ端子シリサイド層（例えば、５１４）を分離される。

以下に理解されるように、挿入されたドレイン側抵抗素子の値を増加または減少するために、Ｎ＋ドレイン領域のシリサイド化されない部分の幅は、調整および制御されうる。これよって、ＮＭＯＳ出力トランジスタ４５２を通る電流フロー（ｃｕｒｒｅｎｔ ｆｌｏｗ）を減少または増加する。選択された実施形態において、ドレイン側抵抗素子は、製造工程でマスク素子４１１〜４１７を使用されないことによって有効に除去される。他の実施形態において、各トランジスタに関連する抵抗値をさらに増加させるために、マスク素子４１１〜４１７の長さは、ソース領域に向かってトランジスタゲートの上に広がってもよい。マスク素子がドレインおよびゲート素子に重なるデバイスにおいて、トランジスタゲート（例えば、４０２）に隣接するシリサイド層（例えば、５１５、５１７）を除くことは、トランジスタフィンガの全体に沿って一定なターンオンを改良しうる（トランジスタの「マイクロバラスト（ｍｉｃｒｏ ｂａｌｌａｓｔｉｎｇ）」）ので、固有バイポーラ接合トランジスタの優れたスナップバック性能（ｓｎａｐｂａｃｋ ｐｅｒｆｏｒｍａｎｃｅ）が得られる。しかしながら、ＭＯＳＦＥＴトランジスタおよびＲＰＯ抵抗器は設計回路図（ｄｅｓｉｇｎ ｓｃｈｅｍａｔｉｃ）およびネットリストで２つの個別デバイスとなされてもよいので、ゲート（例えば、４０２）とＲＰＯ（４１２）との間に狭いシリサイド層（例えば、４１５）を維持することに関連する設計利点が、ありうる。典型的には、ＲＰＯマスク素子がドレインおよびゲート素子に重なるドレインバラスト（ｄｏｒａｉｎ ｂａｌｌａｓｔｅｄ）ＭＯＳＦＥＴデバイスは単に、ＭＯＳＦＥＴトランジスタおよび直列接続されたＲＰＯ抵抗器の組合せとして、扱われることはできない。このようなデバイスの電気的挙動を説明するための、レイアウト対回路図（ＬＶＳ）チェック、レイアウト設計ルールチェック（ＤＲＣ）、および小型モデルの専用設計キットサポートが、必要とされる。

このような、より大きなＲＰＯマスク素子の使用は図６に示される。図６は、交互ＲＰＯマスク（ａｌｔｅｒｎａｔｅ ＲＰＯ ｍａｓｋ）を画定するドレインおよびソース側抵抗領域にしたがって形成された複数の個別にパターン化されたパターンマスク素子６１０〜６１２とともにＮＭＯＳゲートダイオード組合せデバイス６００の部分的断面図を示す。Ｐ基板６０１のディープＮウェル６０２にＰウェル６０３を形成し、且つ注入されたＰ＋およびＮ＋領域６０７、６０８と、側壁スペーサ６０９とともにパターン化されたゲート電極６０６を画定した後、交互ＲＰＯマスク素子６１０〜６１２は、各トランジスタ（例えば、Ｔ１）のＮ＋ソース領域およびドレイン領域６０８のシリサイド化されない部分の抵抗素子を画定するように形成される。製造シーケンスにおいて、Ｎ＋ドレイン領域、ゲート層６０６のすべておよびＮ＋ソース領域６０８の部分を覆うために、パターンマスク（例えば、６１０）は、シリサイド化の前に形成される。しかし、破線によって示すように、接触シリサイド層の形成に係わらず、Ｉ／Ｏ、プリドライバ、およびＶＳＳ線がＮＭＯＳゲートダイオード組合せデバイスに接続されうるように、マスク素子６１０〜６１２は、電極接触層の形成を先立って除去されてもよい。このデバイス製造の段階でのパターン化マスク素子６１０〜６１２の使用は、基板シリサイド層６１４がパターンマスク素子６１０〜６１２の位置に形成されることを防止する。結果として、第１の直列接続された抵抗素子は、Ｉ／Ｏ端子に接続されたシリサイド層６１４とゲート電極６０６との間のＮ＋ドレイン領域６０８のシリサイド化されない部分に形成される。第２の直列接続された抵抗素子は、シリサイド化されないゲート電極６０６に形成される。第３の直列接続された抵抗素子は、ＶＳＳ端子に接続されたシリサイド層６１４とゲート電極６０６との間のＮ＋ソース領域６０８のシリサイド化されない部分に形成される。しかしながら、横型ゲートダイオード６２１、６２２が影響されないように、パターンマスク素子６１０〜６１２の配置は制御されうる。

抵抗素子を画定するパターン化マスク素子の別の例は、図７に示される。図７は、ドレイン側抵抗領域を画定する交互ＲＰＯマスクにしたがって形成された複数の個別にパターニングされたパターンマスク素子７０１〜７０３を有するＮＭＯＳゲートダイオード組合せデバイス７００の部分的断面図を示す。図６と同様に、交互ＲＰＯマスク素子７０１〜７０３は、Ｐウェル６０３（および下にあるｎウェル６０２およびＰ基板６０１）と、側壁スペーサ６０９およびパターン化されたゲート電極６０６の上に形成される。この形成によって、注入されたＮ＋ドレイン領域６０８の或る部分とゲート電極６０６の或る部分を覆い、各トランジスタ（例えば、Ｔ１）のＮ＋ドレイン領域６０８およびゲート電極６０６のシリサイド化されない部分において抵抗素子を画定する。この目的を達成するために、パターンマスク素子（例えば、７０１）がシリサイド化を先立って形成されることによって、Ｎ＋ドレイン領域の或る部分およびゲート層６０６の或る部分を覆う。破線によって示されるように、接触シリサイド層の形成に係わらず、Ｉ／Ｏ、プリドライバおよびＶＳＳ線がＮＭＯＳゲートダイオード組合せデバイスに接続されうるように、マスク素子７０１〜７０３は、電極接触層の形成を先立って除去されうる。デバイス製造のこの段階でのパターン化マスク素子７０１〜７０３の使用は、ゲートシリサイド層７０４および基板シリサイド層７０５がパターンマスク素子７０１〜７０３の位置に形成されることを防止する。これによって、Ｉ／Ｏ端子に接続されたシリサイド層７０５とゲート電極６０６との間のＮ＋ドレイン領域６０８のシリサイド化されない部分に、第１の直列接続された抵抗素子を形成する。また、第２の直列接続された抵抗素子は、ゲート電極６０６に形成される。このゲート電極６０６には、ゲートシリサイド層７０４は、配置されない。また、横型ゲートダイオード７２１、７２２が影響されないように、パターンマスク素子７０１〜７０３は、制御されうる。

パターンマスク素子によるドレインカバレッジ（ｄｒａｉｎ ｃｏｖｅｒａｇｅ）の程度は、ドレインカバレッジ寸法Ｘ_Ｄによって画定され、ソースカバレッジの程度は、ソースカバレッジ寸法Ｘ_Ｓによって画定される。以下に理解されるように、ソースまたはドレイン領域の最小カバレッジは、任意の所定の製造工程のための最小設計ルールによって制限される。しかしソースまたはドレイン領域の最小カバレッジは、後に形成されたシリサイド層が基板に優れたオーム接触を提供できるようにするために、制御されるべきである。

本明細書に説明されるように、ＥＳＤ保護デバイスは、マルチフィンガＭＯＳＦＥＴデバイスおよびマルチフィンガダイオードデバイスを有する組合せ出力バッファおよびゲートダイオード集積回路構造を使用する。マルチフィンガＭＯＳＦＥＴデバイスおよびマルチフィンガダイオードデバイスは、ゲートポリフィンガによって分離された交互に代わるソース領域およびドレイン領域と、ドレイン領域の隣に挿入されたボディタイ領域とともに、共有されたレイアウト領域に形成され、ドレインとボディ領域との間にゲートダイオードを形成するために、ダイオードポリフィンガによってボディタイ領域から分離される出力バッファおよびＥＳＤダイオードが個別のガードリング構造を要する個別領域ではなく共有されたレイアウト領域に形成されうるので、開示されるＥＳＤ保護デバイスは、少ないレイアウト領域要求とともにＥＳＤ保護回路を提供することによって、１または複数の利点を提供する。

レイアウトの利点を示すために、図８を参照する。図８は、従来技術の出力バッファおよびＳＴＩダイオード構造とともに図１のＥＳＤ保護回路を実装するための集積回路レイアウト８１０を示す。レイアウト８１０に示すように、部品トランジスタ素子（例えば、Ｍ１、ＰＭＯＳ、ＮＭＯＳ）およびダイオード素子（例えば、Ａ１、Ａ２、Ｂ、Ｃ、Ｄ）の各々は、個別レイアウト領域に形成され、それぞれの電圧、信号および／またはＰＡＤランディング（例えば、ＰＡＤランディング（ＰＡＤ ＬＡＮＤＩＮＧ）、ＶＳＳ＿ＢＵＬＫ８１２、ＶＳＳ８１３、ＴＲＩＧＧＥＲ８１４、ＶＤＤ８１５、およびＢＯＯＳＴ８１６）に接続される。特に、ＰＭＯＳ出力バッファトランジスタ（ＰＭＯＳ）は、ＥＳＤダイオード（Ａ１）から個別レイアウト領域に従来の方法で形成され、ＮＭＯＳ出力バッファトランジスタ（ＮＭＯＳ）は、ＥＳＤダイオード（Ｂ）から個別領域に従来の方法で形成される。しかしながら、マルチフィンガＭＯＳＦＥＴデバイスおよびマルチフィンガダイオードデバイスを有する共有されたレイアウト領域に、組合せ出力バッファおよびゲートダイオード集積回路を形成することによって、バッファとダイオード領域との間の横型ガードリングの必要性は、排除される。レイアウト領域要件において結果として生じる減少は、交互配置された出力バッファおよびゲートダイオード組合せデバイスのための集積回路レイアウト８２０とともに示される。ここで、ＰＭＯＳ出力バッファトランジスタ（ＰＭＯＳ）および関連するＥＳＤダイオード（Ａ１）は、同一レイアウト領域に形成される。加えてまたは代替として、ＮＭＯＳ出力バッファトランジスタ（ＮＭＯＳ）および関連するＥＳＤダイオード（Ｂ）は、同一領域に形成されうる。レイアウト８２０に示すように、クランプデバイス（Ｍ１）およびダイオード素子（例えば、Ａ２、Ｃ、Ｄ）は、それぞれ個別レイアウト領域に形成され、それらの対応する電圧、信号、および／またはＰＡＤランディング（例えば、ＰＡＤランディング、ＶＳＳ＿ＢＵＬＫ８２２、ＶＳＳ８２３、ＴＲＩＧＧＥＲ８２４、ＶＤＤ８２５、およびＢＯＯＳＴ８２６）に接続される。しかしながら、ＰＭＯＳ出力バッファおよびＥＳＤダイオードＡ１は、ＰＡＤランディングおよびＶＳＳ８２３に接続された第１共有レイアウト領域に形成される。一方、ＰＡＤランディングおよびＶＤＤ８２５に接続されるように、ＮＭＯＳ出力バッファおよびＥＳＤダイオードＢは、第２共有レイアウト領域に形成される。この方法はまた、バッファをＩ／Ｏパッドに接続するためにガードリングをジャンパする追加的金属層の必要性を排除する。または、バッファを接続するために２つの追加的ＰＡＤランディングの要件を排除しうる。

開示されるＥＳＤ保護デバイスから得られる性能有利点もあり、例えば、ＳＴＩダイオードと比較して、ゲートＥＳＤダイオードの有効抵抗を減少することによって改善されるＥＳＤ性能である。ＭＯＳＦＥＴとゲートダイオードとの間に共有されたドレイン金属フィンガは独立ダイオードより広くに形成されうるので、寄生金属抵抗も低減されうる。ダイオードフィンガはより大きな領域の上に広がるので、開示されるＥＳＤ保護デバイスはまた、独立ＥＳＤダイオードよりも高い故障電流を供給する。これによって、消費される電力密度を低減し、ＥＳＤ中の自己加熱による熱故障点（ｔｈｅｒｍａｌ ｆａｉｌｕｒｅ ｐｏｉｎｔ）を増加される。また、ゲートダイオードとともに開示されるＥＳＤ保護デバイスは、バッファデバイス（ドレイン・ボディ接合）に固有の従来技術のＳＴＩダイオードと比較して改善された性能（高いオン・コンダクタンス、低いターンオン遅延）を提供する。ＥＤＳ保護デバイスは、バッファの総合ボディストラッピング（ｏｖｅｒａｌｌ ｂｏｄｙ ｓｔｒａｐｐｉｎｇ ｏｆ ｔｈｅ ｂｕｆｆｅｒ）を改善する開示されたＥＳＤ保護デバイスの追加的ボディタイ領域から得られる簡単な周辺ボディと比較して、減少されたラッチアップの感受性を有する。

本発明の様々な実施形態にしたがって、改善されたＥＳＤ保護デバイスは、マルチフィンガ出力バッファトランジスタを基板のボディタイ領域からドレイン領域を分離するダイオードポリフィンガとマルチフィンガゲートダイオードとを交互配置することによって、提供される。開示されたＥＳＤ保護デバイスを形成するために使用される様々な製造工程が存在するが、図９は、本発明の選択された実施形態にしたがって、組合せられた出力バッファおよびゲートダイオードを製造する例示的工程流れ９００を、示す。製造シーケンスの選択された実施形態は図９に示されるが、本発明の説明にしたがって、示されたステップのシーケンスは変化、減少または改良されてもよい。例えば、１または複数のステップは選択的に含まれる、または含まれなくてもよい。したがって、本発明の方法が図９の順序で特定されたステップシーケンスを実行することを考えてもよいが、ステップはまた並行して、または異なる順序で、または組合せられる独立動作として実行されてもよい。

図示されるように、方法は、作成された出力バッファのタイプに依存してＮウェルおよび／またはＰウェルが形成された基板を提供することによって、ステップ９０１で開始する。例えば、図３示されるＰＭＯＳゲートダイオード組合せデバイス３００を形成する場合に、半導体基板は所定Ｐドーパントレベル（例えば、約１Ｅ１５ｃｍ^−３）で第１導電性タイプ不純物を有する材料から形成されうるが、任意の所望のドーパントタイプおよび／または濃度も使用されうる。以下に理解されるように、基板３０１は、バルク半導体基板として、半導体・オン・インシュレータ（ＳＯＩ）タイプ基板として形成されうる。ＳＯＩでは、１または複数の追加的半導体層および／またはウェル領域は、エピタキシ半導体成長および／または選択的ドーパント技術、またはＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体またはそれの組合せ、独立でまたはエピタキシ層（例えば、Ｐ型エピ層）と組合せのような任意の半導体材料を使用して形成される。よって、本発明は、任意の特定の基板タイプに制限されない。 基板３０１において、Ｎウェル領域３０２は、少なくともアクティブＰＭＯＳデバイス領域に形成されうる。Ｎウェル３０２は、後に形成されたＰＭＯＳトランジスタおよびゲートダイオードを含有する十分な深さで配置されるように、所定注入エネルギおよびドーパント濃度にＮ型不純物を基板３０１に選択的拡散または注入するためのマスクを使用することによって、第２導電性タイプ不純物を有する第２材料から形成されうる。

ステップ９０２において、ゲート誘電体は、基板の上に形成され、次に、ゲート誘電体層の上方にポリ層を形成する（ステップ９０３）。図３の例を参照して、ゲート誘電体層３０３は、化学蒸着（ＣＶＤ）、プラズマ・エンハンスト化学気相成長法（ＰＥＣＶＤ）、原子層成長方（ＡＬＤ）、熱酸化、またはこれらのものの組合せを使用して、半導体基板の上に絶縁体または誘電体（例えば、二酸化シリコン、酸化窒化物、窒化物、など）を堆積または成長することによって形成されうる。

ステップ９０３において、導電性層３０４は、ＣＶＤ、ＰＥＣＶＤ，ＰＶＤ，ＡＬＤまたはこれらのものの組合せを使用してゲート誘電体層の上方に所定厚に形成または堆積される。しかし、他の製造方法が、使用されてもよい。導電性層３０４は、ポリシリコンまたはドープされたまたはされない非結晶シリコンまたはシリコンゲルマニウムとともに形成されうるが、他の材料も使用されうる。また、導電性層３０４は、１または複数の金属層または他の導電性材料のみ、またはポリシリコン層と組合せて堆積することによって、選択的堆積／エピタキシまたは直接ビーム書込みのような、より変わった工程（ｅｘｏｔｉｃ ｐｒｏｃｅｓｓｉｎｇ）によって金属ベース層とともに形成されうる。

ステップ９０４において、ポリゲート層２１０と、分離され交互配置されたダイオードポリ層２２０，２３０，２４０，２５０，２６０とを画定するためにゲート誘電体およびポリ層は、パターン化および選択的エッチングされる。ポリゲート層２１０は、複数のゲートポリフィンガ２０１−２１３を有する。ダイオードポリ層２２０，２３０，２４０，２５０，２６０は、複数のダイオードポリフィンガ２２１〜２２２、２３１〜２３２、２４１〜２４２、２５１〜２５２、２６１〜２６２を有する以下に説明されるように、ポリシリコン層３０４のフォトレジストを適用およびパターン化することを含んで、任意の所望されるパターンおよびエッチング工程は、半導体基板の上にパターンポリゲートおよびダイオードフィンガを形成するために使用されうるが、多重層マスク技術が使用されてもよい。ゲートダイオードポリ層２２０、２３０、２４０、２５０、２６０を形成する別の方法において、意図するダイオードの接合のシリサイド化を避けることによって、注入されたドレインとボディフィンガとの間の横型ダイオード接合を有効に形成するために、ＲＰＯマスク素子は、ゲートダイオードポリ層と同一の基板領域に形成されうる。

パターンポリゲートおよびダイオードフィンガを形成した後、パターンポリゲートおよびダイオードフィンガの側壁に側壁スペーサ３１５を形成する前または後に、Ｎ＋領域３０５〜３０８およびＰ＋領域３０９〜３１４を含む接触領域３０５〜３１４を形成するために、複数の個別の注入マスクおよび注入工程が、使用される（ステップ９０５）。例えば、低濃度にドープされたソース・ドレイン領域（図示せず）は、１または複数のマスクおよび注入ステップを使用してパターンポリゲートおよびダイオードフィンガの周りに注入されてもよい。マスクおよび注入ステップは、側壁スペーサ３１５の形成、そしてＮ＋領域３０５〜３０８およびＰ＋領域３０９〜３１４の注入と続く。側壁スペーサ３１５を形成する時、誘電体層（例えば、シリコン酸化物または窒化シリコン）が、基板およびパターンポリゲートおよびダイオードフィンガの上に、成長または堆積されてもよい。側壁スペーサ３１５を形成するために、誘電体層は、ドライエッチング（反応イオンエッチング、イオンビームエッチング、プラスマエッチング、レーザエッチング）、ウェットエッチング工程（化学エッチャントが採用される）またはこれらの組合せを含む、１または複数の異方性エッチング工程を使用して選択エッチングされうる。側壁スペーサ３１５を形成した後、Ｎ＋領域３０５、３０７は、注入マスク（図示せず）を使用することによってダイオードポリフィンガに隣接して形成されうる。注入マスクは、ゲートダイオードのボディ領域を形成するために、所定の注入エネルギおよびドーパント濃度を使用して、所定の深さまでＮウェル領域３０２にｎ型不純物を選択的に注入するために、使用される。また、Ｎ＋拡散領域３０６、３０８は、注入マスク（図示せず）を使用して形成されうる。注入マスクは、トランジスタＴ１〜Ｔ３の各々に固有のダイオードのボディ領域を形成するために、Ｎウェル領域３０２の意図しているソース領域に隣接してＮ型不純物を選択的に注入するために使用される。同様に、Ｐ＋領域３０９〜３１４は、注入マスクを使用することによって形成されうる。注入マスクは、ＰＭＯＳトランジスタのソース領域およびドレイン領域を形成するために、注入エネルギおよびドーパント濃度を使用して所定の深さまでＮウェル領域３０２にＰタイプ不純物を選択的に注入するために使用される。

ステップ９０６において、ＥＳＤ保護デバイスの抵抗素子を画定するために、１または複数のシリサイドマスク層は、基板の上に選択的に形成されうる。ステップ９０６を取りぬける破線によって示されるように、シリサイドマスク形成ステップは、必ずしもすべての実施形態によって要されない。しかしながら、シリサイドマスク形成ステップは、基板および／またはゲートのシリサイド化されない部分における抵抗素子を所望のように画定する方法を、提供する。図４〜５の例を参照して、パターンマスク素子４１２〜４１４は、窒化物または酸化物の層を堆積することによって形成されうる。窒化物または酸化物の層は、基板シリサイド層５１４〜５２０をパターンマスク素子４１２〜４１４の位置に形成することを防止するように、Ｎ＋ドレイン領域５０８、５１０、５１１の所定部分を覆うために選択的にパターン化およびエッチングされる。

ステップ９０７において、シリサイド層は、適切なソース／ドレイン領域とパターンポリゲートとダイオードフィンガとに形成されうる。図３を参照すると、シリサイドの選択的形成は、露出された半導体基板とパターンポリゲートとダイオードフィンガの上に、１または複数の金属層を堆積することによって形成される。堆積は、たとえばブランケットまたはスパッタ堆積工程を使用することによって、露出されたソース／ドレインおよびボディ領域のような露出されたゲートおよび基板領域にシリサイドを形成するために使用される金属層を形成する。シリサイド領域３１６〜３２２を形成するための第１金属層と下に位置する半導体材料との間の反応は、初期的急速熱アニールステップを実行することによって促進される。アニールの次に、未反応の金属を誘電体領域（例えば、スペーサおよび溝領域）から除去するためにウェット洗浄ステップを実行し、次に、選択的第２アニールステップを実行する。アニールは、例えば、急速熱処理、炉アニール、スパイクアニール、またはレーザアニールであってよい。選択された実施形態において、アニール処理のタイミングおよび温度は、側壁スペーサ材料３１５とは反応せずに、第１金属層の下に存在するポリシリコンおよびソース／ドレイン領域のほかの半導体材料と、第１金属層の金属を反応させるように制御される。アニール後、第１金属層の未反応の部分は、ピラニアウェット洗浄のような適切な金属エッチングを用いて選択的に除去される。

ステップ９０８において、ＥＳＤ保護デバイスの端子を画定するために、１または複数の金属層は形成される。図３の例を参照すると、１または複数のバックエンドプロセスは、接触部およびゲートポリ領域の上に開口を画定するためにパターニングおよび選択的エッチングされる１または複数の誘電体またはマスク層を堆積することによって、Ｎ＋およびＰ＋拡散領域３０５〜３１４とシリサイド領域３１６〜３２２とに電極接触部を形成するために使用されうる。露出された接触部およびゲートポリ領域において、１または複数の導電性層は、堆積、マスクおよび選択的にエッチングされることによって、トランジスタドレイン領域３０９、３１２、３１３にＩ／Ｏ接触部を形成する。また、ＶＤＤ接触部は、ダイオードボディ領域３０７、ボディ拡散３０６、３０８、およびソース領域３１０、３１１、３１４に形成される。ダイオードボディ領域３０７、ボディ拡散３０６、３０８、およびソース領域３１０、３１１、３１４には、それぞれのボディ領域にシリサイドが短絡され、接合される。また、プリドライバＰＤ．Ｐ接触部は、ＰＭＯＳトランジスタゲート２０３、２０４、２０５に形成される。

バックエンド処理の完了後、製造工程はステップ９０９で終了する。
本明細書に説明されるように、個別の独立ＥＳＤダイオード（例えば、ＳＴＩダイオード）は、横型固有ゲートダイオード（例えば、図３の３３１、３３２）と並列に配置されてもよい。また、接合されたソースボディタイダイオードは、図２〜３示すように、ソース領域同士の間にボディタイ領域を備えることによって、形成されうる。しかしながら、選択された実施形態において、横型固有ゲートダイオードは、主ＥＳＤダイオードまたはＥＳＤダイオードのみとして動作し、ＥＳＤ電流の大部分を通電する。別の実施形態において、図１に示されるブーストバス１０１は、ＶＤＤバス１０２に短絡され、これによって、図１のＡ２ダイオード１１２および図８のＡ２ダイオードの必要性を排除する。さらに、横型寄生ゲートダイオードは、プルアップトランジスタ１１４およびプルダウン出力トランジスタ１２２のいずれの１またはその両方に使用されうる。個別ＥＳＤ保護ダイオードではなく主ＥＳＤ保護ダイオードとして出力バッファトランジスタに固有の横型ゲートダイオードを使用することによって、得られるＥＳＤ保護デバイスは、例えば、等しいＰ−Ｎ接合周辺を有するＳＴＩ境界のあるダイオードと比較して、高い故障電流および高い導電性を提供する。これは、ＥＳＤ電流がいかなるＳＴＩの下にも流れる必要がないが、シリコン表面に沿ってより少ないインピーダンスで流れうるという事実による。また、離れて配置されたＳＴＩダイオードの場合と同様に、パッドに結合された追加的な拡散領域が存在しないので、横型ゲートダイオードは、Ｉ／Ｏパッドの容量性負荷を低減しうる。

今までに、並列に接続された出力バッファトランジスタおよびゲートダイオードのいたるところに、電源導体（例えば、ＶＤＤ電源導体としてのＶＤＤまたはＶＳＳ電源導体としてのＶＳＳ）および導電性パッドに接続するための集積回路静電気放電（ＥＳＤ）保護デバイス方法および装置が提供されることが理解されるべきである。本明細書に説明されるように、出力バッファトランジスタは、ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴゲート電極とともに第１レイアウト領域に形成される。ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴゲート電極は、制御信号を受信するように結合され、１または複数の導電性ゲートフィンガとともに基板の上に形成される。各ゲートフィンガは、第１導電性タイプの基板に形成されたソース領域およびドレイン領域を分離する。選択された実施形態において、出力バッファトランジスタは、ドレイン側抵抗素子を画定する部分的シリサイドドレイン領域として形成される。ゲートダイオードは、基板に形成された第２導電性タイプの１または複数の導電性ダイオードフィンガと、対応する１または複数のボディタイ領域とともに、出力バッファトランジスタと同じ第１レイアウト領域に形成される。形成されるように、各ボディタイ領域は、導電性ダイオードフィンガによって、出力バッファトランジスタからまたは対応するドレイン領域から、分離される。出力バッファトランジスタが複数の並列に接続され接合されたソースボディタイ出力バッファトランジスタとして実装される選択された実施形態において、複数の導電性ゲートフィンガは、単一の導電性ゲートスパイン（ｓｐｉｎｅ）から垂直に広がってもよく、ゲートダイオードは、複数の並列に接続されたダイオードとして実装されてもよい。複数の並列に接続されたダイオードは、複数の導電性ゲートフィンガと並列に交互配置された複数の導電性ダイオードフィンガによって画定される。複数の並列に接続されたダイオードの各々は、ＥＳＤ電流を通電する出力バッファトランジスタに固有のゲートダイオードを備える。よって、ゲートダイオードは、第１導電性タイプのウェル（例えば、Ｎ型）と出力バッファトランジスタのドレインとして機能する第２導電性タイプの拡散領域（例えば、Ｐ型）との間のＰ−Ｎ接合によって形成されうる。

別の形態において、集積回路デバイスおよびそれを形成する方法が提供される。ＩＣデバイスは、第１導体（例えば、パッド導体）と、第２導体（例えば、電源導体）と、第３導体（例えば、電源導体）と、第１導電性タイプの基板領域に形成されたＭＯＳＦＥＴトランジスタとを備える。形成されるように、トランジスタは、基板領域に形成された、第２導電性タイプのソース領域およびドレイン領域を備える。ドレイン領域は第１導体に結合され、ソース領域は第３導体に結合され、基板領域は第２導体に結合され、ゲート電極は、ソース領域およびドレイン領域を分離する導電性ゲート層とともに基板領域の上に形成される。ＩＣデバイスはまた、ダイオードを備え、前記ダイオードは、ＭＯＳＦＥＴトランジスタと同一の基板領域に形成され、第１と第２導体との間に結合される。ダイオードは、基板に形成された第１導電性タイプのボディタイ領域と、第２導電性タイプのＭＯＳＦＥＴトランジスタドレイン領域とから形成される。ボディタイ領域とＭＯＳＦＥＴトランジスタドレイン領域とを互いに分離するために、ダイオードフィンガ層は、ゲート層と並行に基板領域の上に形成される。選択された実施形態において、導電性ゲート層は、単一の導電性ゲートスパインから垂直に広がる複数の導電性ゲートフィンガとして形成され、ダイオード層は、複数の導電性ゲートフィンガと並行に交互配置された複数の導電性ダイオードフィンガとして形成される。他の実施形態において、ダイオード層は、誘電体層、ポリシリコン層、１または複数の金属層、または抵抗器保護酸化物（ＲＰＯ）層から形成される。また、金属ベース接触層は、ＭＯＳＦＥＴトランジスタドレイン領域に形成されうる。ＭＯＳＦＥＴトランジスタドレイン領域は、ＭＯＳＦＥＴトランジスタとダイオードとの間に共有され、入力および／または出力パッドに接続される。

別のさらなる形態において、半導体デバイスおよびそれを形成する工程が提供される。開示される工程において、半導体基板が提供され、第１導電性タイプの第１ウェル領域が半導体基板に形成され、パターンゲート電極フィンガ層およびパターンゲート電極フィンガ層は、第１ウェル領域の少なくとも一部分の上に形成される。また、第２逆導電性タイプのソース領域およびドレイン領域は、第１ウェル領域に形成され、パターンゲート電極フィンガに隣接する。これによって、出力バッファトランジスタを画定する。第１導電性タイプのボディタイ領域は、第１ウェル領域に形成され、パターンダイオードフィンガ層に隣接する。これによって、ゲートダイオードは、並列に出力バッファトランジスタに結合されるように、ボディタイ領域とドレイン領域との間のゲートダイオードを画定する。最後に、１または複数の導電性層は、ボディタイ領域を電源導体に接続し、ドレイン領域を導電性パッドに接続するように形成される。導電性層の形成は、ドレイン側抵抗素子を画定するようにドレイン領域を部分的に覆うためにシリサイド層を形成するステップを含んでもよい。

本明細書に記載される例示的実施形態は、ＥＳＤ保護デバイスおよび関連する製造方法に関する。該製造方法において、マルチフィンガゲートダイオードデバイスを有する出力バッファトランジスタは、ダイオードポリフィンガで交互配置される。ダイオードポリフィンガは、基板におけるボディタイ領域からドレイン領域を分離する。しかし本発明は、例示の実施形態に必ずしも限定されない。例示の実施形態は、出力バッファおよびゲートダイオードと組合せられる集積されたＥＳＤ保護回路の広い範囲に適用可能な本発明の進歩的な態様を説明する。したがって、上述の特定の実施形態は、単なる例であり、本発明に対する限定として解釈されるべきではない。本発明は、ここでの教示の利益を有し、且つ当業者にとって明らかな、異なるが均等な方法において本発明は、修正や実施されうる。したがって、上記記載は、上述の特定の形態に発明を限定するようには意図されていない。対照的に、添付の特許請求の範囲に規定されているように、本発明の主旨および範囲に含まれる代替や変化や等価物を含むように意図されている。よって、当業者は、彼らがその最も広い形態において本発明の主旨および範囲から逸脱することなく様々な変化や代替を作成できることを理解すべきである。

以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項または何れかの請求項において重要とされ、要求され、不可欠とされる特徴や構成要素であると見なされるべきではない。

本明細書で使用した、「備える」、「備えている」、またはこれらの任意の他の派生語は、列挙した構成要素を含むプロセス、方法、物品または装置が、これらの構成要素のみを含むのではなく、明確に列挙されていない構成要素や、このようなプロセス、方法、物品、装置に固有の他の構成要素を含むことができるようにあらゆるものを含むことができる。

Claims (22)

1. 集積回路静電気放電（ＥＳＤ）保護デバイスであって、
   電源導体と；
   導電性パッドと；
   第１レイアウト領域に形成され、前記電源導体と前記導電性パッドとの間に結合された出力バッファトランジスタであって、前記出力バッファトランジスタは、制御信号を受信するように結合されたＭＯＳＦＥＴゲート電極を備え、基板に形成された第１導電性タイプのソース領域およびドレイン領域を互いに分離する導電性ゲートフィンガとともに、前記基板の上に形成されることと；
   前記出力バッファトランジスタと同じ前記第１レイアウト領域に形成され、前記電源導体と前記導電性パッドとの間に結合されたゲートダイオードであって、前記ゲートダイオードは、第２導電性の導電性ダイオードフィンガおよび対応するボディタイ領域とを備え、前記導電性ダイオードフィンガおよび対応する前記ボディタイ領域は、前記導電性ダイオードフィンガによって前記出力バッファトランジスタの前記ドレイン領域から前記ボディタイ領域が分離されるように、前記基板に形成されることと
   を備える、集積回路静電気放電（ＥＳＤ）保護デバイス。
   
2. 前記出力バッファトランジスタは、ＶＤＤ電源導体と前記導電性パッドとの間に結合されたＰＭＯＳトランジスタを備える、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
3. 前記出力バッファトランジスタは、ＶＳＳ電源導体と前記導電性パッドとの間に結合されたＮＭＯＳトランジスタを備える、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
4. 前記出力バッファトランジスタは、部分的にシリサイド化されたドレイン領域を備え、
   前記部分的にシリサイド化されたドレイン領域は、ドレイン側抵抗素子を画定する、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
5. 前記出力バッファトランジスタは、接合されたソースボディタイとともに実装される、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
6. 前記ゲートダイオードは、複数の導電性ダイオードフィンガによって画定される複数の並列接続されたダイオードとして実装され、
   前記複数の並列接続されたダイオードの各々は、ＥＳＤ電流を通電する前記出力バッファトランジスタに固有のゲートダイオードを備える、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
7. 前記ゲートダイオードは、Ｎ−ウェルとＰ＋拡散領域との間のＰ−Ｎ接合によって形成され、
   前記Ｐ＋拡散領域は、前記出力バッファトランジスタのドレインとして機能する、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
8. 前記ゲートダイオードは、Ｐ−ウェルとＮ＋拡散領域との間のＰ−Ｎ接合によって形成され、
   前記Ｎ＋拡散領域は、前記出力バッファトランジスタのドレインとして機能する、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
9. 前記ＭＯＳＦＥＴゲート電極は、複数の前記導電性ゲートフィンガとともに形成されたマルチフィンガＭＯＳＦＥＴのゲート電極からなる、
   請求項１に記載の集積回路ＥＳＤ保護デバイス。
10. 前記基板は、前記電源導体に結合される、
    請求項１に記載の集積回路ＥＳＤ保護デバイス。
11. 集積回路であって、
    第１導体と；
    第２導体と；
    第３導体と；
    第１導電性タイプの基板領域に形成されたＭＯＳＦＥＴトランジスタであって、前記ＭＯＳＦＥＴトランジスタは、第２導電性タイプのゲート電極と、ソース領域およびドレイン領域とを備え、前記ゲート電極と、前記ソース領域およびドレイン領域とは、前記基板領域に形成され、前記ドレイン領域は、前記第１導体に結合され、前記基板領域は前記第２導体に結合され、前記ソース領域は前記第３導体に結合され、前記ゲート電極は、前記ソース領域およびドレイン領域を互いに分離する導電性ゲートフィンガとともに前記基板領域の上に形成されることと；
    前記ＭＯＳＦＥＴトランジスタと同一の基板領域に形成され、且つ前記第１と第２導体との間に結合されたダイオードであって、前記ダイオードは、前記基板に形成された前記第１導電性のボディタイ領域と、前記第２導電性タイプのＭＯＳＦＥＴトランジスタドレイン領域とを備え、前記ボディタイ領域および前記ＭＯＳＦＥＴトランジスタドレイン領域を互いに分離するために、ダイオードフィンガは、前記ゲートフィンガと並行に前記基板領域の上に形成されることと
    を備える、集積回路デバイス。
12. 前記第１導体はパッド導体を備える、
    請求項１１に記載の集積回路デバイス。
13. 前記第２導体は電源導体を備える、
    請求項１１に記載野集積回路デバイス。
14. 前記ＭＯＳＦＥＴトランジスタは、ＶＳＳ電源導体と導体パッドとの間に結合されたＮＭＯＳトランジスタを備える、
    請求項１１に記載の集積回路デバイス。
15. 前記ＭＯＳＦＥＴトランジスタは、部分的にシリサイド化されたドレイン領域を備え、
    前記部分的にシリサイド化されたドレイン領域は、ドレイン側抵抗素子を画定する、
    請求項１１に記載の集積回路デバイス。
16. 前記ＭＯＳＦＥＴトランジスタは、ＶＤＤ電源導体と導体パッドとの間に結合されたＰＭＯＳトランジスタを備える、
    請求項１１に記載の集積回路デバイス。
17. 前記導電性ゲートフィンガは、複数の導電性ゲートフィンガを備える、
    請求項１１に記載の集積回路デバイス。
18. 前記ダイオードフィンガは、複数の導電性ダイオードフィンガを備え、
    複数の導電性ダイオードフィンガは、前記複数の導電性ゲートフィンガと並列であり、且つ前記複数の導電性ゲートフィンガと交互配置される、
    請求項１７に記載の集積回路デバイス。
19. 前記ダイオードフィンガは、誘電体層、ポリシリコン層、１または複数の金属層、または抵抗器保護酸化物（ＲＰＯ）層を備える、
    請求項１１に記載の集積回路デバイス。
20. 前記集積回路デバイスはさらに、前記ＭＯＳＦＥＴトランジスタの前記ドレイン領域に形成された金属ベース接触層を備え、
    前記金属ベース接触層は、前記ＭＯＳＦＥＴトランジスタと、前記第１導体に接続された前記ダイオードとの間に共有される、
    請求項１１に記載の集積回路デバイス。
21. 半導体デバイスに形成する方法であって、
    第１半導体基板を提供することと；
    前記第１半導体基板に第１導電性タイプの第１ウェル領域を形成することと；
    前記第１ウェル領域の少なくとも一部分の上に、パターン化されたゲート電極フィンガ層とパターン化されたダイオードフィンガ層とを形成することと；
    前記第１ウェル領域に、且つ前記パターン化されたゲート電極フィンガに隣接して、前記第１導電性タイプとは反対の第２導電性のソース領域およびドレイン領域を形成することであって、それによって出力バッファトランジスタを画定することと；
    前記第１ウェル領域に、且つ前記パターン化されたダイオードフィンガ層に隣接して前記第１導電性タイプのボディタイ領域を形成することであって、前記形成することによって、前記ボディタイ領域と前記ドレイン領域との間のゲートダイオードを画定し、前記ゲートダイオードは、前記出力バッファトランジスタと並列に結合されることと；
    １または複数の導電性層を形成することによって、前記ボディタイ領域を電源導体に接続し、前記ドレイン領域を導電性パッドに接続することと
    を有する、方法。
22. 前記１または複数の導電性層を形成することは、ドレイン側抵抗素子を画定するように前記ドレイン領域を部分的に覆うためにシリサイド層を形成することを有する、
    請求項２１に記載の方法。

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