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JP2013033560A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ライトマスクが可能で、ＣＡＳアクセス時間が短く、かつＣＡＳサイクル時間が短縮されることで、データ転送効率を高めることが容易にできるＥＣＣ機能付メモリを実現する。
【解決手段】センスアンプ２０ａ，２０ｂの後段にセンスアンプのデータと常に同一データとなるように制御されたページ長と同一ビット数の第１データラッチ３０ａ，３０ｂを配置し、ＣＡＳアクセスの開始により第１データラッチ３０ａ，３０ｂから誤り検出・訂正回路４０へのデータ転送をするとともに、誤り訂正とパリティ生成とをパイプライン処理することで、ＣＡＳアクセス時間とＣＡＳサイクル時間とを短縮する。
【選択図】図１

Description

本発明は、誤り検出・訂正（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を備えた半導体記憶装置に関するものである。
近年、特に混載ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）には、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）を低コストで実現するための高集積化が求められている。メモリ面積の大半を占めるのがメモリアレイ部であり、高集積化を実現するためにメモリセルトランジスタや高誘電率絶縁膜を用いたメモリキャパシタの微細化技術によってメモリセル自体の面積縮小が行われてきた。
スタック型メモリセルの場合、微細化によるキャパシタ表面積の減少に対して、新しい高誘電率絶縁膜の導入によってキャパシタ容量の確保を図ってはいるものの、キャパシタ容量を増大させるには絶縁膜厚を極限までに薄くする必要があり、これがキャパシタ絶縁膜のトンネルリーク電流を増大させている。更に、微細化プロセスではロジックコンパチビリティが強く要求されているために、ストレージノードがシリサイド化されているが、これによってストレージノードの接合リークが増大している。このため、セルの電荷保持時間の悪化が問題となっている。また、製造後のセルキャパシタやトランジスタ特性の経時変動によるセルの電荷保持時間やセルアクセス時間等の信頼性劣化に対する対応も求められている。このようなセルの電荷保持特性や信頼性の劣化を改善する手法として、ＥＣＣ技術を用いることが有用であることが知られている。
ＥＣＣ回路を備えた半導体記憶装置の公知技術としては、例えば特許文献１に、バイトライト機能を有するエラー訂正動作を実現するために、誤り訂正データリードと、前記データの一部を外部データで置換し、当該置換データと当該置換データから生成したパリティデータとをメモリセルにライトバックする一連のシーケンス中でワード線及びセンスアンプを連続的に活性化するシーケンス手法が示されている。
また、特許文献２には、バイトライト機能を有するエラー訂正動作を実現するために、ｎビットの誤り訂正リードデータに対して、その一部のｍビットを外部入力データで置換してライトバックする構成が示されている。
更に、特許文献３には、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）においてバイトマスク機能を有するＥＣＣ動作を実現するために、リードモディファイライトを行う構成が示されており、リードレイテンシ中にシンドローム生成及び誤り訂正までを完了させ、ライト時には、リードレイテンシ中にエラー訂正された読み出しデータを揃えておき、リードレイテンシ経過以降に、パリティ生成及びライトバックをバーストサイクル毎に実行することで、バーストデータ入力を途中で中断することが可能な構成が示されている。
そして、特許文献４には、ＳＤＲＡＭにおいてバイトマスク機能を有するＥＣＣ動作を実現するために、パイプラインリードモディファイライトを行う構成が示されており、ライト動作に先立つリード動作と、ライトデータ及びパリティデータをライトバック時のバス衝突を防ぐために、ＤＱ線をリード用とライト用とに分離する構成や、バースト動作の偶数・奇数サイクルでリード・ライトを分離して行う構成が示されている。
また、これらの半導体記憶装置で記憶データの読み出しが行われる場合には、まず、メモリセルアレイから、ロウアドレスに応じて複数ビットの信号が読み出され、センスアンプで増幅、保持される（ＲＡＳサイクル）。その後、カラムゲートで、カラムアドレスに応じて前記複数ビットのうちから選択される一部のビットの信号が、バッファを介してＥＣＣ回路に入力され、誤り検出・訂正が行われて、半導体記憶装置から読み出しデータとして出力される（ＣＡＳサイクル）。
更に、特許文献５には、バイトマスク機能を有する混載ＤＲＡＭにおいて、ＲＡＳアクセス期間中にメモリセルデータをリードアンプに転送・増幅・保持し、かつページライト動作時に、ライトデータをメモリセルとデータラッチとを兼ねているリードアンプに同時に書き込むことによって、ランダム及びページ動作時のＣＡＳアクセス時間を短縮する手法が示されている。
また、特許文献６には、ライトデータレイテンシを必要とするが、１クロックで１ランダムサイクルＥＣＣ動作が完結する仕様の半導体記憶装置において、ライト動作をパリティ発生及びレジスタへのラッチの第１ステージと、メモリセルへのライトバックの第２ステージとの２ステージ・パイプライン処理とすることで、クロックサイクルを高速化する手法が示されている。
米国特許出願公開第２００６／０１１２３２１号明細書 特開２００３−５９２９０号公報 特開２００５−２５８２７号公報 特開２００６−２４４６３２号公報 特開２００９−９３７０４号公報 米国特許第７０５１２６４号明細書
しかしながら、特許文献１〜４に開示された技術では、メモリセルアレイから読み出された複数ビットの信号のうちの一部がカラムアドレスに応じて選択される場合、カラムアドレスが確定してから、前記選択及び誤り検出・訂正等が行われることになる。このため、ＣＡＳアクセス時間を短縮することが困難であり、したがって、メモリアクセスの高速化を図ることも困難であるという問題点を有していた。
また、特許文献５に開示された技術は、前記課題に鑑みてなされたもので、ＣＡＳアクセス時間を短縮してデータ転送効率を高めることが容易にできるＥＣＣ機能付メモリを実現しているが、ライトマスク機能を実現するために、ライト動作時に誤り訂正と、パリティ生成と、メモリセルへのライトバックとを同一サイクル内に行う必要があるため、ＣＡＳサイクル時間を短縮するのが困難な課題を有していた。
また、特許文献６に開示された技術では、少なくとも１クロック内でワード線活性と、センスアンプ増幅及びカラムアクセスと、ワード線不活性と、プリチャージとの１ランダムサイクルを行う必要があるため、クロックサイクルを上げてデータバンド幅を広げることが難しく、消費電力も大きくなる。また、バイトライト機能を備えていないため、特に混載ＤＲＡＭのような多バス幅を有するメモリにおいて、バスの利用効率を向上させることが難しいという課題を有していた。
本発明は、上記事情に鑑みてなされたもので、特許文献５に記載された半導体記憶装置の構成を改良することで、ライトマスクが可能で、ＣＡＳアクセス時間が短く、かつＣＡＳサイクル時間が短縮されることで、データ転送効率を高めることが容易にできるＥＣＣ機能付メモリを実現することを目的としている。
前記の課題を解決するため、本発明の第１の例の半導体記憶装置は、本体データ信号と誤り検出・訂正符号データ信号とからなる第１のビット数のデータ信号が同時に読み出されるメモリセルアレイと、読み出されたデータ信号を増幅するセンスアンプと、前記センスアンプによって増幅されたデータ信号のうちの一部である第２のビット数のデータ信号をロウアドレスに基づいて選択するセンスアンプデータ選択部と、前記選択された第２のビット数のデータ信号の少なくとも一部に基づいて誤り検出・訂正を行う誤り検出・訂正部と、当該半導体記憶装置の外部から入力された入力データ信号を保持する入出力データ保持部と、前記入出力データ保持部に入出力データ複製スイッチを介して接続された入出力データ複製部と、前記入出力データ複製部に保持されたデータ信号に基づいて誤り検出・訂正符号データ信号生成を行う誤り検出・訂正符号データ信号生成部とを備えたことを特徴とする。
これにより、センスアンプによって増幅されたデータ信号のうちの一部が選択されることによって、その後の処理回路の規模を低減できるとともに、前記選択がロウアドレスに基づいて行われることにより、その選択自体や、その後の誤り検出・訂正等の処理をカラムアドレスが確定しなくても行うことができるので、ＣＡＳアクセス時間を短縮すること等ができる。更に、入出力データと分離された入出力データ複製部データに基づいてパリティ生成を実行できるので、ＣＡＳサイクル時間を短縮すること等ができる。
また、第２の例の半導体記憶装置は、第１の例の半導体記憶装置において、前記センスアンプデータ選択部によって選択された第２のビット数のデータ信号を増幅する増幅部と、前記増幅された第２のビット数のデータ信号のうち第３のビット数のデータ信号を選択する増幅データ信号選択部と、前記入出力データ複製部と前記誤り検出・訂正符号データ信号生成部とから出力された第３のビット数のデータ信号によって、第２のビット数のライトデータ信号の一部を置換するライトデータ置換部とを更に備えたことを特徴とする。
これにより、メモリセルアレイのアクセスビット数と誤り検出・訂正のビット数との比及びメモリアレイへのライトビット数とパリティ生成のビット数との比を大きくすること等が容易にでき、誤り訂正処理時間と回路面積の最適化等が容易になる。
また、第３の例の半導体記憶装置は、第２の例の半導体記憶装置において、前記増幅部による増幅前若しくは増幅後のデータ信号を保持する保持部、又は前記増幅部を兼ねる保持部を更に備えたことを特徴とする。
これにより、同一のロウアドレスに対する読み出しや書き込み等は、メモリセルアレイからの読み出しやセンスアンプによる増幅等を繰り返すことなく、保持部に保持されたデータに対して速やかに行うことができる。また、保持部が増幅部を兼ねる場合には、レイアウト面積の低減が容易になる。
また、第４の例の半導体記憶装置は、第３の例の半導体記憶装置において、前記増幅部及び保持部と前記センスアンプデータ選択部との間を導通遮断させるスイッチを更に備えたことを特徴とする。
これにより、スイッチを遮断状態にすれば寄生容量の影響が低減されるので、増幅部の増幅動作を高速にすること等が容易にできる。また、寄生容量に対する電荷の蓄積、放電が低減されるので、消費電力が低減される。
また、第５の例の半導体記憶装置は、第４の例の半導体記憶装置において、前記ライトデータ信号を前記ライトデータ置換部を介して前記保持部に保持し、前記保持部のデータをライトバックバッファと前記センスアンプデータ選択部とを介して前記メモリセルアレイに書き込むように構成されたことを特徴とする。
これにより、記憶データの一部が書き換えられた場合に、保持部の保持データが更新されるので、前記のような書き換え後の同一のロウアドレスに対する読み出しや書き込み、すなわち例えばページ動作時の種々の順序でのリードアクセスとライトアクセス等も、適切、かつ速やかに行うことができる。更に、前記保持部のデータはＣＡＳサイクルとは独立したサイクルで、まとめてメモリセルアレイに書き込むことができるので、ＣＡＳサイクルの短縮が容易となるとともに、消費電力が低減される。
また、第６の例の半導体記憶装置は、第５の例の半導体記憶装置において、ライトサイクルの次のクロック入力後の一定期間、前記入出力データ複製スイッチが導通されることを特徴とする。
これにより、入出力データ保持部をパイプラインライトデータラッチとして用い、ＥＣＣ機能付リード・モディファイ・ライトシーケンスで、誤り訂正処理とパリティ生成処理とを異なるクロックサイクルでパイプライン動作させることができるので、ＣＡＳサイクル時間を短縮すること等ができる。
また、第７の例の半導体記憶装置は、第５の例の半導体記憶装置において、前記ライトデータ置換部は、前記保持部にデータが保持された後の、２回目以降の外部ライトコマンド入力サイクル、若しくは外部プリチャージコマンド入力サイクル中の一定期間に置換許可を示すことを特徴とする。
これにより、パイプラインで本体データと生成されたパリティデータとで、保持部の保持データを更新することを保障することができ、前記のような書き換え後の同一のロウアドレスに対する読み出しや書き込み、すなわち例えばページ動作時の種々の順序でのリードアクセスとライトアクセス等も、適切、かつ速やかに行うことができ、ＣＡＳサイクルも短縮することができる。
また、第８の例の半導体記憶装置は、第５の例の半導体記憶装置において、前記ライトバックバッファは、外部プリチャージコマンド入力サイクル中の一定期間にメモリセル書き込み許可を示すことを特徴とする。
これにより、メモリセルアレイへの書き込みをＣＡＳサイクルとは独立したサイクルで、まとめてメモリセルアレイに書き込むことができるので、ＣＡＳサイクルの短縮が容易となるとともに、消費電力が低減される。
また、第９の例の半導体記憶装置は、第８の例の半導体記憶装置において、複数クロックサイクルの間継続して前記メモリセル書き込み許可を示すことを特徴とする。
これにより、メモリセルアレイへの書き込み時間がＣＡＳサイクルに対して相対的に増大したときも、メモリセルアレイへの書き込み時間を保証しつつ、ＣＡＳサイクルの更なる短縮が可能となる。
また、第１０の例の半導体記憶装置は、第８の例の半導体記憶装置において、前記メモリセル書き込み許可を示すときに、前記スイッチが導通されることを特徴とする。
これにより、ライトバッファを介する系と保持部のデータラッチの直接駆動の系との２系統で同時にメモリセルアレイへのライトバックが可能となり、ライトバックを高速化できる。
また、第１１の例の半導体記憶装置は、第４の例の半導体記憶装置において、前記ライトデータ置換部を導通させて、前記第２のビット数のライトデータ信号を、前記センスアンプデータ選択部を介して前記メモリセルアレイに書き込むとともに、前記スイッチを介して前記保持部に保持させるように構成されたことを特徴とする。
これにより、パイプラインで本体データと生成されたパリティデータとで、メモリセルアレイへのライトバックと、保持部の保持データの更新とを同時に行うことができ、前記のような書き換え後の同一のロウアドレスに対する読み出しや書き込み、すなわち例えばページ動作時の種々の順序でのリードアクセスとライトアクセス等も、適切、かつ速やかに行うことができ、ＣＡＳサイクルも短縮することができる。また、ランダムサイクルを向上させながら、ライトバッファ個数を削減して、チップ面積を低減することができる。
また、第１２の例の半導体記憶装置は、第２の例の半導体記憶装置において、前記入出力データ複製部のデータで、前記入出力データ保持部のデータを置換する入力データ保持部再複製部を更に備えたことを特徴とする。
これにより、前記保持部に保持される前のデータに対するアクセス要求があった場合に、前記入出力データ複製部のデータをリードアウトすることができる。
また、第１３の例の半導体記憶装置は、第１２の例の半導体記憶装置において、外部リードコマンド入力サイクルで、かつ直近のライトサイクルと同一アドレスアクセスの時に限って、前記入力データ保持部再複製部の置換許可を示すことを特徴とする。
これにより、前記保持部に保持される前のデータへのアクセス要求に対し、前記入出力データ複製部のデータをリードアウトすることができるので、ライト動作をパイプライン処理する場合であっても、ページのライト・リード動作を連続して、矛盾なく実行することができ、バスの高効率化によるデータバンド幅の向上を実現できる。
また、第１４の例の半導体記憶装置は、第３の例の半導体記憶装置において、前記誤り検出・訂正部による訂正データ信号の一部と、当該半導体記憶装置の外部から入力された入力データ信号の一部とを選択的に前記入出力データ保持部に保持させる置換選択部を更に備えたことを特徴とする。
また、第１５の例の半導体記憶装置は、第１４の半導体記憶装置において、前記置換選択部は、訂正データ信号の一部と入力データ信号の一部との選択を示すマスク信号と、選択したデータ信号の前記入出力データ保持部への保持許可を示す保持許可信号とに基づいて制御されることを特徴とする。
これらにより、置換されるデータ位置や置換の有無等が容易に制御でき、例えば、バイトライトやビットライト等を行わせることができる。
また、第１６の例の半導体記憶装置は、第１５の例の半導体記憶装置において、前記保持許可信号は、訂正データ信号が確定した後のタイミングで保持許可を示すことを特徴とする。
これにより、訂正データ信号が確定する前後に無駄な保持データの反転が生じて消費電力が増大するのが防止される。
また、第１７の例の半導体記憶装置は、第１５の例の半導体記憶装置において、前記入出力データ複製スイッチの導通時には、前記保持許可信号が保持禁止を示すことを特徴とする。
これにより、入出力データを前記入出力データ複製部に保持したときに、新たに誤り訂正データ若しくは誤り訂正データの一部を外部入力データ信号でオーバーライトされてレーシングが生じることが防止される。
また、第１８の例の半導体記憶装置は、第１５の例の半導体記憶装置において、前記ライトデータ置換部の導通時には、前記保持許可信号が保持禁止を示すことを特徴とする。
これにより、入出力データ信号複製部に保持され、保持部に書き込まれるデータ信号が誤り検出・訂正部を介して再度入出力データ保持部に伝達されても、そのデータ信号によって、入出力データ保持部に保持されているデータ信号がオーバーライトされてレーシングが生じることが防止される。
また、第１９の例の半導体記憶装置は、ロウアドレス信号で選択されたメモリセルデータを増幅・保持するデータ増幅・保持部と、誤り訂正部と、誤り訂正データの一部を外部入力データで置換して入出力データを保持する入出力データ保持部と、前記入出力データの保持データを複製して保持する入出力データ複製部と、誤り検出・訂正符号データ信号生成部と、前記データ増幅・保持部に対するライトバック部と、メモリセルに対するライトバック部とを備えたことを特徴とする。
これらにより、リードのＣＡＳアクセス時間を短縮するとともに、ライト動作をパイプライン処理することによって、ＣＡＳサイクル時間を短縮すること等ができる。
本発明によれば、ＣＡＳサイクル時間を短縮してデータ転送効率を高めること等が容易にできる。
本発明の実施形態１の半導体記憶装置の要部の構成を示すブロック図である。 図１中の第１データラッチの詳細構成例を示す回路図である。 図１の半導体記憶装置の動作を示すタイミングダイアグラムである。 本発明の実施形態２の半導体記憶装置の要部の構成を示すブロック図である。 図４の半導体記憶装置の動作を示すタイミングダイアグラムである。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《実施形態１》
〈半導体記憶装置の構成〉
図１は、本発明の実施形態１における例えばＤＲＡＭである半導体記憶装置の要部の構成を示している。同図において、１ａ〜１ｃはＮＡＮＤ素子、２ａ〜２ｃはＡＮＤ素子、３ａ〜３ｈはインバータ素子、４ａ〜４ｃはトライステート素子、５ａ〜５ｆはトランスファゲート、６ａ〜６ｂはマルチプレクサ、７ａ〜７ｂはデマルチプレクサ、８ａ〜８ｂはマルチプレクサ・デマルチプレクサであり、１０ａと１０ｂはそれぞれノーマルデータ用とパリティデータ用とのメモリセル、２０ａと２０ｂはそれぞれノーマルデータ用とパリティデータ用とのセンスアンプ、３０ａと３０ｂはそれぞれノーマルデータ用とパリティデータ用との第１データラッチ、４０は誤り検出・訂正回路、５０はパリティ生成回路、６０は第２データラッチ、７０は第３データラッチ、８０は制御部である。
第１データラッチ３０ａ，３０ｂは、具体的には例えば図２に示すような構成を有しており、データアンプの機能を兼ねている。図２において、ＴＮ１〜ＴＮ３はＮＭＯＳ（ＮチャネルＭｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＴＰ１〜ＴＰ２はＰＭＯＳトランジスタである。この構成はクロスカップリング型ラッチアンプであり、第１データラッチ制御信号ＭＳＥＮがＨ（Ｈｉｇｈ）レベルにされると、１対の入力信号線間の電位差を増幅して論理レベルＨ又はＬ（Ｌｏｗ）レベルの信号を出力するとともに、そのレベルを保持するようになっている。すなわち、データアンプとラッチとの機能を兼用することでレイアウト面積の最小化を図りやすい構成である。
図１において、ＧＤＬ／ＮＧＤＬ＜５４３：０＞はグローバルデータ線、ＲＤ＜５４３：０＞は第１データラッチ３０ａ，３０ｂの出力である第１データラッチノード、ＷＲＤ＜１２７：０＞は第２データラッチ６０の出力である第２データラッチノード、ＷＲＤＬ＜１２７：０＞は第３データラッチ７０の出力である第３データラッチノード、ＤＩ／ＤＯ＜１２７：０＞は入出力データバスである。
また、マルチプレクサ・デマルチプレクサ８ａ，８ｂ、メモリセル１０ａ，１０ｂ、及びセンスアンプ２０ａ，２０ｂは、それぞれ互いに１０２４本又は６４本のビット線（セルアクセスビット線）を介して接続され、１０２４ビットのノーマルデータと６４ビットのパリティデータとが同時に読み出し又は書き込みされるようになっている。
ＳＥＮはセンスアンプ制御信号、ＣＳＬＥＮはセンスアンプ・グローバルデータ線接続制御信号、ＳＷＥＮは第１データラッチ入力制御信号、ＭＳＥＮは第１データラッチ制御信号、ＲＯＥＮは第１データラッチ出力制御信号、ＥＣＣＴＧは第２データラッチ転送制御信号、ＷＤＴＧは第３データラッチ転送制御信号、ＡＤＨＩＴはリードアドレスヒット信号、ＷＥＮＤ１はラッチライト制御信号、ＷＥＮＤ２はメモリセルライト制御信号、ＯＥはリード出力制御信号、ＡＸ＜０＞はロウプリデコード信号、ＡＹ＜３：０＞はカラムプリデコード信号、ＡＹＬ＜３：０＞はラッチされたカラムプリデコード信号、ＮＷＭＳＫ＜１５：０＞はライトマスク信号である。
この半導体記憶装置では、装置と外部の回路との間では、入出力データバスＤＩ／ＤＯ＜１２７：０＞を介して１２８ビットのデータが入出力されるとともに、１２８ビットのデータに対して８ビットのパリティデータが付加されてＥＣＣ処理が行われるようになっている。また、更にライトマスク機能を備え、１２８ビットの入力データのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞によって指定される例えば１バイト単位や１ビット単位、所定数のビット単位等のデータだけを書き換えることができるようになっている。
また、２クロック以上で１サイクルが完結するページ動作も可能なように構成されている。
〈半導体記憶装置の動作〉
このように構成された回路の動作を、図３のタイミングダイアグラムを参照して説明する。ランダム動作も可能であるが、本発明の目的・効果がページのＣＡＳサイクル短縮であるので、ページ動作に限定して説明を行う。
〈ＲＡＳアクセス動作〉
期間Ｔ１〜Ｔ２はＲＡＳアクセス動作であり、ここでは２ＣＡＳサイクルで完了する例を示している。制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＬレベルとなること（ＲＡＳコマンド）を検知することで期間Ｔ１ではＲＡＳ動作させ（ＲＡＳサイクル）、３クロック目の期間Ｔ３で、ライトイネーブル信号ＮＷＥのＨレベル及びロウアドレスストローブ信号ＮＲＡＳのＬレベルを検知してリード動作をさせる（ＣＡＳサイクル）ように制御する。
まず、ＲＡＳサイクルＴ１，Ｔ２では、ＲＡＳコマンドが検知されると、図示しないワード線がイネーブル（アクティブレベル）となり、メモリセル１０ａ，１０ｂからビット線上にメモリセルデータ（１０２４ビットのノーマルデータと６４ビットのパリティデータ）が読み出され、引き続いてセンスアンプ制御信号ＳＥＮがイネーブルとなって、センスアンプ２０ａ，２０ｂが動作する。
その後、マルチプレクサ・デマルチプレクサ８ａ，８ｂは、センスアンプ・グローバルデータ線接続制御信号ＣＳＬＥＮがＨレベルとなることで、ＲＡＳコマンドが検知された際に確定しているロウプリデコード信号ＡＸ＜０＞に応じて、１０２４＋６４本のビット線のうち５１２＋３２本を選択してグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞に接続する。更に、このとき第１データラッチ入力制御信号ＳＷＥＮがＨレベルにされることによって、トランスファゲート５ｃ，５ｄは導通状態となる。そこで、選択されたビット線のデータがグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を介して第１データラッチ３０ａ，３０ｂに入力される。ただし、この時点では、グローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞の配線容量は通常大きいのでグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞及び第１データラッチ３０ａ，３０ｂに入力される信号の電位はわずかにだけ変化する。
次に、第１データラッチ制御信号ＭＳＥＮがＨレベルにされると、第１データラッチ３０ａ，３０ｂのデータが増幅され始め、更に、第１データラッチ入力制御信号ＳＷＥＮがＬレベルにされてグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞の大きな寄生容量が分離されると、第１データラッチノードＲＤ＜５４３：０＞の電位は急速に増幅されて、データが確定する。ここで、前記のように第１データラッチノードＲＤ＜５４３：０＞とグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞とを分離すれば、グローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞がフル振幅にまで不要に増幅されないことになるので低電力化も容易に図られることになる。また、ここでは２ＣＡＳサイクルでＲＡＳサイクルが完了する例を示しているが、このサイクル数は任意に選択可能である。例えばメモリセルアレイサイズが大きくリードデータの確定に時間がかかる場合は、ＣＡＳクロックサイクルを変えないで、ＲＡＳサイクルのクロック数を増やすことができ、ＣＡＳサイクルがメモリアレイサイズに大きく依存するセルからのリード速度に依存しないように設定できる。
〈ページライト動作〉
期間Ｔ５，Ｔ６，Ｔ８はページライト動作の例であり、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＬレベルであること（ＲＡＳコマンド）とライトイネーブル信号ＮＷＥのＬレベルとを検知してページライト動作させる。ここで、誤り訂正機能とバイトライト機能とを有する場合には、ライト動作はリード・モディファイ・ライトシーケンスが必要となる。このため、ＲＡＳサイクルＴ１及びＴ２で、リードと同様に第１データラッチノードＲＤ＜５４３：０＞にメモリセルデータの読み出し、増幅、保持がなされていることが必要となる。
ＣＡＳサイクルＴ５では、最初に、誤り訂正動作が行われる。すなわち、マルチプレクサ６ａ，６ｂは、第１データラッチ出力制御信号ＲＯＥＮがＨレベルとなることで、カラムプリデコード信号ＡＹ＜３：０＞に応じて、第１データラッチノードＲＤ＜５４３：０＞のデータのうち、１／４の１２８＋８ビットを選択して、ノーマルリードデータ及びパリティリードデータとして誤り検出・訂正回路４０に入力し、誤り検出・訂正回路４０は、１２８ビットの誤り訂正データを出力する。
その後、第２データラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、誤り検出・訂正回路４０から出力された誤り訂正データのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＨレベルのビットに対応するバイト位置だけが入力データバスＤＩ＜１２７：０＞のデータに置き換えられた書き込みデータが、第２データラッチ６０の第２データラッチノードＷＲＤ＜１２７：０＞に保持される。ここで、第２データラッチノードＷＲＤ＜１２７：０＞には、入力データバスＤＩ＜１２７：０＞からのパスのデータと誤り検出・訂正回路４０からのパスのデータとが入力されるが、対応するビット位置のトランスファゲート５ａ，５ｂはライトマスク信号ＮＷＭＳＫ＜１５：０＞によって制御され、同時に導通状態になることはないので、第２データラッチ６０に入力される信号が衝突して第２データラッチノードＷＲＤ＜１２７：０＞のレベルが不定となる状況は発生しない。
続くＣＡＳサイクルＴ６となると、最初に、第３データラッチ転送制御信号ＷＤＴＧがＨレベルになって、第２データラッチノードＷＲＤ＜１２７：０＞のデータが、第３データラッチノードＷＲＤＬ＜１２７：０＞にコピーされ、第３データラッチノードＷＲＤＬ＜１２７：０＞が確定し次第、第３データラッチ転送制御信号ＷＤＴＧがＬレベルとなる。第３データラッチノードＷＲＤＬ＜１２７：０＞のデータは、デマルチプレクサ７ａに入力されるとともに、パリティ生成回路５０に入力され、生成されたパリティデータがデマルチプレクサ７ｂに入力される。ＣＡＳサイクルＴ６はライトサイクルであるので、生成されるパリティデータが確定した後のタイミングでラッチライト制御信号ＷＥＮＤ１がＨレベルになると、デマルチプレクサ７ａ，７ｂが活性化され、入力されたデータとパリティデータとを、５１２＋３２本の第１データラッチノードＲＤ＜５４３：０＞のうち、ラッチされたカラムプリデコード信号ＡＹＬ＜３：０＞に応じて選択される１２８＋８本に伝達する。このラッチされたカラムプリデコード信号ＡＹＬ＜３：０＞は、ＣＡＳサイクルＴ５でアクセスされたカラムプリデコード信号ＡＹ＜３：０＞がラッチされたアドレスである。
また、同時にサイクルＴ６でアクセスされたカラムプリデコード信号ＡＹ＜３：０＞に応じて、誤り訂正動作が行われ、誤り訂正データのうち、バイト位置だけが入力データバスＤＩ＜１２７：０＞のデータに置き換えられた書き込みデータが第２データラッチノードＷＲＤ＜１２７：０＞にラッチされる。ここで、第２データラッチ転送制御信号ＥＣＣＴＧがＨレベルになるタイミングは、第３データラッチ転送制御信号ＷＤＴＧがＬレベルとなった後のタイミングであり、サイクルＴ６で誤り訂正されたデータ、若しくは入力データバスＤＩ＜１２７：０＞のデータによってサイクルＴ５で第２データラッチノードに書き込まれたデータが上書きされる前に、当該データは第３データラッチ７０にコピーされる。また、ラッチライト制御信号ＷＥＮＤ１がＨレベルになるタイミングは、第２データラッチ転送制御信号ＥＣＣＴＧがＬレベルになった後のタイミングであり、サイクルＴ６で第２データラッチ６０に保持された誤り訂正されたデータを、新たに第１データラッチノードＲＤ＜５４３：０＞に書き込むデータで上書きすることはない。サイクルＴ６で第２データラッチ６０に保持された誤り訂正されたデータは、サイクルＴ７となると第３データラッチ７０にコピーされてパリティ生成が行われるが、サイクルＴ７はリードサイクルなので、デマルチプレクサ７ａ及び７ｂは活性化されず、書き込みデータはデマルチプレクサ７ａ及び７ｂに入力されたまま保持される。
サイクルＴ８では、アクセスされたカラムプリデコード信号ＡＹ＜３：０＞に応じて、誤り訂正動作が行われ、誤り訂正データのうち、バイト位置だけが入力データバスＤＩ＜１２７：０＞のデータに置き換えられた書き込みデータが第２データラッチノードＷＲＤ＜１２７：０＞にラッチされる。同時に、サイクルＴ７で生成された書き込みデータが、デマルチプレクサ７ａ及び７ｂが活性化されることによって、第１データラッチノードＲＤ＜５４３：０＞にラッチされる。
サイクルＴ９で、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＨレベルであること（プリチャージコマンド）と、それが最初のプリチャージサイクルであること、更に１回以上のＣＡＳライトアクセスがあったことを検知して、内部ラッチライトサイクルを実行する。当該サイクルでは、サイクルＴ８で第２データラッチ６０に保持された誤り訂正されたデータが、サイクルＴ９となると第３データラッチ７０にコピーされてパリティ生成が行われ、生成されるパリティデータが確定した後のタイミングでラッチライト制御信号ＷＥＮＤ１がＨレベルになって、デマルチプレクサ７ａ，７ｂが活性化され、入力されたデータとパリティデータとが、第１データラッチノードＲＤ＜５４３：０＞にラッチされる。なおまた、本実施形態では、誤り訂正動作は行われないとしているが、制御の簡略化のために実行してもよい（得られた誤り訂正データは不使用）。
サイクルＴ１０で、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＨレベルであること（プリチャージコマンド）と、それが２回目のプリチャージサイクルであること、更に１回以上のＣＡＳライトアクセスがあったことを検知して、内部ライトバックサイクルを実行する。当該サイクルでは、トライステート素子４ａ，４ｂに入力されている５１２＋３２本の第１データラッチノードＲＤ＜５４３：０＞の全データを、メモリセルライト制御信号ＷＥＮＤ２を活性化することによって、５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞のうち、カラムプリデコード信号ＡＹ＜３：０＞に応じて選択される１２８＋８本に伝達する。一方、センスアンプ・グローバルデータ線接続制御信号ＣＳＬＥＮがＨレベルになると、マルチプレクサ・デマルチプレクサ８ａ，８ｂは、前記５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を、１０２４＋６４本のビット線のうち、ロウプリデコード信号ＡＸ＜０＞に応じて選択される５１２＋３２本に接続する。このとき、センスアンプ制御信号ＳＥＮがイネーブルであることによってセンスアンプ２０ａ，２０ｂは動作状態となっているが、トライステート素子４ａ，４ｂの方が駆動能力を大きく設定されていれば、両者のデータが異なる場合には、ビット線のデータはトライステート素子４ａ，４ｂから出力されるデータに置き換えられ、これがメモリセル１０ａ，１０ｂに書き込まれる。
サイクルＴ１１で、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＨレベルであること（プリチャージコマンド）と、それが３回目のプリチャージサイクルであること、更に１回以上のＣＡＳライトアクセスがあったことを検知して、プリチャージサイクルを実行する。当該サイクルでは、図示されないワード線が不活性化されることでメモリセルデータが確定・保持されて、更に、センスアンプ制御信号ＳＥＮ及び第１データラッチ制御信号ＭＳＥＮがＬレベル、第１データラッチ入力制御信号ＳＷＥＮがＨレベルとなり、図示されないプリチャージ回路によってグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞及びビット線がプリチャージされる。
以上の構成によって、ロウプリデコード信号ＡＸ＜０＞による選択によって１／２のビット数にされることで第１データラッチ３０ａ，３０ｂの回路規模を低減できるうえ、メモリセル１０ａ，１０ｂから読み出されたデータが第１データラッチ３０ａ，３０ｂに保持された後に入力データバスＤＩ＜１２７：０＞のデータがメモリセル１０ａ，１０ｂに書き込まれる場合でも、改めてセンスアンプ２０ａ，２０ｂのデータを第１データラッチ３０ａ，３０ｂに転送したりすることなく、カラムプリデコード信号ＡＹ＜３：０＞が確定し次第、即座に、第１データラッチ３０ａ，３０ｂにラッチされたデータを後段の誤り検出・訂正回路４０に転送できるので、ＥＣＣ処理が行われる場合、特にページ動作時であっても、ＣＡＳレイテンシの増加や、ＣＡＳサイクルタイムの増大を抑制することができる。
更に、ライトマスクを可能とするためにはリード・モディファイ・ライト動作が必要であることを前述しているが、従来は１ＣＡＳライトサイクル中で、誤り訂正と、パリティ生成と、メモリセル１０ａ，１０ｂへのライトバックとを行う必要があったものを、それぞれを３ステージに分けてパイプライン処理することが可能となり、ＣＡＳサイクルタイムの短縮が可能となる。
また、本発明の実施形態ではライトバックのサイクルを１ＣＡＳサイクルとしているが、複数クロックにまたがるように構成可能である。更に、前記のように、ＲＡＳサイクルのクロック数を任意に設定が可能であるから、メモリアレイサイズに大きく依存するメモリセル１０ａ，１０ｂからのリード速度と、メモリセル１０ａ，１０ｂへのライトバック速度とに依存せずにＣＡＳクロックサイクルを設定することができる。ＣＡＳクロックサイクルはほぼ誤り訂正時間、若しくはパリティ生成に要する時間にまで短縮できることから、極めて高速なＣＡＳサイクルを実現することができる。
また、ページライトマスクＣＡＳアクセスの度にセンスアンプ２０ａ，２０ｂから第１データラッチ３０ａ，３０ｂに対してデータ転送をする必要も、また第１データラッチ３０ａ，３０ｂからセンスアンプ２０ａ，２０ｂを介してメモリセル１０ａ，１０ｂにデータをライトバックする必要もないので、寄生容量負荷の大きなグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を駆動させずに済み、大幅な低電力化が容易になる。
本半導体記憶装置は、特に大容量でデータバス幅の広い混載ＤＲＡＭに適した構成であって、バイトライト機能によってバスの利用効率を高めながら、高速なページサイクル動作で高バンド幅を実現し、しかも超低電力動作が可能であり、１クロック仕様の混載ＤＲＡＭに対して、データバンド幅及び電力パフォーマンスともに優位となる。
〈ページリード動作〉
ａ．通常リード動作
ＣＡＳサイクルＴ３及びＴ４では、ページリード動作の例が示されており、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＬレベルであること（ＲＡＳコマンド）とライトイネーブル信号ＮＷＥのＨレベルとを検知してページリード動作させる。マルチプレクサ６ａ，６ｂは、第１データラッチ出力制御信号ＲＯＥＮがＨレベルとなることで、ＣＡＳサイクルであることが検知された際に確定しているカラムプリデコード信号ＡＹ＜３：０＞に応じて、第１データラッチ３０ａ，３０ｂから出力された５１２＋３２ビットの第１データラッチノードＲＤ＜５４３：０＞のデータのうち、１／４の１２８＋８ビットを選択し、ノーマルリードデータ及びパリティリードデータとして誤り検出・訂正回路４０に入力する。誤り検出・訂正回路４０は、誤り訂正された１２８ビットの誤り訂正データを出力する。
その後、誤り訂正が完了するタイミングで第２データラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、リードサイクル時にはライトマスク信号ＮＷＭＳＫ＜１５：０＞がＬレベルに制御されるので、全誤り訂正データが第２データラッチ６０にラッチされ、リード出力制御信号ＯＥを活性化して、出力データバスＤＯ＜１２７：０＞へ出力される。
ロウアドレスストローブ信号ＮＲＡＳがＨレベルであること（プリチャージコマンド）を検出した場合、前述のページライト動作で説明されたプリチャージシーケンスが実行され、図示されないプリチャージ回路によってグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞及びビット線がプリチャージされる。ページサイクル中にライトサイクルがなかった場合には、ページライト後の外部プリチャージコマンドサイクルとして３クロックサイクル必要であったところを、１クロックサイクルとして、ランダムアクセス速度を改善することもできる。また、本実施形態ではＣＡＳリードレイテンシが０の例を示しているが、レイテンシは目的に応じて可変できることは言うまでもない。
ページリード動作では、改めてセンスアンプ２０ａ，２０ｂのデータを第１データラッチ３０ａ，３０ｂに転送することなく、カラムプリデコード信号ＡＹ＜３：０＞が確定し次第、即座に、第１データラッチ３０ａ，３０ｂにラッチされたデータを後段の誤り検出・訂正回路４０に転送できるので、ＥＣＣ処理が行われる場合、特にページ動作時であっても、ＣＡＳレイテンシの増加や、ＣＡＳサイクルタイムの増大を抑制することができる。また、ページリードＣＡＳアクセスの度にセンスアンプ２０ａ，２０ｂから第１データラッチ３０ａ，３０ｂに対して、寄生容量負荷の大きなグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を駆動してデータ転送をする必要がなく、容易に低電力化できる。
ｂ．ライトラッチデータヒット・リード動作
ＣＡＳサイクルＴ７では、ライトラッチデータヒット・リード動作の例が示されている。この動作モードでは、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＬレベルであること（ＲＡＳコマンド）とライトイネーブル信号ＮＷＥのＨレベルとを検知してリード動作がスタートし、誤り訂正動作が行われる。同時に、直前のライトサイクル（本例ではサイクルＴ６）でアクセスされたアドレスと、サイクルＴ７のリードアクセスアドレスとが同一であることとを検知して、リードアドレスヒット信号ＡＤＨＩＴがＨレベルとなっている。誤り訂正が完了するタイミングで第２データラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、リードアドレスヒット信号ＡＤＨＩＴがＨレベルであるので、誤り訂正データではなく、第３データラッチ７０に保持されているデータが第２データラッチ６０にラッチされ、リード出力制御信号ＯＥを活性化して、出力データバスＤＯ＜１２７：０＞へ出力される。プリチャージ動作は上記通常リードの場合と同様である。
本構成によって、外部からライトされたデータで、まだ第１データラッチ３０ａ，３０ｂにラッチされていない（第３データラッチ７０に保持されている）データに対するリード要求があった場合も、第３データラッチ７０のデータをバイパスして出力することにより、矛盾のないリードデータを出力することができる。更に、前述したような、極めて高速なＣＡＳサイクルを実現しつつ、１ＣＡＳサイクル毎にライトとリードとを任意に混在させたページアクセスが可能となり、特に大容量でデータバス幅の広い混載ＤＲＡＭにおいて、高効率のバスアクセスを、極めて高バンド幅で実現することが可能となる。
《実施形態２》
図４は、本発明の実施形態２における半導体記憶装置の要部の構成を示している。図４の半導体記憶装置は、実施形態１の半導体記憶装置と比べて、ラッチ・メモリセルライト制御信号ＷＥＮＤ３によって、ノーマルデータ用とパリティデータ用との第１データラッチ３０ａ，３０ｂと、ノーマルデータ用とパリティデータ用とのメモリセル１０ａ，１０ｂとに、第３データラッチノードＷＲＤＬ＜１２７：０＞の信号が同時にライトされるように制御される点が異なっている。
このように構成された回路の動作を、図５のタイミングダイアグラムを参照して説明する。ただし、リード動作に関しては、通常リード、ライトラッチデータヒット・リード動作のいずれも実施形態１と同じであり、効果も同様であるので、ページライト動作に限定して説明を行う。
〈ページライト動作〉
期間Ｔ５，Ｔ６，Ｔ８はページライト動作の例であり、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＬレベルであること（ＲＡＳコマンド）とライトイネーブル信号ＮＷＥのＬレベルとを検知して、ページライト動作させる。ここで、誤り訂正機能とバイトライト機能とを有する場合には、ライト動作はリード・モディファイ・ライトシーケンスが必要となる。このため、ＲＡＳサイクルＴ１及びＴ２で、リードと同様に第１データラッチノードＲＤ＜５４３：０＞にメモリセルデータの読み出し、増幅、保持がなされていることが必要となる。
ＣＡＳサイクルＴ５では、最初に、誤り訂正動作が行われる。すなわち、マルチプレクサ６ａ，６ｂは、第１データラッチ出力制御信号ＲＯＥＮがＨレベルとなることで、カラムプリデコード信号ＡＹ＜３：０＞に応じて、第１データラッチノードＲＤ＜５４３：０＞のデータのうち、１／４の１２８＋８ビットを選択して、ノーマルリードデータ及びパリティリードデータとして誤り検出・訂正回路４０に入力し、誤り検出・訂正回路４０は、１２８ビットの誤り訂正データを出力する。
その後、第２データラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、誤り検出・訂正回路４０から出力された誤り訂正データのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＨレベルのビットに対応するバイト位置だけが入力データバスＤＩ＜１２７：０＞のデータに置き換えられた書き込みデータが、第２データラッチ６０の第２データラッチノードＷＲＤ＜１２７：０＞に保持される。
上記のライトコマンドが入力された最初のサイクルの動作は実施形態１と同様であるが、続くＣＡＳサイクルＴ６からの動作が異なっている。まず、第３データラッチ転送制御信号ＷＤＴＧがＨレベルになって、第２データラッチノードＷＲＤ＜１２７：０＞のデータが、第３データラッチノードＷＲＤＬ＜１２７：０＞にコピーされ、第３データラッチノードＷＲＤＬ＜１２７：０＞が確定し次第、第３データラッチ転送制御信号ＷＤＴＧがＬレベルとなる。第３データラッチノードＷＲＤＬ＜１２７：０＞のデータは、トライステート素子４ａに入力されるとともに、パリティ生成回路５０に入力され、生成されたパリティデータがトライステート素子４ｂに入力される。ＣＡＳサイクルＴ６はライトサイクルであるので、生成されるパリティデータが確定した後のタイミングでラッチ・メモリセルライト制御信号ＷＥＮＤ３がＨレベルになると、元のデータとパリティデータとからなる１２８＋８ビットがトライステート素子４ａ，４ｂからデマルチプレクサ７ａ，７ｂに入力される。デマルチプレクサ７ａ，７ｂは、入力されたデータとパリティデータとを、５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞のうち、ラッチされたカラムプリデコード信号ＡＹＬ＜３：０＞に応じて選択される１２８＋８本に伝達する。
一方、センスアンプ・グローバルデータ線接続制御信号ＣＳＬＥＮがＨレベルになると、マルチプレクサ・デマルチプレクサ８ａ，８ｂは、上記５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を、１０２４＋６４本のビット線のうち、ロウプリデコード信号ＡＸ＜０＞に応じて選択される５１２＋３２本に接続する。このとき、センスアンプ制御信号ＳＥＮがイネーブルであることによってセンスアンプ２０ａ，２０ｂは動作状態となっているが、トライステート素子４ａ，４ｂの方が駆動能力を大きく設定されていれば、両者のデータが異なる場合には、ビット線のデータはトライステート素子４ａ，４ｂから出力されるデータに置き換えられ、これがメモリセル１０ａ，１０ｂに書き込まれる。ここで、トライステート素子４ａ，４ｂから出力される１２８＋８ビットのデータのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＬレベルのビットに対応するバイト位置のデータは、元々ＲＡＳサイクルでメモリセル１０ａ，１０ｂから読み出されたデータなので、実際上、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＨレベルのビットに対応するバイト位置のデータだけが、入力データバスＤＩ＜１２７：０＞のデータによって書き換えられることになる。
また、上記グローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞は、第１データラッチ入力制御信号ＳＷＥＮがＨレベルになると、カラムプリデコード信号ＡＹ＜３：０＞に応じて選択される１２８＋８本がトランスファゲート５ｃ，５ｄを介して第１データラッチ３０ａ，３０ｂにも接続され、第１データラッチノードＲＤ＜５４３：０＞のデータも更新される。
また、同時にサイクルＴ６でアクセスされたカラムプリデコード信号ＡＹ＜３：０＞に応じて、誤り訂正動作が行われ、誤り訂正データのうち、バイト位置だけが入力データバスＤＩ＜１２７：０＞のデータに置き換えられた書き込みデータが第２データラッチノードＷＲＤ＜１２７：０＞にラッチされる。ここで、第２データラッチ転送制御信号ＥＣＣＴＧがＨレベルになるタイミングは、第３データラッチ転送制御信号ＷＤＴＧがＬレベルとなった後のタイミングであり、サイクルＴ６で誤り訂正されたデータ、若しくは入力データバスＤＩ＜１２７：０＞のデータによってサイクルＴ５で第２データラッチノードＷＲＤ＜１２７：０＞に書き込まれたデータが上書きされる前に、当該データは第３データラッチ７０にコピーされる。また、ラッチ・メモリセルライト制御信号ＷＥＮＤ３がＨレベルになるタイミングは、第２データラッチ転送制御信号ＥＣＣＴＧがＬレベルになった後のタイミングであり、サイクルＴ６で第２データラッチ６０に保持された誤り訂正されたデータを、新たに第１データラッチノードＲＤ＜５４３：０＞に書き込むデータで上書きすることはない。
サイクルＴ７では、サイクルＴ６で第２データラッチ６０に保持された誤り訂正されたデータが第３データラッチ７０にコピーされてパリティ生成が行われるが、リードサイクルなので、ラッチ・メモリセルライト制御信号ＷＥＮＤ３はＬレベルであり、元のデータとパリティデータとからなる１２８＋８ビットがトライステート素子４ａ，４ｂに入力されたままで保持される。引き続くＣＡＳライトサイクルＴ８では、ライトサイクルＴ６と同様の動作が行われる。
サイクルＴ９で、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＨレベルであること（プリチャージコマンド）と、それが最初のプリチャージサイクルであること、更に１回以上のＣＡＳライトアクセスがあったことを検知して、内部ラッチ・メモリセルライトバックサイクルを実行する。基本的にＣＡＳライトサイクルＴ６，Ｔ８と同様に、第３データラッチ転送制御信号ＷＤＴＧがＨレベルになって、第２データラッチノードＷＲＤ＜１２７：０＞のデータが、第３データラッチノードＷＲＤＬ＜１２７：０＞にコピーされ、第３データラッチノードＷＲＤＬ＜１２７：０＞が確定し次第、第３データラッチ転送制御信号ＷＤＴＧがＬレベルとなる。第３データラッチノードＷＲＤＬ＜１２７：０＞のデータは、トライステート素子４ａに入力されるとともに、パリティ生成回路５０に入力され、生成されたパリティデータがトライステート素子４ｂに入力される。ＣＡＳサイクルＴ９は内部でライトコマンドが発生されるので、生成されるパリティデータが確定した後のタイミングでラッチ・メモリセルライト制御信号ＷＥＮＤ３がＨレベルになると、元のデータとパリティデータとからなる１２８＋８ビットがトライステート素子４ａ，４ｂからデマルチプレクサ７ａ，７ｂに入力される。デマルチプレクサ７ａ，７ｂは、入力されたデータとパリティデータとを、５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞のうち、ラッチされたカラムプリデコード信号ＡＹＬ＜３：０＞に応じて選択される１２８＋８本に伝達する。
一方、センスアンプ・グローバルデータ線接続制御信号ＣＳＬＥＮがＨレベルになると、マルチプレクサ・デマルチプレクサ８ａ，８ｂは、上記５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を、１０２４＋６４本のビット線のうち、ロウプリデコード信号ＡＸ＜０＞に応じて選択される５１２＋３２本に接続する。このとき、センスアンプ制御信号ＳＥＮがイネーブルであることによってセンスアンプ２０ａ，２０ｂは動作状態となっているが、トライステート素子４ａ，４ｂの方が駆動能力を大きく設定されていれば、両者のデータが異なる場合には、ビット線のデータはトライステート素子４ａ，４ｂから出力されるデータに置き換えられ、これがメモリセル１０ａ，１０ｂに書き込まれる。ここで、トライステート素子４ａ，４ｂから出力される１２８＋８ビットのデータのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＬレベルのビットに対応するバイト位置のデータは、元々ＲＡＳサイクルでメモリセル１０ａ，１０ｂから読み出されたデータなので、実際上、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＨレベルのビットに対応するバイト位置のデータだけが、入力データバスＤＩ＜１２７：０＞のデータによって書き換えられることになる。
また、上記グローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞は、第１データラッチ入力制御信号ＳＷＥＮがＨレベルになると、カラムプリデコード信号ＡＹ＜３：０＞に応じて選択される１２８＋８本がトランスファゲート５ｃ，５ｄを介して第１データラッチ３０ａ，３０ｂにも接続され、第１データラッチノードＲＤ＜５４３：０＞のデータも更新される。なお、このような第１データラッチ３０ａ，３０ｂの更新は、次サイクルでデータをプリチャージして消去するので特にする必要がないが、本実施形態では、他のライト動作の場合と同じ制御をすることによって制御回路の簡素化が図られている。また、本実施形態では、誤り訂正動作は行われないとしているが、制御の簡略化のために実行してもよい。
サイクルＴ１０で、制御部８０は、クロック信号ＣＬＯＣＫの立ち上がりでロウアドレスストローブ信号ＮＲＡＳがＨレベルであること（プリチャージコマンド）と、それが２回目のプリチャージサイクルであること、更に１回以上のＣＡＳライトアクセスがあったことを検知して、プリチャージサイクルを実行する。当該サイクルでは、図示されないワード線が不活性化されることでメモリセルのデータが確定・保持されて、更に、センスアンプ制御信号ＳＥＮ及び第１データラッチ制御信号ＭＳＥＮがＬレベル、第１データラッチ入力制御信号ＳＷＥＮがＨレベルとなり、図示されないプリチャージ回路によってグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞及びビット線がプリチャージされる。
以上の構成によって、従来は１ＣＡＳライトサイクル中で、誤り訂正と、パリティ生成と、メモリセル１０ａ，１０ｂへのライトバックとを行う必要があったものを、それぞれを誤り訂正とパリティ生成・ライトバックとの２ステージに分けてパイプライン処理することが可能となり、ライトマスクを可能とする構成でありながら、ＣＡＳサイクルタイムの短縮が可能となる。また、実施形態１と比べた場合、メモリセル１０ａ，１０ｂへのライトバック専用のサイクルを新たに設ける必要がないために、プリチャージサイクルを減らしてランダムサイクルを改善できる。更に、トライステート素子４ａ及び４ｂの数を、第１データラッチ３０ａ，３０ｂの数より減らすことができるので（本実施形態の構成では１／４）、面積を削減することができる。
なお、本発明は前記各実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ＥＣＣ処理のビット数は、ノーマル１２８ビットのデータに対して８ビットのパリティデータを用いるのに限らず他のビット数でもよいし、また、マルチプレクサ・デマルチプレクサ８ａ，８ｂに対する入力アドレス数も１ビット（１／２選択）に限らず複数ビットでもよい。マルチプレクサ６ａ，６ｂやデマルチプレクサ７ａ，７ｂに対するカラムプリデコード信号ＡＹ＜３：０＞も４本（１／４選択）に限らず、種々設定可能である。更に、マルチプレクサ・デマルチプレクサ８ａ，８ｂによる選択だけが行われるようにしてもよい。ただし、マルチプレクサ・デマルチプレクサ８ａ，８ｂの制御に用いられるロウアドレスのビット数が多いほど、第１データラッチ３０ａ，３０ｂの回路規模を小さくできる一方、ＣＡＳサイクルでカラムアドレスだけを異ならせてアクセスできる範囲が狭くなるので、要求される回路規模や転送効率に応じて設定すればよい。
また、第１データラッチ３０ａ，３０ｂのデータアンプ機能とデータラッチ機能とを分けて、それぞれ別個の回路で構成してもよい。
また、前記データアンプの名称は便宜上のもので、増幅ゲインが１であるバッファ等を用いてもよい。
また、ラッチ機能は必ずしも設けなくてもよい。すなわち、例えば実施形態１（図１）について、マルチプレクサ・デマルチプレクサ８ａ，８ｂだけで、３ビットのロウアドレスに基づいた１／８選択により、１２８ビットのデータが得られるようにした場合には、そのデータ（又は誤り訂正されたデータ）は全て第２データラッチ６０に保持されるので、第１データラッチ３０ａ，３０ｂのようにラッチ機能を持たせなくても、バイト単位の書き込みをすること等ができる。
また、例えばＲＡＳサイクルが複数のクロックサイクルで行われる構成や、プリチャージが独立したクロックサイクルで行われる構成を用いてもよい。
更に、前記のような半導体記憶装置が１つのメモリマクロ上に複数含められて、データが並列に入出力されるようにしてもよく、このような構成は、複数のデータバスを有する混載ＤＲＡＭに適している。
本発明に係る半導体記憶装置は、ＣＡＳサイクル時間を短縮してデータ転送効率を高めること等が容易にできる効果を有し、誤り検出・訂正回路を備えた半導体記憶装置等として有用である。
１ａ〜１ｃ ＮＡＮＤ素子
２ａ〜２ｃ ＡＮＤ素子
３ａ〜３ｈ インバータ素子
４ａ〜４ｃ トライステート素子
５ａ〜５ｆ トランスファゲート
６ａ，６ｂ マルチプレクサ
７ａ，７ｂ デマルチプレクサ
８ａ，８ｂ マルチプレクサ・デマルチプレクサ
１０ａ，１０ｂ ノーマルデータ用／パリティデータ用のメモリセル
２０ａ，２０ｂ ノーマルデータ用／パリティデータ用のセンスアンプ
３０ａ，３０ｂ ノーマルデータ用／パリティデータ用の第１データラッチ
４０ 誤り検出・訂正回路
５０ パリティ生成回路
６０ 第２データラッチ
７０ 第３データラッチ
８０ 制御部
ＡＤＨＩＴ リードアドレスヒット信号
ＡＸ＜０＞ ロウプリデコード信号
ＡＹ＜３：０＞ カラムプリデコード信号
ＡＹＬ＜３：０＞ ラッチされたカラムプリデコード信号
ＣＳＬＥＮ センスアンプ・グローバルデータ線接続制御信号
ＤＩ＜１２７：０＞ 入力データバス
ＤＯ＜１２７：０＞ 出力データバス
ＥＣＣＴＧ 第２データラッチ転送制御信号
ＧＤＬ／ＮＧＤＬ＜５４３：０＞ グローバルデータ線
ＭＳＥＮ 第１データラッチ制御信号
ＮＷＭＳＫ＜１５：０＞ ライトマスク信号
ＯＥ リード出力制御信号
ＲＤ＜５４３：０＞ 第１データラッチノード
ＲＯＥＮ 第１データラッチ出力制御信号
ＳＥＮ センスアンプ制御信号
ＳＷＥＮ 第１データラッチ入力制御信号
ＴＮ１〜ＴＮ３ ＮＭＯＳ素子
ＴＰ１，ＴＰ２ ＰＭＯＳ素子
ＷＤＴＧ 第３データラッチ転送制御信号
ＷＥＮＤ１ ラッチライト制御信号
ＷＥＮＤ２ メモリセルライト制御信号
ＷＥＮＤ３ ラッチ・メモリセルライト制御信号
ＷＲＤ＜１２７：０＞ 第２データラッチノード
ＷＲＤＬ＜１２７：０＞ 第３データラッチノード

Claims (19)

  1. 本体データ信号と誤り検出・訂正符号データ信号とからなる第１のビット数のデータ信号が同時に読み出されるメモリセルアレイと、
    読み出されたデータ信号を増幅するセンスアンプと、
    前記センスアンプによって増幅されたデータ信号のうちの一部である第２のビット数のデータ信号をロウアドレスに基づいて選択するセンスアンプデータ選択部と、
    前記選択された第２のビット数のデータ信号の少なくとも一部に基づいて誤り検出・訂正を行う誤り検出・訂正部と、
    当該半導体記憶装置の外部から入力された入力データ信号を保持する入出力データ保持部と、
    前記入出力データ保持部に入出力データ複製スイッチを介して接続された入出力データ複製部と、
    前記入出力データ複製部に保持されたデータ信号に基づいて誤り検出・訂正符号データ信号生成を行う誤り検出・訂正符号データ信号生成部とを備えたことを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記センスアンプデータ選択部によって選択された第２のビット数のデータ信号を増幅する増幅部と、
    前記増幅された第２のビット数のデータ信号のうち第３のビット数のデータ信号を選択する増幅データ信号選択部と、
    前記入出力データ複製部と前記誤り検出・訂正符号データ信号生成部とから出力された第３のビット数のデータ信号によって、第２のビット数のライトデータ信号の一部を置換するライトデータ置換部とを更に備えたことを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記増幅部による増幅前若しくは増幅後のデータ信号を保持する保持部、又は前記増幅部を兼ねる保持部を更に備えたことを特徴とする半導体記憶装置。
  4. 請求項３記載の半導体記憶装置において、
    前記増幅部及び保持部と前記センスアンプデータ選択部との間を導通遮断させるスイッチを更に備えたことを特徴とする半導体記憶装置。
  5. 請求項４記載の半導体記憶装置において、
    前記ライトデータ信号を前記ライトデータ置換部を介して前記保持部に保持し、前記保持部のデータをライトバックバッファと前記センスアンプデータ選択部とを介して前記メモリセルアレイに書き込むように構成されたことを特徴とする半導体記憶装置。
  6. 請求項５記載の半導体記憶装置において、
    ライトサイクルの次のクロック入力後の一定期間、前記入出力データ複製スイッチが導通されることを特徴とする半導体記憶装置。
  7. 請求項５記載の半導体記憶装置において、
    前記ライトデータ置換部は、前記保持部にデータが保持された後の、２回目以降の外部ライトコマンド入力サイクル、若しくは外部プリチャージコマンド入力サイクル中の一定期間に置換許可を示すことを特徴とする半導体記憶装置。
  8. 請求項５記載の半導体記憶装置において、
    前記ライトバックバッファは、外部プリチャージコマンド入力サイクル中の一定期間にメモリセル書き込み許可を示すことを特徴とする半導体記憶装置。
  9. 請求項８記載の半導体記憶装置において、
    複数クロックサイクルの間継続して前記メモリセル書き込み許可を示すことを特徴とする半導体記憶装置。
  10. 請求項８記載の半導体記憶装置において、
    前記メモリセル書き込み許可を示すときに、前記スイッチが導通されることを特徴とする半導体記憶装置。
  11. 請求項４記載の半導体記憶装置において、
    前記ライトデータ置換部を導通させて、前記第２のビット数のライトデータ信号を、前記センスアンプデータ選択部を介して前記メモリセルアレイに書き込むとともに、前記スイッチを介して前記保持部に保持させるように構成されたことを特徴とする半導体記憶装置。
  12. 請求項２記載の半導体記憶装置において、
    前記入出力データ複製部のデータで、前記入出力データ保持部のデータを置換する入力データ保持部再複製部を更に備えたことを特徴とする半導体記憶装置。
  13. 請求項１２記載の半導体記憶装置において、
    外部リードコマンド入力サイクルで、かつ直近のライトサイクルと同一アドレスアクセスの時に限って、前記入力データ保持部再複製部の置換許可を示すことを特徴とする半導体記憶装置。
  14. 請求項３記載の半導体記憶装置において、
    前記誤り検出・訂正部による訂正データ信号の一部と、当該半導体記憶装置の外部から入力された入力データ信号の一部とを選択的に前記入出力データ保持部に保持させる置換選択部を更に備えたことを特徴とする半導体記憶装置。
  15. 請求項１４記載の半導体記憶装置において、
    前記置換選択部は、訂正データ信号の一部と入力データ信号の一部との選択を示すマスク信号と、選択したデータ信号の前記入出力データ保持部への保持許可を示す保持許可信号とに基づいて制御されることを特徴とする半導体記憶装置。
  16. 請求項１５記載の半導体記憶装置において、
    前記保持許可信号は、訂正データ信号が確定した後のタイミングで保持許可を示すことを特徴とする半導体記憶装置。
  17. 請求項１５記載の半導体記憶装置において、
    前記入出力データ複製スイッチの導通時には、前記保持許可信号が保持禁止を示すことを特徴とする半導体記憶装置。
  18. 請求項１５記載の半導体記憶装置において、
    前記ライトデータ置換部の導通時には、前記保持許可信号が保持禁止を示すことを特徴とする半導体記憶装置。
  19. ロウアドレス信号で選択されたメモリセルデータを増幅・保持するデータ増幅・保持部と、
    誤り訂正部と、
    誤り訂正データの一部を外部入力データで置換して入出力データを保持する入出力データ保持部と、
    前記入出力データの保持データを複製して保持する入出力データ複製部と、
    誤り検出・訂正符号データ信号生成部と、
    前記データ増幅・保持部に対するライトバック部と、
    メモリセルに対するライトバック部とを備えたことを特徴とする半導体記憶装置。
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