JP2013021308A - 半導体装置およびその作製方法 - Google Patents

Abstract

【課題】酸化物半導体膜と該酸化物半導体膜と接する下地となる膜との界面の電子状態が良好なトランジスタ。
【解決手段】下地となる膜は酸化物半導体膜と同様の原子配列を有し、下地となる膜と酸化物半導体膜とが接している面において、面内の下地膜の最隣接原子間距離と酸化物半導体の格子定数の差を、下地となる膜の同面内における最隣接原子間距離で除した値は０．１５以下、好ましくは０．１２以下、さらに好ましくは０．１０以下、さらに好ましくは０．０８以下とする。例えば、立方晶系の結晶構造を有し（１１１）面に配向する安定化ジルコニアを含む下地となる膜上に酸化物半導体膜を成膜することで、下地となる膜の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜が得られる。
【選択図】図１

Description

トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置は、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。

液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くは非晶質シリコン、多結晶シリコンなどによって構成されている。非晶質シリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののガラス基板の大面積化には適していないという欠点を有している。

シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。

ホモロガス相を有するＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ：自然数）の格子定数が非特許文献１に開示されている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ，「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」， Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．， Ｖｏｌ．９３，１９９１， ｐｐ．２９８−３１５

トランジスタの電気的特性は、酸化物半導体膜と、該酸化物半導体膜と接する下地膜またはゲート絶縁膜との界面の電子状態に影響される。トランジスタの作製中または作製後において、酸化物半導体膜と該酸化物半導体膜と接する下地膜またはゲート絶縁膜との界面が乱雑であると、界面の欠陥状態密度が大きく、トランジスタの電気的特性が不安定となりやすい。

このような問題に鑑み、本発明の一態様は、酸化物半導体膜と該酸化物半導体膜と接する下地膜またはゲート絶縁膜との界面の電子状態が良好なトランジスタを有する半導体装置を提供することを課題の一とする。

また、酸化物半導体膜をチャネルに用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。

トランジスタのチャネル領域において、下地膜の直上においても、下地膜に対してｃ軸配向し、ａｂ面、上面または界面に垂直の方向から見て少なくとも三角形状または六角形状の原子配列を有する、ａ軸の向きが異なる二カ所以上の結晶部分を含む酸化物半導体膜を有する。

下地膜は酸化物半導体膜との界面において同様の原子配列を有し、その原子配列の不整合率は０．１５以下、好ましくは０．１２以下、さらに好ましくは０．１０以下、さらに好ましくは０．０８以下とする。なお、原子配列の不整合率は、下層と上層とが接している面において、面内の最隣接原子間距離の差を、下層の同面内における最隣接原子間距離で除した値である。

例えば、下地膜が三角形状の原子配列を有し、かつ酸化物半導体膜が形成する結晶が三角形状の原子配列を有し、それぞれの原子間隔（原子の形成する三角形状の辺の長さに対応）が前述の不整合率の範囲とすればよい。

例えば、下地膜は、酸化ジルコニウムを含む。なお、酸化ジルコニウムは、酸化イットリウムなどの安定化材料を含むと、立方晶系の結晶構造を有し（１１１）面に配向する。なお、安定化材料を含む酸化ジルコニウムを以下では安定化ジルコニアと呼ぶ。

（１１１）面に配向する安定化ジルコニアを含む下地膜上に酸化物半導体膜を成膜することで、下地膜の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜が得られる。

なお、結晶化度とは、膜全体に対する結晶領域の割合をいう。

また、下地膜が平滑であると、酸化物半導体膜の結晶成長が起こりやすく、好ましい。

なお、前述の酸化物半導体膜は亜鉛を含むと好ましい。亜鉛を含むことにより、下地膜に対してｃ軸配向し、ａｂ面、上面または界面に垂直な方向から見て少なくとも三角形状または六角形状の原子配列を有する、ａ軸の向きが異なる二カ所以上の結晶部分を含む酸化物半導体膜を形成しやすくなる。

または、前述の酸化物半導体膜は、インジウム、ガリウム、亜鉛、錫、チタンおよびアルミニウムから選ばれた二種以上の元素を含む材料からなる。

前述の酸化物半導体膜は、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。

前述の酸化物半導体膜は、適切な下地膜上に酸化物半導体膜を成膜した後に加熱処理すること、または酸化物半導体膜を加熱処理しつつ成膜することで、下地膜直上においても結晶領域を有する酸化物半導体膜を形成することができる。なお、酸化物半導体膜を加熱処理しつつ成膜し、かつ成膜後に加熱処理を行うと好ましい。

本発明の一態様により、優れた電気的特性を有する半導体装置を作製することができる。

本発明の一態様に係る酸化物半導体膜の一例を示す断面図。 図８に示す半導体装置の作製方法の一例を示す断面図。 図９に示す半導体装置の作製方法の一例を示す断面図。 図１０に示す半導体装置の作製方法の一例を示す断面図。 図１１に示す半導体装置の作製方法の一例を示す断面図。 図１２に示す半導体装置の作製方法の一例を示す断面図。 図１３に示す半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る液晶表示装置の一例を示す回路図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。 立方晶系および六方晶系の単位格子を示す図。 ＹＳＺ膜のＸＲＤ結果。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 計算によって得られた電界効果移動度のＶ_ｇｓ依存性を説明する図。 計算によって得られたＩ_ｄｓおよび電界効果移動度のＶ_ｇｓ依存性を説明する図。 計算によって得られたＩ_ｄｓおよび電界効果移動度のＶ_ｇｓ依存性を説明する図。 計算によって得られたＩ_ｄｓおよび電界効果移動度のＶ_ｇｓ依存性を説明する図。 トランジスタの上面図および断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースおよびドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼ぶ。即ち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、単にソースと記載する場合、ソース電極およびソース領域のいずれかを示す。また、単にドレインと記載する場合、ドレイン電極およびドレイン領域のいずれかを示す。

また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位とを言い換えることが可能である。

本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図８を用いて説明する。

図８（Ａ）はトランジスタの上面図である。図８（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図８（Ｂ）に示すＡ−Ｂ断面および図８（Ｃ）に示すＣ−Ｄ断面に対応する。

ここでは、図８（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。

図８に示すトランジスタは、基板１００と、基板１００上の下地膜１０２と、下地膜１０２上の酸化物半導体膜１０６と、酸化物半導体膜１０６上にあり、酸化物半導体膜１０６と少なくとも一部が接する一対の電極１１６と、酸化物半導体膜１０６および一対の電極１１６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳するゲート電極１０４と、を有する。

本実施の形態において、酸化物半導体膜１０６はＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。

ＣＡＡＣ−ＯＳは、下地膜に対してｃ軸配向し、ａｂ面、上面または界面に垂直な方向から見て少なくとも三角形状または六角形状の原子配列を有する、ａ軸の向きが異なる二カ所以上の結晶部分を含む酸化物半導体のことである。

広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、ａｂ面に垂直な方向から見て、三角形状または六角形状の原子配列を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料をいう。

ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶部分を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面やＣＡＡＣ−ＯＳの上面、界面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、上面、界面などに垂直な方向）を向いていてもよい。

ＣＡＡＣ−ＯＳは、その組成などを変えることによって、導体または絶縁体とすることができる。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図２１乃至図２４を用いて詳細に説明する。なお、特に断りがない限り、図２１乃至図２４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２１において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図２１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２１（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２１（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２１（Ａ）に示す小グループの総電荷が０である。

図２１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２１（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２１（Ｂ）に示す構造をとりうる。図２１（Ｂ）に示す小グループの総電荷が０である。

図２１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２１（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２１（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２１（Ｃ）に示す小グループの総電荷が０である。

図２１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２１（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２１（Ｄ）に示す小グループの総電荷が＋１となる。

図２１（Ｅ）に、２個のＺｎを含む小グループを示す。図２１（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２１（Ｅ）に示す小グループの総電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図２１（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図２１（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図２１（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図２２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系化合物の層構造を構成する中グループのモデル図を示す。図２２（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２２（Ｃ）は、図２２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図２２（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２２（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２２（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図２２（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系化合物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。したがって、Ｓｎを含む小グループの総電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２１（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図２２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系化合物の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系化合物の層構造は、Ｉｎ_２ＳｎＺｎＯ_６（ＺｎＯ）_ｍ（ｍは自然数。）とする組成式で表すことができる。

また、このほかにも、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系化合物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系化合物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系化合物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系化合物や、Ｉｎ−Ｚｎ−Ｏ系化合物、Ｓｎ−Ｚｎ−Ｏ系化合物、Ａｌ−Ｚｎ−Ｏ系化合物、Ｚｎ−Ｍｇ−Ｏ系化合物、Ｓｎ−Ｍｇ−Ｏ系化合物、Ｉｎ−Ｍｇ−Ｏ系化合物や、Ｉｎ−Ｇａ−Ｏ系化合物などを用いた場合も同様である。

例えば、図２３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物の層構造を構成する中グループのモデル図を示す。

図２３（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図２３（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２３（Ｃ）は、図２３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物の層構造を構成する中グループは、図２３（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

具体的には、図２３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系化合物の層構造は、ＩｎＧａＯ_３（ＺｎＯ）_ｎ（ｎは自然数。）とする組成式で表すことができる。

ｎ＝１（ＩｎＧａＺｎＯ_４）の場合は、例えば、図２４（Ａ）に示す結晶構造を取りうる。なお、図２４（Ａ）に示す結晶構造において、図２１（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

また、ｎ＝２（ＩｎＧａＺｎ_２Ｏ_５）の場合は、例えば、図２４（Ｂ）に示す結晶構造を取りうる。なお、図２４（Ｂ）に示す結晶構造において、図２１（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

ＣＡＡＣ−ＯＳは、下地となる膜によっては、下地となる膜との界面近傍における結晶化度が十分でない場合がある。具体的には、下地となる膜と酸化物半導体膜との界面から３ｎｍ〜１５ｎｍの範囲で非晶質領域が形成されてしまうことがある。

例えば、酸化物半導体膜１０６と下地膜１０２との界面から酸化物半導体膜１０６を結晶成長させるためには、下地膜１０２が酸化物半導体膜１０６と同様の原子配列を有すると好ましい。

例えば、下地膜１０２は、酸化ジルコニウムを含む。酸化ジルコニウムは、酸化イットリウムを含むと、（１１１）面に配向する。このように酸化イットリウムを含む酸化ジルコニウムのことを、イットリア安定化ジルコニア（ＹＳＺ：Ｙｔｔｒｉａ−Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａ）ともいう。ＹＳＺは、例えば、酸化ジルコニウムと酸化イットリウムは、ｍｏｌ数比（ここでは合計１とする。）で酸化ジルコニウムが０．５７以上０．９９以下、酸化イットリウムが０．０１以上０．４３以下とすればよい。好ましくは、ｍｏｌ数比（ここでは合計１とする。）で酸化ジルコニウムが０．８５以上０．９８以下、酸化イットリウムが０．０２以上０．１５以下とすればよい。下地膜１０２は、例えば、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などで形成すればよい。

なお、適切な成膜条件によりスパッタリング法で成膜したＹＳＺは、（１１１）面に強く配向する。また、スパッタリング法は、大面積への成膜が比較的容易であるため好ましい。なお、酸化イットリウムに代えて、酸化カルシウム、酸化マグネシウム、酸化セリウム（セリア）、または酸化アルミニウム（アルミナ）によって安定化ジルコニアを形成しても構わないが、本細書では、簡単のため前述したＹＳＺについてのみ記載する。ただし、ＹＳＺに限定されるものではなく、適宜、酸化ジルコニウムに、酸化カルシウム、酸化マグネシウム、酸化セリウムまたは酸化アルミニウムを添加した安定化ジルコニアに置き換えることができる。

下地膜１０２は、立方晶系の結晶構造である酸化ジルコニウムを有し（１１１）面に強く配向しており、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）法によって得られる２９°から３１°の間にあるピークにおいて、半値全幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ ａｔ Ｈａｌｆ Ｍａｘｉｍｕｍ）が１°以下、好ましくは０．６°以下、さらに好ましくは０．４°以下のＹＳＺ膜である。

そこで、下地膜１０２としてＹＳＺ膜を用いることで、下地膜１０２と酸化物半導体膜１０６との界面からの酸化物半導体膜１０６の結晶成長を起こりやすくすることができる。これは、立方晶系の結晶構造を有する酸化ジルコニウムを（１１１）面側から見ると、正三角形状の原子配列を有するためであり、同様の原子配列を有するＣＡＡＣ−ＯＳの結晶領域と整合性をとることが可能となるためである。ただし、原子配列の不整合率（下層と上層とが接している面において、面内の上層の最隣接原子間距離をＡ、下層の最隣接原子間距離をＢとしたとき、ＢとＡとの差をＢで除した値｜Ｂ−Ａ｜／Ｂ）が大きくなると下地との界面からの結晶成長が困難となる。一般的に、原子配列の不整合率が高いと、結晶成長する厚さが薄くなり、原子配列の不整合率が低いと結晶成長する厚さが厚くなる傾向となる。そのため、下地膜１０２と、酸化物半導体膜１０６の原子配列の不整合率が低いほど好ましい。具体的には、原子配列の不整合率が、０．１５以下、好ましくは０．１２以下、さらに好ましくは０．１０以下、さらに好ましくは０．０８以下となるように材料を選択すればよい。

例えば、ＹＳＺ膜上に、酸化物半導体であるＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＞０）をスパッタリング法で加熱しながら成膜することで、ＹＳＺ膜との界面近傍から六方晶系でありｃ軸配向したＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＞０）の結晶領域を形成することができる。

なお、格子定数ａが０．５１ｎｍ程度であるＹＳＺにおいて、（１１１）面に垂直方向から見た最隣接原子間距離は、最小のもので０．３６ｎｍ程度となる。また、ＩｎＧａＯ_３（ＺｎＯ）の格子定数ａは０．３２９５ｎｍであり、ＩｎＧａ（ＺｎＯ）_２の格子定数ａは０．３２９２ｎｍであり、ＩｎＧａＺｎ_３Ｏ_６の格子定数ａは０．３２８８ｎｍである（非特許文献１参照。）。そのため、原子配列の不整合率が０．０９程度となり、ＹＳＺ上に酸化物半導体であるＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＞０）を結晶成長させることが可能となる。ただし、ＹＳＺの格子定数ａは組成比によって変化することが知られており、前述の値に限定されるものではない。

図１９（Ａ）に、立方晶の面心立方格子を示す。立方晶の面心立方格子では、面の中央にある原子７００１同士を破線７０１０で結ぶと、（１１１）面と平行であり、一辺（最隣接原子間距離）が格子定数ａの２分のルート２倍である正三角形状を形成することがわかる。

図１９（Ｂ）は、六方晶の単位格子を示す。六方晶の単位格子の底面は内角が６０°と１２０°のひし形であるため、原子７００２を３個抽出したときの配列は一辺が格子定数ａの正三角形状を形成する。

即ち、図１９（Ａ）に示す（１１１）面に配向する膜（ここではＹＳＺ膜）上に、図１９（Ｂ）に示す六方晶系でありｃ軸配向する膜（ここではＩｎ−Ｇａ−Ｚｎ−Ｏ膜）を積層すると、破線７０１０で示した原子配列と原子７００２を３個抽出したときの配列が整合する場合、（１１１）面に配向する膜上に、六方晶系でありｃ軸配向する膜が結晶成長しやすいといえる。

また、酸化物半導体膜１０６と下地膜１０２との界面から酸化物半導体膜１０６を結晶成長させるためには、下地膜１０２が十分な平坦性を有することが好ましい。

具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるように下地膜１０２を設ける。なお、Ｒａとは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（ａｒｉｔｈｍｅｔｉｃ ｍｅａｎ ｓｕｒｆａｃｅ ｒｏｕｇｈｎｅｓｓ）を曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式１にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

ここで、下地となる膜と酸化物半導体膜に注目し、下地となる膜によって酸化物半導体膜の結晶状態がどのようになるか、図１を用いて説明する。

図１（Ａ）は、酸化物半導体膜の被成膜面に凹凸を有し、酸化物半導体膜の結晶が形成する原子配列と不整合率の高い原子配列を有する下地膜９０１と、下地膜９０１上に設けられた、第１の領域９０２と第２の領域９０３を含む酸化物半導体膜と、を有する断面図である。

ここで、第１の領域９０２と第２の領域９０３との違いは、非晶質領域と結晶領域の割合であり、第１の領域９０２は第２の領域９０３と比べて非晶質の割合が多い領域である。なお、第１の領域９０２は、厚さが３ｎｍ〜１５ｎｍ程度となるが、第２の領域９０３と明瞭に区別できないこともある。

具体的には、第１の領域９０２は結晶化度が０．１未満の領域である。また、第２の領域９０３は結晶化度が０．１以上、好ましくは０．３以上、さらに好ましくは０．５以上、さらに好ましくは０．７以上の領域である。

同様に、図１（Ｂ）は、酸化物半導体膜の被成膜面に平坦性を有し、酸化物半導体膜の結晶が形成する原子配列と不整合率の低い原子配列を有する下地膜９１１と、下地膜９１１上に設けられた、第３の領域９１３を含む酸化物半導体膜と、を有する断面図である。

ここで、第３の領域９１３は第２の領域９０３と同様の結晶化度を有する。

即ち、下地となる膜が平坦性を有することにより、下地となる膜の直上においても結晶化度の高い領域を含む酸化物半導体膜を得ることができる。

また、下地となる膜が酸化物半導体膜の結晶が形成する原子配列と不整合率の低い原子配列を有することにより、下地となる膜の直上においても結晶化度の高い領域を含む酸化物半導体膜を得ることができる。

酸化物半導体膜１０６として、例えば、Ｉｎ−Ｚｎ−Ｏ系化合物、Ｓｎ−Ｚｎ−Ｏ系化合物、Ａｌ−Ｚｎ−Ｏ系化合物、Ｚｎ−Ｍｇ−Ｏ系化合物、Ｓｎ−Ｍｇ−Ｏ系化合物、Ｉｎ−Ｍｇ−Ｏ系化合物、Ｉｎ−Ｇａ−Ｏ系化合物、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系化合物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系化合物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系化合物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系化合物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系化合物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。

例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系化合物を用いたトランジスタでは高い電界効果移動度が比較的容易に得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ^２／Ｖｓ以上、４０ｃｍ^２／Ｖｓ以上、６０ｃｍ^２／Ｖｓ以上、８０ｃｍ^２／Ｖｓ以上または１００ｃｍ^２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系化合物以外（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系化合物）でも、欠陥密度を低減することにより電界効果移動度を高めることができる。

以下にトランジスタの電界効果移動度について図２５乃至図２８を用いて説明する。

酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出す。

本来のトランジスタの電界効果移動度をμ_０とし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定したときに測定される電界効果移動度μは数式２で表される。

ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮定し、数式３で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃ_ｏｘは単位面積当たりのゲート絶縁膜容量、Ｖ_ｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。

線形領域におけるドレイン電流Ｉ_ｄｓは、数式４で表される。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとする。また、Ｖ_ｄｓはドレイン電圧である。

数式４の両辺の対数を取ると、数式５で表される。

数式５の右辺はＶ_ｇｓの関数であるため、縦軸をｌｎ（Ｉ_ｄｓ／Ｖ_ｇｓ）、横軸を１／Ｖ_ｇｓとする直線の傾きから欠陥密度Ｎが求められる。即ち、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性から半導体中の欠陥密度Ｎが得られる。

半導体中の欠陥密度Ｎは半導体の成膜時の基板加熱温度に依存する。半導体として、Ｉｎ、ＳｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度Ｎは１×１０^１２／ｃｍ^２程度となる。

上述した酸化物半導体中の欠陥密度Ｎをもとに、数式２および数式３を用いて計算すると、本来のトランジスタの電界効果移動度μ_０は１２０ｃｍ^２／Ｖｓとなる。したがって、酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的なトランジスタの電界効果移動度μ_０は１２０ｃｍ^２／Ｖｓとわかる。ところが、欠陥の多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ^２／Ｖｓ程度である。

また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトランジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ_１は、数式６で表される。

ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さである。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちＶ_ｇｓが高くなると、数式６の第２項が増加するため、電界効果移動度μ_１は低下することがわかる。

酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的なトランジスタの電界効果移動度μ_２を計算した結果を図２５に示す。なお、計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネル長およびチャネル幅はともに１０μｍ、Ｖ_ｄｓは０．１Ｖとした。

図２５で示されるように、Ｖ_ｇｓが１Ｖ近傍で電界効果移動度μ_２は１００ｃｍ^２／Ｖｓ以上のピークを有するが、Ｖ_ｇｓがさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度μ_２が低下することがわかる。

このような理想的なトランジスタを微細化した場合について、計算した結果を図２６乃至図２８に示す。なお、計算には図２９に示した構造のトランジスタを仮定している。

次に、図２９に示すトランジスタの構造について説明する。図２９（Ａ）はトランジスタの上面図である。図２９（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図２９（Ｂ）である。

図２９（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜３００２と、下地絶縁膜３００２の周辺に設けられた保護膜３０２０と、下地絶縁膜３００２および保護膜３０２０上に設けられた、高抵抗領域３００６ａおよび低抵抗領域３００６ｂを含む酸化物半導体膜３００６と、酸化物半導体膜３００６上に設けられたゲート絶縁膜３０１２と、ゲート絶縁膜３０１２を介して酸化物半導体膜３００６に重畳して設けられたゲート電極３００４と、ゲート電極３００４の側面に接して設けられた側壁絶縁膜３０２４と、酸化物半導体膜３００６上にあり、少なくとも酸化物半導体膜３００６と一部を接して設けられた一対の電極３０１６と、ゲート電極３００４、側壁絶縁膜３０２４および一対の電極３０１６を覆って設けられた保護絶縁膜３０１８と、保護絶縁膜３０１８に設けられた開口部を介して一対の電極３０１６と接して設けられた配線３０２２と、を有する。

ここで、低抵抗領域３００６ｂの抵抗率を２×１０^−３Ωｃｍ、ゲート電極３００４の幅を３３ｎｍ、側壁絶縁膜３０２４の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル領域を便宜上高抵抗領域３００６ａという名称で記載しているが、ここではチャネル領域を真性半導体と仮定している。

計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２６は、図２９（Ｂ）に示される構造のトランジスタのＩ_ｄｓ（実線）および電界効果移動度μ（点線）のＶ_ｇｓ依存性である。なお、Ｉ_ｄｓはＶ_ｄｓを１Ｖとし、電界効果移動度μはＶ_ｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２６（Ａ）に、１０ｎｍとした場合を図２６（Ｂ）に、５ｎｍとした場合を図２６（Ｃ）にそれぞれ示す。

図２６より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではＶ_ｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉ_ｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶ_ｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉ_ｄｓには目立った変化がない。図２６より、Ｖ_ｇｓが１Ｖ近傍でＩ_ｄｓは半導体装置であるメモリなどに必要とされる１０μＡを超えることがわかる。

同様に、図２９（Ｃ）で示されるトランジスタについて計算を行っている。図２９（Ｃ）で示されるトランジスタは、高抵抗領域３００７ａおよび低抵抗領域３００７ｂを有する酸化物半導体膜３００７を有する点で、図２９（Ｂ）で示されるトランジスタとは異なる。具体的には、図２９（Ｃ）で示されるトランジスタは、側壁絶縁膜３０２４と重畳する酸化物半導体膜３００７の領域が高抵抗領域３００７ａに含まれる。即ち、該トランジスタは側壁絶縁膜３０２４の幅だけオフセット領域を有するトランジスタである。なお、オフセット領域の幅をオフセット長（Ｌｏｆｆ）ともいう（図２９（Ａ）参照。）。なお、Ｌｏｆｆは便宜上左右で同じ幅としている。

図２９（Ｃ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉ_ｄｓ（実線）および電界効果移動度μ（点線）のＶ_ｇｓ依存性を図２７に示す。なお、Ｉ_ｄｓは、Ｖ_ｄｓを１Ｖとし、電界効果移動度μはＶ_ｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２７（Ａ）に、１０ｎｍとした場合を図２７（Ｂ）に、５ｎｍとした場合を図２７（Ｃ）にそれぞれ示す。

また、図２８は、図２９（Ｃ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉ_ｄｓ（実線）および電界効果移動度μ（点線）のＶ_ｇｓ依存性である。なお、Ｉ_ｄｓは、Ｖ_ｄｓを１Ｖとし、電界効果移動度μはＶ_ｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２８（Ａ）に、１０ｎｍとした場合を図２８（Ｂ）に、５ｎｍとした場合を図２８（Ｃ）にそれぞれ示す。

図２７および図２８に示した計算結果より、図２６と同様に、いずれもゲート絶縁膜が薄くなるほどオフ状態（ここではＶ_ｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉ_ｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶ_ｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉ_ｄｓには目立った変化がないとわかる。

なお、電界効果移動度μのピークは、図２６では８０ｃｍ^２／Ｖｓ程度であるが、図２７では６０ｃｍ^２／Ｖｓ程度、図２８では４０ｃｍ^２／Ｖｓと程度、Ｌｏｆｆが増加するほど低下することがわかる。また、オフ状態でのＩ_ｄｓも同様の傾向となることがわかる。一方、オン状態のＩ_ｄｓはオフセット長Ｌｏｆｆの増加に伴って減少するが、オフ状態のＩ_ｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもＶ_ｇｓが１Ｖ近傍で、Ｉ_ｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。

酸化物半導体膜１０６としてＩｎ−Ｚｎ−Ｏ系化合物を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。

酸化物半導体膜１０６として、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。

酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。

酸化物半導体において水素は一部がドナーとなりキャリアを生成する。そのため、酸化物半導体膜１０６中の水素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とする。

アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。したがって、酸化物半導体膜中の上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０^１６ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とする。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とする。同様に、カリウム（Ｋ）濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とする。

酸化物半導体膜１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１０６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。

以上に示した酸化物半導体膜１０６を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０^−１８Ａ以下、または１×１０^−２１Ａ以下、または１×１０^−２４Ａ以下とすることができる。

下地膜１０２は、加熱処理により酸素を放出する膜との積層構造にすると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気的特性の劣化を抑制できる。ただし、ＹＳＺ膜を酸化物半導体膜１０６と接する側に設けるものとする。例えば、加熱処理により酸素を放出する酸化シリコン膜を５０ｎｍ以上６００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下の厚さで形成し、次にＹＳＺ膜を１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上１０ｎｍ以下の厚さで形成すればよい。加熱処理により酸素を放出する膜は、厚さが厚いほど酸素の放出量が増加する。ただし、厚さを厚くしすぎると、成膜の時間が長くなり生産性の低下を招くことになるため、最適な厚さを有する。また、ＹＳＺ膜は、上面の結晶性が十分高ければ厚さは問わない。ただし、酸化シリコン膜から放出された酸素の少なくとも一部が透過する程度に薄いことが好ましい。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が、酸素原子に換算して１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、または１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と、標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式７で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式７の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^３の水素原子を含むシリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。

下地膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜１０６と下地膜１０２との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６と下地膜１０２との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。

さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。下地膜１０２から酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。

即ち、下地膜１０２に、加熱処理により酸素を放出する膜を設けることで、酸化物半導体膜１０６と下地膜１０２との界面準位密度、および酸化物半導体膜１０６の酸素欠損を低減し、酸化物半導体膜１０６と下地膜１０２との界面におけるキャリア捕獲の影響を小さくすることができる。

基板１００は、トランジスタの作製面の平坦性が高いと好ましい。具体的には、Ｒａが１ｎｍ以下、好ましくは０．３ｎｍ以下とする。材料に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接トランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。

なお、図８ではゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状ではないが、ゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状とすることで酸化物半導体膜１０６の光による劣化、電荷の発生を抑制しても構わない。

一対の電極１１６は、トランジスタの動作に伴いソース電極およびドレイン電極として機能する。

一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。

一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置などでも配線遅延等の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｔｉ膜、窒化チタン膜、Ｔｉ−Ｍｏ合金膜またはＣｕ−Ｍｎ−Ａｌ合金膜を用いてもよい。

ゲート絶縁膜１１２は、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウムまたはＹＳＺなどを、単層で、または積層して用いればよい。例えば、プラズマＣＶＤ法およびスパッタリング法などで形成すればよい。また、ゲート絶縁膜１１２は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気的特性の劣化を抑制できる。

なお、ゲート絶縁膜１１２として、ＹＳＺ膜を用いると好ましい。ＣＡＡＣ−ＯＳである酸化物半導体膜１０６上にＹＳＺ膜を結晶成長させて形成することで、酸化物半導体膜１０６とゲート絶縁膜１１２との界面の電子状態を良好にすることができる。ゲート絶縁膜１１２を積層して設ける場合、ＹＳＺ膜を酸化物半導体膜１０６側に設ければよい。

以上のように、下地膜１０２に、（１１１）面に配向している酸化ジルコニウムを含む膜を用い、下地膜１０２と原子配列の不整合率が低い酸化物半導体膜１０６を下地膜１０２上に設けることで、下地膜１０２直上においても結晶化度の高い結晶領域を有するＣＡＡＣ−ＯＳである酸化物半導体膜１０６を形成させることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。

次に、図８に示したトランジスタの作製方法について、図２を用いて説明する。

まず、基板１００上に下地膜１０２を成膜する（図２（Ａ）参照。）。

基板１００は、平坦性が高いほど結晶性の高い下地膜１０２を形成することができるため好ましい。そのため、基板１００は、あらかじめ平坦化処理を行っておくと好ましい。平坦化処理として、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または逆スパッタリング法などがある。

逆スパッタリング法とは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、被処理面にイオンを衝突させることによって被処理面を改質する方法のことをいう。被処理面にイオンを衝突させる方法としては、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）雰囲気下で被処理面側に高周波電圧を印加して、被処理面付近にプラズマを生成する方法などがある。なお、希ガス雰囲気に代えて窒素または酸素などによる雰囲気を適用してもよい。逆スパッタリング法で用いる装置は、スパッタリング装置に限定されず、プラズマＣＶＤ装置、ドライエッチング装置などで同様の処理を行うことができる。

下地膜１０２は、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。好ましくは、スパッタリング法を用いる。

スパッタリング法を用いて下地膜１０２を成膜する方法について以下に説明する。ターゲットは、金属ジルコニウムを含むターゲットを用い、成膜ガスに酸素を含ませた反応性スパッタリング法によって成膜できる。または、酸化ジルコニウムを含むターゲットを用い、成膜ガスに、希ガスおよび酸素のいずれか一種以上を含ませて成膜しても構わない。ここで、ターゲット中にイットリウムまたは酸化イットリウムを含ませることで、ＹＳＺ膜を成膜することができる。また、イットリウムに代えて、カルシウム、マグネシウム、セリウムまたはアルミニウムを含ませても構わないが、本実施の形態では便宜上イットリウムを含ませたターゲットを用いて成膜したＹＳＺ膜についてのみ説明する。

下地膜１０２は、（１１１）面に配向している酸化ジルコニウムを含む膜である。酸化ジルコニウムは、単独では熱的安定性が低く、イットリウムなどの安定化材料を含ませることで結晶状態を安定させることができる。

ＹＳＺ膜において、（１１１）面の配向がより強くなるよう成膜するには、成膜電力を高くすること、成膜圧力を低くすること、ターゲット−基板間距離（Ｔ−Ｓ間距離）を短くすることおよび成膜時の基板表面温度（Ｔｓｕｂ）を高くすることが重要である。これらは、スパッタリング現象によりターゲットから基板表面に飛来したスパッタリング粒子の持つエネルギーを高くするために行う。即ち、高エネルギーであるスパッタリング粒子が基板表面に到達した後、マイグレーションを起こすことで、得られる膜の結晶性を高めることができる。

具体的には、単位面積あたりの成膜電力を５Ｗ／ｃｍ^２以上５０Ｗ／ｃｍ^２以下とする。成膜電力は、高いほど膜の結晶性を高める傾向であるが、高すぎると異常放電を起こし、ターゲットの割れが生じることがある。なお、スパッタリング用電源は、ＤＣ電源、ＡＣ電源またはＲＦ電源を用いればよく、好ましくはＲＦ電源を用いる。ＲＦ電源を用いることで、絶縁性の高いターゲット（金属酸化物ターゲットなど）を用いることができるほか、基板面内における膜質の均一性を高め、さらに膜表面の平坦性を高めることができる。

また、成膜圧力を０．０１Ｐａ以上０．４Ｐａ以下、好ましくは０．０５Ｐａ以上０．３Ｐａ以下とする。成膜圧力は、低いほど膜の結晶性を高める傾向であるが、低すぎるとスパッタリングするために必要なプラズマを形成できない。また、成膜圧力が低すぎると、反跳イオンによって膜へダメージが入ることがある。

また、Ｔ−Ｓ間距離を１０ｍｍ以上２００ｍｍ以下、好ましくは２０ｍｍ以上８０ｍｍ以下とする。Ｔ−Ｓ間距離は、短いほど膜の結晶性を高める傾向であるが、短すぎるとスパッタリングするために必要なプラズマを形成できない。また、Ｔ−Ｓ間距離が短すぎると基板面内の膜質および膜厚分布が均一にできなくなることがある。

また、Ｔｓｕｂを１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とする。Ｔｓｕｂは、高いほど膜の結晶性を高める傾向であるが、高すぎると酸化ジルコニウムの結晶系および結晶方位が変動してしまう。また、Ｔｓｕｂが高すぎる（例えば５００℃より高い）と、かえって結晶状態が崩れ、立方晶系の結晶構造を有する酸化ジルコニウムを含む膜が得られなくなる。

下地膜１０２の成膜後、下地膜１０２の結晶性をさらに高めるために、第１の加熱処理を行うと好ましい。第１の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気において、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。第１の加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。ただし、加熱処理の温度が高すぎる（例えば６５０℃より高い）と、かえって結晶状態が崩れ、立方晶系の結晶構造を有する酸化ジルコニウムを含む膜が得られなくなる。

酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。

不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。

減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。

乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の雰囲気をいう。

ここで、下地膜１０２の平坦性が十分でない場合、基板１００と同様の方法で平坦化処理を行っても構わない。

次に、酸化物半導体膜１３６を成膜する（図２（Ｂ）参照。）。酸化物半導体膜１３６は、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。好ましくは、スパッタリング法を用いる。

スパッタリング法を用いて酸化物半導体膜１３６を成膜する方法について以下に説明する。例えば、酸化物半導体膜１０６に適用できる前述の材料を含むターゲットを用い、成膜ガスに、希ガス、窒素および酸素のいずれか一種以上を含ませて成膜する。

酸化物半導体膜１３６を下地膜１０２の直上においても結晶化度の高い結晶領域を有するＣＡＡＣ−ＯＳとするためには、下地膜１０２の結晶性が十分高く、かつ下地膜１０２の平坦性が十分高いうえで、下地膜１０２の結晶性を高める方法と同様の方法で成膜すればよい。即ち、成膜電力を高くすること、成膜圧力を低くすること、Ｔ−Ｓ間距離を短くすることおよびＴｓｕｂを高くすることが重要である。

具体的には、単位面積あたりの成膜電力を５Ｗ／ｃｍ^２以上５０Ｗ／ｃｍ^２以下、成膜圧力を０．０１Ｐａ以上０．４Ｐａ以下、好ましくは０．０５Ｐａ以上０．３Ｐａ以下、Ｔ−Ｓ間距離を１０ｍｍ以上２００ｍｍ以下、好ましくは２０ｍｍ以上８０ｍｍ以下、Ｔｓｕｂを１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とする。

酸化物半導体膜１３６の成膜後、第２の加熱処理を行うと、ＣＡＡＣ−ＯＳにおける結晶化度が高まり好ましい。第２の加熱処理は第１の加熱処理と同様の方法で行うことができる。

以上の方法で、下地膜１０２の直上にＣＡＡＣ−ＯＳである酸化物半導体膜１３６を形成することができる。

次に、酸化物半導体膜１３６を加工して島状の酸化物半導体膜１０６を形成する（図２（Ｃ）参照。）。なお、「加工する」とは、例えば、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。

次に、酸化物半導体膜１０６上に導電膜を成膜し、加工して、酸化物半導体膜１０６と少なくとも一部が接する一対の電極１１６を形成する。次に、酸化物半導体膜１０６および一対の電極１１６上にゲート絶縁膜１１２を成膜する。一対の電極１１６となる導電膜およびゲート絶縁膜１１２は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。なお、ゲート絶縁膜１１２にＹＳＺ膜を用いる場合、酸化物半導体膜１０６とゲート絶縁膜１１２との界面から結晶成長させるために、下地膜１０２と同様の方法で形成すると好ましい。

次に、ゲート絶縁膜１１２上に導電膜を成膜し、加工して酸化物半導体膜１０６と重畳するゲート電極１０４を形成する（図２（Ｄ）参照。）。ゲート電極１０４となる導電膜は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。

以上のように、下地膜１０２の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜１０６を形成することができる。そのため、下地膜１０２と酸化物半導体膜１０６との界面の電子状態が良好になり、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。

以上の工程によって、図８に示したトランジスタを作製することができる。

続いて、図８に示したトランジスタとは異なる構造のトランジスタについて図９を用いて説明する。

図９はトランジスタの上面図および断面図である。図９（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図９（Ｂ）に示すＡ−Ｂ断面および図９（Ｃ）に示すＣ−Ｄ断面に対応する。

以下に、図９（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。

図９に示すトランジスタは、基板１００と、基板１００上の下地膜１０２と、下地膜１０２上の一対の電極２１６と、一対の電極２１６上にあり、一対の電極２１６と少なくとも一部が接する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極２１６上のゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４と、を有する。

なお、一対の電極２１６、酸化物半導体膜２０６、ゲート絶縁膜２１２およびゲート電極２０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およびゲート電極１０４と同様の方法および同様の材料により形成すればよい。

なお、図９ではゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状ではないが、ゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状とすることで酸化物半導体膜２０６の光による劣化、電荷の発生を抑制しても構わない。

次に、図９に示したトランジスタの作製方法について、図３を用いて説明する。

まず、基板１００上に、下地膜１０２を形成する。次に、下地膜１０２上に一対の電極２１６を形成する（図３（Ａ）参照。）。

次に、一対の電極２１６上にあり、一対の電極２１６と少なくとも一部が接する酸化物半導体膜２０６を形成する（図３（Ｂ）参照。）。

次に酸化物半導体膜２０６および一対の電極２１６上にゲート絶縁膜２１２を成膜する（図３（Ｃ）参照。）。

次に、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４を形成する（図３（Ｄ）参照。）。

以上のように、下地膜１０２の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜２０６を形成することができる。そのため、下地膜１０２と酸化物半導体膜２０６との界面の電子状態が良好になり、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。

以上の工程によって、図９に示したトランジスタを作製することができる。

続いて、図８および図９に示したトランジスタとは異なる構造のトランジスタについて図１０を用いて説明する。

図１０はトランジスタの上面図および断面図である。図１０（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１０（Ｂ）に示すＡ−Ｂ断面および図１０（Ｃ）に示すＣ−Ｄ断面に対応する。

以下に、図１０（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。

図１０に示すトランジスタは、基板１００と、基板１００上の下地膜１０２と、下地膜１０２上のチャネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６および下地膜１０２上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４と、ゲート電極３０４およびゲート絶縁膜３１２上の保護膜３１８と、保護膜３１８上にあり、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して、ソース領域３０７ａおよびドレイン領域３０７ｂと接する一対の電極３１６と、を有する。

なお、一対の電極３１６、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の方法および同様の材料により形成すればよい。

なお、図１０ではゲート絶縁膜３１２および保護膜３１８に設けられた開口部の上面形状は円形であるが、これに限定されるものではない。該開口部は、ソース領域３０７ａおよびドレイン領域３０７ｂを露出するものであれば、形状は問わない。

チャネル領域３０５は、ゲート電極３０４と概略同一の上面形状としてもよい。なお、ソース領域３０７ａおよびドレイン領域３０７ｂは、窒素、リン、ホウ素、水素または希ガスなどを含む。

なお、便宜上、チャネル領域、ソース領域およびドレイン領域という名称で表しているが、トランジスタが動作していない場合は、チャネル領域３０５は高抵抗領域であり、ソース領域３０７ａおよびドレイン領域３０７ｂは低抵抗領域である。

ソース領域３０７ａおよびドレイン領域３０７ｂを有することにより、ソース電極およびドレイン電極が直接チャネル領域と接する構造と比べ、電界集中が緩和されるため、ホットキャリア劣化などのトランジスタの劣化を低減することができる。

また、ソース領域３０７ａおよびドレイン領域３０７ｂを有することにより、ドレイン側からソース側への電界の広がりの影響を低減することができる。そのため、チャネル長が短くなるに伴ってしきい値電圧がマイナス方向へシフトする、いわゆる短チャネル効果を抑制できる。

次に、図１０に示したトランジスタの作製方法について、図４を用いて説明する。

まず、基板１００上に下地膜１０２を形成する。次に、下地膜１０２上に酸化物半導体膜３０６を形成する。次に、酸化物半導体膜３０６および下地膜１０２上に、ゲート絶縁膜３１２を成膜する（図４（Ａ）参照。）。

次に、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４を形成する。次に、ゲート電極３０４をマスクとし、酸化物半導体膜３０６の一部に窒素、リン、ホウ素、水素または希ガスのイオンを添加する。イオンの添加、またはイオンの添加に加えて加熱処理を行うことにより、酸化物半導体膜３０６のイオンの添加された領域を低抵抗とし、チャネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを形成する。なお、チャネル領域３０５は、イオンの添加により低抵抗化されていない領域である（図４（Ｂ）参照。）。

次に、酸化物半導体膜３０６およびゲート電極３０４上に保護膜３１８を形成し（図４（Ｃ）参照。）、ソース領域３０７ａおよびドレイン領域３０７ｂをそれぞれ露出する開口部をゲート絶縁膜３１２および保護膜３１８に形成する。次に、酸化物半導体膜３０６と接する一対の電極３１６を形成する（図４（Ｄ）参照。）。なお、ソース領域３０７ａおよびドレイン領域３０７ｂを形成するための加熱処理に代えて、保護膜３１８または一対の電極３１６の形成後に加熱処理を行っても構わない。

以上のように、下地膜１０２の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜３０６を形成することができる。そのため、下地膜１０２と酸化物半導体膜３０６との界面の電子状態が良好になり、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。なお、酸化物半導体膜３０６において、ソース領域３０７ａおよびドレイン領域３０７ｂは、イオンの添加のダメージで結晶が崩れることがある。本発明の一態様に係るトランジスタは、少なくともチャネル領域３０５がＣＡＡＣ−ＯＳであればよい。結晶が崩れるとは、結晶性が低下すること、または非晶質化することをいう。

以上の工程によって、図１０に示したトランジスタを作製することができる。

続いて、図８乃至図１０に示したトランジスタとは異なる構造のトランジスタについて図１１を用いて説明する。

図１１はトランジスタの上面図および断面図である。図１１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１１（Ｂ）に示すＡ−Ｂ断面および図１１（Ｃ）に示すＣ−Ｄ断面に対応する。

以下に、図１１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。

図１１に示すトランジスタは、基板１００と、基板１００上のゲート電極４０４と、ゲート電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介してゲート電極４０４と重畳する酸化物半導体膜４０６と、酸化物半導体膜４０６上にあり、酸化物半導体膜４０６と少なくとも一部が接する一対の電極４１６と、酸化物半導体膜４０６および一対の電極４１６上の保護膜４１８と、を有する。

なお、ゲート電極４０４、酸化物半導体膜４０６および一対の電極４１６は、それぞれゲート電極１０４、酸化物半導体膜１０６および一対の電極１１６と同様の方法および同様の材料により形成すればよい。

この構造では、酸化物半導体膜４０６の下地となる膜はゲート絶縁膜４１２である。そのため、ゲート絶縁膜４１２は、下地膜１０２と同様の方法および同様の材料により形成する。こうすることで、ゲート絶縁膜４１２の直上においても結晶化度の高い結晶領域を有するＣＡＡＣ−ＯＳである酸化物半導体膜４０６を形成することができる。

保護膜４１８は、ゲート絶縁膜１１２と同様の方法および同様の材料により形成する。

保護膜４１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さとすればよい。保護膜４１８の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、保護膜４１８は、表面にある固定電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、保護膜４１８上に樹脂膜を形成することで、固定電荷の影響を低減しても構わない。

なお、図１１ではゲート電極４０４が酸化物半導体膜４０６を完全に覆う形状ではないが、ゲート電極４０４が酸化物半導体膜４０６を完全に覆う形状とすることで酸化物半導体膜４０６の光による劣化、電荷の発生を抑制しても構わない。

次に、図１１に示したトランジスタの作製方法について、図５を用いて説明する。

まず、基板１００上にゲート電極４０４を形成する。次に、ゲート電極４０４を覆ってゲート絶縁膜４１２を成膜する（図５（Ａ）参照。）。

次に、ゲート絶縁膜４１２を介してゲート電極４０４と重畳する酸化物半導体膜４０６を形成する（図５（Ｂ）参照。）。

次に、酸化物半導体膜４０６上にあり、酸化物半導体膜４０６と少なくとも一部が接する一対の電極４１６を形成する（図５（Ｃ）参照。）。

次に、酸化物半導体膜４０６および一対の電極４１６上に保護膜４１８を形成する（図５（Ｄ）参照。）。

以上のように、ゲート絶縁膜４１２の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜４０６を形成することができる。そのため、ゲート絶縁膜４１２と酸化物半導体膜４０６との界面の電子状態が良好になり、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。

以上の工程によって、図１１に示したトランジスタを作製することができる。

続いて、図８乃至図１１に示したトランジスタとは異なる構造のトランジスタについて図１２を用いて説明する。

図１２は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図１２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１２（Ｂ）に示すＡ−Ｂ断面および図１２（Ｃ）に示すＣ−Ｄ断面に対応する。

以下に、図１２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。

図１２に示すトランジスタは、基板１００と、基板１００上のゲート電極４０４と、ゲート電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２上の一対の電極５１６と、一対の電極５１６と少なくとも一部が接し、かつゲート絶縁膜４１２を介してゲート電極４０４と重畳する酸化物半導体膜５０６と、酸化物半導体膜５０６および一対の電極５１６上の保護膜５１８と、を有する。

なお、酸化物半導体膜５０６、一対の電極５１６、保護膜５１８は、それぞれ酸化物半導体膜１０６、一対の電極１１６および保護膜４１８と同様の方法および同様の材料により形成すればよい。

なお、図１２ではゲート電極４０４が酸化物半導体膜５０６を完全に覆う形状ではないが、ゲート電極４０４が酸化物半導体膜５０６を完全に覆う形状とすることで酸化物半導体膜５０６の光による劣化、電荷の発生を抑制しても構わない。

次に、図１２に示したトランジスタの作製方法について、図６を用いて説明する。

まず、基板１００上にゲート電極４０４を形成する。次に、ゲート電極４０４を覆ってゲート絶縁膜４１２を成膜する。次に、ゲート絶縁膜４１２上に一対の電極５１６を形成する（図６（Ａ）参照。）。

次に、ゲート絶縁膜４１２を介してゲート電極４０４と重畳し、一対の電極５１６と少なくとも一部が接する酸化物半導体膜５０６を形成する（図６（Ｂ）参照。）。

次に、酸化物半導体膜５０６および一対の電極５１６上に保護膜５１８を形成する（図６（Ｃ）参照。）。

以上のように、ゲート絶縁膜４１２の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜５０６を形成することができる。そのため、ゲート絶縁膜４１２と酸化物半導体膜５０６との界面の電子状態が良好になり、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。

以上の工程によって、図１２に示したトランジスタを作製することができる。

続いて、図８乃至図１２に示したトランジスタとは異なる構造のトランジスタについて図１３を用いて説明する。

図１３はトランジスタの上面図および断面図である。図１３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１３（Ｂ）に示すＡ−Ｂ断面および図１３（Ｃ）に示すＣ−Ｄ断面に対応する。

以下に、図１３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。

図１３に示すトランジスタは、基板１００と、基板１００上のゲート電極４０４と、ゲート電極４０４を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介してゲート電極４０４上にあり、チャネル領域６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを有する酸化物半導体膜６０６と、該酸化物半導体膜６０６およびゲート絶縁膜４１２上の保護膜６１８と、保護膜６１８上にあり、ゲート絶縁膜４１２および保護膜６１８に設けられた開口部を介して、ソース領域６０７ａおよびドレイン領域６０７ｂと接する一対の電極６１６と、を有する。

なお、一対の電極６１６、酸化物半導体膜６０６および保護膜６１８は、それぞれ示した一対の電極１１６、酸化物半導体膜１０６および保護膜４１８と同様の方法および同様の材料により形成すればよい。

図１３は、ゲート電極４０４とチャネル領域６０５が概略同一の上面形状として図示されているが、これに限定されない。ゲート電極４０４とチャネル領域６０５の形状が異なっていても構わない。

なお、ソース領域６０７ａおよびドレイン領域６０７ｂは、窒素、リン、ホウ素、水素または希ガスなどを含む。

なお、便宜上、チャネル領域、ソース領域およびドレイン領域という名称で表しているが、トランジスタが動作していない場合は、チャネル領域６０５は高抵抗領域であり、ソース領域６０７ａおよびドレイン領域６０７ｂは低抵抗領域である。

次に、図１３に示したトランジスタの作製方法について、図７を用いて説明する。

まず、基板１００上にゲート電極４０４を形成する。次に、ゲート電極４０４を覆ってゲート絶縁膜４１２を形成する。次に、ゲート絶縁膜４１２を介してゲート電極４０４と重畳する酸化物半導体膜６０６を形成する（図７（Ａ）参照。）。

次に、レジストマスクなどを用いて、酸化物半導体膜６０６の一部に窒素、リン、ホウ素、水素または希ガスのイオンを添加する。イオンの添加、またはイオンの添加に加えて加熱処理を行うことにより、酸化物半導体膜６０６のイオンの添加された領域を低抵抗とし、チャネル領域６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを形成する（図７（Ｂ）参照。）。なお、レジストマスクなどは、ゲート電極４０４をマスクとして裏面露光技術によって形成しても構わない。その場合、ソース領域６０７ａおよびドレイン領域６０７ｂと、ゲート電極４０４との重畳する面積が小さくできるため寄生容量が低減され、トランジスタの動作速度を高めることができる。また、レジストマスクを形成するためのフォトマスク数が低減できるため、トランジスタの作製コストを低減することができるため好ましい。

次に、酸化物半導体膜６０６およびゲート絶縁膜４１２上に保護膜６３８を形成する（図７（Ｃ）参照。）。なお、前述のイオンの添加を、保護膜６３８の形成後に行っても構わない。保護膜６３８が形成されていることによって、前述の添加による酸化物半導体膜６０６へのダメージを低減することができる。

次に、保護膜６３８にソース領域６０７ａおよびドレイン領域６０７ｂをそれぞれ露出する開口部を形成し、次に導電膜を成膜し、該導電膜を加工することで、保護膜６１８および酸化物半導体膜６０６と接する一対の電極６１６を形成する（図７（Ｄ）参照。）。

以上のように、ゲート絶縁膜４１２の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜６０６を形成することができる。そのため、ゲート絶縁膜４１２と酸化物半導体膜６０６との界面の電子状態が良好になり、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。なお、酸化物半導体膜６０６において、ソース領域６０７ａおよびドレイン領域６０７ｂは、イオンの添加のダメージで結晶が崩れることがある。本発明の一態様は、少なくともチャネル領域６０５がＣＡＡＣ−ＯＳであればよい。

以上の工程によって、図１３に示したトランジスタを作製することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では実施の形態１に示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。

図１４にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。

トランジスタ２２３０は、本発明の一態様である実施の形態１で示したトランジスタを用いる。実施の形態１で示したトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。

ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。

また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１で示したトランジスタを含んでもよい。

また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１で示したトランジスタを含んでもよい。

なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。

また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてドレインからチャネルを介してソースに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。

なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。

以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態１で示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。

不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１で示したトランジスタを適用することができる。

まずは、実施の形態１で示したトランジスタを適用した半導体記憶装置を構成するメモリセルについて図１５を用いて説明する。

メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１５（Ａ）参照。）。

なお、キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１５（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。

ここで、トランジスタＴｒに実施の形態１で示したトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。

以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。

次に、実施の形態１で示したトランジスタを適用した半導体記憶装置について図１６を用いて説明する。

図１６（Ａ）は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。

なお、本実施の形態に示すメモリセルを有する半導体装置は、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１６（Ｂ）は容量線ＣＬの電圧Ｖ_ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。

ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。

そのため、Ｎ＝ＬＯＷで示したＶ_ＣＬ−Ｉｄｓ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶ_ＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、Ｖ_ＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、Ｖ_ＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。

ここで、トランジスタＴｒ＿１に実施の形態１で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。

なお、トランジスタＴｒ＿２に、実施の形態１で示したトランジスタを適用しても構わない。

以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態４）
実施の形態１で示したトランジスタまたは実施の形態３に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。

図１７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１７（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３に示す半導体記憶装置を用いることができる。

図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１７（Ｂ）および図１７（Ｃ）の回路の説明を行う。

図１７（Ｂ）および図１７（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１に示したトランジスタ用いた構成の一例を示す。

図１７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１７（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１７（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４を適用した電子機器の例について説明する。

図１８（Ａ）は携帯型情報端末である。図１８（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。

図１８（Ｂ）は、ディスプレイである。図１８（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。

図１８（Ｃ）は、デジタルスチルカメラである。図１８（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。

本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

本実施例では、本発明の一態様で用いるＹＳＺ膜の結晶状態について評価した結果を示す。

なお、結晶状態は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

試料は６種類用意した。試料は、ガラス基板上にＹＳＺ膜を１００ｎｍの厚さで成膜したものを用いた。ＹＳＺ膜は、スパッタリング法により、直径６インチ丸形ＹＳＺターゲット（ＺｒＯ_２：Ｙ_２Ｏ_３＝９２：８［ｍｏｌ数比］）を用い、成膜電力を５００Ｗ（ＲＦ）、成膜圧力を０．４Ｐａ、成膜ガスをアルゴン２０ｓｃｃｍおよび酸素２０ｓｃｃｍ、Ｔ−Ｓ間距離を１３５ｍｍとして成膜した。

試料１乃至試料３はＴｓｕｂを室温としたものであり、試料４乃至試料６はＴｓｕｂを３００℃としたものである。

また、試料１および試料４はＹＳＺ膜の成膜後に加熱処理を行っていないもの、試料２および試料５はＹＳＺ膜の成膜後に窒素雰囲気にて３５０℃の温度で１時間の加熱処理を行ったもの、試料３および試料６はＹＳＺ膜の成膜後に窒素雰囲気にて６００℃の温度で１時間の加熱処理を行ったものである。

各試料のＴｓｕｂおよびＹＳＺ膜の成膜後に行った加熱処理について表１に示す。

各試料のＸＲＤ結果を図２０に示す。試料２乃至試料６において（１１１）面の強い回折が見られた。

図２０より、ピーク強度を比較すると、必ずしもＹＳＺ膜の成膜後に高い温度で加熱処理を行えば結晶性が高まるわけではないとわかった。これにより、ＹＳＺ膜の結晶構造が高い温度での加熱処理により崩れている可能性が示唆される。

各試料の（１１１）面におけるピーク強度、ＦＷＨＭ、格子定数ａおよび格子定数ａから算出した最隣接原子間距離を表２に示す。ここで、最隣接原子間距離とは、図１９（Ａ）で示した、破線７０１０の一辺の長さに相当する。

また、最隣接原子間距離が０．３６ｎｍ〜０．３７ｎｍとなるため、本実施例で示したＹＳＺ膜上にＣＡＡＣ−ＯＳである酸化物半導体膜の結晶成長が起こりやすいことがわかる。

具体的には、六方晶系であり、格子定数ａが０．３１ｎｍ以上０．４２ｎｍ以下、好ましくは０．３３ｎｍ以上０．４０ｎｍ以下、さらに好ましくは０．３４ｎｍ以上０．３８ｎｍ以下の酸化物半導体膜の場合、本実施例で示したＹＳＺ膜の直上においても結晶化度の高い結晶領域を有しやすいとわかる。

１００ 基板
１０２ 下地膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１３６ 酸化物半導体膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
３０４ ゲート電極
３０５ チャネル領域
３０６ 酸化物半導体膜
３０７ａ ソース領域
３０７ｂ ドレイン領域
３１２ ゲート絶縁膜
３１６ 一対の電極
３１８ 保護膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護膜
５０６ 酸化物半導体膜
５１６ 一対の電極
５１８ 保護膜
６０５ チャネル領域
６０６ 酸化物半導体膜
６０７ａ ソース領域
６０７ｂ ドレイン領域
６１６ 一対の電極
６１８ 保護膜
６３８ 保護膜
９０１ 下地膜
９０２ 第１の領域
９０３ 第２の領域
９１１ 下地膜
９１３ 第３の領域
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
３００２ 下地絶縁膜
３００４ ゲート電極
３００６ 酸化物半導体膜
３００７ 酸化物半導体膜
３０１２ ゲート絶縁膜
３０１６ 一対の電極
３０１８ 保護絶縁膜
３０２０ 保護膜
３０２２ 配線
３０２４ 側壁絶縁膜
７００１ 原子
７００２ 原子
７０１０ 破線
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (19)

1. 下地膜と、
   前記下地膜上に設けられた結晶領域を有する酸化物半導体膜と、
   前記酸化物半導体膜上のゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記酸化物半導体膜に重畳するゲート電極と、
   前記酸化物半導体膜と少なくとも一部が接する一対の電極と、を有し、
   前記下地膜と前記酸化物半導体膜とが接している面で、前記面内における前記下地膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記下地膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置。
2. 請求項１において、
   前記下地膜は、立方晶系の結晶構造を有し（１１１）面に配向した安定化ジルコニアを含むことを特徴とする半導体装置。
3. ゲート電極と、
   前記ゲート電極を覆うゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記ゲート電極と重畳し、結晶領域を有する酸化物半導体膜と、
   前記酸化物半導体膜と少なくとも一部が接する一対の電極と、を有し、
   前記ゲート絶縁膜と前記酸化物半導体膜とが接している面で、前記面内における前記ゲート絶縁膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記ゲート絶縁膜の最隣接原子間距離で除した値０．１５以下であることを特徴する半導体装置。
4. 請求項３において、
   前記ゲート絶縁膜は、立方晶系の結晶構造を有し（１１１）面に配向した安定化ジルコニアを含むことを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記酸化物半導体膜は、六方晶系でありｃ軸に配向した結晶領域を有することを特徴とする半導体装置。
6. 下地膜を形成し、
   前記下地膜上に結晶領域を有する酸化物半導体膜を形成し、
   前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、
   前記島状の酸化物半導体膜上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜を介して前記島状の酸化物半導体膜に重畳するゲート電極を形成し、
   前記下地膜と前記酸化物半導体膜とが接している面で、前記面内における前記下地膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記下地膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
7. 下地膜を形成し、
   前記下地膜上に結晶領域を有する酸化物半導体膜を形成し、
   前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、
   前記島状の酸化物半導体膜と少なくとも一部が接する一対の電極を形成し、
   前記島状の酸化物半導体膜および前記一対の電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜を介して前記島状の酸化物半導体膜に重畳するゲート電極を形成し、
   前記下地膜と前記酸化物半導体膜とが接している面で、前記面内における前記下地膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記下地膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
8. 下地膜を形成し、
   前記下地膜上に一対の電極を形成し、
   前記下地膜および一対の電極上に、結晶領域を有する酸化物半導体膜を形成し、
   前記酸化物半導体膜を加工して、前記一対の電極と少なくとも一部が接する島状の酸化物半導体膜を形成し、
   前記島状の酸化物半導体膜および前記一対の電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜を介して前記島状の酸化物半導体膜に重畳するゲート電極を形成し、
   前記下地膜と前記酸化物半導体膜とが接している面で、前記面内における前記下地膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記下地膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
9. 下地膜を形成し、
   前記下地膜上に、結晶領域を有する酸化物半導体膜を形成し、
   前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、
   前記下地膜および前記島状の酸化物半導体膜上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜を介して前記島状の酸化物半導体膜と重畳するゲート電極を形成し、
   前記ゲート電極をマスクに用い、前記島状の酸化物半導体膜の前記ゲート電極と重畳しない領域に前記酸化物半導体膜を低抵抗化させるイオンを添加し、
   前記ゲート絶縁膜および前記ゲート電極上に保護膜を形成し、
   前記ゲート絶縁膜および前記保護膜に、前記イオンが添加された領域を露出する開口部を形成し、
   前記開口部を介して前記島状の酸化物半導体膜と少なくとも一部が接する一対の電極を形成し、
   前記下地膜と前記酸化物半導体膜とが接している面で、前記面内における前記下地膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記下地膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
10. ゲート電極を形成し、
    前記ゲート電極を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜を介して前記ゲート電極と重畳し、結晶領域を有する酸化物半導体膜を形成し、
    前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、
    前記ゲート絶縁膜と前記酸化物半導体膜とが接している面で、前記面内における前記ゲート絶縁膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記ゲート絶縁膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
11. ゲート電極を形成し、
    前記ゲート電極を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜を介して前記ゲート電極と重畳し、結晶領域を有する酸化物半導体膜を形成し、
    前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜と少なくとも一部が接する一対の電極を形成し、
    前記ゲート絶縁膜と前記酸化物半導体膜とが接している面で、前記面内における前記ゲート絶縁膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記ゲート絶縁膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
12. ゲート電極を形成し、
    前記ゲート電極を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に一対の電極を形成し、
    前記ゲート絶縁膜を介して前記ゲート電極と重畳し、結晶領域を有する酸化物半導体膜を形成し、
    前記酸化物半導体膜を加工して、前記一対の電極と少なくとも一部が接する島状の酸化物半導体膜を形成し、
    前記ゲート絶縁膜と前記酸化物半導体膜とが接している面で、前記面内における前記ゲート絶縁膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記ゲート絶縁膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
13. ゲート電極を形成し、
    前記ゲート電極を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜を介して前記ゲート電極と重畳し、結晶領域を有する酸化物半導体膜を形成し、
    前記酸化物半導体膜を加工して島状の酸化物半導体膜を形成し、
    前記島状の酸化物半導体膜の一部に前記酸化物半導体膜を低抵抗化させるイオンを添加し、
    前記ゲート絶縁膜および前記島状の酸化物半導体膜上に保護膜を形成し、
    前記保護膜に、前記イオンが添加された領域を露出する開口部を形成し、
    前記開口部を介して前記島状の酸化物半導体膜と少なくとも一部が接する一対の電極を形成し、
    前記ゲート絶縁膜と前記酸化物半導体膜とが接している面で、前記面内における前記ゲート絶縁膜の最隣接原子間距離と前記酸化物半導体膜の格子定数の差を、前記面内における前記ゲート絶縁膜の最隣接原子間距離で除した値が０．１５以下であることを特徴する半導体装置の作製方法。
14. 請求項６乃至請求項９のいずれか一において、
    前記下地膜は、立方晶系の結晶構造を有し（１１１）面に配向した安定化ジルコニアを含むことを特徴とする半導体装置の作製方法。
15. 請求項１０乃至請求項１３のいずれか一において、
    前記ゲート絶縁膜は、立方晶系の結晶構造を有し（１１１）面に配向した安定化ジルコニアを含むことを特徴とする半導体装置の作製方法。
16. 請求項６乃至請求項９のいずれか一において、
    前記下地膜を１００℃以上５００℃以下の基板表面温度で成膜することを特徴とする半導体装置の作製方法。
17. 請求項１０乃至請求項１３のいずれか一において、
    前記ゲート絶縁膜を１００℃以上５００℃以下の基板表面温度で成膜することを特徴とする半導体装置の作製方法。
18. 請求項６乃至請求項１７のいずれか一において、
    前記酸化物半導体膜は、六方晶系でありｃ軸に配向した結晶領域を有することを特徴とする半導体装置の作製方法。
19. 請求項６乃至請求項１８のいずれか一において、
    前記酸化物半導体膜を１００℃以上５００℃以下の基板表面温度で成膜することを特徴とする半導体装置の作製方法。