JP2013009157A - 情報処理装置および情報処理装置の制御方法 - Google Patents

Abstract

【課題】通信時に発生するノイズを抑制しつつ、高速な通信を可能とする情報処理装置を提供する。
【解決手段】情報処理装置１には、２本１組の信号線７ａ，７ｂで構成される信号線対７と信号線対７に対して入力された２進数の複数ビットのデータに応じた電圧レベルに設定するためのドライバ２と、信号線対７の他端側に接続され、信号線対７の電圧レベルに応じて２進数の複数ビットのデータに変換するためのレシーバ３とが設けられる。ドライバ２は、信号線対７に電圧を印加するための定電圧源４と、２進数の複数ビットのデータに応じて信号線対の入出力インピーダンスを調整するスイッチＳＷ６ａ，６ｂと、２進数の複数ビットのデータに応じて信号線対のそれぞれの信号線に流す電流の向きを切り替えるスイッチＳＷ９ａ，ＳＷ９ｂ，ＳＷ１０ａ，ＳＷ１０ｂとを含む。
【選択図】図１

Description

この発明は、通信用の配線数が限られる小型の情報処理装置および情報処理装置の制御方法に関する。

従来からデ−タの通信方式として、大きく分けてシリアル通信とパラレル通信とが用いられてきた。パラレル通信は一度に複数のデ−タを通信できるので、シリアル通信に比べて通信に使用するクロック信号の周波数を低く設定できる点等の利点を有している。しかし、パラレル通信には複数の信号線が必要になるため、小型化が必要な機器、特に回転ヒンジなどを通して通信する機器に用いようとした場合に、使用する複数の信号線を接続（配線）できない場合もある。また、接続（配線）する信号線の本数が増えればそれだけコストもかかる。

このため、小型化が必要な機器、特に回転ヒンジなどを通して通信する機器に用いる通信方式としては、一般的にシリアル通信が用いられている。シリアル通信すなわちシリアル通信を用いた種々の伝送方式が提案されている（例えば、特許文献１および２）。

上記シリアル通信の主なものとしては、１本の信号線のみしか用いないシングルエンド方式に対して、上記シングルエンド方式の問題点をもとに改良された、通常２本１組の信号線を用いるＬＶＤＳ（小振幅差動信号方式:Low-Voltage Differential Signaling）等の差動シリアル通信方式がある。

上記差動シリアル通信方式の上記シングルエンド方式に比較した場合のメリットは、外来ノイズが発生した場合に２本の信号線のそれぞれが外来ノイズの影響を同様にうけることによって、２本の信号線間の電位差自体の変化を抑え、外来ノイズへの耐性を向上させる点にある。

また、他のメリットは、２本の信号線をお互い間近に配置、配線することによって、並行して配置された差動シリアル通信方式に用いられる信号線のそれぞれは向きが反対でありながら、流れる電流は同じである平衡な差動線路とすることである。つまり、大きさが等しく反対向きの信号が並行した信号線のそれぞれに流れるため、同心円状の磁力線は打ち消される方向に働き、また同心円状の電気力線は結合するように働き、その結果、外に伝播する電磁界エネルギ−（すなわちノイズ）を非常に小さく抑えられることになる。

２本１組の信号線からなる差動シリアル通信では、通信回路が１組のクロックラインと複数組のデ−タラインとで構成され、２本の信号線はそれぞれ「＋」、「−」を表し、差動シリアルの入力バッファ（レシーバ）に接続されている。そして、「＋」の信号線の電圧レベルが「−」の信号線よりも高い電圧レベルであれば「１」、逆であれば「０」であるとして受信する。すなわち、２本１組のデ−タラインの情報量は１ビットとなる。

つまり、デ−タライン１組に対して１ビットのデ−タ量しか表すことができないため、高速にデ−タ通信を行うためには、信号線を速く動作させるか、複数組のデ−タラインを使用する必要がある。

信号線を速く動作させるのは、ＩＣ自身のプロセスの問題、又は負荷容量等の外部要因などの問題によって困難であり、複数組のデ−タラインを使用するとした場合でも、クロックラインに同期させる必要がある問題、又は信号線の接続本数が増えてしまうためのコストの増加等の問題が生じる。

このため、特許文献３では、信号線の電位の高さによって１本の信号線を３通りの状態、つまり３進デ−タ（３進法で表されるデ−タ）で表すデ−タ伝送装置を提案している。

すなわち、例えば、２進デ−タ（２進法で表されるデ−タ）を３本の信号線によって送信する場合には信号線３本分の２進デ−タを３進デ−タに変換して２本の信号線によって送信し、受信側は信号線２本分の３進デ−タを信号線３本分の２進デ−タの状態に戻すことによって、物理的に２本の信号線で３本分の情報量を送信する。その結果、一度に送信する情報量を増やすことを可能にしている。

特開平４−２３４２４９号公報 特開２０１０−１６６４０３号公報 特開平１１−１７７６３９号公報

しかしながら、上記特許文献３に開示されているデ−タ伝送装置では、信号線の電位が異なる複数の信号線を用いることになる。そのため、流れる電流が同じであり、かつ、反対向きの信号をそれぞれの信号線に生じさせることができない。したがって、シングルエンド方式を用いた通信方式と同様に、信号線自身から発生するノイズが大きくなってしまうという問題がある。

本発明は、上記のよううな問題を解決するためのものであって、通信時に発生するノイズを抑制しつつ、高速な通信を可能とする情報処理装置および情報処理装置の制御方法を提供することを目的とする。

本発明のある局面に従う情報処理装置は、２本１組の信号線で構成される信号線対と、信号線対の一端側に接続され、信号線対に対して入力された２進数の複数ビットのデータに応じた電圧レベルに設定するためのドライバと、信号線対の他端側に接続され、信号線対の電圧レベルに応じて２進数の複数ビットのデータに変換するためのレシーバとを備える。ドライバは、信号線対に電圧を印加するための定電圧源と、２進数の複数ビットのデータに応じて信号線対の入出力インピーダンスを調整するインピーダンス調整部と、２進数の複数ビットのデータに応じて信号線対のそれぞれの信号線に流す電流の向きを切り替える切替部とを含む。

好ましくは、インピーダンス調整部は、定電圧源と信号線対の一方と接続される第１の内部ノードとの間に設けられた第１の抵抗素子と、定電圧源と第１の内部ノードとの間に設けられ、第１の抵抗素子と並列に設けられた第１のスイッチ素子と、固定電圧と信号線対の他方と接続される第２の内部ノードとの間に設けられた第２の抵抗素子と、固定電圧と第２の内部ノードとの間に設けられ、第２の抵抗素子と並列に設けられた第２のスイッチ素子とを有する。第１および第２のスイッチ素子は、２進数の複数ビットのデータに応じて相補的にオン・オフする。

特に、切替部は、２進数の複数ビットのデータに応じて、第１および第２の内部ノードと信号線対の一方および他方とそれぞれ接続するための第３および第４のスイッチ素子と、２進数の複数ビットのデータに応じて、第３および第４のスイッチ素子と相補的に動作し、第１および第２の内部ノードと信号線対の他方および一方とそれぞれ接続するための第５および第６のスイッチ素子とを含む。

好ましくは、複数ビットは、２ビットである。
好ましくは、レシーバは、信号線対の信号線間の電位差に応じて２進数の複数ビットのうちの一部ビットのデータに変換する電位差識別部と、信号線対の信号線間の中間電圧レベルに従って２進数の複数ビットのうちの残りのビットのデータに変換するコモン信号識別部とを含む。

本発明のある局面に従う情報処理装置の制御方法は、２本１組の信号線で構成される信号線対に対して２進数の複数ビットのデータを伝送する情報処理装置の制御方法であって、信号線対に電圧を印加するステップと、２進数の複数ビットのデータに応じて信号線対の入出力インピーダンスを調整するステップと、２進数の複数ビットのデータに応じて信号線対のそれぞれの信号線に流す電流の向きを切り替えるステップと、信号線対の電圧レベルに応じて２進数の複数ビットのデータに変換するステップとを備える。

本発明に従う情報処理装置には、２本１組の信号線で構成される信号線対と、ドライバと、レシーバとが設けられ、ドライバは、信号線対に電圧を印加するための定電圧源と、２進数の複数ビットのデータに応じて信号線対の入出力インピーダンスを調整するインピーダンス調整部と、２進数の複数ビットのデータに応じて信号線対のそれぞれの信号線に流す電流の向きを切り替える切替部とを含む。したがって、２本１組の信号線対を用いて複数ビットのデータ通信が可能であるとともに、信号線に流れる電流の向きが互いに逆である差動線路を構成するため通信時に発生するノイズを抑制することが可能となる。

本発明の実施の形態に従う情報処理装置１の構成について説明する図である。 本発明の実施の形態に従う信号線７ａ，７ｂの電位とコモン電圧ならびに２ビットの情報との関係を説明する図である。 本発明の実施の形態に従う信号線７ａ，７ｂの電位とコモン電圧ならびに２ビットの情報との関係を説明する別の図である。

以下、本発明の実施の形態について、図面を参照して説明する。以下の説明では、同一の部品には同一の符号を附してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰返さない。

図１は、本発明の実施の形態に従う情報処理装置１の構成について説明する図である。
図１を参照して、本発明の実施の形態に従う情報処理装置１は、信号を送信する側のドライバ２と信号を受信する側のレシーバ（受信装置）３とが設けられた構成である。当該ドライバ２とレシーバ３との間には、２本の信号線を１組とした信号線対７が接続された構成となっている。ここで、２本１組の信号線対７のそれぞれの信号線を信号線７ａ，７ｂとする。

ドライバ２は、定電圧源４と、上位電位側および下位電位側の抵抗素子（インピ−ダンス成分）５，８と、スイッチＳＷ６ａ，ＳＷ６ｂ，ＳＷ９ａ，ＳＷ９ｂ，ＳＷ１０ａ，ＳＷ１０ｂとを含む。

定電圧源４は、ノードＮ０と電気的に結合される。本例において、定電圧源４は、一例として４００ｍＶの電圧を供給する。

抵抗素子５は、ノードＮ０とノード（内部ノード）Ｎ１との間に接続される。スイッチＳＷ６ａは、抵抗素子５と並列にノードＮ０とノードＮ１との間に接続され、抵抗素子５に電流が流れないようにバイパスさせるために設けられる。

固定電圧ＧＮＤは、ノードＮ５と電気的に結合される。
抵抗素子８は、ノードＮ５とノード（内部ノード）Ｎ３との間に接続される。スイッチＳＷ６ｂは、抵抗素子８と並列にノードＮ５とノードＮ３との間に接続され、抵抗素子８に電流が流れないようにバイパスさせるために設けられる。

本例においては、スイッチＳＷ６ａ，ＳＷ６ｂとは相補的に動作する。
スイッチＳＷ９ａは、ノードＮ１とノードＮ２との間に接続され、ゲートに論理回路１１ａの入力を受ける。

スイッチＳＷ１０ａは、ノードＮ２とノードＮ３との間に接続され、ゲートに論理回路１１ｂの入力を受ける。

スイッチＳＷ１０ｂは、ノードＮ１とノードＮ４との間に接続され、ゲートに論理回路１１ｂの入力を受ける。

スイッチＳＷ９ｂは、ノードＮ４とノードＮ３との間に接続され、ゲートに論理回路１１ａの入力を受ける。

ノードＮ２は、信号線７ａと接続される接続ノードである。ノードＮ４は、信号線７ｂと接続される接続ノードである。

スイッチＳＷ９ａとスイッチＳＷ９ｂとは論理回路１１ａの入力を受けて動作し、論理回路１１ａの入力が「Ｈ」レベルである場合に、ノードＮ１とノードＮ２とを接続する。また、ノードＮ３とノードＮ４とを接続する。すなわち、信号線７ａ，７ｂとノードＮ１，Ｎ３とをそれぞれ電気的に結合させる。

スイッチＳＷ１０ａとスイッチＳＷ１０ｂとは論理回路１１ｂの入力を受けて動作し、論理回路１１ｂの入力が「Ｈ」レベルである場合に、ノードＮ１とノードＮ４とを接続する。また、ノードＮ２とノードＮ３とを接続する。すなわち、信号線７ａ，７ｂとノードＮ３，Ｎ１とをそれぞれ電気的に結合させる。

本例においては、スイッチＳＷ９ａ，ＳＷ９ｂと、スイッチＳＷ１０ａ，１０ｂとは、相補的に動作し、信号線７ａ，７ｂに電流を供給する流れを切り替える切替回路として機能する。

具体的には、論理回路１１ａの入力が「Ｈ」レベルである場合には、ノードＮ２が高電位、ノードＮ４が低電位となって、信号線７ａから信号線７ｂに対して電流が供給される。

一方、論理回路１１ｂの入力が「Ｈ」レベルである場合には、ノードＮ２が低電位、ノードＮ４が高電位となって、信号線７ｂから信号線７ａに対して電流が供給される。

論理回路１１ｃによって制御されるスイッチＳＷ６ａは、定電圧源４によって印加されるノードＮ１の電圧レベルを調整するスイッチである。

具体的には、スイッチＳＷ６ａがＯＮしている場合には、スイッチＳＷ６ａがバイパス経路として機能し、ノード（内部ノード）Ｎ１は、スイッチＳＷ６ａ自体のインピーダンス成分（例えば０.１Ω以下）に従って電圧降下した値に設定される。

一方、スイッチＳＷ６ａをＯＦＦした場合には、抵抗素子５を介してノードＮ１に電圧が印加されることになる。すなわち、定電圧源４の出力電流は抵抗素子５を通ってノードＮ１に流れることになる。本例においては、一例として抵抗素子５のインピーダンスは、３００Ωとする。そのため、ノード（内部ノード）Ｎ１は、抵抗素子５のインピーダンス成分（３００Ω）に従って電圧降下した値に設定される。

また、同様に、論理回路１１ｄによって制御されるスイッチＳＷ６ｂは、固定電圧（ＧＮＤ）との電気的な結合を制御してノード（内部ノード）Ｎ３の電圧レベルを調整するスイッチである。

具体的には、スイッチＳＷ６ｂがＯＮしている場合には、スイッチＳＷ６ｂがバイパス経路として機能する。すなわち、スイッチＳＷ６ｂ側に電流が流れる。したがって、ノード（内部ノード）Ｎ３は、スイッチＳＷ６ｂ自体のインピーダンス成分（例えば０.１Ω以下）に従う電圧降下分、固定電圧（ＧＮＤ）よりも高い電圧レベルに設定される。

一方、スイッチＳＷ６ｂがＯＦＦしている場合には、抵抗素子８を通って固定電圧（ＧＮＤ）に電流が流れることになる。本例においては、一例として抵抗素子８のインピーダンスは、３００Ωとする。そのため、ノード（内部ノード）Ｎ３は、抵抗素子８のインピーダンス成分（３００Ω）に従う電圧降下分、固定電圧（ＧＮＤ）よりも高い電圧レベルに設定される。

次に、レシーバ３の構成について説明する。
レシーバ３は、抵抗素子１２と、差動アンプ１３，１４と、デコーダ１５と、定電圧源１６と、抵抗素子１７とを含む。

抵抗素子１２は、信号線７ａと信号線７ｂとの間に設けられる。従って、抵抗素子１２のインピーダンスに従う電位差が信号線７ａと７ｂとの間に生じる。本例においては、抵抗素子１２のインピーダンスは１００Ωとする。

差動アンプ１３は、信号線７ａ，７ｂとそれぞれ接続される。具体的には、「＋」側の入力端子と信号線７ａとが接続され、「−」側の入力端子と信号線７ｂとが接続され、信号線７ａ，７ｂの電位差に応じた信号を出力する。一例として信号線７ａが信号線７ｂよりも電位が高ければ「Ｈ」レベルの信号を出力する。一方、信号線７ｂが信号線７ａよりも電位が高ければ「Ｌ」レベルの信号を出力する。

定電圧源１６は、抵抗素子１７を介して固定電圧（ＧＮＤ）と接続される。したがって、抵抗素子１７には定電流が流れる。抵抗素子１７の所定位置と差動アンプ１４の「−」側端子とが電気的に接続され、所定位置の調整が可能であるものとする。本例においては、差動アンプ１４に入力される電圧レベルをコモン電圧閾値として調節するものとする。本例においては、一例として抵抗素子１７のインピーダンスは、４００Ωとする。また、定電圧源１６は、一例として４００ｍＶの電圧を供給する。本例においては、差動アンプ１４の「−」側端子と抵抗素子１７の中間位置とが接続され、コモン電圧閾値Ｖ４は２００ｍＶに設定される。

差動アンプ１４は、抵抗素子１２の中間位置と、抵抗素子１７の所定位置とそれぞれ接続される。具体的には、「＋」側の入力端子と抵抗素子１２の中間位置とが接続され、「−」側の入力端子と抵抗素子１７の所定位置とが接続され、当該接続位置における電位差に応じた信号を出力する。一例として、「＋」側の入力端子が「−」側の入力端子よりも電位が高ければ「Ｈ」レベルの信号を出力する。一方、「＋」側の入力端子が「−」側の入力端子よりも電位が低ければ「Ｌ」レベルの信号を出力する。

デコーダ１５は、差動アンプ１３，１４から出力されたそれぞれの信号に基づいて２進数の複数ビット（本例においては２ビット）のデータに変換して出力する。

以下、上記の情報処理装置１の通信方式について説明する。
次に、本発明の実施の形態に従う情報処理装置１での通信プロトコルについて説明する。

本発明の実施の形態においては、２本１組の信号線対７の電位および電位差を組み合わせた情報を２ビットの値で表現する。

一例として、例えば、２本の信号線の電位の中間レベルをコモン電圧とすると、コモン電圧がある一定の電圧レベル（コモン電圧閾値Ｖ４）よりも高い電位を示す状態を「１」、低い電位を示す状態を「０」と規定する。本例においては、２ビットのうちの上位ビットの値が対応する。

さらに、信号線７ａが信号線７ｂよりも高い電位を示す状態を「１」、低い電位を示す状態を「０」と規定する。本例においては、２ビットのうちの下位ビットの値が対応する。

図２は、本発明の実施の形態に従う信号線７ａ，７ｂの電位とコモン電圧ならびに２ビットの情報との関係を説明する図である。

図２を参照して、本例においては、所定時間毎（例えばｔ１〜ｔ２）に情報を伝達する場合について説明する。

本例においては、一例として、時刻ｔ１〜ｔ９までの期間においてそれぞれ情報を伝達する場合が示されている。

時刻ｔ１からの所定時間内において、信号線７ａが電圧Ｖ１レベルであり、かつ信号線７ｂが電圧Ｖ３レベルである状態は「１１」であると規定する。

信号線７ａと信号線７ｂとの間の中間電圧であるコモン電圧Ｖ２はコモン電圧閾値Ｖ４より高い電圧レベルである。したがってコモン電圧Ｖ２とコモン閾値電圧Ｖ４との間のコモン電位差で表される１ビット情報を「１」とする。

また、信号線７ａの電圧Ｖ１レベルの方が信号線７ｂの電圧Ｖ３レベルよりも高い。したがって２信号線電位差で表される１ビット情報を「１」とする。

すなわち、所定時間毎に２ビットの情報を伝達することが可能である。
時刻ｔ２からの所定時間内において、信号線７ａが電圧Ｖ３レベルであり、かつ、信号線７ｂが電圧Ｖ１レベルである状態は「１０」であると規定する。

信号線７ａと信号線７ｂとの間の中間電圧であるコモン電圧Ｖ２はコモン電圧閾値Ｖ４より高い電圧レベルである。したがって、コモン電圧Ｖ２とコモン閾値電圧Ｖ４との間のコモン電位差であらわされる１ビット情報を「１」とする。

また、信号線７ｂの電圧Ｖ１レベルの方が信号線７ａの電圧Ｖ３レベルよりも高い。したがって２信号線電位差で表される１ビット情報を「０」とする。

時刻ｔ３からの所定時間内において、信号線７ａが電圧Ｖ５レベルであり、かつ、信号線７ｂが電圧Ｖ７レベルである状態は「０１」であると規定する。

信号線７ａと信号線７ｂとの間の中間電圧であるコモン電圧Ｖ６はコモン電圧閾値Ｖ４より低い電圧レベルである。したがって、コモン電圧Ｖ６とコモン閾値電圧Ｖ４との間のコモン電位差で表される１ビット情報を「０」とする。

また、信号線７ａの電圧Ｖ５レベルの方が信号線７ｂの電圧Ｖ７レベルよりも高い。したがって２信号線電位差で表される１ビット情報を「１」とする。

時刻ｔ４からの所定時間内において、信号線７ａが電圧Ｖ７レベルであり、かつ、信号線７ｂが電圧Ｖ５レベルである状態は「００」であると規定する。

信号線７ａと信号線７ｂとの間の中間電圧であるコモン電圧Ｖ６はコモン電圧閾値Ｖ４より低い電圧レベルである。したがって、コモン電圧Ｖ６とコモン閾値電圧Ｖ４との間のコモン電位差で表される１ビット情報を「０」とする。

また、信号線７ｂの電圧Ｖ５レベルの方が信号線７ａの電圧Ｖ７レベルよりも高い。したがって２信号線電位差で表される１ビット情報を「０」とする。

時刻ｔ５，ｔ６，ｔ７，ｔ８からの所定時間内については、それぞれ時刻ｔ１，ｔ２，ｔ３，ｔ４と同様であるのでその詳細な説明は繰り返さない。

本例においては一例として、電圧Ｖ１は４００ｍＶ、電圧Ｖ２は３５０ｍＶ、電圧Ｖ３は３００ｍＶ、電圧Ｖ４は２００ｍＶ、電圧Ｖ５は１００ｍＶ、電圧Ｖ６は５０ｍＶ、電圧Ｖ７は０Ｖとする。

レシーバ３は、当該信号線７ａ，７ｂの電位レベルおよび電位差に従って２進数の２ビットの情報にデコードして出力する。

本例においては、時刻ｔ１〜ｔ９までの期間において２ビット×８＝１６ビットの情報を伝達することが可能である。

以下、２進数の２ビットの情報に従うドライバ２の動作について説明する。
ドライバ２は、入力される２進数の２ビットの情報が「１１」の場合には、信号線７ａ，７ｂを電圧Ｖ１，Ｖ３にそれぞれ設定する。この場合、論理回路１１ａは、「Ｈ」レベルの信号を出力し、論理回路１１ｂは、「Ｌ」レベルの信号を出力する。また、論理回路１１ｃは、「Ｈ」レベルの信号を出力し、論理回路１１ｄは、「Ｌ」レベルの信号を出力する。

ドライバ２において、論理回路１１ｃの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ６ａがオンする。そして、論理回路１１ａの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ９ａ，ＳＷ９ｂがオンする。一方、スイッチＳＷ６ｂ、スイッチＳＷ１０ａ，ＳＷ１０ｂはオフである。

当該状態において、定電圧源４から固定電圧ＧＮＤまでの電流経路は、定電圧源４〜スイッチＳＷ６ａ〜スイッチＳＷ９ａ〜信号線７ａ〜抵抗素子１２〜信号線７ｂ〜スイッチＳＷ９ｂ〜抵抗素子８〜固定電圧ＧＮＤとなる。総インピーダンスは、抵抗素子１２と抵抗素子８とを加算した４００Ωとなる。なお、スイッチＳＷ６ａ等のインピーダンス成分については値が小さいため省略している。

定電圧源４の電圧レベルが４００ｍＶであるとすると、流れる電流は１ｍＡである。そして、ノードＮ２の電圧レベルは４００ｍＶ、ノードＮ４の電圧レベルは３００ｍＶに設定される。ノードＮ２とノードＮ４との間のコモン電圧は３５０ｍＶに設定される。

ドライバ２は、入力される２進数の２ビットの情報が「１０」の場合には、信号線７ａ，７ｂを電圧Ｖ３，Ｖ１にそれぞれ設定する。この場合、論理回路１１ａは、「Ｌ」レベルの信号を出力し、論理回路１１ｂは、「Ｈ」レベルの信号を出力する。また、論理回路１１ｃは、「Ｈ」レベルの信号を出力し、論理回路１１ｄは、「Ｌ」レベルの信号を出力する。

ドライバ２において、論理回路１１ｃの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ６ａがオンする。そして、論理回路１１ｂの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ１０ａ，ＳＷ１０ｂがオンする。一方、スイッチＳＷ６ｂ、スイッチＳＷ９ａ，ＳＷ９ｂはオフである。

当該状態において、定電圧源４から固定電圧ＧＮＤまでの電流経路は、定電圧源４〜スイッチＳＷ６ａ〜スイッチＳＷ１０ｂ〜信号線７ｂ〜抵抗素子１２〜信号線７ａ〜スイッチＳＷ１０ａ〜抵抗素子８〜固定電圧ＧＮＤとなる。総インピーダンスは、抵抗素子１２と抵抗素子８とを加算した４００Ωとなる。なお、スイッチＳＷ６ａ等のインピーダンス成分については値が小さいため省略している。

定電圧源４の電圧レベルが４００ｍＶであるとすると、流れる電流は１ｍＡである。そして、ノードＮ４の電圧レベルは４００ｍＶ、ノードＮ２の電圧レベルは３００ｍＶに設定される。ノードＮ２とノードＮ４との間のコモン電圧は３５０ｍＶに設定される。すなわち、上記の２ビットの情報が「１１」の場合と、信号線７ａ，７ｂに流れる電流の向きが逆になる。

ドライバ２は、入力される２進数の２ビットの情報が「０１」の場合には、信号線７ａ，７ｂを電圧Ｖ５，Ｖ７にそれぞれ設定する。この場合、論理回路１１ａは、「Ｈ」レベルの信号を出力し、論理回路１１ｂは、「Ｌ」レベルの信号を出力する。また、論理回路１１ｃは、「Ｌ」レベルの信号を出力し、論理回路１１ｄは、「Ｈ」レベルの信号を出力する。

ドライバ２において、論理回路１１ｄの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ６ｂがオンする。そして、論理回路１１ａの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ９ａ，ＳＷ９ｂがオンする。一方、スイッチＳＷ６ａ、スイッチＳＷ１０ａ，ＳＷ１０ｂはオフである。

当該状態において、定電圧源４から固定電圧ＧＮＤまでの電流経路は、定電圧源４〜抵抗素子５〜スイッチＳＷ９ａ〜信号線７ａ〜抵抗素子１２〜信号線７ｂ〜スイッチＳＷ９ｂ〜スイッチＳＷ６ｂ〜固定電圧ＧＮＤとなる。総インピーダンスは、抵抗素子１２と抵抗素子５とを加算した４００Ωとなる。なお、スイッチＳＷ６ｂ等のインピーダンス成分については値が小さいため省略している。

定電圧源４の電圧レベルが４００ｍＶであるとすると、流れる電流は１ｍＡである。そして、ノードＮ２の電圧レベルは１００ｍＶ、ノードＮ４の電圧レベルは０Ｖに設定される。ノードＮ２とノードＮ４との間のコモン電圧は５０ｍＶに設定される。

ドライバ２は、入力される２進数の２ビットの情報が「００」の場合には、信号線７ａ，７ｂを電圧Ｖ７，Ｖ５にそれぞれ設定する。この場合、論理回路１１ａは、「Ｌ」レベルの信号を出力し、論理回路１１ｂは、「Ｈ」レベルの信号を出力する。また、論理回路１１ｃは、「Ｌ」レベルの信号を出力し、論理回路１１ｄは、「Ｈ」レベルの信号を出力する。

ドライバ２において、論理回路１１ｄの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ６ｂがオンする。そして、論理回路１１ｂの「Ｈ」レベルの信号の入力に応答してスイッチＳＷ１０ａ，ＳＷ１０ｂがオンする。一方、スイッチＳＷ６ａ、スイッチＳＷ９ａ，ＳＷ９ｂはオフである。

当該状態において、定電圧源４から固定電圧ＧＮＤまでの電流経路は、定電圧源４〜抵抗素子５〜スイッチＳＷ１０ｂ〜信号線７ｂ〜抵抗素子１２〜信号線７ａ〜スイッチＳＷ１０ａ〜スイッチＳＷ６ｂ〜固定電圧ＧＮＤとなる。総インピーダンスは、抵抗素子１２と抵抗素子８とを加算した４００Ωとなる。なお、スイッチＳＷ６ｂ等のインピーダンス成分については値が小さいため省略している。

定電圧源４の電圧レベルが４００ｍＶであるとすると、流れる電流は１ｍＡである。そして、ノードＮ４の電圧レベルは１００ｍＶ、ノードＮ２の電圧レベルは０Ｖに設定される。ノードＮ２とノードＮ４との間のコモン電圧は５０ｍＶに設定される。すなわち、上記の２ビットの情報が「０１」の場合と、信号線７ａ，７ｂに流れる電流の向きが逆になる。

レシーバ３は、上述した方式に従って信号線７ａ，７ｂの電位差およびコモン電圧に従ってデコードして、２進数の２ビットのデータ（情報）を出力する。

具体的には、信号線７ａ，７ｂがそれぞれ電圧Ｖ１，Ｖ３である場合には、信号線７ａの電圧Ｖ１レベルの方が信号線７ｂの電圧Ｖ３レベルよりも高いため差動アンプ１３は「Ｈ」レベルを出力する。また、信号線７ａ，７ｂの電圧レベルの中間電圧であるコモン電圧Ｖ２はコモン電圧閾値Ｖ４より高い電圧レベルであるため、差動アンプ１４は「Ｈ」レベルを出力する。デコーダ１５は、差動アンプ１３，１４からともに「Ｈ」レベルの信号を受けて、信号線７ａが電圧Ｖ１レベルであり、かつ信号線７ｂが電圧Ｖ３レベルである状態であると判定して、情報「１１」を出力する。

また、信号線７ａ，７ｂがそれぞれ電圧Ｖ３，Ｖ１である場合には、信号線７ｂの電圧Ｖ１レベルの方が信号線７ａの電圧Ｖ３レベルよりも高いため差動アンプ１３は「Ｌ」レベルを出力する。また、信号線７ａ，７ｂの電圧レベルの中間電圧であるコモン電圧Ｖ２はコモン電圧閾値Ｖ４より高い電圧レベルであるため、差動アンプ１４は「Ｈ」レベルを出力する。デコーダ１５は、差動アンプ１３から「Ｌ」レベルの信号、差動アンプ１４から「Ｈ」レベルの信号を受けて、信号線７ａが電圧Ｖ３レベルであり、かつ信号線７ｂが電圧Ｖ１レベルである状態であると判定して、情報「１０」を出力する。

また、信号線７ａ，７ｂがそれぞれ電圧Ｖ５，Ｖ７である場合には、信号線７ａの電圧Ｖ５レベルの方が信号線７ｂの電圧Ｖ７レベルよりも高いため差動アンプ１３は「Ｈ」レベルを出力する。また、信号線７ａ，７ｂの電圧レベルの中間電圧であるコモン電圧Ｖ６はコモン電圧閾値Ｖ４より低い電圧レベルであるため、差動アンプ１４は「Ｌ」レベルを出力する。デコーダ１５は、差動アンプ１３から「Ｈ」レベルの信号を受け、差動アンプ１４から「Ｌ」レベルの信号を受けて、信号線７ａが電圧Ｖ５レベルであり、かつ信号線７ｂが電圧Ｖ７レベルである状態であると判定して、情報「０１」を出力する。

また、信号線７ａ，７ｂがそれぞれ電圧Ｖ７，Ｖ５である場合には、信号線７ｂの電圧Ｖ５レベルの方が信号線７ａの電圧Ｖ７レベルよりも高いため差動アンプ１３は「Ｌ」レベルを出力する。また、信号線７ａ，７ｂの電圧レベルの中間電圧であるコモン電圧Ｖ６はコモン電圧閾値Ｖ４より低い電圧レベルであるため、差動アンプ１４は「Ｌ」レベルを出力する。デコーダ１５は、差動アンプ１３，１４からともに「Ｌ」レベルの信号を受けて、信号線７ａが電圧Ｖ７レベルであり、かつ信号線７ｂが電圧Ｖ５レベルである状態であると判定して、情報「００」を出力する。

上述のような回路構成を用いることによって、２進数の複数ビットの情報を２本１組の信号線対を用いて伝送することが可能となる。

２本１組の信号線で構成される信号線対７に対して２進数の複数ビットのデータを伝送するための方法としては、ドライバ２において、信号線対７に定電圧源４に従う電圧を印加する。そして、２進数の複数ビットのデータに応じて信号線対７の入出力インピーダンスをスイッチを用いて調整する。また、２進数の複数ビットのデータに応じて信号線対７のそれぞれの信号線に流す電流の向きをスイッチを用いて切り替える。レシーバ３においては、信号線対７の電圧レベルに応じて２進数の複数ビットのデータに変換して出力する。

なお、本発明の実施の形態においては、レシーバ３において、上述のような差動アンプを用いて情報を識別する構成を採用しているが、ＡＤコンバ−タを用いて電圧レベルに従って情報を判定して出力するようにしても良い。

また、本発明の実施の形態においては、定電圧源を用いた回路構成について説明していいるが、必ずしもこれに限定されず、例えば定電流源を用いた回路構成としてもよい。

また、本実施の形態においては、差動アンプ１４の＋側の入力端子について、抵抗素子１２のインピ−ダンス成分の中間付近と接続する構成について説明しているが、必ずしもこれに限定されず、例えば、ノードＮ２あるいはノードＮ４と接続する構成としても良い。

なお、本例においては、信号線７ａ，７ｂの４状態の電位と２進数の２ビットの情報とをそれぞれ関連付けてデータを伝送する方式について説明しており、それぞれの電位状態と情報との組み合わせについては任意の組み合わせに設定することが可能である。

本実施の形態においては、レシーバにおいて、２本１組の信号線対を用いて複数ビットの情報を受信することができるため高速な通信を可能としている。また、上述したように差動シリアル通信方式であり、外来ノイズの影響に強く、ノイズ耐性に強い。さらに、２本１組の信号線対について、互いに信号線に流れる電流の向きは反対でありながら、流れる電流は同じである平衡な差動線路とすることが可能である。つまり、大きさが等しく反対向きの信号が並行した信号線のそれぞれに流れるため、同心円状の磁力線は打ち消される方向に働き、また同心円状の電気力線は結合するように働き、その結果、外に伝播する電磁界エネルギー(すなわちノイズ)を非常に小さく抑えられることが可能である。したがって、通信時に発生するノイズ量を抑えながらも、通信経路における信号線の配線数を増やすことなく通信の高速化を実現し得る情報処理装置を実現することが可能である。

なお、本例においては、１つの信号線対を用いて２ビットの情報を伝送する方式について説明したがさらに複数本の信号線対を用いてさらに複数ビットの情報を伝送するようにすることも可能である。

また、本発明の実施の形態に従う情報処理装置では、２本１組の信号線対のそれぞれの信号線に流す電流の向きを切り替えることによりビット値を表現できる。したがって、電流の量のみによってビット値を表現する場合に比較して２倍のビットの値を表現できるようになる。すなわち、電流の量を半分にしても同じ量のビットの値を表現することが可能となる。よって、電流値を小さくできるので、情報処理装置の消費電力を低減できる。また、電流の量を切り替えてビット値を表現する構成よりも電流の向きを切り替える構成の方が安価な回路で実現できるため情報処理装置のコストを低下させることができる。

なお、図２においては、スイッチに対する論理回路１１ａ，１１ｂからの入力信号と、論理回路１１ｃ，１１ｄからの入力信号とが同じタイミングで入力される場合について説明した。

一方で、当該入力タイミングは同じでなくても良い。すなわち、コモン電圧が変化するスイッチＳＷ６ａとスイッチＳＷ６ｂとの切り替えタイミングと、２本１組の信号線の電位差（電流の向き）が切り替わるスイッチＳＷ９ａ，ＳＷ９ｂと、スイッチＳＷ１０ａ，ＳＷ１０ｂとの切り替えタイミングとが同時でなくても良い。

図３は、本発明の実施の形態に従う信号線７ａ，７ｂの電位とコモン電圧ならびに２ビットの情報との関係を説明する別の図である。

図３を参照して、ここでは、図２と比較して、コモン電圧の切り替え時間と、電流経路の切り替え時間とが異なる場合の例が示されている。

具体的には、コモン電圧の切り替えは電流経路の切り替え時間よりも周期が長い場合が示されている。本例においては、時刻ｔ１，ｔ３，ｔ５，ｔ７に切り替えられる場合が示されている。

一方で電流経路の切り替えは、所定時間毎（例えばｔ１〜ｔ２）である。
本例においては、一例として、時刻ｔ１〜ｔ９までの期間においてそれぞれ情報を伝達する場合が示されている。

具体的には、時刻ｔ１からの所定時間内において、信号線７ａは電圧Ｖ１レベルであり、かつ信号線７ｂは電圧Ｖ３レベルである。したがって、２信号線電位差で表される１ビット情報は「１」である。

次に、時刻ｔ２からの所定時間内において、信号線７ａは電圧Ｖ３レベルであり、かつ、信号線７ｂは電圧Ｖ１レベルである。したがって、２信号線電位差で表される１ビット情報は「０」である。

また、時刻ｔ１〜ｔ３の期間において、信号線７ａと信号線７ｂとの間の中間電圧であるコモン電圧Ｖ２はコモン電圧閾値Ｖ４より高い電圧レベルである。したがってコモン電圧Ｖ２とコモン閾値電圧Ｖ４との間のコモン電位差で表される１ビット情報は「１」である。

したがって、時刻ｔ１〜ｔ３の期間において、３ビットの情報を伝達することが可能である。

同様に、時刻ｔ３からの所定時間内において、信号線７ａは電圧Ｖ５レベルであり、かつ、信号線７ｂは電圧Ｖ７レベルである。したがって、２信号線電位差で表される１ビット情報は「１」である。

ここで、信号線７ｂは、電圧Ｖ１から電圧Ｖ７への遷移となるため当該電圧の遷移時間にある程度の時間が必要となる場合が示されているが、時刻ｔ３と時刻ｔ４との間の時刻ｔ３４から時刻ｔ４の期間においては情報に応じた電位差が生じるため当該期間に信号を取り込むことにより情報をデコードして出力することが可能である。

また、次に、時刻ｔ４からの所定時間内において、信号線７ａは電圧Ｖ７レベルであり、かつ、信号線７ｂは電圧Ｖ５レベルである。したがって、２信号線電位差で表される１ビット情報は「０」である。

また、時刻ｔ３〜ｔ５の期間において、信号線７ａと信号線７ｂとの間の中間電圧であるコモン電圧Ｖ６はコモン電圧閾値Ｖ４より低い電圧レベルである。したがって、コモン電圧Ｖ６とコモン閾値電圧Ｖ４との間のコモン電位差で表される１ビット情報は「０」である。

したがって、時刻ｔ３〜ｔ５の期間において、３ビットの情報を伝達することが可能である。

時刻ｔ５以降の情報の伝達についても同様の方式により実行される。
本例においては、コモン電圧とコモン閾値電圧との比較に基づく情報の伝達期間を長く設定している。信号線の電圧レベルを例えば電圧Ｖ１から電圧Ｖ７まで遷移させて安定状態とするまでには時間がかかる可能性がある。すなわち、コモン電圧が安定するまでに時間がかかる可能性がある。所定時間毎に情報を伝達させる場合に当該所定時間の期間が短い場合には、高速に電圧レベルを設定する必要があるが、遷移期間が長いとコモン閾値電圧との比較による情報である正しいデコード結果を得ることができない。

したがって、本例においては、コモン電圧の切り替えに従って情報を伝達する場合において安定して情報を伝達するために所定期間の２倍の期間を確保して、情報を伝達する方式としている。

本例においては、時刻ｔ１〜ｔ９までの期間において３ビット×４＝１２ビットの情報を伝達することが可能である。

本例では、コモン電圧の切り替え期間が、２本１組の信号線の電位差の切り替え期間よりも長くなっているため、より安定しノイズの少ない差動シリアル通信環境となる。

以上のように、本発明の情報処理装置は、通信時に発生するノイズ量を抑えながらも、通信経路における信号線の配線数を増やすことなく通信の高速化を実現し得る情報処理装置を提供する。したがって、本発明は、シリアル通信インタ−フェ−スを用いる携帯機器等に関連した産業分野に好適に用いることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 情報処理装置、２ ドライバ、３ レシーバ、４ 定電圧源、５，８，１２，１７ 抵抗素子、７ 信号線対、７ａ，７ｂ 信号線、１１ａ，１１ｂ，１１ｃ，１１ｄ 論理回路、１３，１４ 差動アンプ、１５ デコーダ。

Claims (6)

1. ２本１組の信号線で構成される信号線対と、
   前記信号線対の一端側に接続され、前記信号線対に対して入力された２進数の複数ビットのデータに応じた電圧レベルに設定するためのドライバと、
   前記信号線対の他端側に接続され、前記信号線対の電圧レベルに応じて前記２進数の複数ビットのデータに変換するためのレシーバとを備え、
   前記ドライバは、
   前記信号線対に電圧を印加するための定電圧源と、
   前記２進数の複数ビットのデータに応じて前記信号線対の入出力インピーダンスを調整するインピーダンス調整部と、
   前記２進数の複数ビットのデータに応じて前記信号線対のそれぞれの信号線に流す電流の向きを切り替える切替部とを含む、情報処理装置。
2. 前記インピーダンス調整部は、
   前記定電圧源と前記信号線対の一方と接続される第１の内部ノードとの間に設けられた第１の抵抗素子と、
   前記定電圧源と前記第１の内部ノードとの間に設けられ、前記第１の抵抗素子と並列に設けられた第１のスイッチ素子と、
   固定電圧と前記信号線対の他方と接続される第２の内部ノードとの間に設けられた第２の抵抗素子と、
   前記固定電圧と前記第２の内部ノードとの間に設けられ、前記第２の抵抗素子と並列に設けられた第２のスイッチ素子とを有し、
   前記第１および第２のスイッチ素子は、前記２進数の複数ビットのデータに応じて相補的にオン・オフする、請求項１記載の情報処理装置。
3. 切替部は、
   前記２進数の複数ビットのデータに応じて、前記第１および第２の内部ノードと前記信号線対の一方および他方とそれぞれ接続するための第３および第４のスイッチ素子と、
   前記２進数の複数ビットのデータに応じて、前記第３および第４のスイッチ素子と相補的に動作し、前記第１および第２の内部ノードと前記信号線対の他方および一方とそれぞれ接続するための第５および第６のスイッチ素子とを含む、請求項２記載の情報処理装置。
4. 前記複数ビットは、２ビットである、請求項１〜３のいずれかに記載の情報処理装置。
5. 前記レシーバは、
   前記信号線対の信号線間の電位差に応じて前記２進数の複数ビットのうちの一部ビットのデータに変換する電位差識別部と、
   前記信号線対の信号線間の中間電圧レベルに従って前記２進数の複数ビットのうちの残りのビットのデータに変換するコモン信号識別部とを含む、請求項１〜４のいずれかに記載の情報処理装置。
6. ２本１組の信号線で構成される信号線対に対して２進数の複数ビットのデータを伝送する情報処理装置の制御方法であって、
   前記信号線対に電圧を印加するステップと、
   前記２進数の複数ビットのデータに応じて前記信号線対の入出力インピーダンスを調整するステップと、
   前記２進数の複数ビットのデータに応じて前記信号線対のそれぞれの信号線に流す電流の向きを切り替えるステップと、
   前記信号線対の電圧レベルに応じて前記２進数の複数ビットのデータに変換するステップとを備える、情報処理装置の制御方法。

Images