JP2013008794A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】Ｗ膜で発生していたウィスカを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上にシリコン膜を形成する工程Ｓ１０８と、前記シリコン膜上にタングステン膜を形成する工程Ｓ１０９と、ゲート領域に前記タングステン膜と前記シリコン膜とが存在するように、前記タングステン膜と前記シリコン膜とを貫通する開口部を形成する工程Ｓ１１０と、前記開口部を形成した後に、前記シリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理を行う工程Ｓ１１４と、窒化処理の後、少なくとも前記タングステン膜上にシリコン酸化膜を形成する工程Ｓ１１８と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。

半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、ＮＡＮＤ型フラッシュメモリ装置等のフローティングゲート構造を搭載した半導体記憶装置において、ゲート部分の制御電極層となるワード線間の配線ピッチの微細化が進められている。かかる制御電極層の一部にタングステン（Ｗ）膜が使用される。

そして、Ｗ膜表面に直接熱処理でＷの酸化膜の成膜を施した場合や、Ｗ膜表面に高温での化学気相成長（ＣＶＤ）法により酸化膜の成膜を施した場合、Ｗ表面にウィスカと呼ばれる針状突起が高密度に発生してしまう。また、Ｗ膜は、一般に、常温でも容易に表面酸化を起こすことが知られている。かかる自然酸化膜が形成された後に高温の熱処理が行なわれた場合にも同様にウィスカが発生しまう。半導体記憶装置において、フローティングゲート上の制御電極層の一部にＷを用いた場合、このウィスカが発生すると隣り合う制御電極間が電気的にショートを起こしてしまい、正常動作ができなくなるといった問題が発生する。一方、ウィスカが発生しない低温でのＣＶＤ法で酸化膜系の保護膜をＷ膜上に形成した場合でも、その後の熱処理において、同様に高密度のウィスカが発生してしまう。そのため、Ｗを制御電極層の少なくとも一部に使った場合、同様に、隣り合う制御電極間が電気的にショートを起こしてしまい、正常動作ができないといった問題が発生する。

しかしながら、かかる熱処理はＣＶＤ酸化膜の高密度化、加工ダメージの消失、及びドーパントの活性化等のために必要である。半導体記憶装置の微細化に伴い、ウィスカが電極間でショートを引き起こす可能性がさらに高くなり、電気的信頼性に与えるウィスカの影響は増加している。そのため、Ｗ膜表面への酸化膜形成時或いは形成後の熱処理で発生するウィスカを抑えることが求められている。

特開２０１０−０８７１６０号公報

本発明の実施形態は、上述した問題点を克服し、従来、Ｗ膜で発生していたウィスカを抑制することが可能な半導体装置の製造方法を提供することを目的とする。

実施形態の半導体装置の製造方法は、半導体基板上にシリコン膜を形成する工程と、前記シリコン膜上にタングステン膜を形成する工程と、ゲート領域に前記タングステン膜と前記シリコン膜とが残るように、前記タングステン膜と前記シリコン膜とを貫通する開口部を形成する工程と、前記開口部を形成した後に、前記シリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理を行う工程と、窒化処理の後、少なくとも前記タングステン膜上にシリコン酸化膜を形成する工程と、
を備えた。

第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における選択窒化処理の有効性を説明するための概念図である。 第１の実施形態における異なる下地膜をプラズマ雰囲気下で窒化処理した際の窒化量の処理圧力依存性を示すグラフである。 第１の実施形態における半導体装置の製造方法の工程断面図である。 第１の実施形態における窒化処理の有無によるウィスカの発生状況の違いを説明するための図である。 第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。 第２の実施形態における半導体装置の製造方法の工程断面図である。

（第１の実施形態）
第１の実施形態では、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。なお、以下に説明するＷ膜からのウィスカの発生を抑制した半導体装置の製造方法については、ＮＡＮＤ型フラッシュメモリ装置に限らず、ゲート部分にシリコン膜とＷ膜を使用したその他の半導体記憶装置（メモリ装置）やメモリ装置以外の半導体装置についても有効である。第１の実施形態について、以下、図面を用いて説明する。

第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図が図１に示されている。図１において、第１の実施形態における半導体装置の製造方法では、絶縁膜形成工程（Ｓ１０２）と、ポリシリコン（Ｓｉ）膜形成工程（Ｓ１０４）と、絶縁膜形成工程（Ｓ１０６）と、ポリシリコン膜形成工程（Ｓ１０８）と、Ｗ膜形成工程（Ｓ１０９）と、開口部形成工程（Ｓ１１０）と、イオン注入工程（Ｓ１１１）と、選択酸化処理工程（Ｓ１１２）と、選択窒化処理工程（Ｓ１１４）と、アニール処理工程（Ｓ１１７）と、酸化シリコン（ＳｉＯ_２）膜形成工程（Ｓ１１８）といった一連の工程を実施する。

第１の実施形態における半導体装置の製造方法の工程断面図が図２に示されている。図２では、図１の絶縁膜形成工程（Ｓ１０２）からポリシリコン膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。

図２（ａ）において、絶縁膜形成工程（Ｓ１０２）として、半導体基板２００上に、絶縁膜２１０を例えば２〜２０ｎｍの膜厚で形成する。絶縁膜２１０は、トンネル絶縁膜として機能する。形成方法は、例えば、酸素雰囲気中での加熱処理（熱酸化処理）により形成すると好適である。絶縁膜２１０として、例えば、酸化シリコン（ＳｉＯ_２）膜が用いられる。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハからなるｐ型シリコン基板が用いられる。

図２（ｂ）において、ポリシリコン膜形成工程（Ｓ１０４）として、絶縁膜２１０上に、例えば、ＣＶＤ法を用いて、ポリシリコン膜２２０を例えば５０ｎｍの膜厚で形成する。ポリシリコン膜２２０は、電荷蓄積層（ＦＧ：フローティングゲート）として機能する。また、その後、ポリシリコン膜２２０上から半導体基板２００の途中まで開口部を形成し、開口部を絶縁膜で埋め込むことで図２（ｂ）の奥側に向かって素子分離を行う。

図２（ｃ）において、絶縁膜形成工程（Ｓ１０６）として、ポリシリコン膜２２０上に、例えば、ＣＶＤ法を用いて、絶縁膜２３０を例えば２〜２０ｎｍの膜厚で形成する。絶縁膜２３０は、電極間絶縁膜として機能する。

図２（ｄ）において、ポリシリコン膜形成工程（Ｓ１０８）として、絶縁膜２３０上に、例えば、ＣＶＤ法を用いて、ポリシリコン膜２４０を例えば５０ｎｍの膜厚で形成する。ポリシリコン膜２４０は、制御電極（ＧＣ：制御ゲート）の一部として機能する。

第１の実施形態における半導体装置の製造方法の工程断面図が図３に示されている。図３では、図１のＷ膜形成工程（Ｓ１０９）からイオン注入工程（Ｓ１１１）までを示している。それ以降の工程は後述する。

図３（ａ）において、Ｗ膜形成工程（Ｓ１０９）として、ポリシリコン膜２４０上に、例えば、ＣＶＤ法を用いて、Ｗ膜２５０を例えば５０ｎｍの膜厚で形成する。Ｗ膜２５０は、制御電極（ＧＣ：制御ゲート）の残りの一部として機能する。すなわち、制御電極は、ポリシリコン膜２４０とＷ膜２５０とが積層されてなる積層構造を有する。ポリシリコン膜２４０とＷ膜２５０との積層膜は、メモリ装置におけるワード線として機能する。

ここでは、制御電極として、ポリシリコン膜２４０とＷ膜２５０との積層膜を用いているが、これに限るものではない。制御電極として、ポリシリコン膜２４０を用いずに、Ｗ膜２５０単体を制御電極として用いても構わない。或いは、制御電極として、Ｗ膜２５０とその他の導電性の膜との積層膜としてもよい。

図３（ｂ）において、開口部形成工程（Ｓ１１０）として、図示しないリソグラフィ工程とドライエッチング工程でゲート部分の両側に溝構造である開口部１５０をＷ膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０内に形成する。例えば、幅２５ｎｍの開口部１５０をピッチ５０ｎｍの間隔で形成する。その結果、ゲート部分と開口部１５０との幅寸法が共に２５ｎｍずつとなる１：１のゲートパターンを形成できる。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＷ膜２５０の上にレジスト膜が形成された半導体基板２００に対し、露出したＷ膜２５０とその下層に位置するポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０を異方性エッチング法により除去することで、半導体基板２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。言い換えれば、ゲート領域にＷ膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０とが残る（存在する）ように、エッチングにより、Ｗ膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０とを貫通する開口部１５０を形成する。開口部１５０を介して並ぶＷ膜２５０とポリシリコン膜２４０と絶縁膜２３０とポリシリコン膜２２０との積層膜の１つずつがＮＡＮＤ型フラッシュメモリの各セルのゲート部分となる。

次に、イオン注入工程（Ｓ１１１）として、ｎ型不純物をイオン注入して、ゲート部分の両側の領域であって、ｐ型の半導体基板２００表面にｎ型半導体領域を形成する。かかるｎ型半導体領域は、ソース・ドレイン領域（Ｓ・Ｄ）として機能する。また、ｎ型半導体領域に挟まれたｐ型半導体領域は、上部にゲート領域（Ｇ）が形成されるチャネル領域として機能する。よって、開口部１５０の底面の絶縁膜２１０が露出した領域が、ソース部分或いはドレイン部分となる。ここでは、隣り合うセルの一方のソース部分と他方のドレイン部分とを共有した複数のセルが並ぶＮＡＮＤストリング構造が形成される。

第１の実施形態における半導体装置の製造方法の工程断面図が図４に示されている。図４では、図１の選択酸化処理工程（Ｓ１１２）からアニール処理工程（Ｓ１１７）までを示している。それ以降の工程は後述する。上述した開口部形成工程（Ｓ１１０）におけるエッチングによって、ポリシリコン膜２４０とポリシリコン膜２２０の露出した側面がダメージを受ける。そのため、かかるポリシリコン膜２４０とポリシリコン膜２２０の露出した側面のダメージを修復する。

図４（ａ）において、選択酸化処理工程（Ｓ１１２）として、Ｗ膜２５０には酸化膜をできるだけ形成せずに、選択的にポリシリコン膜２４０の側面にシリコン酸化膜２４２を、ポリシリコン膜２２０の側面にシリコン酸化膜２２２をそれぞれ形成する。水素（Ｈ_２）ガスと酸素（Ｏ_２）ガスを水素リッチで供給し、プラズマ雰囲気下でポリシリコン膜２２０，２４０の露出した表面（側面）をプラズマ酸化させる。その際、Ｓｉに対して酸素との結合エネルギーが小さいＷ膜２５０については、Ｏ_２ガスによる酸化とＨ_２ガスによる還元とを繰り返す。これにより、Ｗ膜２５０表面（上面および側壁）での酸化膜の形成を抑制できる。その結果、ポリシリコン膜２２０，２４０に対して選択的にシリコン酸化膜２２２，２４２を形成できる。ポリシリコン膜２２０，２４０に対してシリコン酸化膜２２２，２４２を形成することで、エッチングでのダメージを修復できる。また、Ｗ膜２５０表面（上面および側壁）での酸化膜の形成を抑制することで、後工程で熱処理を行なった場合のウィスカの発生を低減できる。

図４（ｂ）において、選択窒化処理工程（Ｓ１１４）として、Ｗ膜２５０について窒化処理を行い、Ｗ膜２５０上面および側壁（側面）に窒化タングステン（ＷＮ）膜２５２を形成する。以下、選択窒化処理工程（Ｓ１１４）の条件について述べる。アンモニアガスや窒素ガス等の窒素を含む雰囲気内で、マイクロ波を使ってプラズマを発生することで窒素ラジカルないしは窒素イオンを発生させる。これにより、Ｗ膜２５０の上面および側壁（側面）を窒化させて窒化タングステン膜２５２を形成することができる。その際のマイクロ波強度を７００〜７０００ｍＷ／ｃｍ^２、チャンバ内の処理圧力を１００〜８００Ｐａ、基板温度を室温〜８００℃とすると好適である。Ｗ膜２５０の窒化量は処理時間に依存する。また、０．１〜２０００ｍＷ／ｃｍ^２の高周波ＲＦバイアスを基板が配置されたステージに印加することにより窒素イオンを効果的に発生（短時間プロセス）させることができる。そして、ＲＦ強度を調整することで側壁の窒化量を制御することができる。特に、Ｗ膜２５０について選択的に窒化処理を行うのでなければ処理圧力は、１０〜８００Ｐａで構わないが、以下に説明するように、第１の実施形態では、Ｗ膜２５０以外のＳｉ膜やＳｉＯ_２膜がより窒化されないように制御する。

第１の実施形態における選択窒化処理の有効性を説明するための概念図が図５に示されている。図５において矢印Ｂで示す、隣り合うゲート部分における電荷蓄積層同士（ＦＧ−ＦＧ）間の比誘電率ｋを上げないためには、電荷蓄積層となるポリシリコン膜２２０の側面を窒化させないことが有効である。窒化により、比誘電率ｋがシリコン酸化膜（ＳｉＯ_２膜）より高いシリコン窒化膜（ＳｉＮ膜）を電荷蓄積層同士（ＦＧ−ＦＧ）間に形成してしまうことになるからである。言い変えれば、シリコン窒化膜の形成をより抑制することが有効である。

同様に、図５において矢印Ａで示す、隣り合うゲート部分における制御電極と電荷蓄積層（ＧＣ−ＦＧ）間の誘電率ｋを上げないためには、制御電極の一部となるポリシリコン膜２４０の側面と、電荷蓄積層となるポリシリコン膜２２０の側面を窒化させないことが有効である。窒化により、誘電率ｋがシリコン酸化膜（ＳｉＯ_２膜）より高いシリコン窒化膜（ＳｉＮ膜）を制御電極と電荷蓄積層（ＧＣ−ＦＧ）間に形成してしまうことになるからである。言い変えれば、シリコン窒化膜の形成をより抑制することが有効である。

また、図５において矢印Ｃで示す、隣り合うゲート部分における電荷蓄積層同士とその間の絶縁膜２１０の表面にシリコン窒化膜が連続して形成されると、シリコン窒化膜が電荷トラップとなり、ゲート間の絶縁膜２１０の両側の電荷蓄積層同士を電気的に繋げてしまう。そのため、絶縁膜２１０の表面についてもシリコン窒化膜の形成をより抑制することが有効である。その他、絶縁膜２３０についてもより窒化させない方が配線間容量を上げないために有効である。

そこで、第１の実施形態では、ポリシリコン膜２２０，２４０および絶縁膜２１０，２３０よりもＷ膜２５０がより多く窒化されるように窒化処理を行う。

第１の実施形態における異なる下地膜をプラズマ雰囲気下で窒化処理した際の窒化量の処理圧力依存性を示すグラフが図６に示されている。図６では、異なる下地膜として、Ｓｉ膜、ＳｉＯ_２膜、及びＷ膜の３種類を比較した結果を示している。縦軸に窒化量、横軸に処理圧力を示している。各処理圧力における処理時間は同一時間である。１００Ｐａよりも小さい圧力下で窒化処理を行った場合、図６に示すように、Ｓｉ膜、ＳｉＯ_２膜、及びＷ膜の窒化量は同等である。これに対して、高圧化に伴い、Ｗ膜に比べて、Ｓｉ膜、及びＳｉＯ_２膜の窒化量を低減できる。特に、１００Ｐａ以上の圧力下で窒化処理を行った場合、図６に示すように、Ｗ膜に比べて、Ｓｉ膜、及びＳｉＯ_２膜の窒化量を低減できる。一方、Ｗ膜上の窒化量は処理圧力に依存せずほぼ一定である。このように、処理圧力を制御することで、Ｗの選択窒化を可能にできる。かかる処理により、ポリシリコン膜２２０，２４０および絶縁膜２１０，２３０の窒素量を３×１０^１５ａｔ．／ｃｍ^２以下にできる。

次に、アニール処理工程（Ｓ１１７）として、窒化処理が行われた後に、アニール処理を行う。例えば、８００℃以上の温度でアニール処理（加熱処理）を行う。熱処理によって、加工ダメージの消失、及びドーパントの活性化等を図ることができる。

第１の実施形態における半導体装置の製造方法の工程断面図が図７に示されている。図７では、図１のＳｉＯ_２膜形成工程（Ｓ１１８）を示している。図７において、ＳｉＯ_２膜形成工程（Ｓ１１８）として、ＣＶＤ法を用いて、少なくともＷ膜２５０上に酸化シリコン（ＳｉＯ_２）膜２６０を形成する。ＳｉＯ_２膜２６０は、配線間絶縁膜となる。ここでは、ゲート間（言い換えれば、ワード線間）の比誘電率ｋをより小さくすべく、ＳｉＯ_２膜２６０を形成する際、ＳｉＯ_２膜２６０で開口部１５０上を覆うことにより開口部１５０内に空洞（エアギャップ）２７０を形成する。形成方法は、ＣＶＤ処理において埋め込み性を悪くすればよい。埋め込み性を悪いＣＶＤ処理を行うことにより、Ｗ膜２５０、ポリシリコン膜２２０，２４０および絶縁膜２１０，２３０の側壁には薄いＳｉＯ_２膜２６０が形成され得るが、隣り合うゲート間にエアギャップ２７０を形成できる。その結果、セルのワード線間にエアギャップ２７０を形成できる。これにより、配線間容量を減らすことができる。なお、上述した選択窒化処理工程（Ｓ１１４）でのＷの窒化は一般に体積増加を伴うため、開口部１５０入り口の間口を狭小化させることができる。その結果、ＳｉＯ_２膜２６０を成膜する際に、エアギャップ形成を容易にできる。

以上の各工程の実施により、図７に示すような、配線間にエアギャップ構造を有するＮＡＮＤ型フラッシュメモリを形成できる。

第１の実施形態における窒化処理の有無によるウィスカの発生状況の違いを説明するための図が図８に示されている。Ｗ膜の窒化処理を行わない場合、後の熱処理によって、図８（ａ）に示すように、Ｗ膜の表面からウィスカが発生する。従来、ウィスカは、８００℃以上の熱処理において発生が確認されている。かかるウィスカは、例えば、Ｗ膜の表面に自然酸化膜を含むＳｉＯ_２膜が存在する状態で、窒素（Ｎ_２）雰囲気下で、９００℃の熱処理を数１０ｓ行った場合に、１μｍ以上に成長した。これに対して、第１の実施形態のように、Ｗ膜の窒化処理を行った場合、同様の条件下でも、図８（ｂ）に示すように、ウィスカの発生が認められなかった。以上のように、開口部１５０を形成後、Ｗ膜２５０の表面に対して窒化処理を行うことで、窒化処理後のＷ膜の表面に自然酸化膜を含むＳｉＯ_２膜が存在する状態でも、熱処理によるウィスカの発生を抑制できる。

ここで、上述した例では、ＳｉＯ_２膜２６０を形成する前にアニール処理工程（Ｓ１１７）を行なっているが、これに限るものではない。ＳｉＯ_２膜２６０を形成した後にアニール処理工程を行なっても良い。上述したように、従来、自然酸化膜が形成されたＷ膜に高温の熱処理が行なわれた場合にも同様にウィスカが発生していた。これに対して、第１の実施形態のように、ＳｉＯ_２膜２６０を形成する前にアニール処理工程をおこなった場合には、Ｗ膜２５０の表面に自然酸化膜や選択酸化処理による酸化膜が存在し得る。かかる場合でも、第１の実施形態における窒化処理によってこれらの酸化膜をＷＮ膜２５２に置換でき、アニール処理をおこなってもウィスカの発生を抑制できる。一方、ＳｉＯ_２膜２６０を形成した後にアニール処理工程をおこなった場合には、Ｗ膜２５０（ＷＮ膜２５２）の表面にＳｉＯ_２膜２６０が存在する。かかる場合でも、第１の実施形態における窒化処理によってウィスカの発生を抑制できる。

ここで、上述した例では、エアギャップ２７０を形成して、より配線間の低誘電率を図っているが、Ｗ膜２５０のウィスカの発生を抑制するという観点からは、エアギャップ２７０を形成せずにゲート間の開口部１５０内をＳｉＯ_２膜２６０で埋め込んでも構わない。

また、上述した例では、選択窒化処理工程（Ｓ１１４）の前に選択酸化処理工程（Ｓ１１２）を行ったが、これに限るものではない。選択酸化処理工程（Ｓ１１２）を行わずとも、後のアニール処理工程（Ｓ１１７）で十分エッチングダメージを修復できるようであれば選択酸化処理を省略することもできる。このとき窒化処理前に、特に大気中の酸素等の影響によって、Ｗ膜２５０表面（上面および側壁）が薄く酸化された場合でも、Ｗとの結合エネルギーが小さい酸素は、窒化処理によって、Ｗとの結合エネルギーが大きい窒素に置き換わる。よって、Ｗ膜２５０表面の自然酸化膜（ＷＯｘ膜）が、窒化膜（ＷＮ膜）に変換される。

以上のように、第１の実施形態では、Ｗ膜の窒化処理を行うことで、ウィスカの発生を抑制できる。そのため、隣り合うゲート部分の制御電極間のショートを防止できる。よって、ショートによる正常動作ができないといった問題を克服できる。また、第１の実施形態では、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜、及びＳｉを用いた制御電極の一部について、窒化膜の形成を抑制できるので、配線間容量の上昇を防ぐことができる。さらに、電荷トラップの形成も防止できる。

（第２の実施形態）
第１の実施形態では、開口部形成工程（Ｓ１１０）及びイオン注入工程（Ｓ１１１）後の選択窒化処理工程（Ｓ１１４）の前に、酸化処理を行なう場合について説明したが、各工程の順序は、これに限るものではない。第２の実施形態では、選択窒化処理工程（Ｓ１１４）後に酸化処理を行なう場合を説明する。

第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図が図９に示されている。図９において、第２の実施形態における半導体装置の製造方法では、選択酸化処理工程（Ｓ１１２）の代わりに、選択窒化処理工程（Ｓ１１４）とＳｉＯ_２膜形成工程（Ｓ１１８）との間に、酸化処理工程（Ｓ１１６）を追加した点以外は、図１と同様である。また、以下、特に説明する点以外の内容は、第１の実施形態と同様である。

絶縁膜形成工程（Ｓ１０２）からイオン注入工程（Ｓ１１１）までの各工程の内容は、第１の実施形態と同様である。

第２の実施形態における半導体装置の製造方法の工程断面図が図１０に示されている。図１０では、図９の選択窒化処理工程（Ｓ１１４）を示している。

図１０において、選択窒化処理工程（Ｓ１１４）として、開口部１５０を形成し、ソース・ドレイン領域へのイオン注入を行った図３（ｂ）の状態から、Ｗ膜２５０について窒化処理を行い、Ｗ膜２５０上面および側壁（側面）に窒化タングステン（ＷＮ）膜２５２を形成する。第２の実施形態においても、第１の実施形態と同様、ポリシリコン膜２２０，２４０および絶縁膜２１０，２３０よりもＷ膜２５０がより多く窒化されるように窒化処理を行う。窒化処理の内容は第１の実施形態と同様である。ＷＮ膜２５２を形成しておくことで、ウィスカの発生を抑制できる。

酸化処理工程（Ｓ１１６）として、ポリシリコン膜２４０の側面にシリコン酸化膜２４２を、ポリシリコン膜２２０の側面にシリコン酸化膜２２２をそれぞれ形成する。酸素（Ｏ_２）ガスを供給し、プラズマ雰囲気下でポリシリコン膜２２０，２４０の露出した表面（側面）をプラズマ酸化させる。ポリシリコン膜２２０，２４０に対してシリコン酸化膜２２２，２４２を形成することで、開口部１５０形成でのエッチングで受けたダメージを修復できる。ここで、Ｗ膜２５０表面（上面および側面）は、先の選択窒化処理工程（Ｓ１１４）でＷＮ膜２５２が形成されている。Ｗに対して、窒素は酸素よりも結合エネルギーが大きいため、ＷＮ膜２５２はＷＯｘに置換されにくい。よって、選択窒化処理工程（Ｓ１１４）後の酸化処理では、還元用の水素ガスの供給を不要にできる。言い換えれば、選択酸化処理でなく、通常の酸化処理にできる。その結果、トンネル絶縁膜となる絶縁膜２１０にとって好ましくない水素を不要にできる。以上のように酸化処理工程（Ｓ１１６）を行うことで、図４（ｂ）で示した状態にできる。以降の工程は第１の実施形態と同様である。

なお、酸化処理工程（Ｓ１１６）の代わりに、第１の実施形態で示した選択酸化処理を行っても構わないことは言うまでもない。

以上のように、第２の実施形態では、Ｗ膜の窒化処理後に酸化処理を行うことで、ウィスカの発生を抑制しつつ、さらに、ＳｉとＷを選択させるような特殊な酸化処理ではなく、通常の酸化処理によって、Ｓｉのダメージ修復を図ることができる。

以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。

１５０ 開口部、２００ 半導体基板、２１０，２３０ 絶縁膜、２２０，２４０ ポリシリコン膜、２５０ Ｗ膜、２６０ ＳｉＯ_２膜

Claims (5)

1. 半導体基板上に電荷蓄積層として用いられる第１のシリコン膜を形成する工程と、
   前記第１のシリコン膜上に絶縁膜を形成する工程と、
   前記絶縁膜上に制御電極の一部として用いられる第２のシリコン膜を形成する工程と、
   前記第２のシリコン膜上に前記制御電極の一部として用いられるタングステン膜を形成する工程と、
   ゲート領域に前記タングステン膜と前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とが残るように、前記タングステン膜と前記第２のシリコン膜と前記絶縁膜と前記第１のシリコン膜とを貫通する開口部を形成する工程と、
   前記開口部を形成した後に、前記第１のシリコン膜及び前記第２のシリコン膜よりも前記タングステン膜がより多く窒化されるように、１００Ｐａ以上の圧力のプラズマ雰囲気下で窒化処理を行う工程と、
   窒化処理の後、前記開口部内に空洞が形成されるように前記開口部を覆うシリコン酸化膜を前記タングステン膜上に形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 半導体基板上にシリコン膜を形成する工程と、
   前記シリコン膜上にタングステン膜を形成する工程と、
   ゲート領域に前記タングステン膜と前記シリコン膜とが残るように、前記タングステン膜と前記シリコン膜とを貫通する開口部を形成する工程と、
   前記開口部を形成した後に、前記シリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理を行う工程と、
   窒化処理の後、少なくとも前記タングステン膜上にシリコン酸化膜を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
3. 前記シリコン膜は、電荷蓄積層として用いられ、前記タングステン膜は制御電極として用いられることを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記タングステン膜を形成する前に、前記シリコン膜上に絶縁膜を形成する工程と、
   前記タングステン膜を形成する前に、前記絶縁膜上に前記シリコン膜とは別のシリコン膜を形成する工程と、
   をさらに備え、
   前記開口部は、前記タングステン膜と前記別のシリコン膜と前記絶縁膜と前記シリコン膜とを貫通するように形成され、
   前記窒化処理の際、前記別のシリコン膜よりも前記タングステン膜がより多く窒化されるように窒化処理が行われ、
   前記タングステン膜と前記別のシリコン膜との積層膜は、制御電極として用いられることを特徴とする請求項２又は３記載の半導体装置の製造方法。
5. 前記窒化処理は、１００Ｐａ以上の圧力のプラズマ雰囲気下で行われることを特徴とする請求項２〜４いずれか記載の半導体装置の製造方法。