JP2013005474A - Power circuit - Google Patents
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Abstract
【課題】高速スイッチング素子である電圧駆動型トランジスタ（ＭＯＳＦＥＴ）のターンオン・オフ時の電圧変化（ｄＶ／ｄｔ）と電流変化（ｄｉ／ｄｔ）を緩和して、ノイズとサージ電圧の発生を抑制する電源回路を提供する。
【解決手段】トランス２に流れる電流をスイッチングさせるためのＭＯＳＦＥＴ１のゲート抵抗値を、スイッチング期間内で、ＭＯＳＦＥＴ１のドレイン電圧Ｖｄｓの変化の検出と共に切り替える、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート電圧の最大定格Ｖｇｍａｘ以下とする。
【選択図】図６A voltage-driven transistor (MOSFET), which is a high-speed switching element, reduces voltage change (dV / dt) and current change (di / dt) at turn-on / off, and suppresses generation of noise and surge voltage. A power supply circuit is provided.
A gate voltage Vg of MOSFET 1 for switching a gate resistance value of MOSFET 1 for switching a current flowing through a transformer 2 together with detection of a change in drain voltage Vds of MOSFET 1 is switched within a switching period. The maximum rating is Vgmax or less.
[Selection] Figure 6
Description
本発明は、サージ電圧とノイズの発生を抑制可能な電源回路に関する。 The present invention relates to a power supply circuit capable of suppressing generation of surge voltage and noise.
ＭＯＳ（Metal-Oxide-Semiconductor）ゲート構造の電界効果トランジスタ（ＭＯＳＦＥＴ: Metal-Oxide-Semiconductor Field-Effect Transistor）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などの電圧駆動型トランジスタは、ｐｎ接合を利用したバイポーラトランジスタなどの電流駆動型のトランジスタと比べ、ターンオン、或いは、ターンオフ時のスイッチング速度が速いことから、高速スイッチング素子として高周波のインバータ装置やスイッチング電源に用いられている。 Voltage-driven transistors such as metal-oxide-semiconductor (MOS) gate structure field-effect transistors (MOSFETs) and insulated gate bipolar transistors (IGBTs) are pn Compared with a current-driven transistor such as a bipolar transistor using a junction, the switching speed at turn-on or turn-off is high, so that it is used as a high-speed switching device in a high-frequency inverter device or a switching power supply.
電圧駆動型トランジスタは、この高速スイッチング特性により、サージ電圧とノイズが発生し、このサージ電圧による自素子の破壊の問題と、ノイズによる他の電子機器への妨害の問題が生じる。サージ電圧とノイズは、電圧駆動型トランジスタのゲート端子に流れるゲート電流値に応じて大きくなる。 A voltage-driven transistor generates a surge voltage and noise due to the high-speed switching characteristics, and causes a problem of destruction of the device due to the surge voltage and a problem of interference with other electronic devices due to the noise. The surge voltage and noise increase according to the value of the gate current flowing through the gate terminal of the voltage driven transistor.
電圧駆動型トランジスタのサージ電圧とノイズを減少させるには、電圧駆動型トランジスタのスイッチング時に、制御端子（ゲート端子など）への電圧の印加（オン）および制御端子（ゲート端子など）への電圧の除去（オフ）を緩やかに行い、スイッチング速度を遅くすれば良い。しかし、スイッチング速度を遅くすると、スイッチング損失が増加する問題が生じる。 In order to reduce the surge voltage and noise of a voltage-driven transistor, the voltage applied to the control terminal (gate terminal, etc.) and the voltage applied to the control terminal (gate terminal, etc.) The removal (off) may be performed gently to slow down the switching speed. However, when the switching speed is slowed, there arises a problem that the switching loss increases.
従来は、電源回路に於ける電圧駆動型トランジスタのスイッチング損失を増加させず、ゲート端子へのオン期間またはオフ期間に於けるゲート抵抗値を電流値に応じて変える技術、または、ノイズが発生する電流値以上でのみ電流値の変化率（ｄｉ／ｄｔ）を抑制するための技術が提案されている。 Conventionally, a technique of changing a gate resistance value in an on period or an off period to a gate terminal in accordance with a current value without causing an increase in switching loss of a voltage driven transistor in a power supply circuit, or noise occurs. Techniques have been proposed for suppressing the rate of change (di / dt) in the current value only above the current value.
ここで、本発明の電源回路に係るフライバックコンバータの制御方式について簡単に説明する。 Here, a control method of the flyback converter according to the power supply circuit of the present invention will be briefly described.
スイッチング電源回路とは、低圧の直流電源から、安定化された所定の出力電圧（直流電圧）を得る回路をいう。
スイッチング電源回路の制御方式には、所定周波数を有するＰＷＭ（Pulse Width Modulation）信号のオンデューティによって出力電圧を制御する他励式コンバータ方式と、入力電源電圧に応じてスイッチング周波数を変化させる自励式コンバータ方式とがある。自励式コンバータ方式は、ＲＣＣ（Ring Choke Converter）方式とも呼ばれている。
The switching power supply circuit refers to a circuit that obtains a predetermined stabilized output voltage (DC voltage) from a low-voltage DC power supply.
Switching power supply circuit control methods include a separately excited converter method that controls the output voltage by the on-duty of a PWM (Pulse Width Modulation) signal having a predetermined frequency, and a self-excited converter method that changes the switching frequency according to the input power supply voltage. There is. The self-excited converter method is also called an RCC (Ring Choke Converter) method.
図７は、比較例１に於ける電源回路を示す図である。 FIG. 7 is a diagram showing a power supply circuit in the first comparative example.
（電源回路の構成）
電源回路１０は、スイッチング制御ＩＣ４２と、出力バッファ６と、ＭＯＳＦＥＴ１と、トランス２と、整流ダイオードＤ４０と、平滑コンデンサＣ４０と、負荷Ｚ４０と、分圧抵抗ＲｉｎＵ，ＲｉｎＤと、フィードバック抵抗Ｒｆｂとを有している。スイッチング制御ＩＣ４２は、基準電圧源４３と、エラーアンプ４４と、発振器４６と、比較器４７と、バッファ４８とを具えている。
(Configuration of power supply circuit)
The
スイッチング制御ＩＣ４２の出力側は、出力バッファ６に接続されている。出力バッファ６の出力側は、ＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。ＭＯＳＦＥＴ１のドレイン端子Ｄは、トランス２の一次側巻線を介してＩＧ電源に接続されている。ＭＯＳＦＥＴ１のソース端子Ｓは、グランドに接続されている。
トランス２の二次巻線は、順方向に接続された整流ダイオードＤ４０を介して、平滑コンデンサＣ４０と分圧抵抗ＲｉｎＵ，ＲｉｎＤと負荷Ｚ４０とに並列接続されている。
分圧抵抗ＲｉｎＵと、分圧抵抗ＲｉｎＤとが接続されているノードは、スイッチング制御ＩＣ４２の入力端子に接続されている。このノードには、フィードバック電圧Ｖｆｂが発生している。
The output side of the
The secondary winding of the
A node to which the voltage dividing resistor RinU and the voltage dividing resistor RinD are connected is connected to an input terminal of the
スイッチング制御ＩＣ４２の入力端子は、エラーアンプ４４の反転入力端子に接続されている。基準電圧源４３の出力側は、エラーアンプ４４の非反転入力端子に接続されている。エラーアンプ４４の出力端子は、比較器４７の非反転入力端子に接続されていると共に、このスイッチング制御ＩＣ４２の外部に設けられたフィードバック抵抗Ｒｆｂを介して、エラーアンプ４４の反転入力端子に接続されている。
発振器４６の出力側は、比較器４７の反転入力端子に接続されている。比較器４７の出力端子は、バッファ４８に接続されている。バッファ４８の出力側は、このスイッチング制御ＩＣ４２の出力端子に接続されている。
The input terminal of the
The output side of the
この電源回路１０は、基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂの電圧差を演算し、この電圧差に応じたオンデューティのＰＷＭ信号を出力バッファ６に出力している。出力バッファ６は、ＭＯＳＦＥＴ１のゲート端子ＧにＰＷＭ信号を入力してスイッチングしている。
ＰＷＭ信号は、ＭＯＳＦＥＴ１のドレイン端子Ｄとソース端子Ｓの間のオン／オフ制御を行う。ＭＯＳＦＥＴ１のドレイン端子Ｄとソース端子Ｓとの間のオン／オフ（スイッチング）に伴い、トランス２の一次巻線には、ＩＧ電源からのスイッチング信号であるパルス電流が流れる。
The
The PWM signal performs on / off control between the drain terminal D and the source terminal S of the
トランス２の一次巻線にスイッチング信号であるパルス電流が流れると共に、トランス２が駆動され、トランス２の二次巻線にもパルス電流が徐々に増大する。このパルス電流は、整流ダイオードＤ４０と平滑コンデンサＣ４０によって整流されて、二次側電圧を発生する。二次側電圧は、負荷Ｚ４０に流れると共に、分圧抵抗ＲｉｎＵ，ＲｉｎＤによって分圧され、エラーアンプ４４の反転入力端子に印加される。
A pulse current, which is a switching signal, flows in the primary winding of the
ここで、ＰＷＭ信号のオンデューティが短い場合には、ＭＯＳＦＥＴ１がスイッチングできなくなるという問題について、以下説明する。
Here, the problem that the
図８（ａ）〜（ｃ）は、比較例１に於けるＭＯＳＦＥＴの動作を示す図である。
図８（ａ）の縦軸は、駆動パルスを示している。図８（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図８（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図８（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図８（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
8A to 8C are diagrams illustrating the operation of the MOSFET in the first comparative example.
The vertical axis in FIG. 8A indicates the drive pulse. The vertical axis in FIG. 8B indicates the gate voltage Vg. The vertical axis in FIG. 8C indicates the drain voltage Vds. The horizontal axes of FIGS. 8A to 8C indicate the common time t. Further, FIG. 8B shows the gate threshold voltage Vth of the
The drive pulse indicates a PWM signal input to the
初期状態に於いて、駆動パルスはＬレベルであり、ゲート電圧Ｖｇは０Ｖであり、ドレイン電圧ＶｄｓはＨレベルである。
駆動パルスがＨレベルに立上ると、ゲート電圧Ｖｇは、所定の充電カーブで立上る。ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈに達すると、ドレイン電圧Ｖｄｓは急激に立ち下がる、この立下りが終了すると、ゲート電圧Ｖｇは再び所定の充電カーブで立上る。図８の下部には、ＭＯＳＦＥＴ１のミラーオン期間Ｍｏｎが示されている。
駆動パルスがＬレベルに立下ると、ゲート電圧Ｖｇは、所定の放電カーブで立下る。ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈに達したのち、ゲート電圧Ｖｇが再び所定の放電カーブで立下がり始めると、ドレイン電圧Ｖｄｓは急激に立ち上がり、Ｈレベルに達する。図８の下部には、ＭＯＳＦＥＴ１のミラーオフ期間Ｍｏｆｆが示されている。
In the initial state, the drive pulse is at L level, the gate voltage Vg is 0 V, and the drain voltage Vds is at H level.
When the drive pulse rises to the H level, the gate voltage Vg rises with a predetermined charging curve. When the gate voltage Vg reaches the gate threshold voltage Vth, the drain voltage Vds suddenly falls. When this fall ends, the gate voltage Vg rises again with a predetermined charging curve. In the lower part of FIG. 8, the mirror-on period Mon of the
When the drive pulse falls to the L level, the gate voltage Vg falls along a predetermined discharge curve. After the gate voltage Vg reaches the gate threshold voltage Vth, when the gate voltage Vg starts to fall again with a predetermined discharge curve, the drain voltage Vds rises rapidly and reaches the H level. In the lower part of FIG. 8, the mirror-off period Moff of the
原則としてＭＯＳＦＥＴ１のゲート電圧Ｖｇは、ゲート抵抗値とゲート容量値で構成されるＲＣ回路（Resistor-Capacitor circuit）による充電カーブまたは放電カーブとなる。ゲート抵抗値とは、ゲート端子Ｇに供給される電流またはゲート端子Ｇから流出する電流を決める抵抗値である。ゲート端子Ｇに供給される電流を決める抵抗値を、以下、ゲート充電抵抗値という。ゲート端子Ｇから流出する電流を決める抵抗値を、以下、ゲート放電抵抗値という。ゲート容量値とは、ゲート端子Ｇを構成するゲート電極（Ｍ）と、その下部に設けられている絶縁膜である酸化膜（Ｏ）、そして、その下層の半導体層（Ｓ）で形成されるＭＯＳ容量である。
ＭＯＳＦＥＴ１のゲート電圧Ｖｇには、ミラーオン期間Ｍｏｎ、ミラーオフ期間Ｍｏｆｆが発生する。ミラーオン期間Ｍｏｎとは、ゲートに電流を流入させているにも関わらず、ゲート電圧Ｖｇが一定になり、スイッチングが遅くなるミラー効果が発生している期間のことをいう。ミラーオフ期間Ｍｏｆｆとは、ゲートから電流を流出させているにも関わらず、ゲート電圧Ｖｇが一定になり、スイッチングが遅くなるミラー効果が発生している期間のことをいう。
したがって、ＭＯＳＦＥＴ１を飽和動作領域で駆動させるためには、ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈ以下である時間よりも駆動パルスを長く設定する必要がある。
In principle, the gate voltage Vg of the
The gate voltage Vg of the
Therefore, in order to drive the
図９（ａ）〜（ｃ）は、比較例１に於けるＭＯＳＦＥＴの最小オンデューティの動作を示す図である。
図９（ａ）の縦軸は、駆動パルスを示している。図９（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図９（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図９（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図９（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
図９（ａ）〜（ｃ）は、ＭＯＳＦＥＴ１を飽和動作領域で動作させられない場合を示している。ここで飽和動作領域とは、ゲート電圧Ｖｇが、ゲート閾値電圧Ｖｔｈ以上となる領域をいう。
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
初期状態に於いて、駆動パルスはＬレベルである。ゲート電圧Ｖｇは、０Ｖである。ドレイン電圧Ｖｄｓは、Ｈレベルである。
駆動パルスがＨレベルに立上ると、ゲート電圧Ｖｇは、所定の充電カーブで立上る。ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈに達すると、ドレイン電圧Ｖｄｓは急激に立ち下がる、この立下りが終了したとき、駆動パルスはＬレベルに立ち下がっている。すなわち、ＭＯＳＦＥＴ１のミラーオン期間Ｍｏｎが終了しないまま、ミラーオフ期間Ｍｏｆｆとなる。
駆動パルスがＬレベルに立下ると、ゲート電圧Ｖｇは、所定時間だけゲート閾値電圧Ｖｔｈとなったのち、所定の放電カーブで立下る。ゲート電圧Ｖｇが再び所定の放電カーブで立下がり始めると、ドレイン電圧Ｖｄｓは急激に立ち上がり、Ｈレベルに達する。図９の下部には、ＭＯＳＦＥＴ１のミラーオフ期間Ｍｏｆｆが示されている。
このときＭＯＳＦＥＴ１は、ミラーオン期間Ｍｏｎが終了しないまま、ミラーオフ期間Ｍｏｆｆとなる。ＭＯＳＦＥＴ１は、ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈ以下のままである不完全オン状態で動作する。不完全オン状態では、ＭＯＳＦＥＴ１の発熱による電力損失も大きい。
9A to 9C are diagrams showing the operation of the minimum on-duty of the MOSFET in the comparative example 1. FIG.
The vertical axis | shaft of Fig.9 (a) has shown the drive pulse. The vertical axis of FIG. 9B indicates the gate voltage Vg. The vertical axis in FIG. 9C indicates the drain voltage Vds. The horizontal axes of FIGS. 9A to 9C indicate the common time t. Further, FIG. 9B shows the gate threshold voltage Vth of the
FIGS. 9A to 9C show a case where the
The drive pulse indicates a PWM signal input to the
In the initial state, the drive pulse is at the L level. The gate voltage Vg is 0V. The drain voltage Vds is at the H level.
When the drive pulse rises to the H level, the gate voltage Vg rises with a predetermined charging curve. When the gate voltage Vg reaches the gate threshold voltage Vth, the drain voltage Vds falls abruptly. When this fall ends, the drive pulse falls to the L level. That is, the mirror-off period Moff is entered without completing the mirror-on period Mon of the
When the drive pulse falls to the L level, the gate voltage Vg becomes the gate threshold voltage Vth for a predetermined time and then falls along a predetermined discharge curve. When the gate voltage Vg starts to fall again at a predetermined discharge curve, the drain voltage Vds rises rapidly and reaches the H level. In the lower part of FIG. 9, the mirror-off period Moff of the
At this time, the
ＭＯＳＦＥＴ１のゲート抵抗値を小さくすると、ＭＯＳＦＥＴ１のスイッチング効率が向上する。しかし、単にＭＯＳＦＥＴ１のスイッチング速度を速くすると、サージ電圧とノイズが発生する虞がある。
When the gate resistance value of the
そこで、ＭＯＳＦＥＴ１のオフ動作時にゲート抵抗値を小さくすることで、オフ時間を短縮する方法が考えられる。
Therefore, a method of shortening the off time by reducing the gate resistance value when the
図１０は、比較例２〜４に於ける電源回路の要部の構成を示す図である。
図１０（ａ）は、比較例２の電源回路の要部の構成を示す図である。図１０（ｂ）は、比較例３の電源回路の要部の構成を示す図である。図１０（ｃ）は、比較例４の電源回路の要部の構成を示す図である。前述した図７に示す比較例１の電源回路と同一の要素には同一の符号を付与している。
FIG. 10 is a diagram illustrating a configuration of a main part of the power supply circuit in Comparative Examples 2 to 4. In FIG.
FIG. 10A is a diagram illustrating a configuration of a main part of the power supply circuit of Comparative Example 2. FIG. 10B is a diagram illustrating a configuration of a main part of the power supply circuit of Comparative Example 3. FIG. 10C is a diagram illustrating a configuration of a main part of the power supply circuit according to the fourth comparative example. The same elements as those of the power supply circuit of Comparative Example 1 shown in FIG.
図１０（ａ）に示す比較例２の電源回路１０は、比較例１の電源回路１０とは異なり、出力バッファ６の出力側は、順方向に接続されたダイオードＤ１と逆方向に接続されたダイオードＤ２とが接続されている。ダイオードＤ１のカソード端子は、抵抗Ｒｇ１を介してＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。ダイオードＤ２のアノード端子は、抵抗Ｒｇ２を介してＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。それ以外の構成は、図７に示す比較例１の電源回路１０と同様である。
ＭＯＳＦＥＴ１がオン動作の場合、ゲート充電抵抗値は抵抗Ｒｇ１の抵抗値である。ＭＯＳＦＥＴ１がオフ動作の場合、ゲート放電抵抗値は抵抗Ｒｇ２の抵抗値である。抵抗Ｒｇ１の抵抗値は、抵抗Ｒｇ２の抵抗値よりも大きく設定されている。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Ｖｇの充電カーブよりも、放電カーブの方が急峻となる。
The
When
図１０（ｂ）に示す比較例３の電源回路１０は、比較例１の電源回路１０とは異なり、出力バッファ６の出力側は、逆方向に接続されたダイオードＤ３と抵抗Ｒｇ１とが接続されている。ダイオードＤ３のアノード端子は、抵抗Ｒｇ３を介してＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。抵抗Ｒｇ１はＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。出力バッファ６は、プッシュプル方式で構成されている。それ以外の構成は、図７に示す比較例１の電源回路１０と同様である。
ＭＯＳＦＥＴ１がオン動作の場合、ゲート充電抵抗値は抵抗Ｒｇ１の抵抗値である。ＭＯＳＦＥＴ１がオフ動作の場合、ゲート放電抵抗値は（（Ｒｇ１×Ｒｇ３）÷（Ｒｇ１＋Ｒｇ３））である。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Ｖｇの充電カーブよりも、放電カーブの方が急峻となる。
The
When
図１０（ｃ）に示す比較例４の電源回路１０は、比較例１の電源回路１０とは異なり、出力バッファ６の出力側は、抵抗Ｒｇ１を介してＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。出力バッファ６は、プッシュプル方式で構成されている。抵抗ＲＣは、電源Ｖｃｃと出力バッファ６との間に接続されている。それ以外の構成は、図７に示す比較例１の電源回路１０と同様である。
The
ＭＯＳＦＥＴ１がオン動作の場合、ゲート充電抵抗値は抵抗（Ｒｇ１＋ＲＣ）である。ＭＯＳＦＥＴ１がオフ動作の場合、ゲート放電抵抗値は抵抗Ｒｇ１である。オン動作の時のゲート充電抵抗値よりも、オフ動作の時のゲート放電抵抗値の方が小さいので、ゲート電圧Ｖｇの充電カーブよりも、放電カーブの方が急峻となる。
When
図１１（ａ）〜（ｃ）は、比較例２〜４に於けるＭＯＳＦＥＴのオフ時にゲート放電抵抗値を小さくした動作を示す図である。図１１（ａ）の縦軸は、駆動パルスを示している。図１１（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図１１（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図１１（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図１１（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
ＭＯＳＦＥＴ１のオフ動作時に、ゲート放電抵抗値を小さくすることで、ＭＯＳＦＥＴ１のターンオフ動作時間を短くすると共に、ターンオン動作時間を長くすることが可能である。これにより、ゲート電圧Ｖｇを飽和領域で確実に動作させることが可能である。
FIGS. 11A to 11C are diagrams illustrating an operation in which the gate discharge resistance value is reduced when the MOSFET is turned off in Comparative Examples 2 to 4. FIGS. The vertical axis in FIG. 11A indicates a drive pulse. The vertical axis in FIG. 11B shows the gate voltage Vg. The vertical axis of FIG. 11C indicates the drain voltage Vds. The horizontal axes of FIGS. 11A to 11C indicate the common time t. Further, in FIG. 11B, the gate threshold voltage Vth of the
The drive pulse indicates a PWM signal input to the
By reducing the gate discharge resistance value when the
図１２（ａ）〜（ｃ）は、比較例２〜４に於けるＭＯＳＦＥＴのオフ時にゲート放電抵抗値を小さくしなかった動作を示す図である。図１２（ａ）の縦軸は、駆動パルスを示している。図１２（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図１２（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図１２（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図１２（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
ＭＯＳＦＥＴ１のゲート放電抵抗値を変化させない場合、駆動パルスがＬレベルになったときに、ＭＯＳＦＥＴ１のターンオフ動作時間は、図１１を参照して説明したＭＯＳＦＥＴのオフ時にゲート放電抵抗値を小さくした場合と比べて長くなる。これにより、駆動パルスがＨレベルになる時間幅が所定期間よりも短くなると、ゲート電圧Ｖｇが非飽和領域で動作する虞がある。
FIGS. 12A to 12C are views showing an operation in which the gate discharge resistance value is not reduced when the MOSFET is turned off in Comparative Examples 2 to 4. FIG. The vertical axis | shaft of Fig.12 (a) has shown the drive pulse. The vertical axis of FIG. 12B indicates the gate voltage Vg. The vertical axis in FIG. 12C indicates the drain voltage Vds. The horizontal axes in FIGS. 12A to 12C indicate the common time t. Further, FIG. 12B shows the gate threshold voltage Vth of the
The drive pulse indicates a PWM signal input to the
When the gate discharge resistance value of the
特許文献１に開示された絶縁ゲート型半導体装置の駆動方法および装置は、ターンオン時に於いて、ゲート抵抗値を変化させるための遅延回路により時間ｔ１の前後で、駆動回路が、より大きい抵抗値のゲート抵抗からより小さい抵抗値のゲート抵抗に切り替えることで、ターンオン時のＩＧＢＴに供給するゲート電流の時間変化率（ｄｉ／ｄｔ）を低減させている。
以下、特許文献１に開示された技術を比較例５として、ＭＯＳＦＥＴの動作を示す。
The method and apparatus for driving an insulated gate semiconductor device disclosed in
The operation of the MOSFET will be described below with the technique disclosed in
図１３（ａ）〜（ｃ）は、比較例５に於けるＭＯＳＦＥＴの動作を示す図である。図１３（ａ）の縦軸は、駆動パルスを示している。図１３（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図１３（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図１３（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図１３（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
ミラーオン期間Ｍｏｎおよびミラーオフ期間Ｍｏｆｆを考慮し、ターンオン時またはターンオフ時に、ゲート放電抵抗値を高い抵抗値に設定している。これにより、図１３（ｂ）に示すように、図１２（ｂ）と比べてゲート電圧Ｖｇの飽和領域が大きくなっている。
13A to 13C are diagrams showing the operation of the MOSFET in the comparative example 5. FIG. The vertical axis in FIG. 13A indicates the drive pulse. The vertical axis of FIG. 13B indicates the gate voltage Vg. The vertical axis in FIG. 13C indicates the drain voltage Vds. The horizontal axes of FIGS. 13A to 13C indicate the common time t. Further, FIG. 13B shows the gate threshold voltage Vth of the
Considering the mirror-on period Mon and the mirror-off period Moff, the gate discharge resistance value is set to a high resistance value at turn-on or turn-off. As a result, as shown in FIG. 13B, the saturation region of the gate voltage Vg is larger than that in FIG. 12B.
また、特許文献２に開示された電圧駆動型素子の駆動方法およびその回路は、電圧駆動型素子をターンオンまたはターンオフさせるときの駆動電圧を、抵抗器を介して検出し、この検出電圧値に応じて抵抗器の抵抗値を変化させ、電圧駆動型素子に印加するゲート電圧の増加速度または減少速度を遅くすることで、ターンオン時またはターンオフ時の電圧変化ｄＶ／ｄｔ、電流変化ｄｉ／ｄｔを緩和している。
以下、特許文献２に開示された技術を比較例６として、ＭＯＳＦＥＴの動作を示す。
In addition, the voltage-driven element driving method and circuit disclosed in
The operation of the MOSFET will be described below using the technique disclosed in
図１４（ａ）〜（ｃ）は、比較例６に於けるＭＯＳＦＥＴの動作を示す図である。図１４（ａ）の縦軸は、駆動パルスを示している。図１４（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図１４（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図１４（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図１４（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
特許文献２に記載の技術により、図１４（ｂ）に示すように、図１３（ｂ）と比べてゲート電圧Ｖｇが急峻に立ち上がり、かつ、ゲート電圧Ｖｇの飽和領域が大きくなっている。
14A to 14C are diagrams illustrating the operation of the MOSFET in the comparative example 6. FIG. The vertical axis | shaft of Fig.14 (a) has shown the drive pulse. The vertical axis in FIG. 14B shows the gate voltage Vg. The vertical axis in FIG. 14C indicates the drain voltage Vds. The horizontal axes of FIGS. 14A to 14C indicate the common time t. Further, FIG. 14B shows the gate threshold voltage Vth of the
With the technique described in
特許文献１に開示された技術は、タイマを使ってゲート抵抗を切替えているので、入力電圧の変化に追随できない虞がある。
Since the technique disclosed in
そこで本発明は、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくするように、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することを課題とする。 Therefore, the present invention responds to the switching operation of the voltage-driven transistor so as to suppress the occurrence of surge voltage and noise of the voltage-driven transistor without using a timer and sufficiently saturate the gate voltage to reduce loss. It is an object to provide a power supply circuit capable of switching a gate resistance value.
前記目的を達成するために、請求項１に記載の発明は、トランスと、前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、を備えたことを特徴とする電源回路とした。 In order to achieve the above object, according to the first aspect of the present invention, a drain terminal is connected to a transformer and a primary winding of the transformer, and a current flowing through the primary winding is switched by a switching signal applied to a gate terminal. A switching element that switches, and a gate resistance value switching unit that switches a gate resistance value that determines a current value supplied to the gate terminal of the switching element to a low value when a voltage at a drain terminal of the switching element is equal to or lower than a threshold value; A power supply circuit characterized by comprising:
このようにすることで、本発明の電源回路によれば、ドレイン端子の電圧が閾値以下のときにゲート抵抗値を低い値に切り替えるように構成したので、タイマを使わずに高速スイッチング素子である電圧駆動型トランジスタサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることが可能となる。 In this way, according to the power supply circuit of the present invention, the gate resistance value is switched to a low value when the drain terminal voltage is equal to or lower than the threshold value, so that it is a high-speed switching element without using a timer. Generation of voltage-driven transistor surge voltage and noise can be suppressed, and the gate voltage can be sufficiently saturated to reduce loss.
請求項２に記載の発明は、前記ゲート抵抗値切替部は更に、前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がＨレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えることを特徴とする請求項１に記載の電源回路とした。
According to a second aspect of the present invention, the gate resistance value switching unit is further supplied to the gate terminal of the switching element when the voltage at the drain terminal of the switching element is equal to or lower than a threshold value and the switching signal is at the H level. The power supply circuit according to
このようにすることで、本発明の電源回路によれば、スイッチング信号がＬレベルのときには、ゲート抵抗値を切替えないように構成したので、ドレイン電圧が共振（リンギング）しても、ＭＯＳＦＥＴのスイッチング動作に応じたゲート抵抗値の切り替えが可能である。 Thus, according to the power supply circuit of the present invention, when the switching signal is at the L level, the gate resistance value is not switched. Therefore, even if the drain voltage resonates (rings), the switching of the MOSFET is performed. The gate resistance value can be switched according to the operation.
本発明の請求項３に係る電源回路は、前記スイッチング信号のＨレベルは、前記スイッチング素子のゲート耐圧以下となることを特徴とする請求項１または請求項２に記載の電源回路とした。
The power supply circuit according to
このようにすることで、本発明の電源回路によれば、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、最大定格Ｖｇｍａｘに制限されるので、ＭＯＳＦＥＴ１の破壊を抑止することが可能である。
By doing so, according to the power supply circuit of the present invention, the gate voltage Vg of the
本発明の請求項４に係る電源回路は、請求項１ないし請求項３のいずれか一項に記載の電源回路は更に、前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されていることを特徴とする電源回路とした。 According to a fourth aspect of the present invention, the power supply circuit according to any one of the first to third aspects further buffers the switching signal and directly outputs it to the gate terminal of the switching element. The power supply circuit is characterized in that a voltage limiting element is connected to an input terminal of the output buffer, and the voltage is limited to be equal to or lower than a gate breakdown voltage of the switching element.
このようにすることで、本発明の電源回路によれば、出力バッファの出力信号は、スイッチング素子のゲート耐圧以下となるように構成されているので、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、最大定格Ｖｇｍａｘに制限される。よって、ＭＯＳＦＥＴ１の破壊を抑止することが可能である。
Thus, according to the power supply circuit of the present invention, the output signal of the output buffer is configured to be equal to or lower than the gate breakdown voltage of the switching element, so that the gate voltage Vg of the
本発明の請求項５に係る電源回路は、前記スイッチング素子は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のいずれかであることを特徴とする請求項１ないし請求項４のいずれか一項に記載の電源回路とした。
The power supply circuit according to
このようにすることで、本発明の電源回路によれば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＩＧＢＴのいずれかをスイッチング素子として使用可能である。 By doing in this way, according to the power supply circuit of this invention, either MOSFET, MISFET, or IGBT can be used as a switching element.
本発明の請求項６に係る電源回路は、請求項１ないし請求項５のいずれか一項に記載の電源回路は、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式のいずれか１つであることを特徴とする電源回路とした。 A power supply circuit according to a sixth aspect of the present invention is the power supply circuit according to any one of the first to fifth aspects, wherein the single-ended forward method, the push-pull method, the half-bridge method, the full-bridge method, the step-down method. A power supply circuit characterized by being one of a chopper method, a mag amplifier method, a boost chopper method, and a polarity inversion chopper method.
このようにすることで、本発明の電源回路によれば、上記方式のいずれかを採用することが可能である。 By doing in this way, according to the power supply circuit of this invention, it is possible to employ | adopt either of the said systems.
本発明に係る電源回路によれば、タイマを使わずに電圧駆動型トランジスタのサージ電圧とノイズの発生を抑止し、ゲート電圧を充分に飽和させて損失を少なくすることと、電圧駆動型トランジスタのコレクタ側に共振波形（リンギング）が発生しても、電圧駆動型トランジスタのスイッチング動作に応じたゲート抵抗値の切り替えが可能な電源回路を提供することができる。 According to the power supply circuit of the present invention, the surge voltage and noise of the voltage driven transistor are suppressed without using a timer, the gate voltage is sufficiently saturated to reduce loss, and the voltage driven transistor Even if a resonance waveform (ringing) occurs on the collector side, a power supply circuit capable of switching the gate resistance value according to the switching operation of the voltage-driven transistor can be provided.
以降、本発明を実施するための形態を、図面を参照して詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.
（第１の実施形態の構成） (Configuration of the first embodiment)
図１は、第１の実施形態に於ける電源回路の要部の構成を示す図である。
電源回路１０は、抵抗ＲＢと、ゲート駆動バッファ回路６と、抵抗ＲＣ４と、スイッチ素子ＳＷ３と、抵抗ＲＣ５と、抵抗ＲＤＣと、高速スイッチング素子であるＭＯＳＦＥＴ１と、トランス２とを備えている。ゲート駆動バッファ回路６は、ｎｐｎトランジスタＱ１とｐｎｐトランジスタＱ２とを有している。
抵抗ＲＢは、ゲート駆動バッファ回路６の入力側に接続されている。ゲート駆動バッファ回路６は、ｎｐｎトランジスタＱ１とｐｎｐトランジスタＱ２によって構成されたエミッタファロアプッシュプル回路である。ゲート駆動バッファ回路６は、入力信号をそのまま出力信号に変換して出力する。ゲート駆動バッファ回路６の入力端子は、ｎｐｎトランジスタＱ１とｐｎｐトランジスタＱ２のベース端子に接続されている。ｎｐｎトランジスタＱ１のエミッタ端子は、ｐｎｐトランジスタＱ２のエミッタ端子に接続され、更に、このゲート駆動バッファ回路６の出力端子に接続されている。
ｎｐｎトランジスタＱ１のコレクタ端子は、抵抗ＲＣ４と抵抗ＲＣ５とに接続されている。抵抗ＲＣ４は、電源Ｖｃｃに接続されている。抵抗ＲＣ５は、スイッチ素子ＳＷ３を介して電源Ｖｃｃに接続されている。ｐｎｐトランジスタＱ２のコレクタ端子は、抵抗ＲＤＣを介してグランドに接続されている。
ゲート駆動バッファ回路６の出力側は、ＭＯＳＦＥＴ１のゲート端子Ｇに接続されている。ＭＯＳＦＥＴ１のドレイン端子Ｄは、トランス２の一次側巻線を介してＩＧ電源に接続されている。ＭＯＳＦＥＴ１のソース端子Ｓはグランドに接続されている。
ＭＯＳＦＥＴ１は、ゲート端子Ｇに信号が入力されると、ドレイン端子Ｄとソース端子Ｓとの間をオフする。
スイッチ素子ＳＷ３は、制御端子の電圧が閾値以下になると、スイッチを接続する。ここでは、制御端子はＭＯＳＦＥＴ１のドレイン端子Ｄに接続されているので、ドレイン電圧Ｖｄｓが閾値以下になると、スイッチを接続する。
スイッチ素子ＳＷ３が接続されていない場合、ｎｐｎトランジスタＱ１のコレクタ端子と電源Ｖｃｃとの間の抵抗値は、抵抗ＲＣ４の抵抗値である。スイッチ素子ＳＷ３が接続されている場合、ｎｐｎトランジスタＱ１のコレクタ端子と電源Ｖｃｃとの間の抵抗値は、抵抗ＲＣ４と抵抗ＲＣ５とが並列接続された抵抗値（１／（（１／ＲＣ４）＋（１／ＲＣ５）））となる。電源Ｖｃｃからゲート駆動バッファ回路６のｎｐｎトランジスタＱ１を介してゲート端子Ｇに電流が供給される。よって、この電流を決定するのは、ｎｐｎトランジスタＱ１のコレクタ端子と電源Ｖｃｃとの間の抵抗値であり、ＭＯＳＦＥＴ１のゲート抵抗値となる。すなわち、ゲート抵抗値切替部であるスイッチ素子ＳＷ３は、ドレイン電圧Ｖｄｓが閾値以下になると、ＭＯＳＦＥＴ１のゲート抵抗値を低い値に切替える。
FIG. 1 is a diagram illustrating a configuration of a main part of the power supply circuit according to the first embodiment.
The
The resistor RB is connected to the input side of the gate
The collector terminal of the npn transistor Q1 is connected to the resistor RC4 and the resistor RC5. The resistor RC4 is connected to the power supply Vcc. The resistor RC5 is connected to the power supply Vcc via the switch element SW3. The collector terminal of the pnp transistor Q2 is connected to the ground via a resistor RDC.
The output side of the gate
When a signal is input to the gate terminal G, the
The switch element SW3 connects the switch when the voltage at the control terminal is equal to or lower than the threshold value. Here, since the control terminal is connected to the drain terminal D of the
When the switch element SW3 is not connected, the resistance value between the collector terminal of the npn transistor Q1 and the power supply Vcc is the resistance value of the resistor RC4. When the switch element SW3 is connected, the resistance value between the collector terminal of the npn transistor Q1 and the power supply Vcc is a resistance value (1 / ((1 / RC4) +) in which the resistor RC4 and the resistor RC5 are connected in parallel. (1 / RC5))). A current is supplied from the power supply Vcc to the gate terminal G through the npn transistor Q1 of the gate
（第１の実施形態の動作）
図２（ａ）〜（ｃ）は、第１の実施形態に於けるＭＯＳＦＥＴの動作を示す図である。
図２（ａ）の縦軸は、駆動パルスを示している。図２（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図２（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図２（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図２（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
(Operation of the first embodiment)
2A to 2C are diagrams showing the operation of the MOSFET in the first embodiment.
The vertical axis in FIG. 2A indicates the drive pulse. The vertical axis in FIG. 2B indicates the gate voltage Vg. The vertical axis in FIG. 2C indicates the drain voltage Vds. The horizontal axes in FIGS. 2A to 2C indicate the common time t. Further, FIG. 2B shows the gate threshold voltage Vth of the
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
初期状態では、駆動パルスはＬレベルである。ゲート電圧Ｖｇは０Ｖである。ドレイン電圧ＶｄｓはＨレベルである。このとき、ＭＯＳＦＥＴ１はスイッチオフしている。スイッチ素子ＳＷ３はスイッチを切り離しているので、ＭＯＳＦＥＴ１のゲート抵抗値は、抵抗ＲＣ４の抵抗値である。
The drive pulse indicates a PWM signal input to the
In the initial state, the drive pulse is at the L level. The gate voltage Vg is 0V. The drain voltage Vds is at the H level. At this time,
駆動パルスがＨレベルになると、ＭＯＳＦＥＴ１のゲート電圧Ｖｇが上昇し始める。ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈに達すると、ドレイン電圧ＶｄｓがＨレベルからＬレベルに変化する。この時点では、ＭＯＳＦＥＴ１のゲート充電抵抗値は、抵抗ＲＣ４の抵抗値のままである。
そして、ドレイン電圧ＶｄｓがＬレベルに低下した時点Ａ（二重矢印）で、スイッチ素子ＳＷ３がスイッチを接続する。ＭＯＳＦＥＴ１のゲート充電抵抗値は、抵抗ＲＣ４と抵抗ＲＣ５とが並列接続された抵抗値（１／（（１／ＲＣ４）＋（１／ＲＣ５）））となる。これにより、ＭＯＳＦＥＴ１のゲート充電抵抗値は低下し、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、二重矢印Ｂに示すように、更に急峻に増加する。
When the drive pulse becomes H level, the gate voltage Vg of
Then, at the point A (double arrow) when the drain voltage Vds drops to the L level, the switch element SW3 connects the switch. The gate charging resistance value of the
駆動パルスがＬレベルになると、ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、ゲート放電抵抗ＲＤＣを介してゲートに充電されていた電荷が放電されることにより、電圧が下降する。ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈに達すると、しばらくゲート閾値電圧Ｖｔｈのままとなる。ＭＯＳＦＥＴ１のゲート充電抵抗値は、抵抗値（１／（（１／ＲＣ４）＋（１／ＲＣ５））））である。すなわち、スイッチ素子ＳＷ３は、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧が閾値以下のとき、ＭＯＳＦＥＴ１のゲート充電抵抗値を低い値に切り替えている。
When the drive pulse becomes L level, the voltage of the gate voltage Vg of the
ゲート電圧Ｖｇがゲート閾値電圧Ｖｔｈ以下に下降し始めたとき、ドレイン電圧ＶｄｓがＬレベルからＨレベルに変化する。スイッチ素子ＳＷ３はスイッチを切り離すので、ＭＯＳＦＥＴ１のゲート充電抵抗値は、抵抗ＲＣ４の抵抗値となる。
ＭＯＳＦＥＴ１がオンするとき、サージ電圧とノイズが発生する。よって、本実施形態では、ＭＯＳＦＥＴ１がオンしたのちに、ゲート抵抗値を切替えて、ゲート電圧Ｖｇの上昇を速くしている。これにより、サージ電圧とノイズの発生を抑止し、ゲート電圧Ｖｇの上昇を速め、かつゲート電圧Ｖｇを充分に飽和させて損失を少なくしている。
When the gate voltage Vg starts to fall below the gate threshold voltage Vth, the drain voltage Vds changes from L level to H level. Since the switch element SW3 disconnects the switch, the gate charging resistance value of the
When the
（第１の実施形態の効果）
以上説明した第１の実施形態では、次の（Ａ）のような効果がある。
（Ａ） タイマを使わずにＭＯＳＦＥＴのサージ電圧とノイズの発生を抑止し、ゲート電圧Ｖｇの上昇を速め、かつゲート電圧Ｖｇを充分に飽和させて損失を少なくしている。
(Effects of the first embodiment)
The first embodiment described above has the following effect (A).
(A) The surge voltage and noise of the MOSFET are suppressed without using a timer, the rise of the gate voltage Vg is accelerated, and the gate voltage Vg is sufficiently saturated to reduce the loss.
（第２の実施形態が解決する課題）
第２の実施形態の構成を説明する前に、第２の実施形態の解決課題について、図３を参照して説明する。
図３（ａ）〜（ｃ）は、第１の実施形態に於けるＭＯＳＦＥＴの電流連続モード時の動作を示す図である。
図３（ａ）の縦軸は、駆動パルスを示している。図３（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図３（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図３（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図３（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
図３（ｃ）に示すように、ドレイン電圧Ｖｄｓは、駆動パルスのＨレベルとＬレベルとに追従して切り替わっている。ドレイン電圧Ｖｄｓにはノイズが載っておらず、スイッチ素子ＳＷ３は、ドレイン電圧Ｖｄｓに基いてゲート抵抗値を切替えることができる。
(Problems to be solved by the second embodiment)
Before describing the configuration of the second embodiment, the problem to be solved by the second embodiment will be described with reference to FIG.
FIGS. 3A to 3C are diagrams showing the operation of the MOSFET in the current continuous mode in the first embodiment.
The vertical axis in FIG. 3A indicates the drive pulse. The vertical axis in FIG. 3B indicates the gate voltage Vg. The vertical axis in FIG. 3C indicates the drain voltage Vds. The horizontal axes of FIGS. 3A to 3C indicate the common time t. Further, FIG. 3B shows the gate threshold voltage Vth of the
The drive pulse indicates a PWM signal input to the
As shown in FIG. 3C, the drain voltage Vds is switched following the H level and L level of the drive pulse. There is no noise in the drain voltage Vds, and the switch element SW3 can switch the gate resistance value based on the drain voltage Vds.
図４（ａ）〜（ｃ）は、第１の実施形態に於けるＭＯＳＦＥＴの電流不連続モード時の動作を示す図である。
図４（ａ）の縦軸は、駆動パルスを示している。図４（ｂ）の縦軸は、ゲート電圧Ｖｇを示している。図４（ｃ）の縦軸は、ドレイン電圧Ｖｄｓを示している。図４（ａ）〜（ｃ）の横軸は、共通する時間ｔを示している。更に、図４（ｂ）にＭＯＳＦＥＴ１のゲート閾値電圧Ｖｔｈを点線で示している。
駆動パルスは、出力バッファ６に入力されるＰＷＭ信号を示している。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ１のゲート端子Ｇの電圧を示している。ドレイン電圧Ｖｄｓは、ＭＯＳＦＥＴ１のドレイン端子Ｄの電圧を示している。
電源回路１０において、負荷が軽い場合や、フライバックコンバータ以外の降圧モード（ステップダウン）の場合には、電流不連続モードの動作となる。図４（ｃ）に示すように、ドレイン電圧Ｖｄｓの電圧波形に共振（リンギング）が発生する。このように負荷が軽い場合には、ドレイン電圧ＶｄｓとＭＯＳＦＥＴ１のスイッチ動作との関連性が失われるので、ゲート電圧Ｖｇが０Ｖのときにスイッチ素子ＳＷ３を接続してしまう虞がある。
4A to 4C are diagrams illustrating the operation of the MOSFET in the current discontinuous mode according to the first embodiment.
The vertical axis | shaft of Fig.4 (a) has shown the drive pulse. The vertical axis in FIG. 4B represents the gate voltage Vg. The vertical axis in FIG. 4C represents the drain voltage Vds. The horizontal axes of FIGS. 4A to 4C indicate the common time t. Further, FIG. 4B shows the gate threshold voltage Vth of the
The drive pulse indicates a PWM signal input to the
In the
同様に、フライバックコンバータ以外の降圧モード（ステップダウン）の場合には、ＭＯＳＦＥＴ１がオンすると、フライバックの場合とは逆にドレイン電圧Ｖｄｓが上がり、ドレイン電圧Ｖｄｓが共振（リンギング）する現象が発生する。このときも同様に、ドレイン電圧ＶｄｓとＭＯＳＦＥＴ１のスイッチ動作との関連性が失われるので、ゲート電圧Ｖｇが０Ｖのときにスイッチ素子ＳＷ３を接続してしまう虞がある。
以下、第２の実施形態によって、上記の課題を解決する。
Similarly, in the step-down mode (step-down) other than the flyback converter, when the
Hereinafter, the above-described problem is solved by the second embodiment.
（第２の実施形態の構成）
本発明の第２の実施形態の電源回路１０Ａでは、負荷が軽い場合や、フライバックコンバータ以外の降圧モード（ステップダウン）の場合においても、ＭＯＳＦＥＴ１に駆動パルスが入力され、かつ、ドレイン電圧Ｖｄｓが低下したことを検出してゲート抵抗値を切り替える構成とした。
(Configuration of Second Embodiment)
In the
図５は、第２の実施形態に於ける電源回路の要部の構成を示す図である。図１に示す第１の実施形態の電源回路１０と同一の要素には同一の符号を付与している。
本実施形態の電源回路１０Ａは、第１の実施形態の電源回路１０と同様の構成に加えて更に、論理積回路７と反転回路８とを有している。
駆動パルスは、反転回路８に接続されている。反転回路８の出力側は、論理積回路７の第１の入力側に接続されている。ＭＯＳＦＥＴ１のドレイン端子Ｄは、論理積回路７の第２の入力側に接続されている。論理積回路７の出力側は、スイッチ素子ＳＷ３の制御入力に接続されている。
論理積回路７は、第１の入力側の二値の信号と、第２の入力側の二値の信号との論理積を出力する。反転回路８は、入力側の二値の信号を反転して出力する。
その他の構成は、図１に示す第１の実施形態の電源回路１０と同様である。
ゲート抵抗値切替部であるスイッチ素子ＳＷ３と論理積回路７と反転回路８とは、駆動パルスがＨレベルで、かつ、ドレイン電圧Ｖｄｓが閾値以下になると、ＭＯＳＦＥＴ１のゲート抵抗値を低い値に切替える。
FIG. 5 is a diagram illustrating a configuration of a main part of the power supply circuit according to the second embodiment. The same elements as those of the
The
The drive pulse is connected to the inverting circuit 8. The output side of the inverting circuit 8 is connected to the first input side of the AND
The
Other configurations are the same as those of the
The switch element SW3, the AND
（第２の実施形態の動作）
第１の実施形態の電源回路１０では、ドレイン電圧Ｖｄｓによってスイッチ素子ＳＷ３を切替えているので、ドレイン電圧Ｖｄｓが共振（リンギング）したときに、ゲート電圧Ｖｇが０Ｖのときにスイッチ素子ＳＷ３を接続してしまう誤動作となる。
第２の実施形態の電源回路１０Ａは、駆動パルスの反転信号と、ドレイン電圧Ｖｄｓとの論理積によって、スイッチ素子ＳＷ３を切替えている。
(Operation of Second Embodiment)
In the
The
つまり、駆動パルスの反転信号によってドレイン電圧Ｖｄｓの共振（リンギング）がマスクされるため、低負荷時にドレイン電圧Ｖｄｓが共振（リンギング）しても、ＭＯＳＦＥＴ１のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
That is, since the resonance (ringing) of the drain voltage Vds is masked by the inverted signal of the drive pulse, the gate resistance value can be switched according to the switching operation of the
（第２の実施形態の効果）
以上説明した第２の実施形態では、次の（Ｂ）のような効果がある。
（Ｂ） ドレイン電圧Ｖｄｓが共振（リンギング）しても、ＭＯＳＦＥＴ１のスイッチング動作に応じたゲート抵抗値の切り替えが可能である。
(Effect of 2nd Embodiment)
The second embodiment described above has the following effect (B).
(B) Even if the drain voltage Vds resonates (rings), the gate resistance value can be switched according to the switching operation of the
（第３の実施形態が解決する課題）
この第２の実施形態の電源回路１０Ａにおいては、トランス２に入力されるＩＧ電圧が高くなると、ＭＯＳＦＥＴ１に印加されるゲート電圧ＶｇがＭＯＳＦＥＴ１の最大定格Ｖｇｍａｘを超える虞がある。
以下、第３の実施形態によって、上記の課題を解決する。
(Problem solved by the third embodiment)
In the
Hereinafter, the above-described problem is solved by the third embodiment.
（第３の実施形態の構成）
図６は、第３の実施形態に於ける電源回路の要部の構成を示す図である。図５に示す第２の実施形態の電源回路１０Ａと同一の要素には同一の符号を付与している。
第３の実施形態の電源回路１０Ｂは、第２の実施形態の電源回路１０Ａの機能に加えて更に、ＭＯＳＦＥＴ１に最大定格Ｖｇｍａｘ以上のゲート電圧Ｖｇが印加されることを防止している。
(Configuration of Third Embodiment)
FIG. 6 is a diagram illustrating a configuration of a main part of the power supply circuit according to the third embodiment. The same elements as those of the
In addition to the function of the
本実施形態の電源回路１０Ｂは、第２の実施形態の電源回路１０Ａと同様の構成に加えて更に、ゲート駆動バッファ回路６の入力側とグランドとの間に、ＭＯＳＦＥＴ１の最大定格Ｖｇｍａｘ以上のゲート電圧Ｖｇの印加を防止する電圧制限素子として、ツェナーダイオードＺＤ９を逆方向に接続している。
ツェナーダイオードＺＤ９は、最大定格Ｖｇｍａｘ以上の電圧が逆方向に印加されると、電流を流して電圧の上昇を抑止する。
In addition to the same configuration as the
The Zener diode ZD9, when a voltage equal to or higher than the maximum rating Vgmax is applied in the reverse direction, allows a current to flow and suppresses an increase in voltage.
（第３の実施形態の動作）
本実施形態の電源回路１０Ｂにおいて、ツェナーダイオードＺＤ９を付加することで、ゲート駆動バッファ回路６への入力電圧を最大定格Ｖｇｍａｘに制限する。ゲート駆動バッファ回路６の入力と出力とが等しいので、ＭＯＳＦＥＴ１のゲート電圧Ｖｇも同様に最大定格Ｖｇｍａｘに制限される。
これにより、ＭＯＳＦＥＴ１の破壊を抑止することが可能である。
(Operation of Third Embodiment)
In the
Thereby, destruction of MOSFET1 can be suppressed.
（第３の実施形態の効果）
以上説明した第３の実施形態では、次の（Ｃ）のような効果がある。
（Ｃ） ＭＯＳＦＥＴ１のゲート電圧Ｖｇは、最大定格Ｖｇｍａｘに制限されるので、ＭＯＳＦＥＴ１の破壊を抑止することが可能である。
(Effect of the third embodiment)
The third embodiment described above has the following effect (C).
(C) Since the gate voltage Vg of the
（変形例）
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
(Modification)
The present invention is not limited to the above embodiment, and can be modified without departing from the spirit of the present invention. For example, the following forms (a) to (e) are available as usage forms and modifications.
（ａ） 第１〜第３の実施形態の電源回路１０，１０Ａ，１０Ｂは、ＭＯＳＦＥＴ１を高速スイッチング素子として用いている。しかし、これに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）、ＩＧＢＴなどに代表される電圧駆動型トランジスタのいずれに適用しても良い。
(A) The
（ｂ） 第１〜第３の実施形態の電源回路１０，１０Ａ，１０Ｂは、スイッチ素子ＳＷ３によって抵抗の接続／非接続を切替え、ＭＯＳＦＥＴ１のゲート抵抗値を切替えている。しかし、これに限定されず、ＭＯＳＦＥＴ１のゲート端子Ｇに流入／流出する電流値を切替えられれば良い。例えば、可変抵抗素子によって、ＭＯＳＦＥＴ１のゲート抵抗値を切替えも良い。ＭＯＳＦＥＴ１に電流を供給する電圧源の電圧値を切替えても良い。ＭＯＳＦＥＴ１に電流を供給する電流源の電流値を切替えても良い。
(B) The
（ｃ） 第１〜第３の実施形態の電源回路１０，１０Ａ，１０Ｂは、駆動パルスとしてＰＷＭ信号を用いている。しかし、これに限られず、ＰＦＭ（Pulse Frequency Modulation）信号を用いても良い。
(C) The
（ｄ） 第３の実施形態の電源回路１０Ｂにおいて、ゲート駆動バッファ回路６への入力電圧を最大定格Ｖｇｍａｘに制限している。しかし、これに限られず、ＭＯＳＦＥＴ１のゲート端子Ｇに電圧制限素子を接続し、最大定格Ｖｇｍａｘに制限しても良い。
(D) In the
（ｅ） 第１〜第３の実施形態の電源回路１０，１０Ａ，１０Ｂは、いずれもフライバック方式のスイッチング電源回路である。しかし、これに限られず、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式など、いずれの方式の電源回路に本発明を適用しても良い。
(E) The
１ ＭＯＳＦＥＴ（スイッチング素子）
２ トランス
ＳＷ３ スイッチ素子（ゲート抵抗値切替部）
ＲＣ４ 抵抗
ＲＣ５ 抵抗
６ ゲート駆動バッファ回路（出力バッファ）
７ 論理積回路（ゲート抵抗値切替部）
８ 反転回路（ゲート抵抗値切替部）
ＺＤ９ ツェナーダイオード（電圧制限素子）
１０、１０Ａ、１０Ｂ 電源回路
Ｖｄｓ ドレイン電圧
Ｖｇ ゲート電圧
Ｖｔｈ ゲート閾値電圧
Ｖｇｍａｘ ゲート電圧の最大定格
1 MOSFET (switching element)
2 transformer SW3 switch element (gate resistance value switching part)
RC4
7 AND circuit (gate resistance switching section)
8 Inversion circuit (gate resistance value switching part)
ZD9 Zener diode (voltage limiting element)
10, 10A, 10B Power supply circuit Vds Drain voltage Vg Gate voltage Vth Gate threshold voltage Vgmax Maximum rating of gate voltage
Claims (6)
前記トランスの一次巻線にドレイン端子が接続され、ゲート端子に印加されたスイッチング信号によって前記一次巻線に流れる電流をスイッチングするスイッチング素子と、
前記スイッチング素子のドレイン端子の電圧が閾値以下のとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替えるゲート抵抗値切替部と、
を備えたことを特徴とする電源回路。 With a transformer,
A switching element for connecting a drain terminal to the primary winding of the transformer and switching a current flowing through the primary winding by a switching signal applied to a gate terminal;
A gate resistance value switching unit that switches a gate resistance value that determines a current value supplied to the gate terminal of the switching element to a low value when a voltage at a drain terminal of the switching element is equal to or lower than a threshold;
A power supply circuit comprising:
前記スイッチング素子のドレイン端子の電圧が閾値以下で、かつ、前記スイッチング信号がＨレベルのとき、前記スイッチング素子のゲート端子に供給される電流値を決定するゲート抵抗値を低い値に切り替える
ことを特徴とする請求項１に記載の電源回路。 The gate resistance value switching unit further includes:
When the voltage at the drain terminal of the switching element is equal to or lower than a threshold value and the switching signal is at H level, the gate resistance value that determines the current value supplied to the gate terminal of the switching element is switched to a low value. The power supply circuit according to claim 1.
ことを特徴とする請求項１または請求項２に記載の電源回路。 The power supply circuit according to claim 1, wherein an H level of the switching signal is equal to or lower than a gate breakdown voltage of the switching element.
前記スイッチング信号をバッファリングして、そのまま前記スイッチング素子のゲート端子に出力する出力バッファを有し、
前記出力バッファの入力端子には電圧制限素子が接続され、前記スイッチング素子のゲート耐圧以下となるように電圧が制限されている
ことを特徴とする電源回路。 The power supply circuit according to any one of claims 1 to 3, further comprising:
Buffering the switching signal and having the output buffer output to the gate terminal of the switching element as it is;
A power supply circuit, wherein a voltage limiting element is connected to an input terminal of the output buffer, and the voltage is limited to be equal to or lower than a gate breakdown voltage of the switching element.
ことを特徴とする請求項１ないし請求項４のいずれか一項に記載の電源回路。 The switching element is any one of a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), a MISFET (Metal-Insulator-Semiconductor Field-Effect Transistor), and an IGBT (Insulated Gate Bipolar Transistor). The power supply circuit according to any one of claims 1 to 4.
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