JP2013099144A - 電源、及び、画像形成装置 - Google Patents

Abstract

【課題】 オン抵抗の低いスイッチ素子を用いて正しく同期整流動作を行うことのできるスイッチング電源を提供する。
【解決手段】 パルス電圧を整流するための同期整流スイッチと、同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換し、変換された第一の電圧と第二の電圧の比較結果に基づき前記同期整流スイッチのオンオフを切り換える切換え、同期整流スイッチをオフした後、オフした状態を保持することを特徴とする電源。
【選択図】 図１

Description

本発明は、同期整流方式のスイッチング電源装置に関するものである。

従来の同期整流方式のスイッチング電源の一例として図６に示したようなコンパレータによる回路構成がある。例えば、特許文献１には、コンパレータにより同期整流用ＦＥＴの両端電圧を検出して同期整流用ＦＥＴを駆動するような回路構成が開示されている。図６において１００１はトランス、１００２は直流電源、１００３は一次側ＭＯＳＦＥＴ（以下、一次側ＦＥＴという）、１００４は二次側電解コンデンサ、１００５は負荷、１００６はスイッチング制御回路、１００７は同期整流用ＦＥＴ、１００８はコンパレータである。一次側ＦＥＴ１００３がオンしてトランスにエネルギーを蓄えた後、一次側ＦＥＴ１００３がオフすると同期整流用ＦＥＴ１００７のソース電圧が上昇してコンパレータ１００８の＋端子電圧が−端子電圧よりも高くなる。これにより、同期整流用ＦＥＴ１００７はオンする。そして、電流が流れて０Ａになり、コンデンサ１００５の＋入力端子からトランス１００１に電流が流れ始めると同期整流用ＦＥＴ１００７の−入力端子電圧が＋入力端子電圧よりも高くなり、同期整流用ＦＥＴ１００７のゲート電圧が低下するため同期整流用ＦＥＴ１００７はオフする。このように構成することにより少ない部品点数で同期整流用ＦＥＴを制御できる。また、コンパレータをＰＮＰトランジスタとＮＰＮトランジスタから成る回路で置き換えたものも知られており、例えば図７で示す回路がこの構成である。図７の回路では同期整流用ＦＥＴではなくＰＮＰトランジスタで構成している。

また、直接電流を検出しない方式としては、例えば、特許文献２や特許文献３に開示されているようにトランスのＥＴ積を利用した方式がある。図８に特許文献２の構成図を示す。図８において１２０１はトランス、１２０２は電源、１２０３は一次側ＦＥＴ、１２０４は同期整流用ＦＥＴ、１２０５は二次側電解コンデンサ、１２０６は負荷、１２０７は第一の定電流源、１２０８はコンデンサ、１２０９は第二の定電流源、１２１０は基準電圧、１２１１はコンパレータ、１２１２および１２１３は抵抗、定電流源１２０７は一次側ＦＥＴ１２０３がオンした期間のトランス１２０１の電圧に比例した電流を発生する定電流源である。一次側ＦＥＴ１２０３がオンした期間、トランス１２０１に現れる電圧の時間積をコンデンサの電圧として蓄える。第二の電流源１２０９は一次側ＦＥＴ１２０３がオフしている期間に現れる電圧に比例した電流を発生する定電流源であり、一次側ＦＥＴ１２０３がオフするとスイッチがオンとなってコンデンサ１２０８に蓄えられた電圧を放電していく。コンデンサ１２０８の電圧が基準電圧１２１０によって定まる所定値まで低下すると、コンパレータ１２１１が動作して論理回路が反転し、同期整流用ＦＥＴ１２０４がオフする。図８の回路を簡略化したものが特許文献３の構成であり、図９に構成を示す。定電流源が抵抗で置き換えられており、基本的な動作は特許文献２とほぼ同じである。

その他の方式として、コンパレータの入力端子に直列に基準電圧源を設けた構成、また、閾値となる基準電圧を複数設け、ヒステリシス性を持たせることによって誤動作を防止したもの、また、電流源から流れる電流の切り換わりを検出するものが知られている。

特開平０７−００７９２８号公報 特許４１２６５５８号公報 特許４１５８０５４号公報

しかしながら、上記、特許文献１の構成では同期整流用ＦＥＴのオン抵抗が小さく、かつ、そのドレイン−ソース間電圧が低い場合、正しく動作できないという問題があった。

特に、スイッチング電源の臨界モードや不連続モードのような軽負荷動作時には、トランスの二次側の同期整流用ＦＥＴに流れる電流が略０Ａ（アンペア）まで低下して、同期整流用ＦＥＴのドレイン−ソース間電圧が低下する。従って同期整流用ＦＥＴとしてオン抵抗の低い素子を用いると正しく動作することが困難になる。

これに対して、同期整流用ＦＥＴとしてオン抵抗の高い素子を使用すればよいが、オン抵抗の高い素子は同期整流動作時の効率が良くない。また、より安価な回路構成にするにはオン抵抗の低い安価な素子（ＦＥＴ）が有利である。昨今の流れとして、電源の動作効率をより向上すべく、かつ、低コスト化すべく同期整流用ＦＥＴのオン抵抗をより低くする傾向が進んでいくと考えられる。つまり、この課題は今後より顕在化していくことが予想される。

一方、特許文献２，３の方式は直接電流を検出しない方式であり同期整流用ＦＥＴのオン抵抗には依存されない。また、積分系の回路であるため誤動作しにくいことや、回路が簡素化できる等の利点がある。しかし、その反面、同期整流用ＦＥＴのオフタイミングを電流が０Ａになるタイミングに合わせるための閾値の調整及び設定が必要になる。しかし、電源投入時等の出力電圧の変動、又、負荷変動が大きい場合は、コンデンサの充放電の中心値である平均値が一定にはならないため、電流０Ａのタイミングと同期整流用ＦＥＴのオフタイミングがずれてしまうという課題が発生する。

この課題は、特許文献２，３の方式が、直接電流を検出せずに見込み（予測）で同期整流用ＦＥＴの動作を制御するため、動作タイミングにマージンを持たせて早目に同期整流用ＦＥＴをオフするために生じる。つまり、マージンを持たせた制御では、同期整流用ＦＥＴはボディダイオードの導通に頼る期間が長くなるため動作効率が低下する。

また、同期整流用ＦＥＴの導通期間にはボディダイオードの順方向電圧が発生する。この順方向電圧は電流０Ａ検出の電圧に比べて非常に大きいため、コンパレータにより同期整流用ＦＥＴの両端電圧を検出する方法では電流が０Ａになる前に同期整流用ＦＥＴをオフしてしまい誤動作する可能性があるという別の課題もある。

本発明は、上記の課題を鑑み、オン抵抗の低いスイッチ素子を用いて正しく同期整流動作を行うことのできるスイッチング電源を提供することを目的とする。

上記課題を解決するための、本発明の電源は、入力されるパルス電圧を整流するための同期整流スイッチと、前記同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、前記同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換する電流電圧変換手段と、前記電流電圧変換手段によって変換された前記第一の電圧と前記第二の電圧の比較結果に基づき前記同期整流スイッチのオンオフを切り換える切換え手段と、前記切換え手段によって同期整流スイッチをオフした後、オフした状態を保持する状態保持手段を有することを特徴とする。

以上説明したように、本発明によれば、同期整流用のＦＥＴにオン抵抗の低い素子を使用しても、誤動作なく同期整流用ＦＥＴを正確に駆動することが可能になる。

実施例１の同期整流方式のスイッチング電源の回路図 実施例１の同期整流方式のスイッチング電源の動作波形を表す図 実施例１の同期整流方式のスイッチング電源の動作波形を表す図 実施例２の同期整流方式のスイッチング電源の回路図 実施例３の同期整流方式のスイッチング電源の回路図 従来の同期整流方式のスイッチング電源の構成図 従来の同期整流方式のスイッチング電源の回路図 従来の同期整流方式のスイッチング電源の構成図 従来の同期整流方式のスイッチング電源の構成図 スイッチング電源の適用例を示す図

次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。

本発明の実施例１のスイッチング電源の回路構成を図１に示す。図１において、１０１はトランス、１０２はトランスの一次巻線、１０３はトランスの二次巻線、１０４はトランス１０１の一次側に設けたスイッチング素子（例えばＭＯＳＦＥＴ）、１０５は電流検出抵抗、１０６は電源制御ＩＣ、１０７はトランス１０１の二次側に設けらた電解コンデンサ、１０８は同期整流スイッチとしての同期整流用ＦＥＴである。本例では、同期整流用ＦＥＴとしてＮチャネル型ＦＥＴを用いている。なお、同期整流用ＦＥＴ１０８のソース端子を二次側電解コンデンサ１０７の−端子に、ドレイン端子を二次巻線１０３に接続している。また、１０９、１１０、１１１、１１２、１１３、１１４、１１５、１１６、１２２、１２５、１２６、１２７、１２９、１３１，１３８は抵抗、１１７、１１８はＮＰＮトランジスタ、１１９はＰＮＰトランジスタである。また、１２０、１２１、１３２、１３７はダイオードである。ボディダイオード１２８は、同期整流用ＦＥＴ１０８に内臓または外付けのダイオード（ボディダイオードともいう）である。本例は、トランスの二次巻線に発生するパルス電圧を同期整流用ＦＥＴ１０８によって整流し、かつ、平滑して直流電圧を出力する回路である。

図２にスイッチング電源が動作した際の各部の動作波形を示す。一次側ＦＥＴ１０４がオンしてトランス１０１の一次巻線１０２に電圧が印加されると、トランス１０１の一次巻線１０２から一次側ＦＥＴ１０４のドレインからソースに向かう方向に電流が流れ始める。図２の波形２０１は一次側ＦＥＴ１０４のゲート−ソース間の電圧波形、波形２０２は一次側ＦＥＴ１０４のドレイン電流Ｉｄを示している。ここで、一次側ＦＥＴ１０４がオンしているのは期間Ｉになる。この時、トランス１０１の一次巻線１０２には図２の波形２０３のように１次巻線１０２のＮｐ１が高電位側になる方向に電圧が印加される。図２の波形２０３はトランス１０１の一次巻線１０２に現れる電圧、即ちＮｐ１−Ｎｐ２の電圧を表している。このとき二次巻線１０３にはＮｓ１端子よりもＮｓ２端子の方が高い電圧になるように電圧が発生する。図２の波形２０４（二次巻線１０３に現れる電圧）の電位差は一次巻線の巻数をｎ１、二次巻線の巻数をｎ２とし、一次巻線に印加される電圧をＥとすると、電位差＝Ｅ×ｎ２／ｎ１となる。

この期間は同期整流用ＦＥＴ１０８のボディダイオード（又は、ショットキーダイオード）１２８により二次側電解コンデンサ１０７には電流が流れない。図２の波形２０５は二次巻線１０３に流れる電流を示している。一次側ＦＥＴ１０４がオンしている間、トランス１０１の一次巻線１０２に流れる電流は時間とともに増加する。一次巻線１０２のインダクタンスをＬｐ、一次側ＦＥＴ１０４がオンしてからの時間をｔｏｎ（図２に示す時間）とすると、一次巻線１０２の電流Ｉｌｐは、Ｉｌｐ＝Ｅ×ｔオン／Ｌｐとなる。この時、トランス１０１に蓄えられるエネルギーは、１／２×Ｌｐ×Ｉｌｐ＾２となっている。

ｔｏｎ時間経過後に一次側ＦＥＴ１０４をオフするとトランス１０１に蓄えていたエネルギーが二次巻線１０３より放出される（二次巻線１０３の電圧は図２の波形２０４で示されている）。ここで、図２の期間IIは一次側ＦＥＴ１０４がオフしてトランス１０１のエネルギーが二次側に放出される期間である。この期間IIでは二次巻線１０３には一次側ＦＥＴ１０４がオンしていたときとは逆方向の電圧が現れる。即ち、Ｎｓ１端子がＮｓ２端子よりも高い電圧となる。すると同期整流用ＦＥＴ１０８のボディダイオード（又は、ショットキーダイオード）１２８またはがオンとなる。

二次側電解コンデンサ１０７を充電する電流はトランス１０１の二次巻線１０３の端子Ｎｓ１から二次側電解コンデンサ１０７の＋端子、−端子を通り、同期整流用ＦＥＴ１０８のソース、ドレインを通って二次巻線１０３の端子Ｎｓ２へと流れる。二次側に流れる電流Ｉｓはトランス１０１に蓄えたエネルギーが放出されるとともに減少し、トランス１０１に蓄えたエネルギーを放出し終わったときに０Ａ（アンペア）になる（期間III）。トランスの二次側に流れる電流が０Ａになる時間をｔ（図２で示すｔ）、一次側ＦＥＴ１０４をオフする直前に流れていた電流をＩｌｐ、二次インダクタンスをＬｓ、二次側の電圧をＶｏとすると、Ｖｏ×ｔ＝Ｉｓ×Ｌｓとなる。ここでＩｓ＝ｎ１／ｎ０×Ｉｌｐである。

二次巻線１０３及び同期整流用ＦＥＴ１０８に流れる電流は、ｔ時間経過すると０Ａになる。仮に、その後も同期整流用ＦＥＴ１０８がオンし続けていると二次側電解コンデンサ１０７の＋端子から二次巻線１０３のＮｓ１端子、Ｎｓ２端子、同期整流用ＦＥＴ１０８のドレイン−ソース、二次側電解コンデンサ１０７の−端子といった経路で電流が流れる。

その結果、二次巻線１０３の電圧は二次側電解コンデンサ１０７の電圧が印加され、一次巻線Ｎｐの電圧もフライバック電圧を維持するように働く。即ち二次側電解コンデンサ１０７の電圧をＶｏとすると、一次巻線１０２に現れる電圧は、Ｖｏ×ｎ０／ｎ１となる。従って、一次側ＦＥＴ１０４のドレイン−ソース間電圧は、Ｅ＋Ｖ０×ｎ０／ｎ１となる。

一次側ＦＥＴ１０４がオンして同期整流用ＦＥＴ１０８がオフしている期間は、同期整流用ＦＥＴ１０８のドレイン電圧が高く、ソース電圧が低い状態になっている。一次側ＦＥＴ１０４がオフし、二次巻線１０３に二次側電解コンデンサ１０７を充電する方向に電圧及び電流が発生すると、同期整流用ＦＥＴ１０８のボディダイオード１２８がオンする。このとき、同期整流用ＦＥＴ１０８に印加される電圧は、図２の波形２０６で示すトランスの２次巻線１０３のＮｓ２端子の電圧と同じである。２０７のIVの領域を説明する為の詳細図を図３に示す。図２の波形２０６が図３の波形３０１に対応する。

ダイオード１２１のカソード端子とダイオード１２０のカソード端子は、夫々、同期整流用ＦＥＴ１０８のソース、ドレインに接続されており同期整流用ＦＥＴ１０８に電流が流れると同期整流用ＦＥＴ１０８の電圧降下によりカソードの電圧が変わる。ダイオード１２０には抵抗１１４とトランジスタ１１７からなる定電流源が、ダイオード１２１には抵抗１１５とトランジスタ１１８からなる定電流源が夫々接続されている。２つの定電流源回路は抵抗１１１、１１２、１１３とトランジスタ１１９からなる定電圧回路とダイオード１２０、１２１のカソード電圧により定められる電流を夫々流す。夫々の電流は抵抗１１０、１０９により電圧に変換される。この抵抗１０９は、同期整流用ＦＥＴ１０８のパルス電圧の入力側の電流を第一の電圧に変換する電流電圧変換回路であり、抵抗１１０は、同期整流用ＦＥＴ１０８の電圧の出力側の電流を第二の電圧に変換する電流電圧変換回路である。抵抗１０９からの第一の電圧はトランジスタ１２３に、抵抗１１０からの第二の電圧はトランジスタ１２４に供給される。トランジスタ１２３と１２４は抵抗１０９と抵抗１１０からの電圧を比較する比較器を構成している。

同期整流用ＦＥＴ１０８の両端電圧がボディダイオード１２８の順方向電圧（Ｖｆ）になり、トランジスタ１２３及び１２４からなる比較器の動作により同期整流用ＦＥＴ１０８がオンする、同期整流用ＦＥＴ１０８がオンして、そのドレインーソース間電圧がオン抵抗×Ｉｓとなったときのドレインーソース間電圧波形を図３の３０２に示す。また、そのときの同期整流用ＦＥＴ１０８に流れる電流波形を３０３に示す。波形３０３は同期整流用ＦＥＴ１０８のソースからドレインに流れる電流の方向を＋側としている。波形３０３のように時間とともに電流Ｉｓは０Ａに近づいていく。そのため、同期整流用ＦＥＴ１０８のドレイン−ソース間電圧０Ｖに近づいていく。例えば、同期整流用ＦＥＴ１０８のオン抵抗を１０ｍΩ、ある時刻での電流が１．０Ａと仮定すると、同期整流用ＦＥＴ１０８の両端電圧は１０ｍＶとなり比較器のオフセット電圧と近い値となる。比較器が仮に±１０ｍＶ以上（オフセット電圧）で動作すると仮定すると、図３の波形３０４のように、Ｉｆｏｆｆ１からＩｓｏｆｆ２の間の電流値の期間に同期整流用ＦＥＴ１０８がオフすることになる。同期整流用ＦＥＴ１０８をオフするタイミングの範囲を示した図が波形３０４の期間ｔａである。波形３０４の時刻ａの時点でコンパレータがＩｓオフ１の電流で動作した場合には、時刻ａ以降の時間に同期整流用ＦＥＴのボディダイオードが導通する。

このとき、同期整流用ＦＥＴ１０８の両端電圧はボディダイオード１２８の順方向電圧まで上昇する。この結果、比較器の入力電圧は先に同期整流用ＦＥＴ１０８がオンしたときに近い電圧まで上昇する。即ち、ダイオード１２１のカソード電圧はダイオード１２０のカソード電圧より１Ｖ程度低下してしまう。こうなると抵抗１１４の電流が抵抗１１５の電流より大きくなり、抵抗１０９の両端電圧が抵抗１１０の両端電圧よりも小さくなる。するとトランジスタ１２３のベース電圧がトランジスタ１２４のベース電圧よりも低くなり、ＦＥＴ１３０のゲート電圧が上昇してＦＥＴ１３０がオン、ＦＥＴ１３３がオン、ＦＥＴ１３４がオフして同期整流用ＦＥＴ１０８がオンしてしまう。すると再び同期整流用ＦＥＴ１０８の両端電圧が低下して比較器は同期整流用ＦＥＴ１０８をオフする。このような動作を繰り返してしまう。これでは、同期整流用ＦＥＴ１０８が正しく動作しないことになる。

この動作を防止するために、本例では抵抗１３５，１４２，１４３、トランジスタ１４４を追加してＦＥＴ１３０とともに状態保持を行う状態保持回路を設けたことを特徴としている。

ＦＥＴ１３０がオフすると、ＦＥＴ１３３がオフし、ＦＥＴ１３４がオンして同期整流用ＦＥＴ１０８がオフする。その際にＦＥＴ１３０のオフによってトランジスタ１４４をオンするように構成する。そして、トランジスタ１４４のコレクタをＦＥＴ１３０のゲート端子に接続してＦＥＴ１３０が、一度オフすればその状態を保持するように構成した回路である。これにより、一度、ＦＥＴ１３０がオフすれば、そのオフの状態を保持することが可能であるため同期整流用ＦＥＴ１０８のオフに伴って同期整流用ＦＥＴ１０８の両端電圧がボディダイオード１２８の順方向電圧まで上昇しても、再度、同期整流用ＦＥＴ１０８をオンすることはない。

また、トランジスタ１４４のベース端子をトランジスタ１４１のコレクタ端子に接続し、トランジスタ１４１はトランス１０１の二次巻線１０３のＮｓ２端子の電圧上昇に伴ってオンするように構成している。同期整流用ＦＥＴ１０８はトランスの二次巻線１０３のＮｓ２端子の電圧が上昇した後、電圧の下降に伴ってオンする必要がある。従ってＮｓ２端子の電圧の上昇時にトランジスタ１４４をオフし、同期整流用ＦＥＴ１０８のオフ状態の保持を解除する構成としている。

以上説明したように、本例における状態保持回路による同期整流用ＦＥＴ１０８のオフ状態の維持、そして、トランスの二次巻線１０３のＮｓ２端子の電圧上昇に従って同期整流用ＦＥＴ１０８をオンに切り換える動作を行う切換え回路を構成する。つまり、一次側ＦＥＴ１０４のオンに伴って状態保持回路をリセットして、一次側ＦＥＴ１０４のオフに伴って同期整流用ＦＥＴ１０８が速やかにオンするよう構成している。

尚、本実施例に使用したトランジスタ１１７及び１１８のベースエミッタ間電圧（Ｖｂｅとも言う）とダイオード１２０と１２１の順方向電圧は、そのばらつきが電流検出精度に関連するため、夫々の素子としてペア性の高いトランジスタ、ダイオードを使用している。また、これら素子間の電圧のばらつきについては、素子を同一のＩＣ内に実装することで略無視することができる。

以上、本実施例によれば、同期整流用のＦＥＴにオン抵抗の低い素子を使用しても、誤動作なく同期整流用ＦＥＴを正確に駆動することが可能になる。

次に、実施例２の回路構成を図４に示す。ここでは実施例１と異なる本例の特徴に関して説明を行い、実施例１と重複する回路については説明を省略する。（実施例１と同構成の比較回路や同期整流用のＦＥＴのオンオフを切り換える回路等の説明は省略する。）
図４に示す回路は、同期整流用ＦＥＴ１０８、及び、その動作を制御する制御回路を示している。なお、電流検出部の構成は実施例１の回路と略同様である。即ち、定電流源の回路としてトランジスタ４１７、抵抗４１４と逆流防止のダイオード４２０を有し、トランジスタ４１７のコレクタ側には抵抗４０９を接続している。同じ回路がトランジスタ４１８、トランジスタ４１８のエミッタ側に抵抗４１５、及び、ダイオード４２１が接続され、グランド側にダイオード４２１のカソードが接続されている。トランジスタ４１８のコレクタ側には抵抗４１０が接続されている。また、トランジスタ４１７と４１８はベースを共通の接続としており、ベース電位は定電圧となるようにトランジスタ４１９のエミッタが接続されている。トランジスタ４１９のコレクタはグランドに、トランジスタ４１９のベース端子にはバイアス電圧を与えるべく抵抗４１２と４１３で電源電圧を分圧した電圧が印加されるよう構成している。

図４において、同期整流用ＦＥＴ１０８がオフ状態のとき、トランスの二次巻線１０３のＮｓ２端子の電圧が上昇した場合は、ダイオード４３９、抵抗４４０、抵抗４４１により分圧された電圧がトランジスタ４４２のベース端子に印加されてトランジスタ４４２はオンする。これは抵抗４３６を介してトランジスタ４３５のベース電圧を低下させ、トランジスタ４３５はオンできなくなっている。また、同期整流用ＦＥＴ１０８はオフしており、ボディダイオード（又は、外付けされたショットキーダイオード）４２８も逆バイアスとなるためオンしない状態になっている。一次側ＦＥＴ１０４（図１に示した）がオフすると二次巻線１０３のＮｓ２端子の電圧が低下してグランド電位よりも低くなる。この電圧が同期整流用ＦＥＴ１０８のボディダイオード（又はショットキーダイオード）１２８の順方向電圧よりも低くなるとボディダイオード１２８が導通して電流が流れるとともにダイオード４２０も導通し、抵抗４１４に電流が流れる。トランジスタ４１７はベース接地となっているため、抵抗４１４の電流が大きくなると速やかに抵抗４０９に略同じ電流を流す。この抵抗４０９の電流の変化により抵抗４３１を介してトランジスタ４３０がオンし、同期整流用ＦＥＴ１０８を速やかにオンする。

同期整流用ＦＥＴ１０８がオンされてトランスに蓄えられた電流が放電されていくと、同期整流用ＦＥＴ１０８のドレイン電流は直線的に減少を続け、０Ａに近くなる。すると、トランジスタ４２３及び４２４からなる比較器が動作してトランジスタ４３５をオンする。

するとトランジスタ４３４のベース電圧が低下するため、トランジスタ４３４がオンしてさらにトランジスタ４３５をオンするようにベース電流を流すためトランジスタ４３５は比較器からの入力に関わらずオンを続ける。

このようにして同期整流用ＦＥＴ１０８が一度オフすると次の一次側ＦＥＴ１０４の動作が無い限りオフを継続して、一次側ＦＥＴの動作によってオフを解除されるまで状態の保持を行っている。

以上、本実施例によれば、同期整流用のＦＥＴにオン抵抗の低い素子を使用しても、誤動作なく同期整流用ＦＥＴを正確に駆動することが可能になる。また、一次側ＦＥＴ１０４のオン期間中に状態保持がリセットされる為メインＦＥＴをオフしてから同期整流用ＦＥＴがオンするまでの応答を高速にすることが可能となる。

次に、実施例３の回路構成を図５に示す。ここでは実施例１と異なる本実施例の特徴に関して説明を行い、実施例１と重複する回路については説明を省略する。（実施例１と同構成の比較回路や同期整流用のＦＥＴのオンオフを切り換える回路等の説明は省略する。）

図５において、抵抗５０９の電圧および抵抗５１０の電圧を比較する比較器をコンパレータ５２２で示した。このコンパレータ５２２の電源電圧はダイオード５２５、およびコンデンサ５２６により一次側ＦＥＴ１０４（図１で示した）のオン時に二次巻線１０３のＮｓ２端子に現れる電圧を充電して供給している。一次側ＦＥＴ１０４がオンすると二次巻線１０３のＮｓ２端子にはグランド端子より高い電圧が発生し、ダイオード５２５により整流されてコンデンサ５２６を充電する。このときトランジスタ５２７はオフ、同期整流用ＦＥＴ１０８及びボディダイオード１２８、ツェナーダイオード５２０はオフ状態となっている。このとき、コンパレータ１２２は＋入力端子の電圧はダイオード５３７と抵抗５３８より電流が流入するため−入力端子電圧よりも高くなっており、コンパレータ出力はオープン状態である。しかし、トランジスタ５２７がオフしているため、トランジスタ５３２、５３３には電源が供給されておらず、同期整流用ＦＥＴ１０８はオフを継続している。一次側ＦＥＴ１０４がオフすると二次巻線１０３のＮｓ２端子に発生する電圧、即ち、同期整流用ＦＥＴ１０８のドレイン電圧はグランド端子の電圧よりも低い電圧となる。すると抵抗５２４より電流が流れてトランジスタ５２７のベース電圧が低下し、トランジスタ５３２及び５３３がオフして同期整流用ＦＥＴ１０８がオンする。また同期整流用ＦＥＴ１０８のドレイン端子には同期整流用ＦＥＴ１０８がオンするまではボディダイオード１２８の順方向電圧分だけグランド端子電圧よりも低い電圧が印加されている。この期間、ツェナーダイオード５２０、抵抗５１４より電流が流れてトランジスタ５１７にはバイアス電流が流れるため、抵抗５０９に接続されたコンパレータ５２２の−端子電圧が低下してコンパレータ５２２の出力端子はオープン状態を続けて、同期整流用ＦＥＴ１０８はオンを継続する。同期整流用ＦＥＴ１０８がオンしても、同期整流用ＦＥＴ１０８の両端電圧は、そのオン抵抗とドレイン電流の積となり電圧が低下するもののグランド端子電圧よりも低い値が継続される。抵抗５１４およびトランジスタ５１７による定電流回路と、そのコレクタに接続された抵抗５０９の増幅作用によって、同期整流用ＦＥＴ１０８の両端電圧の変化分は数倍に増幅された状態でコンパレータ５２２に入力される。このため、同期整流用ＦＥＴ１０８のドレイン−ソース電圧が略０Ａに近い電圧のときにコンパレータ５２２がオンする。コンパレータ５２２がオンすると、ダイオード５３０がオンし、トランジスタ５３２および５３３のベース電圧を低下させてトランジスタ５３２をオフ、トランジスタ５３３をオンさせて同期整流用ＦＥＴ１０８をオフする。同時にトランジスタ５３５をオン、トランジスタ５４１をオンしてコンパレータ５２２の＋端子をＬｏにし、コンパレータ５２２の出力をＬｏにラッチする。この期間はトランジスタ５２７が未だオンとなっており、トランジスタ５２７の出力を電源電圧として状態保持回路が動作を続けるように構成しており、次の一次側ＦＥＴのオンまで保持状態を解除しない構成となっている。このように構成することにより、誤動作のない同期整流動作を実現している。

なお、本実施例の回路では、コンデンサ５２６の−側端子を二次巻線のＮｓ１端子に接続した。しかし、二次側電解コンデンサ１０７の放電量が僅かである場合は、コンデンサ５２６の−側端子をグランド端子に接続しても良い。

以上、本実施例によれば、同期整流用のＦＥＴにオン抵抗の低い素子を使用しても、誤動作なく同期整流用ＦＥＴを正確に駆動することが可能になる。また、同期整流用ＦＥＴを駆動するための電源を別途、二次巻線より供給するように構成したので、出力電圧が低い電源であっても同期整流用ＦＥＴを駆動する電源電圧を高い電圧を保つことができ、かつ、オン抵抗の低い汎用ＦＥＴを使用することが可能となる。

＜スイッチング電源の適用例＞
上記の実施例で説明したスイッチング電源の一例として、装置の駆動部としてのモータや制御部であるコントローラ（ＣＰＵやメモリなどを含む）に電力を供給する低圧電源がある。このような低圧電源を、例えば、記録材に画像を形成する画像形成装置の低圧電源として適用することができる。以下、画像形成装置の低圧電源として適用する場合について説明する。

図１０（ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ１０は、画像形成部１１として潜像が形成される像担持体としての感光ドラム１２、感光ドラムに形成された潜像をトナーで現像する現像部１３を備えている。そして感光ドラム１２に現像されたトナー像をカセット１４から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したトナー像を定着器１５で定着してトレイ１６に排出する。また、図１０（ｂ）画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するＣＰＵ１７ａを有するコントローラ１７への電力供給、また、画像形成のための駆動部としてのモータ１８ａ及びモータ１８ｂに電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ１７へは３．３Ｖ、モータへは２４Ｖを供給する。例えばモータ１８ａはシートを搬送する搬送ローラを駆動するモータ、モータ１８ｂは定着器１５を駆動するモータである。このような画像形成装置の低電圧電源として、上記の同期整流回路を用いた電源を適用した場合でも、上記実施例と同様、同期整流方式のスイッチング電源において、効率を低下させることなくオン抵抗の低いスイッチング素子（同期整流用ＦＥＴ）を用いて正しく電源を動作することができる。

なお、上記実施例で説明した電源は、ここで示した画像形成装置に限らず他の電子機器の電源としても適用可能である。

１０４ 一次電源コンデンサまたは直流電圧源
１０５ トランス
１０６ 一次側ＦＥＴ
１０７ 二次側電解コンデンサ
１０８ 同期整流用ＦＥＴ
１０９、１１０、１１１、１１２、１１３、１１４、１１５、１１６、１２２ 抵抗
１１７、１１８、１１９、１２３、１２４ トランジスタ
１２０、１２１ ダイオード

Claims (6)

1. 入力されるパルス電圧を整流するための同期整流スイッチと、
   前記同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、前記同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換する電流電圧変換手段と、
   前記電流電圧変換手段によって変換された前記第一の電圧と前記第二の電圧を比較した結果に基づき前記同期整流スイッチのオンオフを切り換える切換え手段と、
   前記切換え手段によって同期整流スイッチをオフした後、オフした状態を保持する状態保持手段と、を有することを特徴とする電源。
2. 同期整流スイッチに対してパルス電圧が入力される側の電圧が上昇したことにより前記状態保持手段による前記同期整流スイッチのオフ状態を解除することを特徴とする請求項１に記載の電源。
3. 前記同期整流スイッチに対して電圧を出力する側に定電圧手段が設けられ、
   前記定電圧手段からの電圧を用いて前記切り換え手段が動作することを特徴とする請求項１または２に記載の電源。
4. 前記第一の電圧と前記第二の電圧を比較した結果に応じてオンするコンパレータを有し、
   前記コンパレータのオンに応答して前記同期整流スイッチがオフすることを特徴とする請求項１乃至３のいずれかの項に記載の電源。
5. 一次巻線と二次巻線を有するトランスを有し、
   前記一次巻線のスイッチがオンしている期間に前記二次巻線に現れる電圧を整流、及び、平滑した電圧が前記コンパレータに供給されることを特徴とする請求項４に記載の電源。
6. 記録材に画像を形成するための画像形成手段と、
   前記画像形成手段の動作を制御する制御手段と、
   前記制御手段に直流電圧を供給する電源と、を備え、
   前記電源は、
   入力されるパルス電圧を整流するための同期整流スイッチと、
   前記同期整流スイッチに対してパルス電圧が入力される側の電流を第一の電圧に変換し、前記同期整流スイッチに対して電圧を出力する側の電流を第二の電圧に変換する電流電圧変換手段と、
   前記電流電圧変換手段によって変換された前記第一の電圧と前記第二の電圧を比較した結果に基づき前記同期整流スイッチのオンオフを切り換える切換え手段と、
   前記切換え手段によって同期整流スイッチをオフした後、オフした状態を保持する状態保持手段と、
   を有することを特徴とする画像形成装置。

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