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JP2013084740A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ゲート電極の不純物濃度を好適に制御する半導体装置の製造方法を提供する。
【解決手段】第２トランジスタ１７０のゲート電極１７１を半導体基板１に対するマスクとして半導体基板１へイオン注入を行うことにより、第２トランジスタのドレイン１７５を形成するとともに、第２トランジスタ１７０のゲート電極１７１へイオン注入を行う。
【選択図】図７

Description

本発明は、互いに異なる特性を有するトランジスタを含む半導体装置の製造方法に関し、特に光電変換部を備えた半導体装置の製造方法に関する。
光電変換装置等の半導体装置において、トランジスタの特性を互いに異ならせる場合がある。特許文献１には、光電変換領域に配された第１トランジスタのドレインの不純物濃度が、周辺回路領域に配された第２トランジスタのドレインの不純物濃度よりも低い光電変換装置が開示されている。
特開２００８−４１７２６号公報
トランジスタの安定な動作のためには、ゲート電極の不純物濃度を制御することが好ましい。しかしながら、特許文献１では、第１トランジスタと第２トランジスタのゲート電極の不純物濃度の制御について十分に検討がなされていない。
そこで本発明は、第１トランジスタと第２トランジスタのそれぞれのゲート電極の不純物濃度を好適に制御できる半導体装置の製造方法を提供することを目的とする。
上記課題を解決するための本発明は、第１トランジスタと、第２トランジスタと、を備える半導体装置の製造方法であって、半導体基板を覆うポリシリコン膜の上に設けられた絶縁膜をパターニングすることにより、前記ポリシリコン膜の上に前記絶縁膜から第１部材および第２部材を形成する第１工程と、前記第１部材をマスクとして前記ポリシリコン膜をパターニングすることにより、前記ポリシリコン膜から前記第１トランジスタのゲート電極を形成し、前記第２部材をマスクとして前記ポリシリコン膜をパターニングすることにより、前記ポリシリコン膜から前記第２トランジスタのゲート電極を形成する第２工程と、前記第１部材を前記第１トランジスタの前記ゲート電極に対するマスクとし、前記第１トランジスタの前記ゲート電極を前記半導体基板に対するマスクとして、前記半導体基板へイオン注入を行うことにより、前記第１トランジスタのドレインを形成する第３工程と、前記第２部材を薄くする第４工程と、前記第４工程の後に、前記第２トランジスタのゲート電極を前記半導体基板に対するマスクとして前記半導体基板へイオン注入を行うことにより、前記第２トランジスタのドレインを形成するとともに、前記第２トランジスタの前記ゲート電極の不純物濃度が、前記第１トランジスタの前記ゲート電極の不純物濃度と異なるように、前記第２トランジスタの前記ゲート電極へイオン注入を行う第５工程を有することを特徴とする。
本発明の製造方法によれば、第１トランジスタと第２トランジスタのそれぞれのゲート電極の不純物濃度を好適に制御できる。
（ａ）光電変換装置の概要の一例を説明するための平面模式図、（ｂ）光電変換ユニットの等価回路の一例を説明するための模式図。 光電変換ユニットのレイアウトの一例を説明するための平面模式図。 （ａ）光電変換装置の主要部の一例を説明するための断面模式図、（ｂ）光電変換装置の主要部の一例を説明するための断面模式図。 （ａ）光電変換装置の第１実施形態を説明するための断面模式図、（ｂ）光電変換装置の第２例を説明するための断面模式図。 （ａ）第１実施形態の光電変換装置の製造方法の一例における工程ａを説明するための断面模式図、（ｂ）第１実施形態の光電変換装置の製造方法の一例における工程ｂを説明するための断面模式図、（ｃ）第１実施形態の光電変換装置の製造方法の一例における工程ｃを説明するための断面模式図。 （ｄ）第１実施形態の光電変換装置の製造方法の一例における工程ｄを説明するための断面模式図、（ｅ）第１実施形態の光電変換装置の製造方法の一例における工程ｅを説明するための断面模式図、（ｆ）第１実施形態の光電変換装置の製造方法の一例における工程ｆを説明するための断面模式図。 （ｇ）第１実施形態の光電変換装置の製造方法の一例における工程ｆを説明するための断面模式図、（ｈ）第１実施形態の光電変換装置の製造方法の一例における工程ｈを説明するための断面模式図、（ｉ）第１実施形態の光電変換装置の製造方法の一例における工程ｉを説明するための断面模式図。 （ｊ）第１実施形態の光電変換装置の製造方法の一例における工程ｊを説明するための断面模式図、（ｋ）第１実施形態の光電変換装置の製造方法の一例における工程ｋを説明するための断面模式図、（ｌ）第１実施形態の光電変換装置の製造方法の一例における工程ｌを説明するための断面模式図。 （ｍ）第２実施形態の光電変換装置の製造方法の一例における工程ｍを説明するための断面模式図、（ｎ）第１実施形態の光電変換装置の製造方法の一例における工程ｎを説明するための断面模式図、（ｏ）第１実施形態の光電変換装置の製造方法の一例における工程ｏを説明するための断面模式図。
まず、図１を用いて、半導体装置である光電変換装置１００の一例を説明する。なお、図１以降の図面について、共通の部材には同一の符号をつけて、説明を省略する。光電変換装置１００には、図１（ａ）において一点鎖線で囲まれた光電変換領域１０１が設けられており、光電変換領域１０１には、複数の光電変換ユニット１０２が配列されている。図１（ａ）では複数の光電変換ユニット１０２を２次元状に配列したエリアセンサの例を示すが、複数の光電変換ユニット１０２を１次元状に配列したリニアセンサとしてもよい。
図１（ｂ）に示すように、光電変換ユニット１０２は、光電変換部１１０と、光電変換部１１０で生じた信号電荷に基づく電気信号を生成する信号生成部１３０と、信号電荷を光電変換部１１０から信号生成部１３０へ転送する転送ゲート１２０とを備える。本例の信号生成部１３０は、キャパシタ１３１と、キャパシタ１３１に接続されたゲートを有する増幅トランジスタ１３２と、キャパシタ１３１に接続されたソースを有するリセットトランジスタ１３３とを有している。
光電変換部１１０に光が入射すると、光電変換部１１０には信号電荷が生じる。転送ゲート１２０をＯＮにすることにより、光電変換部１１０で生じた信号電荷を、転送チャネルを介して、信号生成部１３０のキャパシタ１３１に転送する。これにより、キャパシタ１３１に信号電荷が保持される。キャパシタ１３１に保持された信号電荷の量に応じたゲート電圧が増幅トランジスタ１３２のゲートに加わる。増幅トランジスタ１３２は、ソースフォロワ回路を成しており、増幅トランジスタ１３２のゲート電圧に応じて生成される電気信号が信号出力線３４０を介して出力される。リセットトランジスタ１３３をＯＮにすることにより、キャパシタ１３１に接続された増幅トランジスタ１３２のゲート電圧が、駆動線３５０を介して供給される電位に基づく電圧にリセットされる。信号生成部１３０は、信号出力線３４０への出力のＯＮ／ＯＦＦを切り替える選択トランジスタをさらに有することもできる。本例の光電変換ユニット１０２は、１つの光電変換部１１０と１つの信号生成部１３０とが対になっているが、信号生成部１３０の少なくとも一部（例えば増幅トランジスタ１３２）を複数の光電変換部１１０が共有する構造を採用することもできる。その場合、転送ゲート１２０は複数の光電変換部１１０の各々ごとに設けることが好ましい。また、転送ゲート１２０は、グローバルシャッターの実現のために、信号電荷を一時的に保持するための電荷保持構造を有することもできる。光電変換部１１０と増幅トランジスタ１３２のゲートと間に転送ゲート１２０を設けずに、光電変換部１１０と増幅トランジスタ１３２を直結することもできる。光電変換部１１０と増幅トランジスタ１３２を直結した構造については、例えば特開２０００−３１２０２４号公報を参照することができる。
図２は、光電変換ユニットのレイアウトの一例を説明する平面模式図であり、図３（ａ）は、図２のＸ−Ｘ’線における断面模式図、図３（ｂ）は図２のＹ−Ｙ’線における断面模式図である。
光電変換部１１０は単結晶シリコン等の半導体からなる半導体基板１の第１活性部２Ａに設けられている。第１活性部２Ａ以外の部分は分離部３であり、第１活性部２Ａは分離部３に囲まれている。本例の分離部３はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ ＩｓｏｌａＴｉｏｎ）構造を有しているが、ＬＯＣＯＳ（Ｌｏｃａｌ ＯｘｉＤａＴｉｏｎ Ｓｉｌｉｃｏｎ）構造等を有していてもよいし、拡散分離構造を有していてもよい。本例では、光電変換部１１０と転送ゲート１２０、第５半導体領域１３５およびリセットトランジスタ１３３が同じ活性部２に設けられており、増幅トランジスタ１３２が別の活性部２に設けられている。しかし、リセットトランジスタ１３３を光電変換部１１０とは別の活性部２に設けることもできるし、増幅トランジスタ１３２とリセットトランジスタ１３３とを同じ第１活性部２Ａに設けることもできる。
以下の説明において、第１導電型の半導体領域とは、信号電荷と同極性の電荷を多数キャリアとする不純物領域であり、第１導電型の反対導電型である第２導電型の半導体領域とは、信号電荷と同極性の電荷を少数キャリアとする不純物領域である。例えば、信号電荷が電子である場合には、第１導電型の半導体領域はｎ型半導体領域であり、第２導電型の半導体領域はｐ型半導体領域である。信号電荷が正孔である場合には、第１導電型の半導体領域はｐ型半導体領域であり、第２導電型の半導体領域はｎ型半導体領域である。
各トランジスタはソースとドレインを有し、ソースとドレイン間の導通を間を、ゲートによって制御する、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。ゲートは、ゲート電極と、ゲート絶縁膜と、ゲート絶縁膜の下に位置する半導体領域であるチャネル領域とを有する、いわゆるＭＩＳ型（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する。第１導電型のソース／ドレインを有するトランジスタを第１導電型のトランジスタと定義し、第２導電型のソース／ドレインを有するトランジスタを第２導電型のトランジスタと定義する。例えば、信号電荷が電子である場合には、第１導電型のトランジスタは、ｎ型トランジスタであり、信号電荷が正孔である場合には、第１導電型のトランジスタは、ｐ型トランジスタである。
本例の光電変換部１１０は、第１導電型の第１半導体領域１１１と第２導電型の第２半導体領域１１２と、第２導電型の第３半導体領域１１３とで構成された埋め込み型のフォトダイオードであるが、第３半導体領域１１３を省略することもできる。また、光電変換部１１０はフォトゲートであってもよい。
光電変換部１１０を構成する第１半導体領域１１１および第２半導体領域１１２は、信号電荷を生じる電荷生成領域として機能する。第１半導体領域１１１と第２半導体領域１１２とがｐｎ接合を成しており、第１半導体領域１１１は信号電荷を蓄積する蓄積領域としても機能する。第３半導体領域１１３は、半導体基板１の表面と第１半導体領域１１１との間に位置している。第１半導体領域１１１と第３半導体領域１１３とがｐｎ接合を成しており、第３半導体領域１１３は半導体基板１表面でのノイズの発生を抑制する表面保護領域として機能する。
第１導電型の第５半導体領域１３５は、第２導電型の第４半導体領域１３４とｐｎ接合を成しており、浮遊拡散領域として機能する。第５半導体領域１３５はキャパシタ１３１の一部を成す。そのため、浮遊拡散領域である第５半導体領域１３５は、信号生成部１３０の一部を成す。
転送ゲート１２０のゲート電極を転送ゲート電極１２１と呼ぶ。転送ゲート電極１２１と半導体基板１の転送チャネル領域との間にはゲート絶縁膜１２２が設けられている。転送ゲート電極１２１の材料はポリシコンからなる。典型的なゲート絶縁膜１２２は、酸化シリコン層からなる単層膜、酸窒化シリコンからなる単層膜、または、酸化シリコン層と酸窒化シリコン層とを有する多層膜である。本例のゲート絶縁膜１２２は、半導体基板１側から酸化シリコン層と酸窒化シリコン層とがこの順で配された多層膜である。ゲート絶縁膜１２２の材料に、酸化ハフニウム等のｈｉｇｈ−ｋ材料を用いることもできる。
増幅トランジスタ１３２のゲートは、ポリシリコンからなる増幅ゲート電極１３２０とゲート絶縁膜１２２を含む。増幅トランジスタ１３２は第１導電型のソース１３２１と第１導電型のドレイン１３２２を有する第１導電型のトランジスタである。
リセットトランジスタ１３３のゲートは、ポリシリコンからなるリセットゲート電極１３３０とゲート絶縁膜１２２を含む。リセットトランジスタ１３３は第１導電型のソース１３５と第１導電型のドレイン１３３２を有する第１導電型のトランジスタである。リセットトランジスタ１３３の主たる動作であるリセット動作は、第５半導体領域１３５からの信号電荷の排出を伴う。そのため、便宜的に第５半導体領域１３５をリセットトランジスタ１３３のソースと見做している。ただし、光電変換装置１００の駆動中、一時的に、リセットトランジスタ１３３のソースとドレインが逆になる動作があってもよい。
光電変換部１１０および転送ゲート１２０は、第１中間膜２１０と、第１中間膜２１０の上に設けられた第１保護膜２２０と、第１保護膜２２０の上に設けられた第２保護膜２３０で覆われている。第１中間膜２１０と第１保護膜２２０と第２保護膜２３０はそれぞれ、信号生成部１３０に延在して、増幅トランジスタ１３２やリセットトランジスタ１３３を覆っている。第１中間膜２１０は酸化シリコンからなることが好ましく、第１保護膜２２０は窒化シリコンからなることが好ましく、第２保護膜２３０は酸化シリコンからなることが好ましいが、これらに限定されることはない。
図３（ａ）、図３（ａ）に示す様に、第１中間膜２１０と転送ゲート電極１２１の上面との間には第１部材２００Ａが設けられている。図３（ａ）に示す様に、第１中間膜２１０とリセットゲート電極１３３０の上面との間には第１部材２００Ｂが設けられている。図３（ｂ）に示す様に、第１中間膜２１０と増幅ゲート電極１３２０の上面との間には第１部材２００Ｃが設けられている。第１部材２００Ａ、２００Ｂ、２００Ｃは互いに分離した部材である。第１部材２００Ａ、２００Ｂ、２００Ｃのそれぞれは無機絶縁材料からなる。無機絶縁材料としては、窒化シリコン、酸窒化シリコン、酸化シリコン、炭化シリコンなどのシリコン化合物が好適であり、酸化シリコンが特に好適であるが、これらに限定されることはない。光電変換装置１００から、第１中間膜２１０と第１保護膜２２０と、第２保護膜２３０と、第１部材２００Ａ、第１部材２００Ｂ、第１部材２００Ｃの少なくともいずれかを削除することもできる。しかし、少なくとも第１部材２００Ａが酸化シリコンからなる場合、転送ゲート１２０の近傍の光を制御する上で、当該酸化シリコンからなる第１部材２００Ａを転送ゲート電極１２１の上に設けておくことが好ましい。
第１部材２００Ａは転送ゲート電極１２１の表面のうち上面のみに接している。第１部材２００Ｂはリセットゲート電極１３３０の表面のうち上面のみに接し、第１部材２００Ｃは増幅ゲート電極１３２０の表面のうち上面のみに接している。
図３（ａ）、（ｂ）に示す様に、光電変換領域は第１層間絶縁層３１１で覆われている。第１層間絶縁層３１１は、酸化シリコン、ＢＰＳＧ，ＰＳＧ，ＢＳＧからなることが好ましい。図２に示す様に、増幅ゲート電極１３２０は、第５半導体領域１３５（浮遊拡散領域）に向かって延在している。そして、第５半導体領域１３５（浮遊拡散領域）と、増幅ゲート電極１３２０の双方が、シェアードコンタクトプラグ３２０で接続されている。シェアードコンタクトプラグ３２０の代わりに、コンタクトプラグと配線層を用いて、第５半導体領域１３５と増幅トランジスタ１３２のゲート電極１３２０とを接続することもできる。転送ゲート電極１２１には、第１コンタクトプラグ３２１が接続されている。なお、図３（ａ）には、参考のため、図２のＸ−Ｘ’線上にはない第１コンタクトプラグ３２１および第２コンタクトプラグ３２２を点線にて示している。この第１コンタクトプラグ３２１をチャネル領域上などの第１活性部２Ａ上に設けることもできる。しかし、図３（ａ）に示すように、転送ゲート電極１２１を第１活性部２Ａ上から分離部３上に延在させて、第１コンタクトプラグ３２１を分離部３上に配置することが好ましい。同様に、リセットトランジスタ１３３のゲート電極１３３０には、第２コンタクトプラグ３２２が接続されている。この第２コンタクトプラグ３２２も分離部３上に配置することが好ましい。リセットトランジスタ１３３のドレイン１３３２には第３コンタクトプラグ３２３が接続されている。図３（ｂ）に示す様に、増幅トランジスタのドレイン１３２２には第８コンタクトプラグ３２８が接続されている。増幅トランジスタのソース１３２１には不図示のコンタクトプラグが接続されている。転送ゲート電極１２１、リセットゲート電極１３３０にそれぞれ接続する第１コンタクトプラグ３２１、第２コンタクトプラグ３２２は、第１部材２００Ａ、２００Ｂを貫通している。
図３（ａ）に示す様に、第１層間絶縁層３１１の上には、第１配線３３１１、第２配線３３１２、第３配線３３１３を含む第１配線層３３１が設けられている。第１配線３３１１、第２配線３３１２、第３配線３３１３は第１コンタクトプラグ３２１、第２コンタクトプラグ３２２、第３コンタクトプラグ３２３にそれぞれ接続されている。図３（ｂ）に示す様に、第１層間絶縁層３１１の上には、第１配線層３３１の第７配線３３１７が設けられている。第７配線３３１７は、第７コンタクトプラグ３２７に接続されている。第１配線層３３１は第２層間絶縁層３１２で覆われている。本例のコンタクトプラグはタングステンからなり、配線はアルミニウムからなるが、これに限定されることはない。
図１（ａ）に示す様に、光電変換装置１００は、信号生成部１３０で生成された電気信号を処理する信号処理部１４０を備える。また、光電変換装置１００は、信号処理部１４０に加えて、信号処理部１４０で処理された信号を外部に出力するための出力部１５０や、信号生成部１３０や信号処理部１４０を制御するための制御部１６０も備えることができる。本例では、信号処理部１４０や出力部１５０、制御部１６０を、光電変換領域１０１の周囲に位置する周辺回路領域１０３に設けているが、信号処理部１４０の少なくとも一部を光電変換領域１０１に設けることもできる。図１（ａ）において、一点鎖線と二点鎖線の間の領域が周辺回路領域１０３である。本例では、信号処理部１４０は、複数の列アンプを有する増幅回路１４１と、複数の列ＡＤコンバータを有する変換回路１４２と、変換回路１４２からの出力を選択して出力部１５０へ出力するための水平走査回路１４３を有している。出力部１５０は電極パッドや保護回路を有し、制御部１６０は、垂直走査回路１６１やタイミング生成回路１６２等を有する。周辺回路領域１０３の構成は適宜設計することができる。
信号処理部１４０は多数のトランジスタで構成される。図２、図３（ａ）、図３（ｂ）には周辺回路領域１０３に設けられた信号処理部１４０のトランジスタの一例を記載している。
ここで、信号生成部１３０の第１導電型のトランジスタである増幅トランジスタ１３２とリセットトランジスタ１３３とを総称して第１トランジスタと呼ぶ。上述した選択トランジスタが第１導電型である場合には、当該選択トランジスタも第１トランジスタとなりうる。増幅ゲート電極１３２０とリセットゲート電極１３３０とを総称して、第１ゲート電極と呼ぶ。第１ゲート電極は第１トランジスタのゲート電極である。また、転送ゲート１２０をゲート、光電変換部１１０の第１半導体領域１１１をソース、信号生成部１３０の第５半導体領域１３５をドレインとするトランジスタも、第１導電型である第１トランジスタを構成している。転送ゲート電極１２１は、第１トランジスタの第１ゲート電極である。
信号処理部１４０は、図２に示す様に、第１導電型の第２トランジスタ１７０と、第２導電型の第３トランジスタ１８０で構成することができる。典型的には、信号処理部１４０の第２トランジスタ１７０と、第３トランジスタ１８０の双方が信号生成部１３０の第１トランジスタと異なる構造および特性を有する。図３（ａ）には第１導電型の第２トランジスタ１７０を示しており、図３（ｂ）には第２導電型の第３トランジスタ１８０を示している。導電型が反対になる以外は、第１導電型の第２トランジスタ１７０と第２導電型の第３トランジスタ１８０は同様の構造を有することができる。
第２トランジスタ１７０のゲート電極である第２ゲート電極１７１は、第１導電型のポリシリコンからなることが好ましい。第３トランジスタ１８０のゲート電極である第３ゲート電極１８１は、第２導電型のポリシリコンからなることが好ましい。
第２ゲート電極１７１の第１導電型の不純物濃度が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかの第１導電型の不純物濃度よりも高いことが好ましい。第２ゲート電極１７１の第１導電型の不純物濃度が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかの第１導電型の不純物濃度の３／２倍以上であることがより好ましい。また、第２ゲート電極１７１のシート抵抗が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかのシート抵抗よりも低いことが好ましい。第２ゲート電極１７１のシート抵抗が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかのシート抵抗の２／３倍以下であることがより好ましい。
第３ゲート電極１９１の第２導電型の不純物濃度が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかの第１導電型の不純物濃度よりも高いことが好ましい。第３ゲート電極１９１の第２導電型の不純物濃度が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかの第１導電型の不純物濃度の３／２倍以上であることがより好ましい。また、第３ゲート電極１９１のシート抵抗が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかのシート抵抗よりも低いことが好ましい。第３ゲート電極１７１のシート抵抗が、転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかのシート抵抗の２／３倍以上であることがより好ましい。なお、典型的に、ポリシリコンのシート抵抗は不純物濃度に反比例する。
第２ゲート電極１７１の第１導電型の不純物濃度と第３ゲート電極１８１の第２導電型の不純物濃度の少なくとも一方は、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）であることが好ましい。転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかの第１導電型の不純物濃度は、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）であることが好ましい。第２ゲート電極１７１と第３ゲート電極１８１の少なくとも一方のシート抵抗は、１０００Ω／□以下であることが好ましく、５００Ω／□以下であることより好ましい。転送ゲート電極１２１、リセットゲート電極１３３０および増幅ゲート電極１３２０の少なくともいずれかのシート抵抗は、１０００Ω／□以下であることが好ましい。なお、転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０、第２ゲート電極１７１および第３ゲート電極１８１のシート抵抗は、典型的には１０Ω以上である。
第２ゲート電極１７１や第３ゲート電極１８１の不純物濃度を高くし、抵抗を小さくすることにより、第２トランジスタ１７０や第３トランジスタ１８０の安定な動作が可能となる。第２トランジスタ１７０や第３トランジスタ１８０は、上述した変換回路１４２に用いると効果的である。変換回路１４２は、デジタル回路であるから、その第２ゲート電極１７１や第２ゲート電極１８１には、リセットトランジスタ１３３や転送ゲート１２０に比べて、周波数の高い電圧信号が入力されるためである。また、高速駆動のため、リセットトランジスタ１３３のゲート電圧よりも振幅の小さい電圧信号が印加される場合にも効果的である。例えば、リセットトランジスタ１３３や、増幅回路１４１、水平走査回路１４３、垂直走査回路１６１のトランジスタのゲート電圧の波高値を３．３Ｖとし、変換回路１４２のトランジスタのゲート電圧の波高値を１．８Ｖとする。ゲート電圧の振幅が小さいとトランジスタのわずかな特性ばらつきでも、顕著な影響が出るが、不純物濃度を高くすることにより、特性ばらつきを低減することができる。
第２トランジスタ１７０のゲート絶縁膜１７２の膜厚が転送ゲート１２０のゲート絶縁膜１２２の膜厚よりも薄いことが好ましい。第２トランジスタ１７０のゲート絶縁膜１７２の膜厚が第１トランジスタのゲート絶縁膜１２２の膜厚よりも薄いことが好ましい。
本例では、第２トランジスタ１７０のドレイン１７５の一部はシリサイド層１７７で覆われている。第２トランジスタ１７０のシリサイド層１７７とドレイン１７５は接している。ソース１７４に関しても同様である。また、第２ゲート電極１７１の上面はシリサイド層１７６で覆われている。ソース１７４とドレイン１７５を覆うシリサイド層１７７と第２ゲート電極１７１の上面を覆うシリサイド層１７６の少なくとも一方を省略することもできる。第３トランジスタ１８０のソース１８４、ドレイン１８５、第３ゲート電極１８１についても同様である。
本例では、図２に示す様に、第２ゲート電極１７１と第３ゲート電極１８１とが一体化している。一体的に形成された周辺ゲート電極１９０が、第１導電型の部分（第２ゲート電極１７１）と第２導電型の部分（第３ゲート電極１８１）を有することになる。さらには、周辺ゲート電極１９０において、第１導電型の部分と第２導電型の部分とがｐｎ接合を成す場合もある。
本例では、周辺ゲート電極１９０の第１導電型の部分から第２導電型の部分に渡って、周辺ゲート電極１９０の上面をシリサイド層１７６で覆うことにより、第１導電型の部分と第２導電型の部分をシリサイド層１７６で短絡している。このようにすることにより、周辺ゲート電極１９０内に形成されるｐｎ接合によって第２トランジスタ１７０および第３トランジスタ１８０の動作が不安定になることを抑制することができる。
また、第２トランジスタ１７０は、第２ゲート電極１７１の側面に接する、サイドウォールスペーサ１７３を有している。本例では、サイドウォールスペーサ１７３は第１誘電体層１７３１と、第１誘電体層１７３１と第２ゲート電極１７１および半導体基板１との間に位置する第２誘電体層１７３２とを有する２層構造を有している。例えば、第１誘電体層１７３１は窒化シリコンからなり、第２誘電体層１７３２は酸化シリコンからなる。第２誘電体層１７３２の誘電率が第１誘電体層１７３１の誘電率よりも低いことが好ましいが、逆でもよい。なお、本例では、ゲート絶縁膜１７２が半導体基板１と第２ゲート電極１７１との間から、半導体基板１とサイドウォールスペーサ１７３との間に延在している。しかし、ゲート絶縁膜１７２を半導体基板１と第２ゲート電極１７１との間のみに設けて、サイドウォールスペーサ１７３が半導体基板１と接する形態を採用することもできる。
サイドウォールスペーサ１７３の下には、ドレイン１７５の低濃度部１７５２が位置している。低濃度部１７５２は、ドレイン１７５の他の部分（高濃度部１７５１）に比べて第１導電型の不純物濃度が低くなっており、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。サイドウォールスペーサ１７３およびドレイン１７５の低濃度部１７５２を省略することもできる。ソース１７４に関しても同様に低濃度部と高濃度部を有することができる。第３トランジスタ１８０に関しても同様に、ドレイン１８５は、高濃度部１８５１と低濃度部１８５２を有することができる。
第２トランジスタ１７０および第３トランジスタ１８０は、第１中間膜２１０とは別の第２中間膜２４０で覆われている。詳細には、第２中間膜２４０は、第２トランジスタ１７０のソース１７４とドレイン１７５を覆うとともに、サイドウォールスペーサ１７３に沿って、第２ゲート電極１７１の上面を覆っている。本例では、第２中間膜２４０とドレイン１７５の間には、シリサイド層１７７が、第２中間膜２４０と第２ゲート電極１７１の上面との間にはシリサイド層１７６が位置している。また、本例では、第２中間膜２４０と第２ゲート電極１７１の側面との間にはサイドウォールスペーサ１７３が位置している。第２中間膜２４０は、酸化シリコンからなることが好ましい。第２導電型の第３トランジスタ１８０についても同様である。
第２トランジスタ１７０および第３トランジスタ１８０は、第３保護膜２５０で覆われている。詳細には、第３保護膜２５０は、第２トランジスタ１７０のソース１７４とドレイン１７５を覆うとともに、サイドウォールスペーサ１７３に沿って、第２ゲート電極１７１の上面を覆っている。本例では、第３保護膜２５０とドレイン１７５との間にはシリサイド層１７７が、第３保護膜２５０と第２ゲート電極１７１の上面との間にはシリサイド層１７６が位置している。また、本例では、第３保護膜２５０と第２ゲート電極１７１の側面との間にはサイドウォールスペーサ１７３が位置している。第３保護膜２５０は、窒化シリコンからなることが好ましい。上述したように、第３保護膜２５０と半導体基板１および第２ゲート電極１７１との間には、第２中間膜２４０が設けられている。第３保護膜２５０は第２中間膜２４０よりも厚いことが好ましい。
絶縁膜３１０の第１層間絶縁層３１１および第２層間絶縁層３１２は、光電変換領域１０１から周辺回路領域１０３に延在して半導体基板１を覆っている。本例では、周辺回路領域１０３の絶縁膜３１０と半導体基板１および第２ゲート電極１７１との間に第２中間膜２４０および第３保護膜２５０が位置している例を示しているが、第２中間膜２４０および第３保護膜２５０の少なくとも一方を省略することもできる。
図２、図３（ａ）に示す様に、第２トランジスタ１７０のソース１７４とドレイン１７５には、第４コンタクトプラグ３２４と第６コンタクトプラグ３２６がそれぞれ、シリサイド層１７７を介して接続されている。同様に、第２ゲート電極１７１には、第５コンタクトプラグ３２５がシリサイド層１７６を介して接続されている。第４コンタクトプラグ３２４、第５コンタクトプラグ３２５、第６コンタクトプラグ３２６はそれぞれ、第３保護膜２５０および第２中間膜２４０に接するとともに、これら第３保護膜２５０および第２中間膜２４０を貫通している。図２、図３（ｂ）に示す様に、第３トランジスタ１８０のソース１８４とドレイン１８５には、第８コンタクトプラグ３２８と第９コンタクトプラグ３２９がそれぞれ、シリサイド層１７７を介して接続されている。同様に、第３ゲート電極１８１には、第５コンタクトプラグ３２５がシリサイド層１７６を介して接続されている。第８コンタクトプラグ３２８、第９コンタクトプラグ３２９はそれぞれ、第３保護膜２５０および第２中間膜２４０に接するとともに、これら第３保護膜２５０および第２中間膜２４０を貫通している。
シリサイド層１７６を設けることにより、第２ゲート電極１７１と第５コンタクトプラグ３２５との接続抵抗を小さくして、第２トランジスタ１７０の高速駆動が可能となる。シリサイド層１７７を設けることにより、ドレイン１７５と第６コンタクトプラグ３２６との接続抵抗を小さくして、第２トランジスタ１７０の高速駆動が可能となる。ソース１７４と第４コンタクトプラグ３２４についても同様であり、第３トランジスタ１８０についても同様である。一方、光電変換領域１０１では、少なくとも転送ゲート電極１２１の上にはシリサイド層を設けないことが、金属汚染によるノイズを抑制する上で好ましい。
図３（ａ）に示す様に、第１層間絶縁層３１１の上には、第１配線層３３１の第４配線３３１４、第５配線３３１５、第６配線３３１６が設けられている。第４〜第６配線はそれぞれ、第４〜第６コンタクトプラグに接続されている。図３（ｂ）に示す様に、第１層間絶縁層３１１の上には、第１配線層３３１の第８配線３３１８、第９配線３３１９が設けられている。第８配線３３１８、第９配線は、それぞれ第８コンタクトプラグ３２８、第９コンタクトプラグ３２９に接続されている。本例のコンタクトプラグはタングステンからなり、配線はアルミニウムからなるが、これに限定されることはない。
図４（ａ）は、光電変換装置１００の第１実施形態の一例を説明する断面模式図である。なお、図４（ａ）では、簡略化のために、絶縁膜３１０と半導体基板１との間の保護膜や中間膜、制御膜の構成の記載を省略している。
絶縁膜３１０と複数の配線層（第１配線層３３１、第２配線層３３２、第３配線層３３３、第４配線層３３４の４層）とで配線構造体３００が構成されている。本例では、絶縁膜３１０は、第１層間絶縁層３１１、第２層間絶縁層３１２、第３層間絶縁層３１３、第４層間絶縁層３１４で構成されている。
配線構造体３００の上にはパッシベーション膜４４０が設けられている。典型的なパッシベーション膜４４０は窒化シリコン層を含む。パッシベーション膜の窒化シリコン層の上下には、窒化シリコン層よりも薄い酸窒化シリコン層を設けることが好ましい。
パッシベーション膜４４０の上には樹脂からなる第１平坦化膜４６０が設けられており、第１平坦化膜４６０の上面は平坦になっている。第１平坦化膜４６０の上には、カラーフィルタ４７０が設けられている。ここでは１つのカラーフィルタを示しているが、光電変換領域１０１には、原色系あるいは補色系の複数種類の色のカラーフィルタを光電変換部１１０の配置に応じて規則的に配列してなるカラーフィルタアレイが構成されている。カラーフィルタ４７０の上には樹脂からなる第２平坦化膜４８０が設けられており、第２平坦化膜４８０の上面は平坦になっている。第２平坦化膜４８０の上には、マイクロレンズ４９０が設けられている。マイクロレンズ４９０は反射防止コーティングを含むことができる。ここでは１つのマイクロレンズを示しているが、光電変換領域１０１には、複数のマイクロレンズが光電変換部１１０の配置に応じて規則的に配列してなるマイクロレンズアレイ構成されている。
図４（ｂ）は、光電変換装置１００の第２実施形態の一例を説明する断面模式図である。なお、図４（ｂ）では、簡略化のために、絶縁膜３１０と半導体基板１との間の保護膜や中間膜の構成の記載を省略している。絶縁膜３１０と複数の配線層（第１配線層３３１、第２配線層３３２の２層）とで配線構造体３００が構成されている。本例では、絶縁膜３１０は、第１層間絶縁層３１１、第２層間絶縁層３１２、第３層間絶縁層３１３、第４層間絶縁層３１４、第５層間絶縁層３１５を含む。また絶縁膜３１０は第１層間分離層３１６、第２層間分離層３１７、第３層間分離層３１８、第４層間分離層３１９を含む。各層間絶縁層は酸化シリコンからなることが好ましい。各層間分離層は窒化シリコンからなることが好ましい。層間分離層は配線層の金属材料の拡散を抑制したり、配線層の形成時のエッチングストッパとして機能したりする。層間分離層は層間絶縁層よりも薄いことが好ましい。絶縁膜３１０に囲まれた導光部材４２０が設けられている。導光部材４２０は絶縁膜３１０の層間絶縁層３１１〜３１５の高い屈折率を有しており、層間絶縁層３１１〜３１５をクラッド、導光部材４２０をコアとした光導波路構造をなしている。導光部材４２０は絶縁膜３１０の上面に延在しているが、延在しなくてもよい。導光部材４２０は窒化シリコンからなることが好ましい。
導光部材４２０の上には集光膜４３０が設けられている。集光膜４３０の上には層内レンズ４５０が設けられている。層内レンズ４５０は反射防止コーティングを有することができる。光電変換領域１０１には、複数の層内レンズが光電変換部１１０の配置に応じて規則的に配列されてなる層内レンズアレイが構成されている。層内レンズ４５０は窒化シリコンからなることが好ましい
集光膜４３０は、層内レンズ４５０の屈折率よりも低い屈折率を有する。これにより、層内レンズ４５０から集光膜４３０に斜めに入射した光を集光膜４３０内での屈折により、導光部材４２０に向けて集光することができる。典型的な集光膜４３０は酸化シリコン層を含む。集光膜は、酸化シリコン層と導光部材４２０の間に、酸化シリコン層と導光部材４２０との間の屈折率を有する中間屈折率層を有することが好ましい。集光膜４３０は、酸化シリコン層と層内レンズとの間に、酸化シリコン層と層内レンズ４５０の間の屈折率を有する中間屈折率層を有することが好ましい。これら集光膜４３０の中間屈折率層は、酸化シリコン層と導光部材４２０あるいは酸化シリコン層と層内レンズ４５０との間の反射を抑制することができる。導光部材４２０や層内レンズ４５０が窒化シリコンからなる場合、中間屈折率層は酸窒化シリコンからなることが好ましい。中間屈折率層は酸化シリコン層よりも薄いことが好ましい。
層内レンズ４５０の上には、樹脂からなる第１平坦化膜４６０が設けられており、第１平坦化膜４６０の上面は平坦になっている。カラーフィルタ４７０と第２平坦化膜４８０とマイクロレンズ４９０の構成は、図４（ａ）で説明した第１実施形態と同様であるため、説明を省略する。
また、カラーフィルタアレイやレンズアレイを、半導体基板１に対して、絶縁膜３１０とは反対側に配置した、いわゆる裏面照射型の光電変換装置１００とすることもできる。
以上説明した光電変換装置１００を用いて、撮像システムを構築することができる。撮像システムは、例えばスチルカメラやビデオカメラなどのカメラを挙げることができる。また、カメラ機能を有する情報端末も挙げることができる。撮像システムは、信号生成部１３０で生成された電気信号に基づく画像を処理する画像処理エンジン等の画像処理部および画像を表示する液晶ディスプレイ等の画像表示部の少なくとも一方を備えることができる。
以下、本発明の半導体装置の製造方法を説明する。本発明の第１の観点は、信号生成部１３０が含む第１トランジスタと、信号処理部１４０が含む第２トランジスタ１７０に関する。第１の観点に係る製造方法では、第１トランジスタの第１ゲート電極は、第１部材２００Ｂ，２００Ｃをマスクとして用いて形成され、第２トランジスタ１７０の第２ゲート電極は第２部材２０７をマスクとして用いて形成される。さらに、第１部材２００Ｂ、２００Ｃをマスクとして第１トランジスタのドレインを形成する。この時、第１部材２００Ｂ、２００Ｃにより、第１ゲート電極への不純物の導入が抑制される。第２部材２０７を薄くした後に、第２トランジスタ１７０のドレイン１７５を形成する。これと同時に、第２トランジスタ１７０の第２ゲート電極１７１へイオン注入が行われる。これにより、第１トランジスタと第２トランジスタのそれぞれのゲート電極の不純物濃度を制御することができる。
本発明の第２の観点は、転送ゲート１２０を含む第１トランジスタと、信号処理部１４０が含む第２トランジスタ１７０に関する。第２の観点に係る製造方法では、転送ゲート電極１２１は、第１部材２００Ａをマスクとして用いて形成され、第２トランジスタ１７０の第２ゲート電極は第２部材２００Ｄを用いて形成される。そして、第１部材２００Ａをマスクとして第５半導体領域１３５を形成する。この時、第１部材２００Ａにより、転送ゲート電極１２１への不純物の導入が抑制される。第２部材２００Ｄを薄くした後に、第２トランジスタのドレイン１８５を形成する。これと同時に、第２トランジスタ１７０の第２ゲート電極１７１へイオン注入が行われる。これにより、転送ゲート１２０と第２トランジスタのそれぞれのゲート電極の不純物濃度を制御することができる。
以下、光電変換装置１００の製造方法について、図４（ａ）で示した、第１実施形態の光電変換装置１００を例に挙げて詳細に説明する。上述した第１の観点に関して、以下の説明では、上記した第１トランジスタとして主にリセットトランジスタ１３３を例にしているが、第１トランジスタを増幅トランジスタ１３２としても同様の製造方法を採用することができる。また、第１トランジスタを、転送ゲート１２０をゲート、光電変換部１１０をソース、第５半導体領域１３５をドレインとみなしても、同様の製造方法を採用することができる。増幅トランジスタ１３２の特性ばらつきは、固定パターンノイズなどの原因になりうるため、増幅ゲート電極１３２０上の第１部材２００Ｃは効果的である。また、転送ゲート電極１２１やリセットゲート電極の不純物濃度が高いと、ポリシリコンの空乏化の影響によるリーク電流が生じやすい。そのため、信号電荷を扱う転送ゲート電極１２１上の第１部材２００Ａやリセットゲート電極１３３０上の第２部材２００Ｂも効果的である。
（工程ａ）本工程を図５（ａ）を用いて説明する。第１導電型の半導体基板１を用意し、光電変換領域に半導体基板１の第１活性部２Ａを画定する分離部３を、周辺回路領域に半導体基板１の第２活性部Ｂを画定する分離部３を、それぞれ形成する。本例では光電変換領域の分離部と周辺回路領域の分離部がともにＳＴＩ構造を有しているが、少なくとも一方がＬＯＣＯＳ構造を有していてもよいし、少なくとも一方が拡散分離構造を有していてもよい。
次に、第１活性部２Ａへ第２導電型の不純物をイオン注入することにより、第１活性部２Ａに第２導電型の第２半導体領域１１２、第４半導体領域１３４の少なくとも一部を形成する。また、第２活性部２Ｂへ第２導電型の不純物をイオン注入することにより、第２活性部２Ｂに第２導電型のウェル領域１７８の少なくとも一部を形成する。図５（ａ）の例では、第２半導体領域１１２、第４半導体領域１３４の全部、および、ウェル領域１７８の全部を形成している。しかし、本工程において、第２半導体領域１１２、第４半導体領域１３４の一部及び／又はウェル領域１７８の一部を形成することができる。そして、工程ｅ以降に、第２半導体領域１１２、第４半導体領域１３４の残りの一部及び／又はウェル領域１７８の残りの一部を形成することもできる。
本例では、この工程で、第１活性部２Ａに、光電変換部１１０の蓄積領域となる第１導電型の第１半導体領域１１１を形成するが、工程ｅ以降に第１半導体領域１１１を形成することもできる。
（工程ｂ）本工程を図５（ｂ）を用いて説明する。第１段階として、半導体基板１の上にゲート絶縁膜１２２、１７２用の絶縁膜２２を形成する。絶縁膜２２の厚みは１〜１５ｎｍが好ましい。本例では、まず、シリコンからなる半導体基板１を熱酸化して酸化シリコン膜を形成する。その後に、酸化シリコン膜の、第２トランジスタ１７０のゲート絶縁膜１７２に対応する部分を、リセットトランジスタ１３３のゲート絶縁膜１２２に対応する部分よりも薄くする。次いで、酸化シリコン膜の表面を酸窒化することにより、酸化シリコン層と酸窒化シリコン層とを有するゲート絶縁膜１２２、１７２の絶縁膜２２を形成する。絶縁膜２２はこのような構造および形成方法に限定されるものではない。リセットトランジスタ１３３のゲート絶縁膜１２２と第２トランジスタ１７０用のゲート絶縁膜１７２とが同じ厚みであってもよいし、酸化シリコン膜を酸窒化せずに、絶縁膜２２を酸化シリコン層の単層膜としてもよい。また、リセットトランジスタ１３３のゲート絶縁膜１２２と第２トランジスタのゲート絶縁膜１７２とを、厚みが異なるように別々に形成してもよい。また、酸化ハフニウム等のｈｉｇｈ−ｋ材料を半導体基板上に堆積することによりゲート絶縁膜を形成してもよい。
次に、第２段階として、絶縁膜２２の上にポリシリコン膜２１を形成する。ポリシリコン膜２１の厚みは５０〜５００ｎｍが好ましい。本例では、ノンドープポリシリコンを堆積してポリシリコン膜２１を形成している。パターニングされた第１フォトレジストをマスクとして用いて、ポリシリコン膜２１の転送ゲート電極１２１、リセットゲート電極１３３０および第２ゲート電極１７１に対応する部分に第１導電型の不純物をイオン注入する。第１フォトレジストを除去する。パターニングされた第２フォトレジストをマスクとして用いて、ポリシリコン膜２１の第３ゲート電極１８１に対応する部分に第２導電型の不純物をイオン注入する。本工程での各イオン注入のドーズ量を１×１０１５〜１×１０１６（ｉｏｎｓ／ｃｍ２）、より好ましくは、１×１０１５〜６×１０１５（ｉｏｎｓ／ｃｍ２）とするとよい。また、各イオン注入による、ポリシリコン膜２１の不純物濃度は、１×１０２１〜１×１０２２（ａｔｏｍｓ／ｃｍ３）であることが好ましい。
なお、ドープトポリシリコンを堆積してポリシリコン膜２１を形成することもでき、上記した不純物濃度と同程度となるようにポリシリコン膜２１を成膜することができる。しかし、第３ゲート電極１８１に対応する部分は、第２導電型にすることが好ましいため、ドープトポリシリコンよりもノンドープポリシリコンを堆積することが好ましい。
次に、第３段階として、ポリシリコン膜２１の上に絶縁膜２０を形成する。絶縁膜２０の材料に無機絶縁材料を用いて、絶縁膜２０を無機絶縁膜とすることが好ましい。その場合、絶縁膜２０の材料には酸化シリコン、酸窒化シリコン、窒化シリコン、炭化シリコンなどのシリコン化合物を用いることができる。なお、絶縁膜２０の材料に一般的なフォトレジストよりも耐薬品性や耐熱性の高いポリイミドなどの有機絶縁材料を用いて、絶縁膜２０を有機絶縁膜とすることもできる。絶縁膜２０は多層膜であってもよい。絶縁膜２０の厚みは、ポリシリコン膜２１の厚みよりも小さいことが好ましく、ポリシリコン膜２１の厚みの１／２以下であることがより好ましい。典型的には、絶縁膜２０の厚みは１０〜１００ｎｍである。図２に、転送ゲート電極１２１の長さＬと幅Ｗを示している。各ゲート電極の長さは、トランジスタのゲート長が定義される方向におけるゲート電極の長さであり、各ゲート電極の幅はトランジスタのゲート幅が定義される方向におけるゲート電極の幅である。第１部材２００Ａ，２００Ｂ、２００Ｃおよび第２部材２０７の厚みは、ゲート電極の長さ（Ｌ）よりも小さいことが好ましい。上記したポリシリコン膜２１への不純物の導入は、絶縁膜２０の形成前に行うことが好ましいが、絶縁膜２０を介したイオン注入によって行うこともできる。この場合のイオン注入は、絶縁膜２０をイオンが透過できるだけの十分に高い注入エネルギーが必要となる。
次に、第４段階として、絶縁膜２０の上にパターニングされた第３フォトレジストを形成する。第３フォトレジストは、転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０、第２ゲート電極１７１、第３ゲート電極１８１のレイアウトに応じてパターニングされている。図５（ｂ）では、転送ゲート電極１２１に対応する第３フォトレジスト２４Ａ、リセットゲート電極１３３０に対応する第３フォトレジスト２４Ｂ、第２ゲート電極１７１に対応する第３フォトレジスト２４Ｄを示している。増幅ゲート電極１３２０に対応する第３フォトレジストと、第３ゲート電極１８１に対応する第３フォトレジストも同時に形成することができる。
（工程ｃ）本工程を図５（ｃ）を用いて説明する。パターニングされた第３フォトレジスト２４Ａ，２４Ｂ、２４Ｄをマスクとして、絶縁膜２０のエッチングを行うことにより、絶縁膜２０をパターニングする。エッチングは、ドライエッチングが好ましい。これにより、絶縁膜２０から、転送ゲート電極１２１のレイアウトに応じて配置された第１部材２００Ａが得られる。リセットゲート電極１３３０のレイアウトに応じて配置された第１部材２００Ｂが得られる。第２ゲート電極１７１のレイアウトに応じて配置された第２部材２０７が得られる。同時に、増幅ゲート電極１３２０のレイアウトに応じて配置された第１部材２００Ｃ（不図示）と、第３ゲート電極１８１のレイアウトに応じて配置された第２部材（不図示）も得ることができる。図２を用いて説明したように、本例の第２ゲート電極１８１と第３ゲート電極１８１は一体化している。そのため、第２ゲート電極１７１のレイアウトに応じて配置された第２部材２０７が、第３ゲート電極１８１のレイアウトに応じて配置された第２部材と一体的に形成される。
（工程ｄ）本工程を図６（ｄ）を用いて説明する。ポリシリコン膜２１の上に設けられた第１部材２００Ａ，２００Ｂ、２００Ｃをマスクとして、ポリシリコン膜２１のエッチングを行うことにより、ポリシリコン膜２１をパターニングする。ポリシリコン膜２１の上に設けられた第２部材２０７をマスクとして、ポリシリコン膜２１のエッチングを行うことにより、ポリシリコン膜２１をパターニングする。これにより、第１部材２００Ａ，２００Ｂの形状に応じた平面形状を有する転送ゲート電極１２１、リセットゲート電極１３３０をそれぞれ形成する。また、第２部材２０７の形状に応じた平面形状を有する第２ゲート電極１７１を形成する。同時に、増幅ゲート電極１３２０、第３ゲート電極１８１も形成することができる。なお本例では、図２に示す様に、第２ゲート電極１７１と第３ゲート電極１８１が周辺ゲート電極１９０として、一体的に形成される。工程ａで説明したように、周辺ゲート電極１９０の第２ゲート電極１７１に対応する部分は第１導電型になっており。第３ゲート電極１８１に対応する部分は第２導電型になっている。そのため、周辺ゲート電極１９０が、第１導電型の部分（第２ゲート電極に対応する部分）と第２導電型の部分（第３ゲート電極に対応する部分）を有することになる。さらには、第１導電型の部分と第２導電型の部分とがｐｎ接合を成す場合もある。
工程ｃで用いた第３フォトレジスト２４Ａ，２４Ｂ，２４Ｃは、ポリシリコン膜２１のパターニングに先立って除去しておくことが好ましい。しかし、第３フォトレジスト２４Ａ，２４Ｂと第１部材２００Ａ，２００Ｂ及び／又はフォトレジスト２４Ｃと第２部材２０７をマスクとしてポリシリコン膜２１のエッチングを行ってもよい。転送ゲート電極１２１、リセットゲート電極１３３０の形成と、第２ゲート電極１７１の形成とを同時に行うことが好ましい。本工程では、少なくとも絶縁膜２２の、ゲート電極１２１と半導体基板１との間の部分からの延在部を露出させる。絶縁膜２２の延在部を薄くしてもよく、さらには絶縁膜２２の延在部を完全に除去して半導体基板１を露出させてもよい。
（工程ｅ）本工程を図６（ｅ）を用いて説明する。第２トランジスタ１７０以外の部分を第４フォトレジスト（不図示）で覆う。そして、第２部材２０７および第２ゲート電極１７１を半導体基板１に対するマスクとして、半導体基板１の第２活性部２Ｂへ第２導電型の不純物のイオン注入を行うことにより、第２トランジスタ１７０のドレイン１７５の低濃度部１７５２を形成する。低濃度部１７５２は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄｅ Ｄｒａｉｎｄ）として機能する。同時に、第２トランジスタ１７０のソース１７４の低濃度部１７４２も形成することができる。第４フォトレジストを除去する。
リセットトランジスタ１３３以外の部分を第５フォトレジスト（不図示）で覆う。そして、第１部材２００Ｂおよびリセットゲート電極１３３０を半導体基板１に対するマスクとして、第１活性部２Ｂへ第１導電型の不純物をイオン注入を行う。これにより、リセットトランジスタ１３３のドレイン１３３２を形成する。同時に、リセットトランジスタ１３３のソースであり、浮遊拡散領域として機能する第５半導体領域１３５も形成することができる。第５フォトレジストを除去する。
光電変換部１１０以外の部分を第６フォトレジスト（不図示）で覆う。そして、第１活性部２Ａへ第２導電型の不純物のイオン注入を行うことにより、光電変換部の表面保護領域となる、第３半導体領域１３３を形成する。第６フォトレジストを除去する。
第３トランジスタ１８０以外の部分を第７フォトレジスト（不図示）で覆う。そして、第２部材２０７および第３ゲート電極１８１を半導体基板１に対するマスクとして、第２活性部２Ｂへ第２導電型の不純物のイオン注入を行う。これにより、第３トランジスタ１８０のドレイン１８５の低濃度部１８５２（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｐｏｅｄｅ Ｄｒａｉｎｄ）を形成する。同時に、第３トランジスタ１８０のソース１８４の低濃度部も形成することができる。第７フォトレジストを除去する。
典型的には、本工程での各イオン注入のドーズ量を１×１０１３〜１×１０１４（ｉｏｎｓ／ｃｍ２）とする。第１部材２００Ａ，２００Ｂ、２００Ｃ、第２部材２０７をマスクとして用いることから、各イオン注入の注入エネルギーは、第１部材２００Ａ，２００Ｂ、２００Ｃ、第２部材２０７をイオンが実質的に透過しない程度にする必要があることはいうまでもない。半導体基板１の表面の近傍に形成される低濃度部１７５２、１８５２や、第５半導体領域１３５、第３半導体領域１３３を形成するために必要な注入エネルギーは、各トランジスタの特性に応じて決定される。したがって、マスクとして機能しうる第１部材２００Ａ，２００Ｂ、２００Ｃ、第２部材２０７の厚みは、この注入エネルギーによって適宜決定すればよい。なお、ドレイン１７５の低濃度部１７５２の形成段階と、ドレイン１３３２の形成段階と、第３半導体領域１１３の形成段階と、ドレイン１７５の低濃度部１８５２の形成段階とを、この順で有することに限定されるものではない。
（工程ｆ）本工程を図６（ｆ）を用いて説明する。光電変換領域および周辺回路領域を覆う酸化シリコン膜１２１０を形成する。この酸化シリコン膜１２１０の厚みは第１部材２００Ａ，２００Ｂ、２００Ｃおよび第２部材２０７の厚みより小さいことが好ましく、典型的には１〜３０ｎｍとする。酸化シリコン膜の上に光電変換領域および周辺回路領域を覆う窒化シリコン膜１２２０を形成する。この窒化シリコン膜１２２０の厚みは酸化シリコン膜１２１０の厚みよりも大きいことが好ましく、典型的には１０ｎｍ〜１００ｎｍとする。
（工程ｇ）本工程を図７（ｇ）を用いて説明する。本工程において、第２部材２０７を薄くする。第２部材２０７は第１部材２００Ａ、２００Ｂ、２００Ｃよりも薄くされることが好ましい。第２部材２０７を完全に除去してしまってもよい。具体的には、まず、光電変換間領域を第８フォトレジスト５００ｇで覆う。そして、第８フォトレジスト５００ｇをマスクとして、第２部材２０７上に位置する窒化シリコン膜１２２０、酸化シリコン膜１２１０を順次エッチングし、さらに第２部材２０７をエッチングする。第２部材２０７のエッチングは、第２部材２０８が薄く残る時点で終了してもよいし、第２部材２０７が完全に除去されて第２ゲート電極１７１が露出するまで行ってもよい。第１部材２００Ａ，２００Ｂ，２００Ｃを薄くしてもよいし、第１部材２００Ａ，２００Ｂ，２００Ｃを完全に除去してリセットゲート電極１３３０等の上面を露出させてもよいが、薄くしないことが好ましい。
本工程において、第２部材２０７のエッチングと同時に、第２トランジスタ１７０のサイドウォールスペーサ１７３を形成することができる。本例のサイドウォールスペーサ１７３は、窒化シリコン膜１２２０の一部である第１誘電体層１７３１と、酸化シリコン膜１２１０の一部である第２誘電体層１７３２との２層構造を有している。第２誘電体層１７３２が第１誘電体層１７３１と第２ゲート電極１７１の側面との間に位置する。窒化シリコン膜１２２０と酸化シリコン膜１２１０を用いることにより、第２誘電体層１７３２の誘電率は第１誘電体層１７３１の誘電率よりも低くなる。なお、工程ｆにおいて、酸化シリコン膜１２１０と窒化シリコン膜１２２０の上下関係を逆にすることもでき、その場合には、第２誘電体層１７３２の誘電率は第１誘電体層１７３１の誘電率よりも高くなる。なお、第２トランジスタ１７０のサイドウォールスペーサ１７３の形成と同時に、第３トランジスタ１８０のサイドウォールスペーサ１７３も形成することができる。なお、ドレインの低濃度部１７４２やサイドウォールスペーサ１３５を形成しない場合には、工程ｅと工程ｄの間に第２部材２０７を薄くすることもできる。
（工程ｈ）本工程を図７（ｈ）を用いて説明する。光電変換領域および第３トランジスタ１８０を覆い、第２トランジスタ１７０を覆わない第９フォトレジスト５００ｈを形成する。第２ゲート電極１７１をマスクとして、半導体基板１の第２活性部２Ｂに第１導電型の不純物をイオン注入する。これにより、第２トランジスタ１７０のドレイン１７５の高濃度部１７５１を形成する。これにより、工程ｅで説明した低濃度部１７５２と、本工程で形成される高濃度部１７５１とを有する、第２トランジスタ１７０のドレイン１７５が形成される。同時に、第２トランジスタ１７０のソース１７４の高濃度部１７４１も形成でき、第２トランジスタ１７０のソース１７４が形成される。上述したように、工程ｇにて第２部材２０８が薄くなっているか、第２部材２０８が存在せずに第２ゲート電極１７１が露出している。そのため、高濃度部１７５１の形成（ドレイン１７５の形成）のためのイオン注入と同時に、第２ゲート電極１７１へも不純物が導入される。このイオン注入は、第９フォトレジスト５００ｈで覆われた転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０の第１導電型の不純物濃度よりも、第２ゲート電極１７１の不純物濃度が高くなるように行うことが好ましい。典型的には、本工程でのドレイン１７５の形成のためのイオン注入のドーズ量を１×１０１５〜１×１０１６（ｉｏｎｓ／ｃｍ２）とする。より好ましくは、１×１０１５〜６×１０１５（ｉｏｎｓ／ｃｍ２）である。典型的には、ドレイン１７５形成のためのイオン注入のドーズ量は、工程ｅにおけるイオン注入のドーズ量の１０〜１０００倍である。このような転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０の不純物濃度は、先の工程ｂで説明した、ポリシリコン膜２１の不純物濃度によって実質的に規定される。これは、工程ｅでは、転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０の上には、第１部材２００Ａ，２００Ｂ，２００Ｃが設けられているためである。すなわち、第５半導体領域１３５やドレイン１３３２、ソース１３２１、ドレイン１３２２の形成のためのイオン注入では、第１部材２００Ａ，２００Ｂ，２００Ｃがゲート電極に対するマスクとして機能する。つまり、転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０には実質的にイオン注入がされないためである。そのため、本工程でのイオン注入により、第２ゲート電極１７１の不純物濃度を、転送ゲート電極１２１、リセットゲート電極１３３０、増幅ゲート電極１３２０の不純物濃度よりも高くすることができる。当然、イオン注入の注入エネルギーは、ドレイン１７５の形成に必要なように設定される。また、工程ｇは第２部材２０８の厚みは、ドレイン１７５の形成に必要な注入エネルギーによって、第２ゲート電極１７１にイオン注入が可能となる程度に設定することができる。
また、光電変換領域および第２トランジスタ１７０を覆い、第３トランジスタ１８０を覆わない第１０フォトレジスト（不図示）を形成する。第２トランジスタ１７０と同様にして、第３ゲート電極１８１に第２導電型の不純物をイオン注入する。また、第３トランジスタのドレイン１８５の高濃度部１８５１、ソース１８４の高濃度部１８４１を形成する。典型的には、本工程でのドレイン１８５の形成のためのイオン注入のドーズ量を１×１０１５〜１×１０１６（ｉｏｎｓ／ｃｍ２）とする。より好ましくは、１×１０１５〜６×１０１５（ｉｏｎｓ／ｃｍ２）である。
以上の工程により、転送ゲート１２０及び各トランジスタの動作に影響するイオン注入は完了する。
（工程ｉ）本工程を図７（ｉ）を用いて説明する。光電変換領域および周辺回路領域に酸化シリコン膜を形成する。酸化シリコン膜の上に光電変換領域を覆い、周辺回路領域を覆わない第１１フォトレジスト（不図示）を形成する。第１１フォトレジストをマスクとして酸化シリコン膜をエッチングすることにより、第２トランジスタ１７０の第２ゲート電極１７１の上面を露出させる。なお、工程ｇにおいて、第２部材２０７が完全に除去されずに第２部材２０８として第２ゲート電極１７１上に残る場合には、本工程で、第２部材２０８をエッチングすることにより第２ゲート電極１８１の上面を露出させる。第１１フォトレジストを除去する。これにより第１１フォトレジストで覆われていた光電変換領域に、酸化シリコン膜の一部として第２保護膜２３０が形成される。そして、コバルトやチタン、ニッケル、タングステン等のシリサイド化し得る金属材料からなる金属膜７００を第２トランジスタ１７０の第２ゲート電極１７１の上面およびソース１７４およびドレイン１７５に接するように形成する。また、金属膜７００は第３トランジスタ１８０の第３ゲート電極１８１の上面およびソース１７４、ドレイン１７５に接するように形成される。なおこの時、金属膜７００は光電変換領域にも形成されるが、金属膜７００とリセットトランジスタ１３３の間には、第１保護膜２２０や第２保護膜２３０が位置しており、金属膜７００とリセットトランジスタ１３３や転送ゲート電極１２１は接しない。
（工程ｊ）本工程を図８（ｊ）を用いて説明する。半導体基板１を加熱して、金属膜７００と第２ゲート電極１７１とを熱反応させ、第２ゲート電極１７１の上面をシリサイド化することにより、第２ゲート電極１７１の上にシリサイド層１７６を形成する。同時に、金属膜７００と第２トランジスタ１７０のソース１７４とドレイン１７５もシリサイド化することができ、ソース１７４とドレイン１７５の上にシリサイド層１７７を形成することができる。第３トランジスタ１８０も同様に、シリサイド化することができる。その後、光電変換領域に位置する未反応の金属膜７００を除去する。その後、シリサイド層１７７、１７６をさらに加熱して、シリサイド層１７７、１７６を低抵抗化することもできる。
（工程ｋ）本工程を図８（ｋ）を用いて説明する。光電変換領域および周辺回路領域を覆い、サイドウォールスペーサ１７３、及びシリサイド層１７６、１７７に接する酸化シリコン膜を形成する。ついで、光電変換領域および周辺回路領域を覆う窒化シリコン膜をこの酸化シリコン膜の上に形成し、当該窒化シリコン膜の光電変換領域に位置する部分を除去することにより、周辺回路領域に第３保護膜２５０を形成する。さらに酸化シリコン膜の光電変換領域に位置する部分を除去することにより、周辺回路領域に第２中間膜２４０を形成する。
（工程ｌ）本工程を図８（ｌ）を用いて説明する。光電変換領域を覆い、第２保護膜２３０に接する第３中間膜２６０を形成する。なお、この第３中間膜２６０を、工程ｋで説明した酸化シリコン膜の光電変換領域に位置する部分を除去せずに、光電変換領域に残すことにより、第２中間膜２４０と同時に形成することもできる。また、第３中間膜２６０の形成を図３（ａ）、（ｂ）のように省略してもよい。
光電変換領域および周辺回路領域を覆う絶縁膜を形成し、当該絶縁膜を平坦化することにより、第１層間絶縁層３１１を形成する。平坦化の手法は、リフロー法、エッチバック法、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いることができる。絶縁膜の材料としては、酸化シリコンや、ＢＳＧ、ＰＳＧ、ＢＰＳＧなどの珪酸塩ガラスを用いることができる。
次に、コンタクトを形成する。第１段階として、第１層間絶縁層３１１に、転送ゲート電極１２１に達する第１コンタクトホールを形成する。そして、第１コンタクトホールにタングステン等の導電材料を埋め込み、ＣＭＰ法により余分なタングステンを除去して、転送ゲート電極１２１に接続する第１コンタクトプラグ３２１を形成する。同時に、第２コンタクトプラグ３２２、第３コンタクトプラグ３２３、第７コンタクトプラグ３２７、およびシェアードコンタクトプラグ３２０を形成する。シェアードコンタクトプラグ３２０は、第５半導体領域１３５と増幅ゲート電極１３２０の双方に接続するように形成される。第１コンタクトプラグ、第２コンタクトプラグ３２２および第７コンタクトプラグ３２７は、それぞれ、第１部材２００Ａ，２００Ｂ，２００Ｃを貫通して設けられる。しかし、工程ｆ〜工程ｈにおいて、第１部材２００Ａ，２００Ｂ，２００Ｃを除去することもできる。
続いて、第２段階として、第１層間絶縁層３１１に、第１ゲート電極１７１上のシリサイド層１７６に達する第５コンタクトホールを形成する。そして、第５コンタクトホールにタングステン等の導電材料を埋め込み、ＣＭＰ法により余分なタングステンを除去して、シリサイド層１７６を介して第２ゲート電極１７１に接続する第５コンタクトプラグ３２５を形成する。第５コンタクトプラグ３２５は、シリサイド層１７７を貫通して第２ゲート電極１７１に接続してもよいが、シリサイド層１７７の上面に接することが好ましい。同時に、第４コンタクトプラグ３２４、第６コンタクトプラグ３２６、第８コンタクトプラグ３２８、および第９コンタクトプラグ３２９を形成する。第４コンタクトプラグ３２４、第６コンタクトプラグ３２６、第８コンタクトプラグ３２８、および第９コンタクトプラグ３２９は、それぞれシリサイド層１７７の上面に接して設けられる。なお、第３保護膜２５０は、第４コンタクトプラグ３２４、第６コンタクトプラグ３２６、第８コンタクトプラグ３２８、第９コンタクトプラグの形成のための各コンタクトホールの形成時のエッチングストッパとして機能する。つまり、第３保護膜２５０により、いわゆるセルフアラインコンタクトを実現することができる。なお上述した第１段階と第２段階の順序が逆であってもよい。
光電変換領域に設けられるコンタクトプラグと、周辺回路領域に設けられるコンタクトプラグとを同時に形成することもできる。しかし、このように、光電変換領域に設けられるコンタクトプラグと、周辺回路領域に設けられるコンタクトプラグとを互いに異なるタイミングで別々に形成することが好ましい。これは、周辺回路領域にコンタクトホールを形成する際に飛散し得る、シリサイド層１７６、１７７に含まれる金属成分（コバルト等）が、光電変換領域での金属汚染の原因となる可能性を低減できるためである。
コンタクトプラグの形成後、配線層を形成する。本実施形態では、配線層の主たる材料としてアルミニウムを用いている。第１層間絶縁層の上にアルミニウム膜を形成後、アルミニウム膜を適当にパターニングして、第１配線層を形成することができる。
工程ｌの後は、周知の多層配線技術を用いて、各配線層３３１〜３３４および各層間絶縁層３１２〜３１５を形成して、配線構造体３００を形成することができる。そして、配線構造体３００の上に、パッシベーション膜４４０、第１平坦化膜４６０、カラーフィルタ４７０、第２平坦化膜４８０、マイクロレンズ４９０を形成することで、図４（ａ）に示した第１実施形態の光電変換装置１００を得ることができる。
次に、図４（ｂ）で示した、第２実施形態の光電変換装置１００の製造方法の一例を説明する。本実施形態は、第１実施形態の光電変換装置１００の製造方法における工程ｋまでは同様に行えるため、説明を省略し、工程ｋの後に行われる工程ｍ〜ｏについて説明する。
（工程ｍ）本工程を図９（ｍ）を用いて説明する。工程ｌでは、酸化シリコン膜の光電変換領域に位置する部分を除去したが、本工程では、酸化シリコン膜を光電変換領域に残すことにより、周辺回路領域の第２中間膜２４０と、光電変換領域の第３中間膜２６０とを同時に形成する。また、工程ｌでは、窒化シリコン膜の光電変換領域に位置する部分を全て除去しているのに対して、本工程では、窒化シリコン膜の光電変換部１１０上に位置する部分を残している。窒化シリコン膜が光電変換部１１０上に残されて制御膜４１０となり、周辺回路領域に残されて第３保護膜２５０となる。
（工程ｎ）本工程を図９（ｎ）を用いて説明する。コンタクトプラグの形成は工程ｌと同様に行うことができる。コンタクトプラグの形成後、第１配線層３３１を形成する。本実施形態では、第１配線層３３１の主たる材料として銅を用いている。第１層間絶縁層３１１の上に窒化シリコンからなる第１層間分離層３１６を介して第２層間絶縁層３１２を形成後、ダマシン法により第２層間絶縁層３１２に銅からなる第１配線層３３１を埋め込むことができる。同様にして周知の多層配線技術を用いて、第２配線層３３２及び、各層間絶縁層３１３〜３１５、各層間分離層３１７〜３１９を形成して、配線構造体３００を形成することができる。その後、配線構造体３００の絶縁膜３１０を部分的にエッチングして、制御膜４１０に達する深さの開口部４２１を設ける。制御膜４１０は、開口部４２１の形成時のエッチングストッパとして用いることができる。
（工程ｏ）本工程を図９（ｏ）を用いて説明する。開口部４２１に、絶縁膜３１０の屈折率よりも高い屈折率を有する、窒化シリコン等からなる高屈折率膜を埋め込み、導光部材４２０を形成する。本例では、導光部材４２０の屈折率が、絶縁膜３１０の第１層間絶縁層３１１、第２層間絶縁層３１２、第３層間絶縁層３１３の屈折率よりも高い。導光部材４２０は開口部４２１内から絶縁膜３１０の上面上に延在させることが好ましい。導光部材４２０の上面をＣＭＰ法等に平坦化する。制御膜４１０は、導光部材４２０の埋め込み時の、光電変換部１１０へのダメージを緩和する機能を有し得る。
そして、導光部材４２０の上に、集光膜４３０、層内レンズ４５０、第１平坦化膜４６０、カラーフィルタ４７０、第２平坦化膜４８０、マイクロレンズ４９０を形成することで、図４（ｂ）に示した第２実施形態の光電変換装置１００を得ることができる。
以上説明したように、本発明に係る半導体装置の製造方法によれば、第１トランジスタのゲート電極の不純物濃度と、第２トランジスタの不純物濃度を好適に制御することが可能となる。なお、半導体装置として、光電変換部を備えた光電変換装置を例に挙げたが、光電変換部を備えない半導体装置の製造方法にも適用が可能である。例えば、アナログ回路とデジタル回路が混在した半導体装置や、高電圧を扱う回路と低電圧を扱う回路とが混在した半導体装置にも適用することができる。
本発明は説明に用いた例のみに限定されることはなく、明細書に記載した技術的思想に基づき、構成の変形や変更、置換、削除、追加を適宜行うことができる。
１１０ 光電変換部
１２０ 転送ゲート
１２１ 転送ゲート電極
１３０ 信号生成部
１３２ 増幅トランジスタ（第１トランジスタ）
１３２０ 増幅ゲート電極
１３３ リセットトランジスタ（第１トランジスタ）
１３３０ リセットゲート電極
１３３２ ドレイン
１３５ 第５半導体領域
１４０ 信号処理部
１７０ 第２トランジスタ
１７３ サイドウォールスペーサ
１８０ 第３トランジスタ
２００Ａ 第１部材
２００Ｂ 第１部材
２００Ｃ 第１部材
２０７ 第２部材
１ 半導体基板
２１ ポリシリコン膜
２０ 絶縁膜

Claims (11)

  1. 第１トランジスタと、第２トランジスタと、を備える半導体装置の製造方法であって、
    半導体基板を覆うポリシリコン膜の上に設けられた絶縁膜をパターニングすることにより、前記ポリシリコン膜の上に前記絶縁膜から第１部材および第２部材を形成する第１工程と、
    前記第１部材をマスクとして前記ポリシリコン膜をパターニングすることにより、前記ポリシリコン膜から前記第１トランジスタのゲート電極を形成し、前記第２部材をマスクとして前記ポリシリコン膜をパターニングすることにより、前記ポリシリコン膜から前記第２トランジスタのゲート電極を形成する第２工程と、
    前記第１部材を前記第１トランジスタの前記ゲート電極に対するマスクとし、前記第１トランジスタの前記ゲート電極を前記半導体基板に対するマスクとして、前記半導体基板へイオン注入を行うことにより、前記第１トランジスタのドレインを形成する第３工程と、
    前記第２部材を薄くする第４工程と、
    前記第４工程の後に、前記第２トランジスタのゲート電極を前記半導体基板に対するマスクとして前記半導体基板へイオン注入を行うことにより、前記第２トランジスタのドレインを形成するとともに、前記第２トランジスタの前記ゲート電極の不純物濃度が、前記第１トランジスタの前記ゲート電極の不純物濃度と異なるように、前記第２トランジスタの前記ゲート電極へイオン注入を行う第５工程を有することを特徴とする半導体装置の製造方法。
  2. 前記第５工程における前記イオン注入により、前記第２トランジスタの前記ゲート電極の不純物濃度を前記第１トランジスタの前記ゲート電極の不純物濃度の３／２倍以上にする、請求項１に記載の半導体装置の製造方法。
  3. 前記第１工程は、前記ポリシリコン膜へ不純物を導入する段階と、前記不純物が導入された前記ポリシリコン膜の上に前記絶縁膜を形成する段階と、を含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第５工程の後に、前記第２トランジスタの前記ゲート電極の上面と前記第２トランジスタのドレインの表面の少なくとも一方をシリサイド化する第６工程を有する、請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第４工程の前に、前記第２トランジスタの前記ゲート電極をマスクとして前記半導体基板へイオン注入を行うことにより、前記第２トランジスタの前記ドレインの低濃度部を形成し、
    前記第４工程において、前記第２部材を薄くすると同時に、前記第２トランジスタのサイドウォールスペーサを形成し、
    前記第５工程において、前記サイドウォールスペーサおよび前記第２トランジスタの前記ゲート電極を前記半導体基板に対するマスクとして前記半導体基板へイオン注入を行うことにより、前記第２トランジスタの前記ドレインの前記低濃度部より高い不純物濃度を有する高濃度部を形成する、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第２トランジスタと反対導電型の第３トランジスタを含む半導体装置の製造方法であって、
    前記第２工程において、前記第２部材をマスクとして前記ポリシリコン膜をパターニングすることにより、前記第３トランジスタのゲート電極と前記第２トランジスタの前記ゲート電極とを一体的に形成する、請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記第１部材に接するとともに前記第１トランジスタの前記ゲート電極に接続するコンタクトプラグを形成する段階と、前記第２トランジスタの前記ゲート電極に接続するコンタクトプラグを形成する段階と、を含む第７工程を有する、請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記半導体装置は、光電変換部と、前記光電変換部で生じた信号電荷に基づく電気信号を生成する信号生成部と、前記電気信号を処理する信号処理部と、を備え、前記信号生成部が前記第１トランジスタを含み、前記信号処理部が前記第２トランジスタを含む、請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
  9. 下記の要件（ａ）および（ｂ）の少なくとも一方を満たす、請求項８に記載の半導体装置の製造方法。
    （ａ）前記第１トランジスタは、前記信号電荷の量に応じたゲート電圧が加わる増幅トランジスタである。
    （ｂ）前記第１トランジスタは、前記電気信号の量に応じたゲート電圧が加わる増幅トランジスタの前記ゲート電圧をリセットするリセットトランジスタであり、前記第２トランジスタは、前記リセットトランジスタの前記ゲート電圧よりも振幅の小さい電圧信号及び／又は周波数の高い電圧信号が印加されるゲートを有する。
  10. 前記半導体装置は、光電変換部と、前記光電変換部で生じた信号電荷に基づく電気信号を生成する信号生成部と、前記信号電荷を前記光電変換部から前記信号生成部へ転送する転送ゲートと、前記電気信号を処理する信号処理部と、を備え、
    前記転送ゲートが前記第１トランジスタのゲートであり、前記光電変換部が前記第１トランジスタのソースであり、前記信号生成部の半導体領域が前記第１トランジスタのドレインであり、前記信号処理部が前記第２トランジスタを含む、請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第１工程の前に、前記光電変換部の、前記信号電荷と同極性の電荷を多数キャリアとする半導体領域を形成する工程を有し、前記第４工程を前記第３工程の後に行う、請求項９乃至１０のいずれか一項に記載の半導体装置の製造方法。
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