JP2013080779A - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法、半導体装置に関し、詳しくは微細な配線を高精度に形成する技術に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device, and more particularly to a technique for forming fine wiring with high accuracy.
従来、基板に形成した半導体素子等の微細な配線材料として、Al(アルミニウム)やAl合金が用いられていた。しかし、Alは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。 Conventionally, Al (aluminum) or an Al alloy has been used as a fine wiring material such as a semiconductor element formed on a substrate. However, since Al has a low melting point and poor migration resistance, it has been difficult to cope with high integration and high speed of semiconductor elements.
このため、近年は配線材料として、Cu(銅)が用いられるようになっている。CuはAlより融点が高く、かつ電気抵抗率も低いため、LSI配線材料として有力である。しかし、配線材料としてCuが用いる際には微細加工が困難であるという課題があった。例えば、特許文献1には、絶縁層に溝を形成し、この溝の内部にCuを埋め込み、その後、溝からはみ出した余分なCuを除去することにより、微細な溝内にCu配線を形成する方法が提案されている。 For this reason, Cu (copper) has recently been used as a wiring material. Cu has a higher melting point than Al and has a lower electrical resistivity, and is therefore a promising LSI wiring material. However, when Cu is used as a wiring material, there has been a problem that microfabrication is difficult. For example, in Patent Document 1, a groove is formed in an insulating layer, Cu is embedded in the groove, and then Cu is removed from the groove, thereby forming a Cu wiring in a fine groove. A method has been proposed.
しかしながら、特許文献1に記載された発明では、溝の内部に隙間無くCuを埋め込むことが困難であるという課題があった。
即ち、溝の内部にスパッタリングによってCuを積層する場合、微細な溝の内部までCuが堆積せず、溝の内部は空洞のまま溝の開口端付近だけCuが堆積してしまう。
また、リフロー法によって溝の内部を溶融したCuによって埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融したCuとの濡れ性が悪く、溝の内部に空洞が生じた状態でCuが固化するという課題があった。
このように溝の内部に形成したCu配線に空洞が生じると、Cu配線の抵抗値が高くなり、断線の虞もある。
However, the invention described in Patent Document 1 has a problem that it is difficult to embed Cu without gaps in the groove.
That is, when Cu is laminated inside the groove by sputtering, Cu is not deposited up to the inside of the fine groove, and Cu is deposited only in the vicinity of the opening end of the groove while the inside of the groove is hollow.
In addition, when the inside of the groove is filled with molten Cu by the reflow method, the wettability with the molten Cu is poor with respect to the barrier metal layer previously formed on the inner wall surface of the groove, and a cavity is generated inside the groove. There existed a subject that Cu solidified in the state.
When a cavity is formed in the Cu wiring formed inside the groove in this way, the resistance value of the Cu wiring becomes high and there is a risk of disconnection.
本発明は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。 SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a semiconductor device manufacturing method and a semiconductor device capable of obtaining a wiring having excellent conductivity by embedding a conductive material in a fine groove without gaps. provide.
上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を提供する。
即ち、本発明の半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも該溝部の内壁面を覆う中間層を形成する中間層形成工程と、を少なくとも備えた半導体装置の製造方法であって、
前記中間層形成工程は、Cuを主成分としてMnが添加されたターゲットを前記基体に対向配置させ、前記基体および前記ターゲットが配されたプロセスチャンバー内にスパッタリングガスを導入して前記ターゲットをスパッタリングするとともに、前記基体および前記ターゲットを結ぶ方向に磁力線が生じるように磁場を形成し、前記溝部の内壁面にCuを主成分としMn化合物を含有する中間層を成膜する工程であることを特徴とする。
In order to solve the above problems, the present invention provides the following method for manufacturing a semiconductor device and semiconductor device.
That is, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device comprising at least a groove forming step for forming a groove in a substrate and an intermediate layer forming step for forming an intermediate layer covering at least the inner wall surface of the groove. A method,
In the intermediate layer forming step, a target containing Cu as a main component and added with Mn is disposed opposite to the substrate, and a sputtering gas is introduced into a process chamber in which the substrate and the target are arranged to sputter the target. And a step of forming a magnetic field so that magnetic lines of force are generated in a direction connecting the base and the target, and forming an intermediate layer containing Cu as a main component and containing a Mn compound on the inner wall surface of the groove. To do.
前記中間層形成工程の後工程において、前記中間層を加熱して、前記溝部の内壁面にMn化合物を含有するバリア層および該バリア層の表面にCuを主成分とする下地層を形成する加熱工程を更に備えたことを特徴とする。 In the subsequent step of the intermediate layer forming step, the intermediate layer is heated to form a barrier layer containing a Mn compound on the inner wall surface of the groove and a base layer mainly composed of Cu on the surface of the barrier layer. The method further includes a step.
前記下地層の内側領域に導電材料を埋め込む埋込工程を更に備えたことを特徴とする。 The method further includes an embedding step of embedding a conductive material in an inner region of the base layer.
前記Mn化合物は、Mn酸化物またはMn窒化物であることを特徴とする。 The Mn compound is Mn oxide or Mn nitride.
本発明の半導体装置は、前記各項記載の半導体装置の製造方法によって製造されたことを特徴とする。 The semiconductor device of the present invention is manufactured by the method for manufacturing a semiconductor device described in the above items.
本発明の半導体装置の製造方法、半導体装置によれば、中間層形成工程において、ターゲットと基体との間に磁力線が通るように磁場を発生させることによって、溝部の内壁面に均一な厚みで中間層を成膜することが可能になる。そして、溝部内部まで均等に中間層の構成材料が入り、溝部の内壁面に均一な厚みの中間層を成膜することができる。
これによって、導電材料を隙間無く緻密に溝部に埋め込むことが可能になり、微細な溝部の内部に隙間無く導電材料が埋め込まれた、導電性に優れた配線を備えた半導体装置を得ることが可能になる。
According to the method of manufacturing a semiconductor device and the semiconductor device of the present invention, in the intermediate layer forming step, a magnetic field is generated so that the magnetic lines of force pass between the target and the base, so that the intermediate wall surface has a uniform thickness on the inner wall surface of the groove. Layers can be deposited. And the constituent material of an intermediate | middle layer enters equally into a groove part, and can form the intermediate | middle layer of uniform thickness on the inner wall face of a groove part.
As a result, it is possible to embed a conductive material densely in the groove without a gap, and it is possible to obtain a semiconductor device having a wiring having excellent conductivity in which a conductive material is buried in a fine groove without a gap. become.
以下、本発明に係る半導体装置の製造方法、半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。 A semiconductor device manufacturing method and a semiconductor device according to the present invention will be described below with reference to the drawings. Note that this embodiment is described by way of example in order to better understand the gist of the invention, and does not limit the present invention unless otherwise specified. In addition, in the drawings used in the following description, in order to make the features of the present invention easier to understand, there is a case where a main part is shown in an enlarged manner for convenience, and the dimensional ratio of each component is the same as the actual one. Not necessarily.
(半導体装置)
図1は、本発明の半導体装置の一例を示す要部拡大断面図である。
半導体装置10は、基体11を備えている。基体11は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体11の一部に、例えば半導体素子等が形成されていてもよい。
(Semiconductor device)
FIG. 1 is an enlarged sectional view of an essential part showing an example of a semiconductor device of the present invention.
The
基体11の一面11aには、溝部(トレンチ)12が形成されている。溝部12は、例えば、基体11の一面11aから基体11の厚み方向に掘り下げられた幅が細く、かつ深い(アスペクト比の大きい)微細な溝からなる。溝部12の底部の幅Wは、例えば20nm〜50nm程度になるように形成される。また、溝部12の深さDは、例えば80nm〜200nm程度になるように形成される。このような溝部12の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。
A groove portion (trench) 12 is formed on one
溝部12には、その内壁面12aを覆うように、バリア層(バリアメタル)13が形成されている。バリア層13は、例えば、Mn酸化物やMn窒化物などから構成される。このようなバリア層13は、溝部12に形成した中間層に含まれるMn(マンガン)を内壁面12aに向けて熱拡散させ、酸素や窒素と反応させて形成する。このようなバリア層13の形成方法は後ほど詳述する。バリア層13は、厚みt1が例えば1nm〜3nm程度になるように形成される。
In the
更に、バリア層13を覆うように下地層14が形成されている。下地14は、例えばCu(銅)を主成分としてMn(マンガン)を含む材料から構成される。下地層14は、厚みt2が例えば3nm〜8nm程度になるように形成される。
Further, a
溝部12における下地層14の内側領域には、導電材料からなる導電体15が形成されている。導電体15は、Cuから構成されている。この導電体15は、下地層14の内側に、例えばスパッタリング法やメッキ成長法によってCuを堆積させることによって形成される。あるいは、下地層14の内側にシード層を形成し、このシード層を溶融(リフロー)することによって、溝部12を埋め込む導電体15を形成することも好ましい。導電体15は、例えば、基体11に形成された半導体素子の回路配線となる。
A
(半導体装置の製造方法)
図2、図3は、本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明の半導体装置を製造する際には、まず、基体11を用意する(図2(a)参照)。基体11としては、絶縁性基板、半導体基板が用いられる。絶縁性基板として、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、SiCウェーハなどが挙げられる。更に、基体11として半導体基板の一面に酸化膜などの絶縁層を形成したものを用いることも好ましい。基体11には、例えば、予め半導体素子(図示略)が形成されている。
(Method for manufacturing semiconductor device)
FIG. 2 and FIG. 3 are enlarged cross-sectional views of the relevant part showing the manufacturing method of the semiconductor device of the present invention step by step.
When manufacturing the semiconductor device of the present invention, first, the
次に、この基体11の一面11aに、所定の深さの溝部12を形成する(図2(b)参照:溝部形成工程)。溝部12は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体11の一面11aに溝部12を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。
Next, a
次に、溝部12の内壁面12aを含む基体11の一面11aに、所定の厚みの中間層16を形成する(図2(c)参照:中間層形成工程)。中間層16は、例えば、Cuを主成分とし、Mnを所定量(例えば0.2〜5原子%)含有したものからなる。
Next, an
図4は、中間層形成工程に用いられる成膜装置(スパッタリング装置)を示す概略断面図である。この成膜装置51は、DCマグネトロンスパッタリング方式のものであり、真空雰囲気の形成が可能なプロセスチャンバー52を備える。プロセスチャンバー52の天井部にはカソードユニットCが取り付けられている。なお、この実施形態では、以下、プロセスチャンバー52の天井部側を「上」とし、その底部側を「下」として説明する。
FIG. 4 is a schematic cross-sectional view showing a film forming apparatus (sputtering apparatus) used in the intermediate layer forming step. The
カソードユニットCは、ターゲット53を備え、このターゲット53はホルダ55に取り付けられている。ターゲット53は、中間層16を構成する成分、例えばCuを主成分とし、Mnが所定量(例えば0.2〜5原子%)添加された合金ターゲットであり、ターゲット53がマグネトロンスパッタされると、Cuを主成分とし、Mnが添加された合金材料からなるスパッタ粒子が放出される。
The cathode unit C includes a
さらに、カソードユニットCは、ターゲット3のスパッタ面(下面)53a前方にトンネル状の磁場を発生する第1磁場発生手段54を備えている。ターゲット53は、処理すべき基体11の形状に対応させて、スパッタ面53aの面積が基体11の表面積より大きくなるように公知の方法で所定形状(例えば、平面視円形)に形成されている。また、ターゲット53は、公知の構造を有するDC電源(スパッタ電源)59に電気的に接続され、所定の負の電位が印加されるようになっている。
Further, the cathode unit C includes first magnetic field generating means 54 that generates a tunnel-like magnetic field in front of the sputtering surface (lower surface) 53a of the target 3. The
第1磁場発生手段54は、スパッタ面53aと背向する側(上側)に配置され、ターゲット53に平行に配置されたヨーク54aと、ヨーク54aの下面にターゲット53側の極性を交互に変えて配置した磁石54b、54cとから構成されている。
The first magnetic field generating means 54 is arranged on the side (upper side) facing away from the sputtering
なお、磁石54b、54cの形状や個数は、放電の安定性やターゲットの使用効率の向上などの観点からターゲット53の前方に形成しようとする磁場に応じて適宜選択され、例えば、薄片状や棒状のものまたはこれらを適宜組み合わせて用いるようにしてもよく、また、第1磁場発生手段54がターゲット53の背面側で往復運動や回転運動するように構成してもよい。
The shape and the number of the
プロセスチャンバー52の底部には、ターゲット53に対向させてステージ40が配置され、基体11を位置決め保持できるようになっている。また、プロセスチャンバー52の側壁には、スパッタリングガスを導入するガス管41が接続され、その他端は、図示しないマスフローコントローラを介してガス源に連通している。さらに、プロセスチャンバー52には、ターボ分子ポンプやロータリポンプなどからなる真空排気手段42に通じる排気管42aが接続されている。
A
メタルイオン、希ガス(アルゴンなど)イオンおよび電子の入射方向を制御するための第2磁場発生手段43と第3磁場発生手段48は、プロセスチャンバー52の周囲に設置されている。
第2磁場発生手段53および第3磁場発生手段58は、ターゲット53および基体11の中心間を結ぶ垂直軸CLの周りで、かつ、上下方向に所定の間隔を存してプロセスチャンバー52の外側壁に設けたリング状のコイル支持体44,49にそれぞれ、導線45,60を巻回してなる第2コイル16および第3コイル61と、第2コイル46および第3コイル61の通電を可能とする電源装置47,62とを備えている。
The second magnetic field generating means 43 and the third magnetic field generating means 48 for controlling the incident directions of metal ions, rare gas (such as argon) ions and electrons are installed around the
The second magnetic field generating means 53 and the third magnetic field generating means 58 are arranged on the outer wall of the
ここで、コイルの個数、導線45の径や巻数は、例えば、ターゲット53の寸法、ターゲット53と基体11との間の距離、電源装置47,62の定格電流や発生させようとする磁場の強度(ガウス)に応じて適宜設定される。
Here, the number of coils, the diameter and the number of turns of the
電源装置47,62は、第2コイル46および第3コイル61への電流および電流の向きを任意に変更できる制御回路(図示せず)を備えた公知の構造のものである。本発明では、メタルイオン、アルゴンイオンおよび電子の入射方向を制御するために、第2コイル46に下向きの垂直磁場が発生するようにマイナスの電流を印加できるようになっている。 一方、第3コイル61には上向きの垂直磁場が発生するようにプラスの電流を印加できるようになっている。
The
図5は、第2磁場発生手段43および第3磁場発生手段48によって形成される磁力線Mを示す説明図である。ここで磁力線Mは矢印を用いて図示しているが、この矢印は説明のための便宜上のためのもので、磁場の方向を限定するものではない。N→S、S→Nの方向、どちらも含める。 FIG. 5 is an explanatory diagram showing lines of magnetic force M formed by the second magnetic field generating means 43 and the third magnetic field generating means 48. Here, although the magnetic lines of force M are illustrated using arrows, the arrows are for convenience of explanation and do not limit the direction of the magnetic field. Both N → S and S → N directions are included.
図5は、第2コイル46、第3コイル61ともにマイナスの電流を印加した場合の磁力線M1を示している。第2コイル46および第3コイル61にマイナスの電流を印加することによって、ターゲット53と基体11との間に磁力線M1が通るように磁場が発生する。
FIG. 5 shows the lines of magnetic force M <b> 1 when a negative current is applied to both the
このような構成の成膜装置51のプロセスチャンバー52内部を真空排気手段42によって真空排気しつつ、ガス管41からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し(例えば反応ガスが酸素の場合、流量が0.1sccm以上5sccm以下)、プロセスチャンバー52内部に大気圧よりも低い成膜雰囲気(例えば全圧が10−4Pa以上10−1Pa以下)を形成する。
While evacuating the inside of the
そして、プロセスチャンバー52を接地電位に置き、プロセスチャンバー52内部の成膜雰囲気を維持しながら、ターゲット53に負電圧を印加するとターゲット53はマグネトロンスパッタされる。ターゲット53がマグネトロンスパッタされると、Cuを主成分とし、Mnが添加された合金材料からなるスパッタ粒子が放出される。
この時、第2コイル46、第3コイル61ともにマイナスの電流を印加することによって、基体11とターゲット53とを結ぶ方向に磁力線M1が生じるように磁場が発生する。
Then, when the
At this time, by applying a negative current to both the
放出されたスパッタ粒子と、反応ガスは基体11に溝部12が形成された一面11aに入射し、その表面、および溝部12の内壁面に上記合金材料に反応ガスが含有された薄膜が成長する。このとき、ステージ40には高周波電圧(0Vを含む)が印加されており、基材11の溝部12が形成された一面11aには高周波電圧の大きさに応じた量のプラズマが入射し、表面に成長する薄膜がエッチングされる。
The released sputtered particles and the reactive gas are incident on one
負電圧と高周波電圧の大きさは、薄膜がエッチングされないと仮定した時の薄膜の膜厚成長速度(スパッタ速度)が、薄膜が成長せずにエッチングだけされると仮定した時の膜厚減少速度(エッチング速度)よりも大きくなるよう設定されており、溝部12の側壁及び底面などの内壁面と、基材11の一面11aには、図2(c)に示すように中間層16が成長する(中間層形成工程)。
The negative voltage and the high-frequency voltage indicate that the film thickness growth rate (sputtering rate) when the thin film is not etched is the film thickness decrease rate when the thin film is assumed to be etched without growth. As shown in FIG. 2C, the
このような中間層16の形成時に、第2コイル46および第3コイル61によってターゲット53と基体11との間に磁力線M1が通るように磁場を発生させることによって、溝部12の内壁面に均一な厚みで中間層16を成膜することが可能になる。
When the
即ち、ターゲット53と基体11との間に磁力線M1を印加せずに中間層を成膜すると、溝部12の開口端付近に過剰に中間層の構成物が堆積し、溝部12の開口端が閉塞ないし狭められることがある。この状態で、後工程で溝部の内側に導電体を埋め込むと、溝部の内部に空洞が生じてしまい、断線や導通不良の原因となる。
That is, when the intermediate layer is formed without applying the magnetic force line M1 between the
しかしながら、中間層16の形成時にターゲット53と基体11との間に磁力線M1が通るように磁場を発生させることによって、溝部12内部まで均等に中間層16の構成材料が入り、溝部12の内壁面に均一な厚みの中間層16を成膜することができる。
However, when the
次に、基体11に形成した中間層16を加熱して、溝部12の内壁面にMn化合物を含有するバリア層13と、このバリア層13の表面にCuを主成分とする下地層14とを形成する(図3(a)参照:加熱工程)。
Next, the
図6は基体を加熱する加熱装置の一例を示す概略断面図である。
加熱装置65は加熱室66と、加熱室66に接続された真空排気系67とを有している。真空排気系67を起動して加熱室66の内部に真空雰囲気を形成し、その真空雰囲気を維持したまま、中間層16が形成された基材11を加熱室36に搬入する。
FIG. 6 is a schematic sectional view showing an example of a heating device for heating the substrate.
The
加熱室66の内部にはヒータ68が配置されており、該ヒータ68に通電し、中間層16の酸化を防止するために、真空雰囲気を維持しながら基材11を中間層形成工程時に昇温する温度よりも高い温度(例えば350℃で2時間)で加熱して、中間層16をアニール処理する。
A
図3a下部の拡大図に示すように、中間層16に含まれるMnはCu中での拡散速度が速く、アニール処理の時に中間層16が昇温すると、中間層16に含まれるMnが拡散して、溝部12の内壁面に到達する。
Mnは窒素と酸素に対する反応性がCuよりも高く、しかも、中間層16に上述した反応ガスが添加されることで反応性がより高められている。
As shown in the enlarged view at the bottom of FIG. 3a, Mn contained in the
Mn has a higher reactivity with respect to nitrogen and oxygen than Cu, and the reactivity is further enhanced by adding the above-described reaction gas to the
ここで、例えば基材11がSiNのような窒化物、あるいはSiO2のような酸化物で構成されている場合、Mnは基材11の界面で、基材11に含まれる酸化物や窒化物と反応し、窒化マンガンや酸化マンガンが析出する。
このとき、反応ガスが窒素を含む場合は、反応ガスの窒素とMnの反応物である窒化マンガンが各界面に析出し、反応ガスが酸素を含む場合は反応ガスの酸素とMnの反応物である酸化マンガンが各界面に析出する。
Here, for example, when the
At this time, when the reaction gas contains nitrogen, manganese nitride, which is a reaction product of nitrogen and Mn of the reaction gas, precipitates at each interface, and when the reaction gas contains oxygen, it is a reaction product of oxygen and Mn of the reaction gas. Some manganese oxide is deposited at each interface.
このようなMnの熱拡散、および酸化反応や窒化反応によって、溝部12の内壁面12aおよび基材11の一面11aには、窒化マンガンや酸化マンガンからなるバリア層13が形成される。また、中間層16の主成分であるCuと、Mnと反応ガスの一部はバリア層13の表面上に残り、その残った中間層16が下地層14となる。
The
下地層14は中間層16と同様にCuを主成分としており、Cuは酸化ケイ素やケイ素に拡散しやすいが、酸化マンガンと窒化マンガンはCuの拡散を遮蔽する性質を有しているため、Cuはバリア層13によって遮蔽され、基材11には侵入しない。
The
次に、下地層の内側領域に導電材料を埋め込む(図3(b)参照:埋込工程)。
基材11の溝部12に形成された下地層14の内側領域に、例えば、Cuからなる導電材料Mを埋め込む際には、スパッタリング法を用いることができる。
スパッタリング法によって導電材料を埋め込む場合、図4に示す成膜装置を用いてターゲット53をCuとして、下地層14の内側領域を含む基体11の一面11a側にCuからなる導電材料を堆積させる。
Next, a conductive material is embedded in the inner region of the base layer (see FIG. 3B: embedding step).
For example, when the conductive material M made of Cu is embedded in the inner region of the
When the conductive material is embedded by sputtering, the conductive material made of Cu is deposited on the one
この後、溝部12を除いた基体11の一面11aに積層されているバリア層13、下地層14および導電材料Mを除去する(図3(c)参照)。これによって、それぞれの溝部12ごとに、溝部12を埋め込む導電体15、即ち回路配線が形成される。
Thereafter, the
10 半導体装置、11 基体、12 溝部(トレンチ)、13 バリア層、14 下地層、15 導電体(回路配線)、16 中間層。
DESCRIPTION OF
Claims (5)
前記中間層形成工程は、Cuを主成分としてMnが添加されたターゲットを前記基体に対向配置させ、前記基体および前記ターゲットが配されたプロセスチャンバー内にスパッタリングガスを導入して前記ターゲットをスパッタリングするとともに、前記基体および前記ターゲットを結ぶ方向に磁力線が生じるように磁場を形成し、前記溝部の内壁面にCuを主成分としMn化合物を含有する中間層を成膜する工程であることを特徴とする半導体装置の製造方法。 An intermediate layer forming step of forming an intermediate layer covering an inner wall surface of the base groove portion, and a method of manufacturing a semiconductor device comprising at least
In the intermediate layer forming step, a target containing Cu as a main component and added with Mn is disposed opposite to the substrate, and a sputtering gas is introduced into a process chamber in which the substrate and the target are arranged to sputter the target. And a step of forming a magnetic field so that magnetic lines of force are generated in a direction connecting the base and the target, and forming an intermediate layer containing Cu as a main component and containing a Mn compound on the inner wall surface of the groove. A method for manufacturing a semiconductor device.
A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 1.
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| KR20210002565A (en) | 2018-08-10 | 2021-01-08 | 가부시키가이샤 아루박 | Sputtering device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277390A (en) * | 2004-02-27 | 2005-10-06 | Handotai Rikougaku Kenkyu Center:Kk | Semiconductor device and manufacturing method thereof |
| WO2008007732A1 (en) * | 2006-07-14 | 2008-01-17 | Ulvac, Inc. | Method for manufacturing semiconductor device |
| WO2009157439A1 (en) * | 2008-06-26 | 2009-12-30 | 株式会社アルバック | Sputtering apparatus and sputtering method |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277390A (en) * | 2004-02-27 | 2005-10-06 | Handotai Rikougaku Kenkyu Center:Kk | Semiconductor device and manufacturing method thereof |
| WO2008007732A1 (en) * | 2006-07-14 | 2008-01-17 | Ulvac, Inc. | Method for manufacturing semiconductor device |
| WO2009157439A1 (en) * | 2008-06-26 | 2009-12-30 | 株式会社アルバック | Sputtering apparatus and sputtering method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210002565A (en) | 2018-08-10 | 2021-01-08 | 가부시키가이샤 아루박 | Sputtering device |
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