JP2013069999A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2013069999A JP2013069999A JP2011209267A JP2011209267A JP2013069999A JP 2013069999 A JP2013069999 A JP 2013069999A JP 2011209267 A JP2011209267 A JP 2011209267A JP 2011209267 A JP2011209267 A JP 2011209267A JP 2013069999 A JP2013069999 A JP 2013069999A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- semiconductor
- semiconductor element
- semiconductor device
- support substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H10W72/0198—
-
- H10W72/877—
-
- H10W90/722—
-
- H10W90/724—
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
Description
本発明の実施形態は、半導体装置とその製造方法に関する。 Embodiments described herein relate generally to a semiconductor device and a manufacturing method thereof.
近時、積層型半導体装置として、貫通電極(TSV)を有する半導体チップを縦方向に積層することによって、集積密度や動作速度等の向上を図ったものが知られている。このような半導体装置においては、半導体チップ同士はフリップチップ接続により接続されるとともに、半導体チップ間の十数μm程度の微小な隙間にアンダーフィル材(液状硬化性樹脂)が充填されて封止される。アンダーフィル材の充填は、積層した半導体チップの側面に供給したアンダーフィル材が毛細管現象によってチップ間の隙間に浸透していくのを利用して行われる。 Recently, as a stacked semiconductor device, a semiconductor chip having through electrodes (TSV) stacked in the vertical direction to improve the integration density and the operation speed is known. In such a semiconductor device, the semiconductor chips are connected to each other by flip-chip connection, and an underfill material (liquid curable resin) is filled in a minute gap of about 10 μm or more between the semiconductor chips and sealed. The The underfill material is filled by utilizing the underfill material supplied to the side surfaces of the stacked semiconductor chips permeating into the gaps between the chips by capillary action.
ところが、この場合、積層する半導体チップの数が多くなり高さが高くなると、アンダーフィル材も高い位置まで供給しなければならず、必然的にアンダーフィル材は水平方向に拡がり、周辺のボンディングパッド等の汚染や半導体装置の大型化を招くおそれがあった。 However, in this case, when the number of semiconductor chips to be stacked increases and the height increases, the underfill material must be supplied to a high position, and the underfill material inevitably spreads in the horizontal direction, and the peripheral bonding pads. There is a risk of causing contamination and the enlargement of the semiconductor device.
本発明が解決しようとする課題は、半導体チップの積層数が多くなっても、高い位置にある半導体チップ間までアンダーフィル材を水平方向に過度に拡げることなく供給することができ、周辺のボンディングパッド等の汚染や装置の大型化を防止することができる半導体装置とその製造方法を提供することにある。 The problem to be solved by the present invention is that even when the number of stacked semiconductor chips is increased, it is possible to supply the underfill material between the semiconductor chips at high positions without excessively spreading in the horizontal direction. An object of the present invention is to provide a semiconductor device capable of preventing contamination of pads and the like and an increase in size of the device, and a manufacturing method thereof.
実施形態の半導体装置は、一主面に凹部を形成した支持基板と、前記凹部内に収容された複数の半導体素子からなる積層体と、前記凹部内に充填され、前記積層体を封止するアンダーフィル材とを具備する。前記積層体は、前記凹部の底面側に配置された貫通電極を有しない半導体素子と、この半導体素子上に一段または多段にフリップチップ接続された貫通電極を有する半導体素子からなる。 The semiconductor device according to the embodiment includes a support substrate having a recess formed on one main surface, a stacked body including a plurality of semiconductor elements housed in the recess, and the recess is filled to seal the stacked body. And an underfill material. The laminated body includes a semiconductor element that does not have a through electrode disposed on the bottom surface side of the recess, and a semiconductor element that has a through electrode that is flip-chip connected to the semiconductor element in one or more stages.
以下、図面を参照して、実施形態を説明する。 Hereinafter, embodiments will be described with reference to the drawings.
(第1の実施形態)
図1は、第1の実施形態による半導体装置の構造を示す断面図である。
(First embodiment)
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
図1に示す半導体装置(半導体パッケージ)10は、いわゆる積層型半導体装置であり、複数の半導体素子(半導体チップ)1a〜1dが積層されている。なお、この実施形態では、半導体素子(半導体チップ)の積層数が4層である場合を中心に説明するが、半導体素子(半導体チップ)の積層数は特に限定されるものではなく、例えば、2層、8層、16層、32層等であってもよい。 A semiconductor device (semiconductor package) 10 shown in FIG. 1 is a so-called stacked semiconductor device, in which a plurality of semiconductor elements (semiconductor chips) 1a to 1d are stacked. In this embodiment, the case where the number of stacked semiconductor elements (semiconductor chips) is four will be mainly described. However, the number of stacked semiconductor elements (semiconductor chips) is not particularly limited. It may be a layer, 8 layers, 16 layers, 32 layers, or the like.
複数の半導体素子1a〜1dは、いずれもシリコン基板等の半導体基板からなる。そのうちの1つ、すなわち半導体素子1aは、貫通電極を有さず、その一方の面に電極パッド2aが形成されたものである。一方、残りの半導体素子1b〜1dは、貫通電極2b〜2dを有するもので、その両面には、それぞれ各貫通電極2b〜2dに一体に設けられた接続パッド(図示せず)が設けられている。
Each of the plurality of
そして、これらの複数の半導体素子1a〜1dは、貫通電極を有さない半導体素子1a上に、貫通電極2b〜2dを有する半導体素子1b〜1dをフリップチップ接続した構造を有している。すなわち、貫通電極を有さない半導体素子1aの電極パッド2aと、これに隣接する貫通電極2bを有する半導体素子1bの半導体素子1a側の接続パッドが、半田バンプ等の金属バンプ3aで接続され、貫通電極2bを有する半導体素子1bの他側の接続パッドが、それに隣接する貫通電極2cを有する半導体素子1cの半導体素子1b側の接続パッドと、半田バンプ等の金属バンプ3bで接続されている。同様に、貫通電極2cを有する半導体素子1cの他側の接続パッドが、それに隣接する貫通電極2dを有する半導体素子1dの半導体素子1c側の接続パッドと、半田バンプ等の金属バンプ3cで接続されている。
The plurality of
このようにフリップチップ接続されて積層体4とされた複数の半導体素子1a〜1dは、支持基板5の一方の主面に形成された凹部5a内に収容されるとともに、凹部5a内にアンダーフィル材6が充填されている。支持基板5を備えることで、アンダーフィル材6を水平方向に拡げることなく各半導体素子1a〜1d間の間隙に充填することができる。
The plurality of
すなわち、支持基板5は、アンダーフィル材6の水平方向の拡がりを防止する機能を有するものである。したがって、支持基板5を構成する材料は、このような機能を有することができるもの、換言すると、アンダーフィル材6を充填したときに変形しないものであればよく、金属、樹脂、セラミック等、各種の材料を使用することができる。加工の容易さ等の観点からは、金属もしくは樹脂が好ましい。また、アルミ等のシールド性を有する金属材料を用いれば、ノイズに対するシールド効果を付与することができる。また、銅等の熱伝導性の高い材料を用いれば、半導体素子1a〜1dの熱を外部に放出する放熱材としての機能を併せ有することができる。また、42アロイは、線膨張率がシリコンと近似していることから、半導体素子1a〜1dを構成する半導体基板としてシリコン(Si)基板を用いた場合には好ましい。
That is, the
なお、支持基板5は、そのまま半導体装置10の構成部材となるため、半導体装置の製造工程中の半導体素子1a〜1dや後述する配線基板7の反りを抑制する機能を併せ有することができる。また、支持基板5は、半導体素子1a〜1dの搬送部材としての機能を併せ有することができる。
In addition, since the
支持基板5は、例えば、底部を金属材料で形成し、側部をプラスチック材料で形成したり、本体をプラスチック材料で形成し、その底部下面に金属材料を貼り付ける等の複合構造としてもよい。このような例においては、後述するように、半導体装置10の製造工程における支持基板5の切断作業を容易なものとすることができる。
The
半導体装置10の小型化、薄型化のためには、支持基板5の高さhは、例えば、図1に示すような半導体素子の積層数が4層の場合、0.4〜0.7mm、積層数が8の場合、0.6〜0.9mm、積層数が16の場合、0.8〜1.1mmとすることが好ましい。また、支持基板5の外縁から半導体素子1a〜1dの端部までの距離wは、320μm以下、好ましくは320〜200μmとすることが好ましい。さらに、支持基板5の底部の厚みdは、300μm以下、好ましくは100〜150μmとすることが好ましい。
In order to reduce the size and thickness of the
また、支持基板5の凹部5a内に充填されるアンダーフィル材6としては、例えばエポキシ系樹脂が用いられる。アンダーフィル材6に用いる樹脂は、各半導体素子1a〜1d間に十分に充填され、かつボイドの発生がない材料を選択することが好ましい。
Moreover, as the
複数の半導体素子1a〜1dは、貫通電極を有さない半導体素子1aが支持基板5の底面側に位置するように収容されている。半導体素子1aは、支持基板5の底面にダイアタッチフィルム(DAF)のような接着剤8によって接着固定されている。
The plurality of
図1に示す半導体装置10は、支持基板5の凹部5a内に収容された半導体素子1a〜1dを外部に接続するための配線基板7をさらに備えている。
The
配線基板7には、例えば樹脂基板、セラミックス基板、ガラス基板等の絶縁基板を基材として用いた多層配線基板が使用される。樹脂基板を適用した配線基板7としては、一般的な多層銅張積層板(多層プリント配線板)等が挙げられる。配線基板7の一方の面には、電極パッド7aが設けられ、その上に半田バンプ等の外部電極11が固定されている。また、配線基板7の他方の面には、表面配線層7b及び電極パッド(図示せず)が設けられており、この配線基板7の電極パッドと凹部5a内の最上層(図1では、最も下方に位置している)の半導体素子1dの配線基板7側の電極パッドとが半田バンプ等の金属バンプ12で接続されている。配線基板7の内部には、さらに表面配線層7bと外部電極11側の電極パッド7aに接続された内層配線層7cが設けられている。外部電極11と半導体素子1dとは、外部電極11側の電極パッド7a、内層配線層7c、表面配線層7b、半導体素子1d側の電極パッド、及び金属バンプ12を介して電気的に接続されている。
As the
支持基板5と半導体素子1a〜1dとアンダーフィル材6からなるモジュールと、配線基板3との間の間隙に、アンダーフィル材13が充填され固化されている。以下、支持基板5の凹部5a内に充填されたアンダーフィル材6を第1のアンダーフィル材6と称し、支持基板5と半導体素子1a〜1dとアンダーフィル材6からなるモジュールと配線基板7との間の間隙に充填されたアンダーフィル材13を第2のアンダーフィル材13と称する。この第2のアンダーフィル材13には、第1のアンダーフィル材6に用いたものと同様の樹脂を用いることができる。はみ出し量低減の観点からはフィルム状の封止材、NCF(Non Conductive Film)等の使用も好ましい。
An
次に、この実施形態による半導体装置10の製造工程について、図2及び図3を用いて説明する。
Next, the manufacturing process of the
まず、図2(a)に示すように、一方の主面に、凹部5aが複数(図面の例では、2つのみ示している)形成された支持基板5Aを用意し、その凹部5a内に、複数の半導体素子1a〜1dを順に積層しながら配置する。配置する半導体素子1a〜1dのうち、まず、貫通電極を有さない半導体素子1aを、凹部5aの底面に、電極パッド2a形成面を上方に向けて固定する。固定にはダイアタッチフィルムのような接着剤8を用いる。次いで、この半導体素子1a上に、残りの半導体素子1b〜1dを順次積層する。このとき、各半導体素子1a〜1dの対向する電極パッド間を半田バンプ等の金属バンプ3a〜3cで接続しながら積層する。
First, as shown in FIG. 2A, a
支持基板5Aの凹部5aは、収容する半導体素子1a〜1dを積層し接続したときに、最上層の半導体素子1dの上面が少なくとも支持基板5Aの上面から露出しないような深さを有する。また、凹部5aは、後工程で切断したときに凹部の側面にその機能を損なわないだけの厚さ、例えば0.1〜0.3mmの厚さの側壁が残るような幅が設けられている。
The
このようにして、支持基板5Aに設けられた各凹部5a内への複数の半導体素子1a〜1dの積層体4の収容が完了したら、図2(b)に示すように、各凹部5aにアンダーフィル材6を充填し硬化させる。アンダーフィル材6は、凹部5aの側壁と半導体素子1a〜1dの積層体4の側面との間に供給し、積層した各半導体素子1a〜1dの間隙に充填させる。充填が完了したところで、アンダーフィル材6を硬化させる。
In this way, when the stack 4 of the plurality of
なお、アンダーフィル材6を充填する前に、最上層の半導体素子1dの上面に電極パッドを形成しておくが、アンダーフィル材6を充填する際、これらの電極パッドが露出するようにする。電極パッドは、場合により、次の平坦化処理あるいはそれに続く金属バンプ形成工程で露出させてもよい。
Before filling the
次に、図2(c)に示すように、アンダーフィル材6の上面、必要に応じて、さらに支持基板5Aの上面を平坦化した後、露出させた半導体素子1d上面の電極パッド上に半田ボール等を搭載して金属パンプ12を形成する。
Next, as shown in FIG. 2C, the upper surface of the
次に、図3(d)に示すように、支持基板5をダイシングテープ等(図示せず)に固定した後、ダイヤモンドブレード等のブレードを用いて切断し、1つの凹部5aが形成された支持基板5と、この凹部5aに収容された4つの半導体素子1a〜1dと、アンダーフィル材6からなるモジュールに個片化する。図3(d)中、符号31はブレードによる切断部を示している。前述したように、支持基板5として、全体がプラスチック材料からなるものや、底部を金属材料で形成し、側部をプラスチック材料で形成したり、プラスチック材料からなる支持基板の下面に金属材料を貼り付けたもの等を使用した場合には、切断作業が容易となる。
Next, as shown in FIG. 3 (d), the
次に、図3(e)に示すように、上記各モジュールの上下を反転させて、内層配線層7c、表面配線層7b、電極パッドが形成された配線基板7の電極パッドと、半導体素子1dの上面に形成された電極パッドとを金属バンプ12で接続し、さらに、半導体素子1dと配線基板7との間の間隙にアンダーフィル材13を充填し硬化させる。
Next, as shown in FIG. 3E, the above modules are turned upside down, and the
次に、図3(f)に示すように、配線基板7の下面に電極パッド7aを形成し、半田ボール等を搭載して外部電極11を形成する。その後、支持基板5の切断部31の位置で配線基板7をブレードを用いて切断することにより、図1に示す半導体装置10が作製される。
Next, as shown in FIG. 3 (f), electrode pads 7 a are formed on the lower surface of the
以上説明した製造方法では、支持基板5を切断してモジュールを作製した後、配線基板7に搭載している。この方法では、配線基板7上の電極パッドと半導体素子1d上の電極パッド上に設けた金属バンプ12の位置合わせの自由度が増す。つまり、配線基板7上の電極パッドと半導体素子1d上の金属バンプ12の位置に多少の位置ずれがあっても、搭載するモジュールの位置を制御することができ、配線基板7上の電極パッドと半導体素子1d上の金属バンプ12との接続信頼性を向上させることができる。
In the manufacturing method described above, a module is manufactured by cutting the
また、この方法では、図2(a)の工程において、支持基板5Aの凹部5a内で、半導体素子1a〜1dを積層しているが、このような半導体素子1a〜1dの積層を別のステージ上で積層し、積層体4として凹部5a内に収容するようにしてもよい。
In this method, the
(第2の実施形態)
図4は、第2の実施形態による半導体装置(半導体パッケージ)20の構造を示す断面図である。なお、本実施形態においては、重複する説明を避けるため、第1の実施の形態と共通する点については説明を省略または簡略化し、相違点を中心に説明する。
(Second Embodiment)
FIG. 4 is a cross-sectional view showing the structure of the semiconductor device (semiconductor package) 20 according to the second embodiment. In the present embodiment, in order to avoid overlapping description, description of points common to the first embodiment will be omitted or simplified, and differences will be mainly described.
図4に示す半導体装置(半導体パッケージ)20は、図1に示す半導体装置10において、支持基板5の凹部5a内に収容された半導体素子1a〜1dを外部に接続するため、配線基板7に代えて再配線層41を備えたものである。
A semiconductor device (semiconductor package) 20 shown in FIG. 4 replaces the
再配線層41は、支持基板5の凹部5a形成面上に、第1の絶縁膜42を介して設けられている。再配線層41の一端は、半導体素子1dの再配線層41側の面に形成された電極パッドに接続され、他端にはポスト43を介して半田バンプ等の外部電極が形成されている。図4において、符号44及び45は、再配線層41と外部電極11形成面とに間に形成された第2の絶縁膜及びエポキシ樹脂等からなる樹脂層を示している。なお、図面では、第2の絶縁膜44は、第1の絶縁膜42と一体のものとして示している。
The
第2に実施形態においても、第1の実施の形態と同様の効果を得ることができる。また、この実施形態では、外部に接続するために再配線層技術を利用しているので、半導体装置の一層の小型化、薄型化を実現することができる。 Second, the same effects as those of the first embodiment can be obtained in the second embodiment. In this embodiment, since the redistribution layer technology is used to connect to the outside, the semiconductor device can be further reduced in size and thickness.
次に、この実施形態による半導体装置20の製造工程について、図5及び図6を用いて説明する。
Next, the manufacturing process of the
この半導体装置20は、上述したように、半導体素子1a〜1dを外部に接続するため、再配線層41を備えたものである。したがって、その製造にあたっては、図5(c)に示すように、アンダーフィル材6の上面、必要に応じて、さらに支持基板5Aの上面を平坦化した後、その平坦化した面に、常法により、図4に示したような、半導体素子1d上面に設けられた電極パッドに接続された再配線層41を含む層を形成する(図6(d))。
As described above, the
次に、ポスト43上に、半田ボール等を搭載して外部電極11を形成し、さらに、支持基板5Aをダイシングテープ等(図示せず)に固定し、ダイヤモンドブレード等のブレードを用いて支持基板5A、その上面の第1及び第2の絶縁膜42及び44、樹脂層45を切断する(図6(e))。これにより、図4に示す半導体装置20が作製される。
Next, a solder ball or the like is mounted on the
なお、この製造方法において、図6(c)までの工程は、それぞれ前述した図2(a)及び図2(b)の工程と同様であり、説明を省略する。 In this manufacturing method, the steps up to FIG. 6C are the same as the steps of FIG. 2A and FIG.
以上説明した少なくとも一つの実施形態によれば、凹部を形成した支持基板によって、アンダーフィル材の水平方向の拡がりを抑制できるので、半導体素子の積層数が多くても、上層の半導体素子の間隙に充填するのに必要な高さにまで少ない使用量でアンダーフィル材を供給することができる。しかも、凹部の側壁や底部の厚さを薄くすることができるため、半導体装置がそのために大型化したり厚肉化したりすることもない。 According to at least one of the embodiments described above, since the underfill material can be prevented from spreading in the horizontal direction by the support substrate in which the recesses are formed, even if the number of stacked semiconductor elements is large, the gap is formed between the upper semiconductor elements. The underfill material can be supplied in a small amount of use up to the height required for filling. In addition, since the thickness of the side wall and the bottom of the recess can be reduced, the semiconductor device does not increase in size or thickness.
また、支持基板は、そのまま半導体装置の構成部材となるため、半導体装置の製造工程中の半導体素子の反りを抑制することが可能になる。また、支持基板が半導体素子の搬送部材として機能することができるため、半導体装置の一括組み立てが可能にあり、生産性を高めることができる。さらに、ノイズに対するシールド効果を付与することが可能になる。 In addition, since the support substrate becomes a constituent member of the semiconductor device as it is, it is possible to suppress warping of the semiconductor element during the manufacturing process of the semiconductor device. In addition, since the support substrate can function as a transport member for the semiconductor element, the semiconductor devices can be collectively assembled, and productivity can be increased. Furthermore, it becomes possible to provide a shielding effect against noise.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although several embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1a〜1d…半導体素子(半導体チップ)、2b〜2d…貫通電極、4…積層体、5…支持基板、5a…凹部、6…(第1の)アンダーフィル材、7…配線基板、10,20…半導体装置(半導体パッケージ)、11…外部電極、13…(第2の)アンダーフィル材、31…切断部、41…再配線層。
DESCRIPTION OF
Claims (5)
前記積層体は、前記凹部の底面側に配置された貫通電極を有さない半導体素子と、この半導体素子上に一段または多段にフリップチップ接続された貫通電極を有する半導体素子からなることを特徴とする半導体装置。 A support substrate having a recess formed on one main surface; a laminate composed of a plurality of semiconductor elements housed in the recess; and an underfill material that fills the recess and seals the laminate. ,
The laminated body is composed of a semiconductor element having no through electrode disposed on the bottom surface side of the recess and a semiconductor element having a through electrode flip-chip connected to the semiconductor element in one or more stages. Semiconductor device.
前記支持基板の前記凹部の底面に、貫通電極を有さない半導体素子を配置する工程と、
前記貫通電極を有さない半導体素子上に、貫通電極を有する複数の半導体素子をフリップチップ接続して順に積層する工程と、
前記凹部内にアンダーフィル材を充填して、前記積層体を封止する工程と
を具備することを特徴とする半導体装置の製造方法。 Preparing a support substrate having a recess formed on one main surface;
Placing a semiconductor element having no through electrode on the bottom surface of the recess of the support substrate;
A step of stacking a plurality of semiconductor elements having through electrodes on a semiconductor element not having the through electrodes by flip chip connection in order;
A step of filling the recess with an underfill material and sealing the stacked body.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011209267A JP2013069999A (en) | 2011-09-26 | 2011-09-26 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011209267A JP2013069999A (en) | 2011-09-26 | 2011-09-26 | Semiconductor device and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013069999A true JP2013069999A (en) | 2013-04-18 |
Family
ID=48475299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011209267A Withdrawn JP2013069999A (en) | 2011-09-26 | 2011-09-26 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013069999A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105428341A (en) * | 2014-09-16 | 2016-03-23 | 株式会社东芝 | Semiconductor Device, And Method For Manufacturing Semiconductor Device |
| US9601465B2 (en) | 2013-10-16 | 2017-03-21 | Samsung Electronics Co., Ltd. | Chip-stacked semiconductor package and method of manufacturing the same |
-
2011
- 2011-09-26 JP JP2011209267A patent/JP2013069999A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9601465B2 (en) | 2013-10-16 | 2017-03-21 | Samsung Electronics Co., Ltd. | Chip-stacked semiconductor package and method of manufacturing the same |
| CN105428341A (en) * | 2014-09-16 | 2016-03-23 | 株式会社东芝 | Semiconductor Device, And Method For Manufacturing Semiconductor Device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8786102B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5579402B2 (en) | Semiconductor device, method for manufacturing the same, and electronic device | |
| JP5543125B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP5936968B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11239223B2 (en) | Semiconductor device and manufacturing method thereof | |
| TW201511209A (en) | Semiconductor device and method of manufacturing the same | |
| US10510720B2 (en) | Electronic package and method for fabricating the same | |
| TW201336039A (en) | Method of manufacturing a semiconductor device | |
| TWI550729B (en) | Semiconductor device manufacturing method and semiconductor device | |
| KR20180027679A (en) | Semiconductor package and method of fabricating the same | |
| JP2007273782A (en) | Manufacturing method of semiconductor device | |
| JP2015177061A (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP2016062995A (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2012212786A (en) | Manufacturing method of semiconductor device | |
| JP2014007228A (en) | Semiconductor device and manufacturing method of the same | |
| JP2012142536A (en) | Semiconductor device and manufacturing method of the same | |
| JP2015177007A (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP2014049592A (en) | Semiconductor device manufacturing method | |
| JP2012199342A (en) | Method for manufacturing resin-molded substrate, and resin-molded substrate | |
| CN106206329A (en) | Semiconductor device | |
| JP5459108B2 (en) | Component built-in wiring board | |
| JP6486855B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2012209449A (en) | Method of manufacturing semiconductor device | |
| JP2012146853A (en) | Method of manufacturing semiconductor device | |
| CN102664170B (en) | Semiconductor package structure and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20141202 |