JP2013058640A

JP2013058640A - 半導体装置

Info

Publication number: JP2013058640A
Application number: JP2011196485A
Authority: JP
Inventors: Kenji Takada; 賢治高田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-09-08
Filing date: 2011-09-08
Publication date: 2013-03-28
Also published as: US20130062625A1; US8816388B2

Abstract

【課題】本実施形態は、面積効率に優れた半導体装置を実現することを目的としている。
【解決手段】本実施形態の半導体装置は、半導体基板と、半導体基板上に形成された電界効果トランジスタと、前記電界効果トランジスタの形成領域に隣接するダイオード形成領域とを備え、前記ダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され、前記ダイオード形成領域内は櫛状に並んだアノード電極とカソード電極から形成され、前記アノード電極とカソード電極は、電界効果トランジスタを構成する櫛状にならんだゲート電極、ソース電極およびドレイン電極とは電極方向とは異なる方向となるように形成されることを特徴とする。
【選択図】図１

Description

本発明の実施の形態は、半導体装置に関する。

ＧａＮやＳｉＣやダイヤモンドなどのワイドギャップ半導体は、Ｓｉに比べて、絶縁破壊電圧、電子移動度、熱伝導率などの半導体装置として重要な要素が優れているという特徴があり、製品化を目指して近年盛んに研究開発が行われている。特に、ＡｌＧａＮ／ＧａＮなどのヘテロ接合チャネルをもつＨＥＭＴ構造では、高い電子移動度とキャリア密度を有する。この事から、ＧａＮデバイスはＳｉデバイスに対して、優れた高周波特性や低オン抵抗を実現可能であり、パワーエレクトロニクス分野における次世代のスイッチング素子として、多くの期待を集めている。

ただし、通常のＡｌＧａＮ／ＧａＮヘテロ接合チャネルをもつＧａＮデバイスは、ゲート閾値電圧が負電圧となるノーマリオン型であり、ゲート電極に過大な正電圧が印加された場合に、ゲート電極が容易に破壊される懸念がある。これを回避する為に、ゲート電極保護の目的でゲート電圧をクリップするダイオードを、チップの外部でゲートとソース間に設ける事が一般的であり、回路の部品点数が増える事や回路基板上の配線が複雑になるなどの問題がある。

特開平１０−１３５４９号公報

本実施形態は、このような問題点に鑑みて成されたものであり、面積効率に優れた半導体装置を実現することを目的としている。

本実施形態の半導体装置は、半導体基板と、半導体基板上に形成された電界効果トランジスタと、前記電界効果トランジスタの形成領域に隣接するダイオード形成領域とを備え、前記ダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され、前記ダイオード形成領域内は櫛状に並んだアノード電極とカソード電極から形成され、前記アノード電極とカソード電極は、電界効果トランジスタを構成する櫛状にならんだゲート電極、ソース電極およびドレイン電極とは電極方向とは異なる方向となるように形成されることを特徴とする。

実施形態１の半導体装置の上面図である。実施形態１の半導体装置の回路図である。実施形態２の半導体装置の上面図である。実施形態３の半導体装置の上面図である。実施形態４の半導体装置の上面図である。実施形態５の半導体装置の回路図である。実施形態６の半導体装置の回路図である。実施形態６の半導体装置の回路図である。従来例の半導体装置の上面図である。従来例の半導体装置の上面図である。

上記したように、従来、ＡｌＧａＮ／ＧａＮヘテロ接合チャネルをもつＧａＮなどのデバイスは、ゲート閾値電圧が負電圧となるノーマリオン型であり、ゲート電極に過大な正電圧が印加された場合に、ゲート電極が容易に破壊される懸念がある。これを回避する為に、ゲート電極パッドとソース電極パッドの周辺部に保護ダイオードを設けているが、この領域のみでは電界効果トランジスタのゲート電極を保護する電流容量を保護ダイオードが確保する事は困難である。また、ゲート電極バス配線とソース電極パッドあるいはソース電極バス配線で挟まれる領域に保護ダイオードを設ける場合、保護ダイオードを形成する為に設けられる配線構造が煩雑になり、安全動作を確保する上で課題が残る。また、前記のレイアウトであると、張り出したゲート電極パッドにより、チップ上でデバイスが形成されない無駄になる面積が発生し、チップのオン抵抗増加およびコストアップの要因となる。
本実施形態は、このような問題点に鑑みて成されたものであり、電界効果トランジスタチップ内にゲート電極保護用ダイオードをレイアウトすることである。

実施形態の半導体装置は、半導体基板と、半導体基板上に形成された電界効果トランジスタと、前記電界効果トランジスタの形成領域に隣接するダイオード形成領域とを備え、前記ダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され、前記ダイオード形成領域内は櫛状に並んだアノード電極とカソード電極から形成され、前記アノード電極とカソード電極は、電界効果トランジスタを構成する櫛状にならんだゲート電極、ソース電極およびドレイン電極とは電極方向とは異なる方向となるように形成されることを特徴とする。

前記アノード電極とゲート電極パッド、およびカソード電極とソース電極を接続することで、電界効果トランジスタ形成領域と保護ダイオード形成領域の間に、ソース電極バス配線が介するレイアウトになり、安全動作が確保でき、保護ダイオードに必要となる電流容量を確保しながら、電界効果トランジスタと保護ダイオードをひとつのチップ上にレイアウトした場合に、無駄な面積を作ることが無い。

さらに、前記電界効果トランジスタと前記第１のダイオードは、複数部存在しかつ櫛状に折り返し対称になるように配置することによって、パワーエレクトロニクス分野の電源に用いられるスイッチング素子に求められる様々な定格電流仕様や耐圧仕様に応えながら、無駄な面積を持たない小型のチップ上に半導体装置を形成することが可能となる。

次に、図面を参照して、本発明実施の形態をさらに具体的に説明する。
（実施形態１）
本実施形態１に係わる半導体装置の構成を図に基づいて説明する。図１は、本実施形態１の半導体装置の上面図であり、図２は、本実施形態１の半導体装置の回路図である。

本実施形態１の半導体装置は電界効果トランジスタと電界効果トランジスタのゲート電極を保護するダイオードが同一半導体基板上（１チップ上）に形成されている。

電界効果トランジスタは、半導体基板上のトランジスタ形成領域９に構成され、ダイオードは、半導体基板上のダイオード形成領域１０に構成されている。トランジスタの形成領域９とダイオードの形成領域１０は、半導体基板をメサ分離し又は半導体基板にイオン注入することによって、半導体基板上で電気的に絶縁している。

本実施形態１の電界効果トランジスタは、絶縁ゲート構造を有したノーマリオン型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴであり、ゲート電極１とソース電極２とドレイン電極３の組み合わせが櫛状に、折り返し対称になるように配置されている。電界効果トランジスタのゲート電極はこれらを束ねるゲート電極バス配線と接続している。ソース電極はこれらを束ねるソース電極バス配線と接続している。ドレイン電極はこれらを束ねるドレイン電極パッド６と接続している。ゲート電極バス配線は、ゲート電極パッド４へ接続され、ソース電極バス配線は、ソース電極パッド５へ接続される。向かい合うように配置されたゲート電極パッド４とソース電極パッド５の間の領域に、ゲート電極の保護ダイオード１０を備える。

保護ダイオード１０は、電界効果トランジスタ形成領域９とは電気的に絶縁される領域上にアノード電極７とカソード電極７の組み合わせが櫛状に繰り返されるように配置され、アノード電極の束はゲート電極パッド４へ、カソード電極の束はソース電極パッド５へ接続される。前記の櫛状に形成されたアノード電極７とカソード電極８の方向は、電界効果トランジスタを形成する櫛状のゲート電極１とソース電極２とドレイン電極３の設置方向とは異なる角度を有する。

上記図１において、ゲート電極バス配線は、ソースパッド５及びソース電極バス配線に覆われるように重なって配置されている。これによって、トランジスタのゲート電極とドレイン電極の間にかかる高電界から、ゲート電極を保護することができる。

また、上記図１の半導体装置においては、ダイオードの櫛状に形成されたアノード電極７とカソード電極８の方向と、電界効果トランジスタの櫛状のゲート電極１とソース電極２とドレイン電極３の設置方向が直交している例を示したが、これらの設置方向が同一方向でない限り、必ずしも直交している必要はなく、任意の方向で差し支えない。ただし、直交する配置において、最小の面積で配置することができるため好ましい。

上記設置方向を同一方向とすると、トランジスタの電極方向と平行にダイオードの電極方向を位置決めした場合、ゲート（＝アノード)パッドとソース（＝カソード)パッドの配置が煩雑になる。例えば、トランジスタとダイオードの間にゲート（＝アノード)パッドを設け、ダイオードの下部にソース（＝カソード)パッドを配置すると、本実施の形態の半導体装置と比べてトランジスタのソース電極からソース（＝カソード)パッドまでの距離が遠くなり、寄生成分が増加する可能性もあり、スイッチング速度向上の点でも不利である。

（実施形態２）
図３に示した半導体装置の上面図は、実施形態１に対して、ゲート電極バス配線とソース電極バス配線の位置関係を変更し、バス配線間での寄生容量を削減した構造である。
この実施の形態の半導体装置によれば、バス配線間の寄生容量が削減された結果、スイッチング特性のターンオン時間、ターンオフ時間が短縮され、高速スイッチングに適した半導体素子を得ることができる。

（実施形態３）
図４に示した半導体装置の上面図は、実施形態１に対して、ゲート電極バス配線とソース電極バス配線の位置関係を変更し、バス配線間での寄生容量を削減した構造である。
この実施の形態の半導体装置においても、バス配線間の寄生容量が削減されており、高速スイッチングに適した構造となっている。さらに、ゲート電極バス配線と、ドレイン電極の間にソース電極バス配線が配置されていることから、ゲート電極バス配線とドレイン電極間において素子破壊に至る可能性が低くなり、実施形態２の半導体装置と比較して高耐圧動作に優れた半導体装置が得られる。

（実施形態４）
図５に示した半導体装置の上面図は、ソース電極パッドへのワイヤーボンディングできるワイヤー本数を増加した構造である。
この半導体装置によれば、接地を強化するだけでなく、特にゲート電極フィンガーとゲート電極パッドから各ゲート電極までの距離差を最小限に抑えることが可能であり、安定性のある動作を実現する効果がある。

（実施形態５）
図６に示した半導体装置の上面図は、電界効果トランジスタの安全動作を確保する為に、ドレイン電極パッドをゲート電極およびソース電極と同電位の配線によってシールドした構造である。この構造を持つことで、半導体装置内の全てのポイントが、ドレイン電極とゲート電極とソース電極の位置関係を崩す事無く形成される。したがって高電圧動時に破壊しやすい構造的に不連続なポイントがないことから、高耐圧動作を実現する効果がある。

（実施形態６）
図７に示した半導体装置の上面図は、実施形態５で示したゲート電極保護ダイオードを備えた電界効果トランジスタに還流ダイオードを接続し、ひとつのチップ内にデバイスをレイアウトした構造である。図８は、実施形態６の半導体装置の回路図である。電界効果トランジスタは保護ダイオードを介して、還流ダイオードと向き合うように配置する。電界効果トランジスタおよび還流ダイオードの櫛状に形成される電極方向に対して、電界効果トランジスタおよび還流ダイオードに挟まれて配置した保護ダイオードの櫛状に形成されるアノード電極とカソード電極は直行する。これにより、各デバイス間の耐圧を確保している。大きな電圧差が生じる還流ダイオードのアノード電極パッドと電界効果トランジスタのドレイン電極パッドを、チップの両端に配置が可能であり、チップの安全動作が確保できる。還流ダイオードのアノード電極パッド電界効果トランジスタとゲート電極保護ダイオードと還流ダイオードを無駄な面積を作らずにひとつのチップ内に充填が可能である。チップ外周も矩形であり、ウェハーから切り出す際に無駄な領域が発生せず、コスト低減に非常に有効である。

上記実施形態では、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを用いて示したが、電界効果トランジスタはＡｌＧａＮ／ＧａＮ−ＨＥＭＴに限られるものではなく、窒化物半導体であるＡｌＩｎＧａＮ、ＩｎＧａＮ，ＡｌＮのいずれかの電界効果トランジスタ、およびＳｉＣ，ＧａＡｓ，ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＰのいずれかの電界効果トランジスタにおいても同様の効果を得る事が可能である。

図で示した半導体装置はいずれも概念図であり、図内のゲート電極の本数は構成の説明上で便宜的に示した数である。実施形態に示した半導体装置図のレイアウトを折り返して接続する、もしくは繰り返して接続する等の構成とすることで、チップの大型化が可能であり、大電流化の要求に応えることができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、異なる実施形態にわたる構成要素を適宜組み合わせても良い。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・ゲート電極
２・・・ソース電極
３・・・ドレイン電極
４・・・ゲート電極パッド
５・・・ソース電極パッド
６・・・ドレイン電極パッド
７・・・ゲート電極保護用ダイオードアノード電極
８・・・ゲート電極保護用ダイオードカソード電極
９・・・電界効果トランジスタ形成領域
１０・・・ゲート電極保護用ダイオード形成領域
１１・・・還流ダイオードアノード電極
１２・・・還流ダイオードカソード電極
１３・・・還流ダイオードアノード電極パッド
１４・・・還流ダイオード形成領域
１００・・・チップ外周
１０１・・・チップ内の無駄領域

Claims

半導体基板と、
半導体基板上に形成された電界効果トランジスタと、
前記電界効果トランジスタの形成領域に隣接する第１のダイオード形成領域とを備え、
前記第１のダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され、
前記第１のダイオード形成領域内において、第１のダイオードの電極が、前記電界効果トランジスタの電極方向と異なる方向で形成されたことを特徴とする半導体装置。
半導体基板と、
半導体基板上に形成された電界効果トランジスタと、
前記電界効果トランジスタの形成領域に隣接する第１のダイオード形成領域と、前記の第１のダイオード形成領域に隣接する第２のダイオード形成領域を備え、
前記第１のダイオード形成領域と前記第２のダイオード形成領域と前記トランジスタの形成領域と前記半導体基板上で絶縁され、前記第１のダイオード形成領域内において、第１のダイオードの電極が、前記電界効果トランジスタの電極方向および第２のダイオードの電極方向と異なる方向で形成されたことを特徴とする半導体装置。
前記電界効果トランジスタと前記第１のダイオードは、複数部存在しかつ櫛状に折り返し対称になるように配置されていることを特徴とする請求項１に記載の半導体装置。
前記電界効果トランジスタと前記第１のダイオードと前記第２のダイオードは、複数部存在しかつ櫛状に折り返し対称になるように配置されていることを特徴とする請求項２に記載の半導体装置。
前記第１のダイオードは、前記電界効果トランジスタのゲート電極パッドとソース電極パッドで挟まれる領域内に形成され、前記第１のダイオードのアノード電極は、前記電界効果トランジスタのゲート電極パッドと接続され、前記第１のダイオードのカソード電極は、前記電界効果トランジスタのソース電極パッドと接続されることを特徴とする請求項１または請求項３のいずれかに記載の半導体装置。
前記第１のダイオードは、前記電界効果トランジスタのゲート電極パッドとソース電極パッドで挟まれる領域内に形成され、前記第１のダイオードのアノード電極は、前記電界効果トランジスタのゲート電極パッドと接続され、前記第１のダイオードのカソード電極は、前記電界効果トランジスタのソース電極パッドと接続され、前記第２のダイオードのカソード電極は、前記電界効果トランジスタのソース電極パッドと接続されることを特徴とする請求項２または請求項４のいずれかに記載の半導体装置。
前記電界効果トランジスタは、ＡｌＧａＮ／ＧａＮ、ＡｌＩｎＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＰのいずれかのトランジスタであること特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。