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JP2013058521A - 記憶装置及びその製造方法 - Google Patents

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貴哉 山中
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Toshiba Corp
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Abstract

【課題】磁気トンネル接合素子を用いた構造において、製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、第１信号線と、第２信号線と、トランジスタと、記憶領域と、導通領域と、を備える。トランジスタは、第１信号線と、第２信号線と、のあいだを流れる第１方向の電流及びこれと反対の第２方向の電流の導通を制御する。記憶領域は、第１信号線と、トランジスタの一方端と、のあいだに接続され、第１の平行閾値以上の電流が第１方向に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が第２方向に流れると磁化の向きが反平行になる第１磁気トンネル接合素子を有する。導通領域は、第２信号線と、トランジスタの他方端と、のあいだに接続される。
【選択図】図１

Description

本発明の実施形態は、記憶装置及びその製造方法に関する。
磁気抵抗メモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子の抵抗の変化を利用して、情報の記憶を行う不揮発性メモリの一つである。ＭＴＪ素子は、一対の強磁性層と、この一対の強磁性層のあいだに設けられたトンネル障壁層と、を有する。ＭＴＪ素子は、強磁性層の磁化の方向における平行、反平行の状態によって、トンネル障壁層を流れるトンネル電流に対する抵抗値を変化させる素子である。このようなＭＲＡＭによる記憶装置においては、更なる製造工程の簡素化が望まれている。
特開２００９−９４２２６号公報
本発明の実施形態は、磁気トンネル接合素子を用いた構造において、製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。
実施形態に係る記憶装置は、第１信号線と、第２信号線と、トランジスタと、記憶領域と、導通領域と、を備える。
トランジスタは、第１信号線と、第２信号線と、のあいだを流れる第１方向の電流、及び第１方向とは反対の第２方向の電流の、それぞれの導通を制御する。
記憶領域は、第１信号線と、トランジスタの一方端と、のあいだに接続される。また、記憶領域は、第１の平行閾値以上の電流が第１方向に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が第２方向に流れると磁化の向きが反平行になる第１磁気トンネル接合素子を有する。
導通領域は、第２信号線と、トランジスタの他方端と、のあいだに接続される。
また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第１ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第２ビアと、を形成する工程と、前記第１ビア及び前記第２ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第１ビアの上に前記積層膜の一部を残して第１磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第２ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、を備える。
また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第１ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第２ビアと、を形成する工程と、前記第１ビア及び前記第２ビアの上に下部強磁性体層を形成する工程と、前記下部強磁性体層の上の、前記第２ビアの上を除く部分にトンネル障壁層を形成し、前記第２ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第１ビアの上に前記積層膜の一部を残した第１磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第２ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、を備える。
第１の実施形態に係る記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る記憶装置を例示する模式的平面図である。 図２に示す部分の模式的拡大断面図である。 記憶装置の回路構成を例示する図である。 具体的な書き込み動作を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 第３の実施形態に係る記憶装置を例示する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 本実施形態に係る製造方法を説明する模式的断面図である。 第５の実施形態に係る記憶装置を例示する模式的断面図である。 記憶領域及び導通領域の層構造を例示する模式的断面図である。 記憶装置及びその周辺回路を例示するブロック図である。 具体的な書き込み動作を説明する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る記憶装置を例示する模式的平面図である。
図３は、図２に示す部分の模式的拡大断面図である。
図４は、記憶装置の回路構成を例示する図である。
図１（ａ）は、図２に示すＡ−Ａ線断面を示している。図３（ａ）は、図２に示すＢ−Ｂ線断面を示している。図３（ｂ）は、図２に示すＣ−Ｃ断面を示している。図３（ｃ）は、図２に示すＤ−Ｄ線断面を示している。本実施形態に係る記憶装置１１０は、第１信号線ＢＬ（１）と、第２信号線ＢＬ（２）と、トランジスタＴｒと、記憶領域１０と、導通領域２０と、を備える。
第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）は、例えばビット線である。
トランジスタＴｒは、第１信号線ＢＬ（１）と、第２信号線ＢＬ（２）と、のあいだを流れる第１方向の電流、及び第１方向とは反対の第２方向の電流の、それぞれの導通を制御する。トランジスタＴｒは、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field effect transistor）である。
実施形態では、第２信号線ＢＬ（２）からトランジスタＴｒを介して第１信号線ＢＬ（１）に向かう電流の方向ｄ１を第１方向、その反対の方向ｄ２を第２方向ということにする。
図２では、記憶装置１１０の平面レイアウトを模式的に表している。
図２に表したように、記憶装置１１０には、複数本の第１信号線ＢＬ（１）及び複数本の第２信号線ＢＬ（２）が、例えば等間隔で交互に配置されている。
ここで、実施形態では、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）の延出する方向をＸ軸方向（行方向）とする。また、Ｘ軸方向に直交する方向をＹ軸方向（列方向）とする。
複数本の第１信号線ＢＬ（１）及び複数本の第２信号線ＢＬ（２）のうち、隣り合う一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）を組として、各組で独立した信号を取り扱う。
トランジスタＴｒは、一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに設けられている。この一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだには、複数のトランジスタＴｒが並列に配置される。
複数のトランジスタＴｒは、Ｘ軸方向及びＹ軸方向にそれぞれ第１ピッチＰ１で設けられている。
複数本の第１信号線ＢＬ（１）は、トランジスタＴｒ及び複数本の第２信号線ＢＬ（２）は、Ｙ軸方向に第２ピッチＰ２で交互に配置される。すなわち、複数本の第１信号線ＢＬ（１）及び複数本の第２信号線ＢＬ（２）は、１本ずつ交互にＹ軸方向に沿って第２ピッチＰ２で配置される。第２ピッチＰ２は、第１ピッチＰ１の半分である。
第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）と直交する方向（Ｙ軸方向）には、複数の制御線ＷＬが配置される。制御線ＷＬは、例えばワード線である。
複数本の制御線ＷＬは、Ｘ軸方向に第１ピッチＰ１で配置される。
この制御線ＷＬをゲート電極として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）と、制御線ＷＬと、の交差位置にトランジスタＴｒが設けられる。
この複数のトランジスタＴｒのそれぞれについて、記憶領域１０及び導通領域２０が形成される。複数の記憶領域１０及び複数の導通領域２０は、それぞれ第１ピッチＰ１でＸ軸方向及びＹ軸方向に配置される。また、複数の記憶領域１０と、複数の導通領域２０と、は、Ｘ軸方向及びＹ軸方向に互いに半ピッチ（第１ピッチＰ１の半分）ずれて配置される。
図１（ａ）は、このような複数のトランジスタＴｒのうちの一つを中心とした断面を表している。本実施形態に係る記憶装置１１０では、この一つのトランジスタＴｒを中心とした構成を一つの単位とする。そして、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）の方向と、制御線ＷＬの方向と、に沿って、複数の単位がマトリクス状に配置されている。記憶装置１１０におけるこの単位の構成は同じであるため、以下の説明では、一つの単位を中心とした説明を行う。
図４（ａ）の回路図及び図４（ｂ）のブロック図に表したように、第１信号線ＢＬ（１）と、トランジスタＴｒの一方端と、のあいだには、記憶領域１０が接続されている。また、第２信号線ＢＬ（２）と、トランジスタＴｒの他方端と、のあいだには、導通領域２０が接続されている。ここで、トランジスタＴｒの一方端は、トランジスタＴｒのソースまたはドレインである。本実施形態では、トランジスタＴｒの一方端をソースとする。また、トランジスタＴｒの他方端は、トランジスタＴｒのドレインまたはソースである。本実施形態では、トランジスタＴｒの他方端をドレインとする。
すなわち、トランジスタＴｒのソース側は、記憶領域１０を介して第１信号線ＢＬ（１）と接続され、ドレイン側は、導通領域２０を介して第２信号線ＢＬ（２）と接続される。これにより、トランジスタＴｒの制御線ＷＬが選択されると、一対の第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだにおいて、記憶領域１０及び導通領域２０が直列に接続されることになる。
図１（ａ）に表したように、記憶領域１０は、第１の平行閾値以上の電流が方向ｄ１に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が方向ｄ２に流れると磁化の向きが反平行になる第１磁気トンネル接合素子ＭＴＪ（１）を有している。
また、導通領域２０は、第２磁気トンネル接合素子ＭＴＪ（２）を有している。第２磁気トンネル接合素子ＭＴＪ（２）は、第１の平行閾値以上の電流及び第１反平行閾値以上の電流のいずれが流れても磁化の向きが維持される。
なお、第２磁気トンネル接合素子ＭＴＪ（２）は、第１の平行閾値よりも大きな第２の平行閾値以上の電流が第２方向ｄ２に流れると磁化の向きが平行になり、第１の反平行閾値よりも大きな第２の反平行閾値以上の電流が第１方向ｄ１に流れると磁化の向きが反平行になる。
ここで、平行閾値及び反平行閾値は、磁気トンネル接合素子の磁化の向きが反転する電流の閾値であり、本実施形態ではこの電流値のことを「磁化反転の閾値」ともいう。
図１（ｂ）は、第１磁気トンネル接合素子ＭＴＪ（１）の構造を例示する模式的断面図、図１（ｃ）は、第２磁気トンネル接合素子ＭＴＪ（２）の構造を例示する模式的断面図である。
第１磁気トンネル接合素子ＭＴＪ（１）は、第１下部強磁性体層である第１磁化自由層１０１（１）、第１トンネル障壁層１０２（１）及び第１上部強磁性体層である第１磁化固定層１０３（１）の順に積層された第１積層体ＳＴ１を有する。ここで、これらの層の積層方向を「Ｚ軸方向」ということにする。また、Ｚ軸方向において、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）へ向かう方向を「上（上側）」、その反対方向を「下（下側）」ともいう。Ｚ軸方向は、Ｘ軸方向及びＹ軸方向と直交する方向である。
また、第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化自由層１０１（１）の下側に第１下部層１０４（１）が設けられ、第１磁化固定層１０３（１）の上側に第１上部導電層１０５（１）が設けられている。
第１磁化固定層１０３（１）は反強磁性層または強磁性層を含み、磁化の方向（スピンの方向）が反転しにくいように設けられている。一方、第１磁化自由層１０１（１）は強磁性層を含み、磁化の方向が反転しやすいように設けられている。
第１磁気トンネル接合素子ＭＴＪ（１）では、第１磁化固定層１０３（１）の磁化の方向に対する第１磁化自由層１０１（１）の磁化の方向が、平行か、反平行か、によって、第１トンネル障壁層１０２（１）を通過するトンネル電流の抵抗値に変化が発生する。
したがって、第１磁気トンネル接合素子ＭＴＪ（１）では、記憶したい情報に応じて第１磁化自由層１０１（１）の磁化の方向を制御し、トンネル電流量によって抵抗値の変化を読み取り、記憶した情報を読み出すことができる。
ここで、磁化固定層（例えば、第１磁化固定層１０３（１））の磁化の方向に対して、磁化自由層（例えば、第１磁化自由層１０１（１））の磁化の方向が平行になっている状態を、パラレル状態（以下、「Ｐ状態」）、反平行になっている状態を、アンチパラレル状態（以下、「ＡＰ状態」）ということにする。
第１磁気トンネル接合素子ＭＴＪ（１）では、第１磁化自由層１０１（１）と、第１磁化固定層１０３（１）と、のあいだに、第１の平行閾値以上の電流、または第１の反平行閾値以上の電流が流れると、第１磁化自由層１０１（１）の磁化の方向が反転する。
具体的には、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）に向けて第１の平行閾値以上の電流（ｉ１Ｐ）が流れると、第１磁化自由層１０１（１）の磁化の向きがＰ状態になる。すなわち、第１磁気トンネル接合素子ＭＴＪ（１）は、方向ｄ１の電流（ｉ１Ｐ）によってＰ状態になる。
一方、第１磁化固定層１０３（１）から第１磁化自由層１０１（１）に向けて第１の反平行閾値以上の電流（ｉ１Ａ）が流れると、第１磁化自由層１０１（１）の磁化の向きがＡＰ状態になる。すなわち、第１磁気トンネル接合素子ＭＴＪ（１）は、方向ｄ２の電流（ｉ１Ａ）によってＡＰ状態になる。
ここで、電流ｉ１Ａは、電流ｉ１Ｐよりも大きい。例えば、電流ｉ１Ａは、電流ｉ１Ｐの１．２倍程度である。
第２磁気トンネル接合素子ＭＴＪ（２）は、第１磁気トンネル接合素子ＭＴＪ（１）と同様な構造を有する。すなわち、第２下部強磁性体層である第２磁化自由層１０１（２）は第１磁化自由層１０１（１）と対応し、第２トンネル障壁層１０２（２）は第１トンネル障壁層１０２（１）と対応し、第２上部強磁性体層である第２磁化固定層１０３（２）は第１磁化固定層１０３（１）と対応する。また、第２下部層１０４（２）は第１下部層１０４（１）と対応し、第２上部導電層１０５（２）は第１上部導電層１０５（１）と対応する。
第２磁気トンネル接合素子ＭＴＪ（２）では、第２磁化自由層１０１（２）と、第２磁化固定層１０３（２）と、のあいだに、第１の平行閾値よりも大きな第２の平行閾値以上の電流、または第１の反平行閾値よりも大きな第２の反平行閾値以上の電流が流れると、第２磁化自由層１０１（２）の磁化の方向が反転する。
しかし、第２磁気トンネル接合素子ＭＴＪ（２）では、第１磁気トンネル接合素子ＭＴＪ（１）の磁化の向きが反転する電流（ｉ１Ｐ及びｉ１Ａ）が流れても、磁化の向きは反転せず、維持される。
本実施形態では、第２磁気トンネル接合素子ＭＴＪ（２）の磁化の向きはＰ状態に維持されている。したがって、第２磁気トンネル接合素子ＭＴＪ（２）は低抵抗状態になっており、導通領域２０としての機能を果たすようになる。
本実施形態に係る記憶装置１１０では、上記の電流ｉ１Ｐ及びｉ１Ａによって、第１磁気トンネル接合素子ＭＴＪ（１）のＡ状態及びＡＰ状態を制御し、記憶領域１０に情報を記憶する。すなわち、本実施形態に係る記憶装置１１０では、第１磁気トンネル接合素子ＭＴＪ（１）のＡ状態及びＡＰ状態によって、２値の情報を記憶することができる。
記憶領域１０に情報を記録する場合、記憶領域１０から情報を読み出す場合、いずれについても第２磁気トンネル接合素子ＭＴＪ（２）はＰ状態、すなわち低抵抗状態に維持されており、磁気トンネル接合素子の層構造を有していても導通領域２０として機能することになる。
ここで、本実施形態に係る記憶装置１１０の各部の配置例について説明する。
図１（ａ）に表したように、トランジスタＴｒは、例えばシリコンによる半導体基板５０に形成される。半導体基板５０には、トランジスタＴｒのソース領域６１及びドレイン領域６２が所定の間隔で形成されている。半導体基板５０の主面５０ａ上において、ソース領域６１及びドレイン領域６２のあいだには、ゲート絶縁膜６３を介して制御線ＷＬが設けられている。制御線ＷＬをゲート電極として、トランジスタＴｒのＯＮ／ＯＦＦが制御される。
半導体基板５０の主面５０ａ上には、制御線ＷＬを覆う絶縁膜８１が設けられている。トランジスタＴｒのソース領域６１の上方には、絶縁膜８１を貫通する第１ビア３１が設けられる。第１ビア３１はソース領域６１と導通する。一方、トランジスタＴｒのドレイン領域６２の上方には、絶縁膜８１を貫通する第２ビア３２が設けられる。第２ビア３２はドレイン領域６２と導通する。
第１ビア３１の上には、第１下部金属４１（１）が設けられ、その上に第１磁気トンネル接合素子ＭＴＪ（１）が設けられる。また、第２ビア３２の上には、第２下部金属４１（２）が設けられ、その上に第２磁気トンネル接合素子ＭＴＪ（２）が設けられる。
第１磁気トンネル接合素子ＭＴＪ（１）の上には、第１上部金属４２（１）が設けられ、その上に第１信号線ＢＬ（１）が設けられる。また、第２磁気トンネル接合素子ＭＴＪ（２）の上には、第２上部金属４２（２）が設けられ、その上に第２信号線ＢＬ（２）が設けられる。
第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の周辺には、絶縁膜８２が設けられる。第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）は、この絶縁膜８２の上側に露出する。
ここで、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値を変えるには、第１積層体ＳＴ１及び第２積層体ＳＴ２を構成する層の材料を変える方法と、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積を変える方法と、がある。
本実施形態では、一例として、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積を変えることにより、磁化反転の閾値を変える。磁化反転の閾値は、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積が大きいほど、大きくなる。
本実施形態において、第１積層体ＳＴ１の第１磁化自由層１０１（１）と、第２積層体ＳＴ２の第２磁化自由層１０１（２）と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第１積層体ＳＴ１の第１トンネル障壁層１０２（１）と、第２積層体ＳＴ２の第２トンネル障壁層１０２（２）と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
また、第１積層体ＳＴ１の第１磁化固定層１０３（１）と、第２積層体ＳＴ２の第２磁化固定層１０３（２）と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。
このため、第１積層体ＳＴ１及び第２積層体ＳＴ２のＺ軸方向にみた外形の面積を変えることで、第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）の体積が変わり、磁化反転の閾値を変えることができる。
図２に表したように、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）のＺ軸方向にみた外形、すなわち、第１積層体ＳＴ１及び第２積層体ＳＴ２のＺ軸方向にみた外形は、円形状になっている。本実施形態では、第１磁気トンネル接合素子ＭＴＪ（１）の直径Ｄ１よりも、第２磁気トンネル接合素子ＭＴＪ（２）の直径Ｄ２を大きくしている。これにより、第１磁化自由層１０１（１）の体積よりも、第２磁化自由層１０１（２）の体積のほうが大きくなって、第２磁気トンネル接合素子ＭＴＪ（２）に電流（ｉ１Ｐ及びｉ１Ａ）が流れても、磁化の向きは反転せず、維持される。
一方、Ｐ状態における第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の抵抗値は、Ｚ軸方向にみた外形の面積に反比例する。本実施形態では、Ｚ軸方向にみた第２磁気トンネル接合素子ＭＴＪ（２）の面積を、第１磁気トンネル接合素子ＭＴＪ（１）に比べて大きくすることにより、Ｐ状態での低抵抗化を実現し、磁気トンネル接合素子であっても導通領域２０の役目を果たすことができる。
具体的な一例として、第１磁気トンネル接合素子ＭＴＪ（１）の直径Ｄ１に対して、第２磁気トンネル接合素子ＭＴＪ（２）の直径Ｄ２を約２．０倍にする。
これにより、第２磁気トンネル接合素子ＭＴＪ（２）のＰ状態での抵抗値は、第１磁気トンネル接合素子ＭＴＪ（１）のＰ状態での抵抗値に比べて約０．５倍になる。
先に説明したように、本実施形態に係る記憶装置１１０では、第１積層体ＳＴ１及び第２積層体ＳＴ２の層構造が同じになっている。したがって、磁化自由層、トンネル障壁層及び磁化固定層をそれぞれ一様に積層した後、一回のエッチングによって直径Ｄ１及びＤ２の第１積層体ＳＴ１及び第２積層体ＳＴ２を形成することができる。
なお、実施形態おいて、導通領域２０については、必ずしも第２磁気トンネル接合素子ＭＴＪ（２）を備える構成でなくてもよい。また、導通領域２０については、必ずしも強磁性体を含む構成でなくてもよい。すなわち、導通領域２０は、単に導通部材によって構成されていてもよい。
図２に表したように、複数の記憶領域１０及び複数の導通領域２０がＸ軸方向及びＹ軸方向に均等なピッチでレイアウトされることで、複数の記憶領域１０及び複数の導通領域２０を形成する際に露光工程を少なくすることができる。すなわち、不均等なピッチでレイアウトされている場合には、フォトリソグラフィのバランスが整いにくいため、記憶領域１０及び導通領域２０をそれぞれ別個の露光工程によって形成する必要がある。一方、均等なピッチでレイアウトされていると、フォトリソグラフィのバランスが整い、記憶領域１０及び導通領域２０を同じ露光工程で形成することができる。これにより、露光工程を少なくすることができる。
また、導通領域２０として単に導通部材によって構成される場合には、Ｚ軸方向にみた記憶領域１０の外形と、導通領域２０の外形と、を等しくすることができ、さらにフォトリソグラフィのバランスが整い、精度の高い製品を製造することが可能になる。
次に、本実施形態に係る記憶装置１１０の動作について説明する。
図４（ｂ）に表したように、記憶装置１１０の周辺回路として、信号発生装置９０及びセンスアンプ９１が設けられている。信号発生装置９０は、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、書き込み電圧または読み出し電圧が印加される。
また、センスアンプ９１の一方には、例えば第１信号線ＢＬ（１）の電圧が入力され、他方には、参照電圧ｒｅｆが入力される。このセンスアンプ９１による比較結果が、記憶した情報の読み出し値になる。
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置９０は、書き込み電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、電流ｉ１Ｐ及びｉ１Ａのいずれかを流すための電圧を印加する。
情報の書き込みを行うに先立ち、第２磁気トンネル接合素子ＭＴＪ（２）はＰ状態、すなわち低抵抗状態になっている。
図５は、具体的な書き込み動作を説明する模式的断面図である。
図５（ａ）は、トランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ１Ｐを流した際の動作を例示している。
第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化自由層１０１（１）から第１磁化固定層１０３（１）に向けて電流ｉ１Ｐが流れる。電流ｉ１Ｐは、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値（第１の平行閾値）以上の電流値である。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ１Ｐが流れることでＰ状態になる。
一方、第２磁気トンネル接合素子ＭＴＪ（２）には、第２磁化固定層１０３（２）から第２磁化自由層１０１（２）に向けて電流ｉ１Ｐが流れる。電流ｉ１Ｐは、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値よりも小さい電流値である。したがって、第２磁気トンネル接合素子ＭＴＪ（２）に電流ｉ１Ｐが流れても、磁化の反転が行われず、Ｐ状態が維持されることになる。
本実施形態では、ＡＰ状態をビットの”１”、Ｐ状態をビットの”０”とする。したがって、図５（ａ）に例示した動作では、”０”が記憶されることになる。
図５（ｂ）は、トランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ１Ａを流した際の動作を例示している。
第１磁気トンネル接合素子ＭＴＪ（１）には、第１磁化固定層１０３（１）から第１磁化自由層１０１（１）に向けて電流ｉ１Ａが流れる。電流ｉ１Ａは、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値（第１の反平行閾値）以上の電流値である。したがって、第１磁気トンネル接合素子ＭＴＪ（１）は、電流ｉ１Ａが流れることでＡＰ状態になる。
一方、第２磁気トンネル接合素子ＭＴＪ（２）には、第２磁化自由層１０１（２）から第２磁化固定層１０３（２）に向けて電流ｉ１Ａが流れる。電流ｉ１Ａは、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値よりも小さい電流値である。したがって、第２磁気トンネル接合素子ＭＴＪ（２）に電流ｉ１Ａが流れても、磁化の反転が行われず、Ｐ状態が維持されることになる。
したがって、図５（ｂ）に例示した動作では、”１”が記憶されることになる。
上記の書き込み動作のいずれにおいても、第２磁気トンネル接合素子ＭＴＪ（２）はＰ状態が維持され、低抵抗状態のままである。これにより、いずれの電流ｉ１Ｐ及びｉ１Ａを流す書き込み動作を行う場合でも、第２磁気トンネル接合素子ＭＴＪ（２）は導通領域２０の電流経路としての役目を果たす。
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置９０は、読み出し電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、読み出し電圧を印加する。読み出し電圧は、書き込みの際の電流ｉ１Ｐ及びｉ１Ａを流すための電圧よりも小さい。
図４（ｂ）に表したように、第１磁気トンネル接合素子ＭＴＪ（１）では、ＡＰ状態及びＰ状態によって抵抗値が変化する。一方、第２磁気トンネル接合素子ＭＴＪ（２）はＰ状態、すなわち低抵抗状態に維持されている。したがって、読み出し電圧を印加した際に、第２磁気トンネル接合素子ＭＴＪ（２）は導通領域２０の電流経路としての役目を果たす。これにより、第１信号線ＢＬ（１）と、参照電圧ｒｅｆと、の差分が変化して、記憶された情報の判別を行うことができる。
ここで、第１磁気トンネル接合素子ＭＴＪ（１）のＰ状態及びＡＰ状態による抵抗値の一例を示す。
第１磁気トンネル接合素子ＭＴＪ（１）がＡＰ状態の場合、抵抗値は例えば７キロオーム（ｋΩ）である。第１磁気トンネル接合素子ＭＴＪ（１）のＭＲ比（磁気抵抗変化率）を例えば２００パーセント（％）とした場合、第１磁気トンネル接合素子ＭＴＪ（１）のＰ状態（”０”）及びＡＰ状態（”１”）による合計の抵抗値は次のようになる。
”０”の場合、合計の抵抗値は、１０ｋΩ（寄生抵抗）になる。
”１”の場合、合計の抵抗値は、２４ｋΩになる。
センスアンプ９１の出力は、上記の抵抗値に応じて変化する。したがって、センスアンプ９１の出力に応じて、記憶した情報を判別することができる。
このように、記憶装置１１０は、第１磁気トンネル接合素子ＭＴＪ（１）のＰ状態及びＡＰ状態での抵抗値の変化によって情報の記録及び読み出しを行うことができる。また、書き込み動作及び読み出し動作のいずれにおいても、第２磁気トンネル接合素子ＭＴＪ（２）は導通領域２０としての役目を果たす。本実施形態では、第１積層体ＳＴ１及び第２積層体ＳＴ２を同じ層構造にしているため、トランジスタＴｒと第２信号線ＢＬ（２）とのあいだに別途導通部（ビア等）を設ける必要がなく、製造工程を簡素化することができる。
（第２の実施形態）
次に、第２の実施形態として、記憶装置１１０の製造方法について説明する。
図６〜図９は、本実施形態に係る製造方法を説明する模式的断面図である。
先ず、図６（ａ）に表したように、半導体基板５０に例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを利用してトランジスタＴｒを形成する。これにより、半導体基板５０の主面５０ａ側には、ソース領域６１及びドレイン領域６２が形成され、これらのあいだにゲート絶縁膜６３を介して制御線ＷＬが形成される。
次に、トランジスタＴｒの上に絶縁膜８１を形成し、ソース領域６１及びドレイン領域６２の上に、絶縁膜８１を貫通する第１ビア３１及び第２ビア３２を形成する。第１ビア３１及び第２ビア３２を形成するには、先ず、絶縁膜８１に貫通孔を形成し、貫通孔の内壁にバリアメタルを形成した後、例えばＣＶＤ（Chemical Vapor Deposition）によってタングステン（Ｗ）を埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）によって、表面の平坦化を施す。
次に、図６（ｂ）に表したように、平坦化した絶縁膜８１の上に、下地金属層４１を形成する。下地金属層４１には、例えばタンタル（Ｔａ）が用いられる。下地金属層４１の表面粗さは、例えば０．２ナノメートル（ｎｍ）以下である。
次に、図７（ａ）に表したように、下地金属層４１の上に、磁化自由層１０１、トンネル障壁層１０２及び磁化固定層１０３を順に積層した積層膜ＳＬを形成する。また、積層膜ＳＬの上に、上部導電層材料１０５を形成する。なお、積層膜ＳＬ及び上部導電層材料１０５は、連続成膜してもよい。
磁化自由層１０１には、例えばＣｏＦｅＢが用いられる。トンネル障壁層１０２には、例えばＭｇＯが用いられる。磁化固定層１０３には、例えばＣｏＦｅＢが用いられる。
また、上部導電層材料１０５としては、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ２Ｏ３が適している。上部導電層材料１０５は、これらの材料のいずれか１つを用いた単層膜にしても、少なくとも２つを用いた積層膜にしてもよい。
次に、上部導電層材料１０５の上にレジストを塗布し、フォトリソグラフィによってレジストパターンＲ１及びＲ２を形成する。そして、このレジストパターンＲ１及びＲ２をマスクとして、上部導電層材料１０５をエッチングする。エッチング方法としては、例えば、ＲＩＥ（Reactive Ion Etching）、ＩＢＥ（Ion Beam Etching）及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第１上部導電層１０５（１）及び第２上部導電層１０５（２）となる。
第１上部導電層１０５（１）及び第２上部導電層１０５（２）は、その後のエッチングにおいてハードマスクとして利用される。したがって、第１上部導電層１０５（１）及び第２上部導電層１０５（２）のＺ軸方向にみた外形は、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の外形に対応している。この第１上部導電層１０５（１）及び第２上部導電層１０５（２）の外形によって、第１磁気トンネル接合素子ＭＴＪ（１）及び第２磁気トンネル接合素子ＭＴＪ（２）の大きさを設定することができる。本実施形態では、例えば、第１上部導電層１０５（１）及び第２上部導電層１０５（２）のＺ軸方向にみた外形をそれぞれ円形状にして、第１上部導電層１０５（１）の直径に対して、第２上部導電層１０５（２）の直径を約２．０倍にする。
その後、第１上部導電層１０５（１）及び第２上部導電層１０５（２）をハードマスク層として利用し、積層膜ＳＬをエッチングする。エッチング方法としては、例えば、ＲＩＥ、高温ＲＩＥ（例えば、１５０℃〜３００℃）及びＩＢＥのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図７（ｂ）に表したように、積層膜ＳＬの残った一部である第１積層体ＳＴ１及び積層膜ＳＬの残った他部である第２積層体ＳＴ２が形成される。すなわち、第１上部導電層１０５（１）の下側に、第１磁化自由層１０１（１）、第１トンネル障壁層１０２（１）及び第１磁化固定層１０３（１）による第１積層体ＳＴ１が形成され、第２上部導電層１０５（２）の下側に、第２磁化自由層１０１（２）、第２トンネル障壁層１０２（２）及び第２磁化固定層１０３（２）による第２積層体ＳＴ２が形成される。第１積層体ＳＴ１のＺ軸方向に見た面積は、第２積層体ＳＴ２のＺ軸方向に見た面積よりも小さくなる。
第１積層体ＳＴ１及び第２積層体ＳＴ２を形成した後は、これらを保護膜８３で覆う。
保護膜８３としては、例えばＳｉｘＮｙ、Ａｌ２Ｏ３、ＡｌｘＯｙ（酸素リッチ：ｘ＝２未満、ｙ＝３）、ＳｉＯ２、ＳｉＡｌｘＯｙ、ＴｉＯ２、ＺｒＯ２のうちいずれか、またはこれらのうち少なくとも２つの組み合わせを用いる。成膜方法としては、例えば、スパッタ法（斜め入射堆積を含む）、ＣＶＤ、ＡＬＤ（Atomic Layer Deposition）を用いる。本実施形態では、保護膜８３の一例として、ＳｉＮをスパッタ法（斜め入射堆積を含む）により、３０ｎｍの膜厚で形成する。
次に、図８（ａ）に表したように、層間絶縁膜８４を堆積させ、第１積層体ＳＴ１及び第２積層体ＳＴ２のあいだに埋め込む。層間絶縁膜８４には、例えば、ＳｉＯ２、ＳｉＯＦ、ＳｉＯＣが用いられる。そして、ＣＭＰによって層間絶縁膜８４を平坦化する。また、平坦化した後、層間絶縁膜８４をエッチバックして、第１上部導電層１０５（１）及び第２上部導電層１０５（２）の上側の一部を露出させる。
次に、図８（ｂ）に表したように、露出した第１上部導電層１０５（１）及び第２上部導電層１０５（２）の上に、上部金属材料４２を堆積させ、第１上部導電層１０５（１）及び第２上部導電層１０５（２）とコンタクトをとる。上部金属材料４２には、例えば、Ｔｉ、Ｔａ、ＴｉＮ、Ｗ、ＴａＮが用いられる。
次に、フォトリソグラフィ及びエッチングによって、上部金属材料４２、層間絶縁膜８４及び下地金属層４１の一部を除去する。これにより、図９（ａ）に表したように、Ｚ軸方向からみて第１積層体ＳＴ１及び第２積層体ＳＴ２を含む部分以外の上部金属材料４２、層間絶縁膜８４及び下地金属層４１が除去される。その後、保護膜８５を堆積させる。保護膜８５の材料は、保護膜８３と同様である。
次に、図９（ｂ）に表したように、保護膜８５の上に絶縁膜８２を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅（Ｃｕ）による第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）を形成する。これにより、第１信号線ＢＬ（１）と第１ビア３１とのあいだに、第１磁気トンネル接合素子ＭＴＪ（１）を有する記憶領域１０が形成され、第２信号線ＢＬ（２）と第２ビア３２とのあいだに、第２磁気トンネル接合素子ＭＴＪ（２）を有する導通領域２０が形成される。
このような工程によって、記憶装置１１０が完成する。
上記の製造方法では、図７（ａ）〜（ｂ）に表した工程のように、磁化自由層１０１、トンネル障壁層１０２及び磁化固定層１０３をこの順にそれぞれ一様に成膜したのち、エッチングによって異なる大きさの第１積層体ＳＴ１及び第２積層体ＳＴ２を一括して形成している。したがって、第１積層体ＳＴ１を形成した後、別工程で第２ビア３２の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第１上部導電層１０５（１）及び第２上部導電層１０５（２）の大きさによって、簡単かつ正確に第１積層体ＳＴ１及び第２積層体ＳＴ２の大きさを設定することができ、体積の異なる第１磁化自由層１０１（１）及び第２磁化自由層１０１（２）を容易に製造することが可能になる。
また、記憶装置１１０においては、図２に表したように、複数の記憶領域１０（図２では、第１磁気トンネル接合素子ＭＴＪ（１）が示される領域）と、複数の導通領域２０（図２では、第２磁気トンネル接合素子ＭＴＪ（２）が示される領域）と、を備えている。
複数の記憶領域１０は、Ｘ軸方向（行方向）及びＹ軸方向（列方向）にそれぞれ同一のピッチ（第１ピッチＰ１）で配置される。
また、複数の導通領域２０は、Ｘ軸方向（行方向）及びＹ軸方向（列方向）にそれぞれ同一のピッチ（記憶領域１０のピッチと同じ第１ピッチＰ１）で配置される。
そして、複数の記憶領域１０と、複数の導通領域２０と、は、Ｘ軸方向及びＹ軸方向に互いに半ピッチずれて配置される。
このようなレイアウトによって、記憶領域１０及び導通領域２０を形成する際に用いるフォトリソグラフィのバランスが整うことになる。したがって、記憶領域１０及び導通領域２０の互いの大きさが異なっていても、製造ばらつきが抑制され、安定した製品が提供される。
（第３の実施形態）
図１０は、第３の実施形態に係る記憶装置を例示する模式的断面図である。
図１０（ａ）は、トランジスタＴｒのうちの一つを中心とした断面を表している。
図１０（ｂ）は、第１磁気トンネル接合素子ＭＴＪ（１）の構造を例示する模式的断面図、図１０（ｃ）は、導通領域の構造を例示する模式的断面図である。
図１０に表したように、本実施形態に係る記憶装置１２０においては、図１に表した記憶装置１１０に比べて導通領域２１の層構造が相違する。
すなわち、記憶装置１２０の導通領域２１は、記憶領域１０の第１磁気トンネル接合素子ＭＴＪ（１）の一部の層構造と同じになっている。
具体的には、記憶装置１２０における導通領域２１は、第１磁気トンネル接合素子ＭＴＪ（１）の積層体ＳＴ１の一部と同じである第２磁化自由層１０１（２）及び第２磁化固定層１０３（２）を備える。つまり、導通領域２１の積層体ＳＴ２１には、導通領域２０の第２積層体ＳＴ２に含まれる第２トンネル障壁層１０２（２）が設けられていない。
このような記憶装置１２０では、第１磁気トンネル接合素子ＭＴＪ（１）の積層体ＳＴ１と同じ層については同じ製造工程で形成することができ、製造工程の簡素化を図ることができる。一方、導通領域２１には導通領域２０の第２積層体ＳＴ２に含まれている第２トンネル障壁層１０２（２）が設けられていない。したがって、導通領域２０に比べて導通領域２１の低抵抗化を達成することができる。
なお、図１０に表した記憶装置１２０では、Ｚ軸方向からみて、第１積層体ＳＴ１の外形の大きさと、積層体ＳＴ２１の外形の大きさと、が異なっているが、同じ外形（同じ面積）であってもよい。つまり、積層体ＳＴ２１にはトンネル障壁層が設けられていないため、第１積層体ＳＴ１と同じ外形であっても十分に低抵抗化されている。これにより、導通領域２０として機能を十分に発揮することができる。
（第４の実施形態）
次に、第４の実施形態として、記憶装置１２０の製造方法について説明する。
図１１〜図１２は、本実施形態に係る製造方法を説明する模式的断面図である。
ここで、図１１（ａ）に表した半導体基板５０へのトランジスタＴｒの形成、ゲート絶縁膜６３を介した制御線ＷＬの形成、絶縁膜８１の形成、第１ビア３１及び第２ビア３２の形成、下地金属層４１の形成までは、図６（ａ）〜（ｂ）に表した工程と同様である。
次に、下地金属層４１の上に、磁化自由層１０１Ａを形成する。続いて、磁化自由層１０１Ａの上にレジストを塗布し、フォトリソグラフィによって磁化自由層１０１Ａの上の第２ビア３２の上にレジストパターンＲを形成する。
次に、図１１（ｂ）に表したように、磁化自由層１０１Ａ及びレジストパターンＲの上にトンネル障壁層１０２Ａを形成する。そして、レジストパターンＲを除去することで、トンネル障壁層１０２Ａの一部をリフトオフする。これにより、図１２（ａ）に表したように、第２ビア３２の上のトンネル障壁層１０２Ａが除去され、その部分に開口が形成される。
次に、図１２（ｂ）に表したように、開口が形成されたトンネル障壁層１０２Ａの上に、磁化固定層１０３Ａ及び上部導電層材料１０５Ａを順に積層して、積層膜ＳＬを形成する。その後は、図７（ｂ）〜図９（ｂ）に表した工程と同様に、積層膜ＳＬをエッチングして、第１積層体ＳＴ１及び積層体ＳＴ２１を形成し、記憶領域１０及び導通領域２１を形成する。
このような工程によって、記憶装置１２０が完成する。
上記の製造方法により、積層膜ＳＬの一度のエッチングによって、第１積層体ＳＴ１及び積層体ＳＴ２１を一括して形成することができる。したがって、第１積層体ＳＴ１を形成した後、別工程で第２ビア３２の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。
（第５の実施形態）
図１３は、第５の実施形態に係る記憶装置を例示する模式的断面図である。
図１４は、記憶領域及び導通領域の層構造を例示する模式的断面図である。
図１３に表したように、本実施形態に係る記憶装置１３０は、記憶領域１０に、第１磁気トンネル接合素子ＭＴＪ（１）と、第３磁気トンネル接合素子ＭＴＪ（３）と、が設けられ、導通領域２０に、第２磁気トンネル接合素子ＭＴＪ（２）と、第４磁気トンネル接合素子ＭＴＪ（４）と、が設けられている。
第３磁気トンネル接合素子ＭＴＪ（３）は、第１信号線ＢＬ（１）と、第１磁気トンネル接合素子ＭＴＪ（１）と、のあいだに設けられる。第３磁気トンネル接合素子ＭＴＪ（３）は、第１の平行閾値とは異なる第３の平行閾値以上の電流が第１方向ｄ１に流れると磁化の向きが平行になり、第１の反平行閾値とは異なる第３の反平行閾値以上の電流が第２方向ｄ２に流れると磁化の向きが反平行になる。第３の平行閾値は、第１の平行閾値よりも小さいまたは大きい。第３の反平行閾値は、第１の反平行閾値よりも小さいまたは大きい。本実施形態では、第３の平行閾値が、第１の平行閾値よりも小さく、第３の反平行閾値が、第１の反平行閾値よりも小さい場合を例とする。
図１４（ａ）に表したように、第３磁気トンネル接合素子ＭＴＪ（３）は、第１磁気トンネル接合素子ＭＴＪ（１）の上に積み重ねられている。
第３磁気トンネル接合素子ＭＴＪ（３）は、第３磁化自由層１０１（３）、第３トンネル障壁層１０２（３）及び第３磁化固定層１０３（３）の順に積層された第３積層体ＳＴ３を有する。また、第３磁化自由層１０１（３）の下側に第３下部層１０４（３）が設けられ、第３磁化固定層１０３（３）の上側に第３上部導電層１０５（３）が設けられている。
この第３磁気トンネル接合素子ＭＴＪ（３）における第３積層体ＳＴ３の積層順と、第１磁気トンネル接合素子ＭＴＪ（１）における第１積層体ＳＴ１の積層順と、は互いに同じ順になっている。すなわち、第１積層体ＳＴ１は、下から上に向けて、第１磁化自由層１０１（１）、第１トンネル障壁層１０２（１）及び第１磁化固定層１０３（１）の順に積層され、第３積層体ＳＴ３も同様な順に積層される。
このように、第１積層体ＳＴ１及び第３積層体ＳＴ３を積み重ねた構造が、第１下部金属４１（１）と、第１上部金属４２（１）と、のあいだに設けられている。
第１積層体ＳＴ１のＺ軸方向にみた外形の大きさと、第３積層体ＳＴ３のＺ軸方向にみた外形の大きさと、は等しくなっている。したがって、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）の磁化反転の閾値を変えるには、第１積層体ＳＴ１及び第３積層体ＳＴ３を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、本実施形態では、第３磁気トンネル接合素子ＭＴＪ（３）の磁化反転の閾値が、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値よりも小さくなるように設定する。
このような記憶領域１０の構造において、例えば、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に流れる電流の方向に沿って、第１積層体ＳＴ１の積層順と、第３積層体ＳＴ３の積層順と、が互いに同じ順になる。したがって、電流の方向方向に対するＡ状態及びＰ状態の状態変化は、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（２）で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）のＰ状態及びＡＰ状態を制御する。
第４磁気トンネル接合素子ＭＴＪ（４）は、第２信号線ＢＬ（２）と、第２磁気トンネル接合素子ＭＴＪ（２）と、のあいだに設けられる。第４磁気トンネル接合素子ＭＴＪ（４）は、第２の平行閾値とは異なる第４の平行閾値以上の電流が第２方向ｄ２に流れると磁化の向きが平行になり、第２の反平行閾値とは異なる第４の反平行閾値以上の電流が第１方向ｄ１に流れると磁化の向きが反平行になる。第４の平行閾値は、第２の平行閾値よりも小さいまたは大きい。第４の反平行閾値は、第２の反平行閾値よりも小さいまたは大きい。本実施形態では、第４の平行閾値が、第２の平行閾値よりも小さく、第４の反平行閾値が、第２の反平行閾値よりも小さい場合を例とする。
図１４（ｂ）に表したように、第４磁気トンネル接合素子ＭＴＪ（４）は、第２磁気トンネル接合素子ＭＴＪ（２）の上に積み重ねられている。
第４磁気トンネル接合素子ＭＴＪ（４）は、第４磁化自由層１０１（４）、第４トンネル障壁層１０２（４）及び第４磁化固定層１０３（４）の順に積層された第４積層体ＳＴ４を有する。また、第４磁化自由層１０１（４）の下側に第４下部層１０４（４）が設けられ、第４磁化固定層１０３（４）の上側に第４上部導電層１０５（４）が設けられている。
この第４磁気トンネル接合素子ＭＴＪ（４）における第４積層体ＳＴ４の積層順と、第２磁気トンネル接合素子ＭＴＪ（２）における第２積層体ＳＴ２の積層順と、は互いに同じ順になっている。すなわち、第２積層体ＳＴ２は、下から上に向けて、第２磁化自由層１０１（２）、第２トンネル障壁層１０２（２）及び第２磁化固定層１０３（２）の順に積層され、第４積層体ＳＴ４も同様な順に積層される。
このように、第２積層体ＳＴ２及び第４積層体ＳＴ４を積み重ねた構造が、第２下部金属４１（２）と、第２上部金属４２（２）と、のあいだに設けられている。
第２積層体ＳＴ２のＺ軸方向にみた外形の大きさと、第４積層体ＳＴ４のＺ軸方向にみた外形の大きさと、は等しくなっている。したがって、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）の磁化反転の閾値を変えるには、第２積層体ＳＴ２及び第４積層体ＳＴ４を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第４磁気トンネル接合素子ＭＴＪ（４）の磁化反転の閾値が、第２磁気トンネル接合素子ＭＴＪ（２）の磁化反転の閾値よりも小さくなるように設定する。
このような導通領域２０の構造では、第１磁気トンネル接合素子ＭＴＪ（１）の磁化反転の閾値及び第３磁気トンネル接合素子ＭＴＪ（３）の磁化反転の閾値が第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）に流れても、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）はいずれも磁化の向きは反転せず、Ｐ状態に維持される。
したがって、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）は低抵抗状態になっており、導通領域２０としての機能を果たすようになる。
このように、記憶領域１０に、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）を積層し、導通領域２０に、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）を積層した構造を用いることで、記憶装置１３０では、２ビットの情報を記憶する構成を実現できる。
なお、図１３に表した記憶装置１３０では、記憶領域１０及び導通領域２０のいずれについても、磁気トンネル接合素子を積層した構成を適用しているが、記憶領域１０及び導通領域２０のいずれか一方のみに磁気トンネル接合素子を積層した構造を適用したものであってもよい。また、記憶領域１０及び導通領域２０のそれぞれにおいて、積層する磁気トンネル接合素子の数は、３つ以上あってもよい。
次に、本実施形態に係る記憶装置１３０の動作について説明する。
図１５は、記憶装置及びその周辺回路を例示するブロック図である。
図１６は、具体的な書き込み動作を説明する模式的断面図である。
図１６では、記憶装置１３０における第１磁気トンネル接合素子ＭＴＪ（１）〜第４磁気トンネル接合素子ＭＴＪ（４）、電流の方向及びＡ状態並びにＡＰ状態を模式的に示している。
図１５に表したように、記憶装置１３０の周辺回路として、信号発生装置９０及びセンスアンプ９１が設けられている。トランジスタＴｒと第１信号線ＢＬ（１）とのあいだに設けられた記憶領域１０には、トランジスタＴｒ側に第１磁気トンネル接合素子ＭＴＪ（１）が設けられ、第１信号線ＢＬ（１）側に第３磁気トンネル接合素子ＭＴＪ（３）が設けられる。また、トランジスタＴｒと第２信号線ＢＬ（２）とのあいだに設けられた導通領域２０には、トランジスタＴｒ側に第２磁気トンネル接合素子ＭＴＪ（２）が設けられ、第２信号線ＢＬ（２）側に第４磁気トンネル接合素子ＭＴＪ（４）が設けられる。
次に、情報の書き込み動作の具体例を説明する。
情報の書き込みを行う場合、信号発生装置９０は、書き込み電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、電流ｉ１Ａ、ｉ１Ｐ、ｉ３Ａ及びｉ３Ｐのいずれかを流すための電圧を印加する。
ここで、電流ｉ３Ａは、第３磁気トンネル接合素子ＭＴＪ（３）をＡＰ状態にするための電流である。電流ｉ３Ａは、第３の反平行閾値以上、第１の反平行閾値未満の値である。
電流ｉ３Ｐは、第３磁気トンネル接合素子ＭＴＪ（３）をＰ状態にするための電流である。電流ｉ３Ｐは、第３の平行閾値以上、第１の平行閾値未満の値である。
なお、情報の書き込みを行うに先立ち、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）はＰ状態、すなわち低抵抗状態になっている。
また、電流ｉ１Ａ、ｉ１Ｐ、ｉ３Ａ及びｉ３Ｐのいずれかを流しても、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）のいずれも磁化の反転は起きず、Ｐ状態のまま維持される。
図１６（ａ）は、電流ｉ１Ａを流した際の動作を例示している。すなわち、図１５に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ１Ａを流した際の動作である。
第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）は、電流ｉ１Ａが流れることで、両方ともＡＰ状態になる。
第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）は電流ｉ１Ａが流れてもＰ状態が維持され、導通領域２０として機能する。
本実施形態では、ＡＰ状態をビットの”１”、Ｐ状態をビットの”０”とする。また、一例として、２ビットの情報を、第１磁気トンネル接合素子ＭＴＪ（１）、第３磁気トンネル接合素子ＭＴＪ（３）の順に、表すものとする。
したがって、図１６（ａ）に例示した動作では、２ビットにおける”１１”が記憶されることになる。
図１６（ｂ）は、図１６（ａ）に表した状態になった後、電流ｉ３Ｐを流した際の動作を例示している。すなわち、図１５に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ３Ｐを流した際の動作である。
電流ｉ３Ｐが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）は導通領域２０として機能する。
したがって、図１６（ｂ）に例示した動作では、２ビットにおける”１０”が記憶されることになる。
図１６（ｃ）は、電流ｉ１Ｐを流した際の動作を例示している。すなわち、図１５に表したトランジスタＴｒの制御線ＷＬを選択し、第２信号線ＢＬ（２）から第１信号線ＢＬ（１）に電流ｉ１Ｐを流した際の動作である。
第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）は、電流ｉ１Ｐが流れることで、両方ともＰ状態になる。
第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）は電流ｉ１Ｐが流れてもＰ状態が維持され、導通領域２０として機能する。
したがって、図１６（ｃ）に例示した動作では、２ビットにおける”００”が記憶されることになる。
図１６（ｄ）は、図１６（ｃ）に表した状態になった後、電流ｉ３Ａを流した際の動作を例示している。すなわち、図１５に表したトランジスタＴｒの制御線ＷＬを選択し、第１信号線ＢＬ（１）から第２信号線ＢＬ（２）に電流ｉ３Ａを流した際の動作である。
電流ｉ３Ａが流れると、第３磁気トンネル接合素子ＭＴＪ（３）のみがＡＰ状態になり、他の磁気トンネル接合素子ＭＴＪ（１）、ＭＴＪ（２）及びＭＴＪ（４）の状態は反転せず、維持される。第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）は導通領域２０として機能する。
したがって、図１６（ｄ）に例示した動作では、２ビットにおける”０１”が記憶されることになる。
ここで、書き込み動作についてまとめる。
”００”を記憶する場合、電流ｉ１Ｐを流す。
”０１”を記憶する場合、電流ｉ１Ｐを流したのち、電流ｉ３Ａを流す。
”１０”を記憶する場合、電流ｉ１Ａを流したのち、電流ｉ３Ｐを流す。
”１１”を記憶する場合、電流ｉ１Ａを流す。
次に、情報の読み出し動作の具体例を説明する。
情報の読み出しを行う場合、信号発生装置９０は、読み出し電圧として、第１信号線ＢＬ（１）及び第２信号線ＢＬ（２）のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。
記憶装置１３０では、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）のＡＰ状態及びＰ状態の組み合わせによって合計の抵抗値が変化する。これにより、第１信号線ＢＬ（１）と、参照電圧ｒｅｆと、の差分が変化して、記憶された情報の判別を行うことができる。
ここで、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）のＡＰ状態及びＰ状態による抵抗値の一例を示す。
第１磁気トンネル接合素子ＭＴＪ（１）がＡＰ状態の場合、抵抗値は例えば７キロオーム（ｋΩ）である。また、第３磁気トンネル接合素子ＭＴＪ（３）がＡＰ状態の場合、抵抗値は例えば３ｋΩである。第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）のＭＲ比（磁気抵抗変化率）を例えば２００パーセント（％）とした場合、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）のＡＰ状態及びＰ状態の組み合わせによる合計の抵抗値は次のようになる。
”００”の場合、合計の抵抗値は、１０ｋΩ（寄生抵抗）になる。
”１０”の場合、合計の抵抗値は、１６ｋΩになる。
”０１”の場合、合計の抵抗値は、２４ｋΩになる。
”１１”の場合、合計の抵抗値は、３０ｋΩになる。
センスアンプ９１の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ９１の出力に応じて、記憶した情報を判別することができる。なお、本実施形態では、第１磁気トンネル接合素子ＭＴＪ（１）のＡＰ状態での抵抗値と、第３磁気トンネル接合素子ＭＴＪ（３）のＡＰ状態での抵抗値と、に差が設けられている。このため、”１０”の場合と、”０１”の場合と、で合計の抵抗値に違いが生じ、センスアンプ９１の出力によってこれらを判別することが可能になる。
このように、半導体記憶装置１３０は、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）によって多値化に対応することができる。また、書き込み動作及び読み出し動作のいずれにおいても、第２磁気トンネル接合素子ＭＴＪ（２）及び第４磁気トンネル接合素子ＭＴＪ（４）は導通領域２０としての役目を果たす。本実施形態では、記憶領域１０及び導通領域２０を同じ層構造にしているため、トランジスタＴｒと第２信号線ＢＬ（２）とのあいだに別途導通部（ビア等）を設ける必要がなく、製造工程を簡素化することができる。
以上説明したように、実施形態に係る記憶装置及びその製造方法によれば、磁気トンネル接合素子を用いて多値化に対応した構造を実現するにあたり、層構造及び製造工程の簡素化を達成することができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）についてＰ状態をビット”０”、ＡＰ状態をビット”１”としたが、反対であってもよい。また、第１磁気トンネル接合素子ＭＴＪ（１）及び第３磁気トンネル接合素子ＭＴＪ（３）についてＡＰ状態での抵抗値は一例であり、これに限定されるものではない。また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…記憶領域、２０，２１…導通領域、３１…第１ビア、３２…第２ビア、４１…下地金属層、４１（１）…第１下部金属、４１（２）…第２下部金属、４２…上部金属材料、４２（１）…第１上部金属、４２（２）…第２上部金属、５０…半導体基板、５０ａ…主面、６１…ソース領域、６２…ドレイン領域、６３…ゲート絶縁膜、８１，８２…絶縁膜、８３…保護膜、８４…層間絶縁膜、９０…信号発生装置、９１…センスアンプ、１０１…磁化自由層、１０２…トンネル障壁層、１０３…磁化固定層、１０４（１）…第１下部層、１０４（２）…第２下部層、１０５（１）…第１上部導電層、１０５（２）…第２上部導電層、１１０，１２０…記憶装置、ＢＬ（１）…第１信号線、ＢＬ（２）…第２信号線、ＭＴＪ（１）〜ＭＴＪ（４）…第１〜第４磁気トンネル接合素子、ＳＴ…積層体、ＳＴ１〜ＳＴ４…第１積層体〜第４積層体、Ｔｒ…トランジスタ、ＷＬ…制御線

Claims (18)

  1. 第１信号線と、
    第２信号線と、
    前記第１信号線と、前記第２信号線と、のあいだを流れる第１方向の電流、及び前記第１方向とは反対の第２方向の電流の、それぞれの導通を制御するトランジスタと、
    前記第１信号線と、前記トランジスタの一方端と、のあいだに接続され、第１の平行閾値以上の電流が前記第１方向に流れると磁化の向きが平行になり、第１の反平行閾値以上の電流が前記第２方向に流れると磁化の向きが反平行になる第１磁気トンネル接合素子を有する記憶領域と、
    前記第２信号線と、前記トランジスタの他方端と、のあいだに接続された導通領域と、
    を備えたことを特徴とする記憶装置。
  2. 前記導通領域は、強磁性体を含み、前記第１の平行閾値以上の電流及び第１の反平行閾値以上の電流のいずれが流れても磁化の向きが維持される第２磁気トンネル接合素子を有することを特徴とする請求項１記載の記憶装置。
  3. 前記第２磁気トンネル接合素子は、前記第１の平行閾値よりも大きな第２の平行閾値以上の電流が前記第２方向に流れると磁化の向きが平行になり、前記第１の反平行閾値よりも大きな第２の反平行閾値以上の電流が前記第１方向に流れると磁化の向きが反平行になることを特徴とする請求項２記載の記憶装置。
  4. 前記第１磁気トンネル接合素子は、第１下部強磁性体層、第１トンネル障壁層及び第１上部強磁性体層の順に積層された第１積層体を有し、
    前記第２磁気トンネル接合素子は、第２下部強磁性体層、第２トンネル障壁層及び第２上部強磁性体層の順に積層された第２積層体を有することを特徴とする請求項２または３に記載の記憶装置。
  5. 前記第１下部強磁性体層と、前記第２下部強磁性体層と、は、同一平面上に同一厚さで設けられ、
    前記第１トンネル障壁層と、前記第２トンネル障壁層と、は、同一平面上に同一厚さで設けられ、
    前記第１上部強磁性体層と、前記第２上部強磁性体層と、は、同一平面上に同一厚さで設けられたことを特徴とする請求項４記載の記憶装置。
  6. 前記第１下部強磁性体層の体積は、前記第２下部強磁性体層の体積よりも小さいことを特徴とする請求項４または５に記載の記憶装置。
  7. 前記導通領域は、前記第１磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有することを特徴とする請求項１記載の記憶装置。
  8. 前記記憶領域は、
    前記第１信号線と、前記第１磁気トンネル接合素子と、のあいだに設けられ、前記第１の平行閾値とは異なる第３の平行閾値以上の電流が前記第１方向に流れると磁化の向きが平行になり、前記第１の反平行閾値とは異なる第３の反平行閾値以上の電流が前記第２方向に流れると磁化の向きが反平行になる第３磁気トンネル接合素子を有することを特徴とする請求項１〜７のいずれか１つに記載の記憶装置。
  9. 前記導通領域は、
    前記第２信号線と、前記第２磁気トンネル接合素子と、のあいだに設けられ、前記第３磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有する積層体を有することを特徴とする請求項８記載の記憶装置。
  10. 複数の前記記憶領域と、複数の前記導通領域と、を備え、
    前記複数の記憶領域は、行方向及び列方向にそれぞれ同一のピッチで配置され、
    前記複数の導通領域は、前記行方向及び前記列方向にそれぞれ同一の前記ピッチで配置され、
    前記複数の記憶領域と、前記複数の導通領域と、は、前記行方向及び前記列方向に互いに半ピッチずれて配置されたことを特徴とする請求項１〜９のいずれか１つに記載の記憶装置。
  11. 前記行方向及び前記列方向のそれぞれに第１ピッチで設けられた複数の前記トランジスタと、
    前記行方向及び前記列方向のうち一方の方向に延出し、前記第１ピッチの半分の第２ピッチで１本ずつ交互に配置された複数本の前記第１信号線及び複数本の前記第２信号線と、
    前記行方向及び前記列方向のうち他方の方向に延出し、前記第１ピッチで配置された複数本の制御線と、
    を備え、
    前記複数のトランジスタのそれぞれについて前記記憶領域及び前記導通領域が形成されたことを特徴とする請求項１０記載の記憶装置。
  12. 前記第１下部強磁性体層は磁化自由層であり、前記第１上部強磁性体層は磁化固定層であることを特徴とする請求項４または５に記載の記憶装置。
  13. 半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、
    前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第１ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第２ビアと、を形成する工程と、
    前記第１ビア及び前記第２ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、
    前記積層膜をエッチングして、前記第１ビアの上に前記積層膜の一部を残して第１磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第２ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、
    を備えたことを特徴とする記憶装置の製造方法。
  14. 前記導通領域には、前記積層膜の前記他部による第２磁気トンネル接合素子が形成されることを特徴とする請求項１３記載の記憶装置の製造方法。
  15. 前記積層膜をエッチングする工程では、前記積層膜の積層方向に見て、前記第１磁気トンネル接合素子の面積を、前記第２磁気トンネル接合素子の面積よりも小さくすることを特徴とする請求項１４記載の記憶装置の製造方法。
  16. 前記半導体基板に複数の前記トランジスタを行方向及び列方向にそれぞれ同一のピッチで形成し、
    前記複数のトランジスタのそれぞれについて前記第１磁気トンネル接合素子及び前記第２磁気トンネル接合素子を形成することを特徴とする請求項１４または１５に記載の記憶装置の製造方法。
  17. 半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、
    前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第１ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第２ビアと、を形成する工程と、
    前記第１ビア及び前記第２ビアの上に下部強磁性体層を形成する工程と、
    前記下部強磁性体層の上の、前記第２ビアの上を除く部分にトンネル障壁層を形成し、前記第２ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、
    前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第１ビアの上に前記積層膜の一部を残した第１磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第２ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、
    を備えたことを特徴とする記憶装置の製造方法。
  18. 前記積層膜の積層方向に見て、前記第１磁気トンネル接合素子の面積を、前記積層体の面積と同じにすることを特徴とする請求項１７記載の記憶装置の製造方法。
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