JP2013042034A

JP2013042034A - Semiconductor device and manufacturing method of the same

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Publication number: JP2013042034A
Application number: JP2011178973A
Authority: JP
Inventors: Yoshinori Ikefuchi; 義徳池淵
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-08-18
Filing date: 2011-08-18
Publication date: 2013-02-28

Abstract

PROBLEM TO BE SOLVED: To avoid a short circuit between two wirings formed on the same plane.SOLUTION: A semiconductor device (100) comprises: a plurality of active regions (50) arranged in a first direction (X) next to each other each including two vertical transistors (51) arranged at a distance from each other in a second direction (Y) orthogonal to the first direction (X) and a gate electrode dummy pillar (1a) located between the two vertical transistors (51); a gate power supply line (23) arranged to extend in the first direction (X) for supplying power to the gate electrode dummy pillar (1a) located at a central position of each of the plurality of active regions (50); and inter-transistor connection wiring (21, 10A, 16) extending in the second direction (Y) for connecting the two vertical transistors (51) so as to bypass the gate power supply wiring (23).

Description

本発明は、半導体装置とその製造方法に関し、特に、縦型トランジスタを有する半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a vertical transistor and a manufacturing method thereof.

トランジスタの微細化の対策として、縦型ＳＧＴ（Surround Gate transistor）構造を有する３次元トランジスタが知られている。３次元トランジスタは、半導体基板の主面（Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して垂直方向（Ｚ方向）に延びるシリコンピラー（半導体の基柱）をチャネルとして用いるトランジスタである。以下では、このような３次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。 As a countermeasure for transistor miniaturization, a three-dimensional transistor having a vertical SGT (Surround Gate transistor) structure is known. A three-dimensional transistor is a transistor that uses, as a channel, a silicon pillar (base pillar of a semiconductor) extending in a direction (Z direction) perpendicular to a main surface (XY plane defined by an X direction and a Y direction) of a semiconductor substrate. . Hereinafter, such a three-dimensional transistor is simply referred to as a vertical transistor.

このような縦型トランジスタ（縦型ＳＧＴ構造）を有する半導体装置は、従来から種々提案されている。 Various semiconductor devices having such a vertical transistor (vertical SGT structure) have been conventionally proposed.

例えば、特開２００９−０８１３８９号公報（特許文献１）は、完全空乏化が可能な太さに形成された複数の半導体の基柱と、複数の基柱の各々の外周面に設けられたゲート絶縁膜と、複数の基柱の隙間を埋めて複数の基柱の各々の外周面を覆うゲート電極と、を備えた半導体装置を開示している。すなわち、特許文献１は、複数の縦型トランジスタを並列に配置した半導体装置を開示している。 For example, Japanese Patent Laying-Open No. 2009-081389 (Patent Document 1) discloses a plurality of semiconductor base pillars formed to a thickness capable of complete depletion and gates provided on the outer peripheral surfaces of the plurality of base pillars. A semiconductor device including an insulating film and a gate electrode that fills gaps between the plurality of base pillars and covers the outer peripheral surfaces of the plurality of base pillars is disclosed. That is, Patent Document 1 discloses a semiconductor device in which a plurality of vertical transistors are arranged in parallel.

一方、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続した半導体装置も知られている。例えば、特開２００９−０８８１３４号公報（特許文献２）は、低耐圧トランジスタを構成する単位トランジスタの基柱の高さと同じ高さの半導体の基柱を有する複数の単位トランジスタのソース拡散層とドレイン拡散層を直列に接続し、且つ複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成された高耐圧トランジスタを開示している。 On the other hand, a semiconductor device is also known in which a plurality of vertical transistors are connected in series in order to increase the breakdown voltage of the vertical transistors. For example, Japanese Patent Laying-Open No. 2009-088134 (Patent Document 2) discloses a source diffusion layer and drains of a plurality of unit transistors having a semiconductor base pillar having the same height as the base pillar height of a unit transistor constituting a low breakdown voltage transistor. There is disclosed a high voltage transistor formed by connecting diffusion layers in series and electrically connecting gate electrodes of a plurality of unit transistors.

特開２００９−０８１３８９号公報JP 2009-081389 A 特開２００９−０８８１３４号公報JP 2009-088134 A

上述した高耐圧トランジスタにおいて、上下に（Ｙ方向に離間して）配置された２つの縦型トランジスタと、これら２つの縦型トランジスタの間に位置する縦長のゲート給電用ダミーピラーと、からなる活性領域を、Ｘ方向に複数本並べて配置する場合がある。このレイアウトでは全体のエリアを縮小するため、複数本の活性領域の中央に位置するゲート給電用ダミーピラーへの接続配線（ゲート給電配線）を、複数本の活性領域の中央を横断するようにＸ方向に延在して設けることが効率的である。このようなゲート給電配線は、Ｘ方向に延在して設けられるので、「Ｘ方向配線」とも呼ばれる。 In the high breakdown voltage transistor described above, an active region comprising two vertical transistors arranged above and below (separated in the Y direction) and a vertically long gate-fed dummy pillar positioned between the two vertical transistors May be arranged side by side in the X direction. In this layout, in order to reduce the entire area, the connection wiring (gate power supply wiring) to the gate power supply dummy pillar located in the center of the plurality of active regions crosses the center of the plurality of active regions in the X direction. It is efficient to extend and provide. Since such a gate power supply wiring is provided extending in the X direction, it is also referred to as an “X direction wiring”.

一方、上下（Ｙ方向に離間して）に配置されている２つの縦型トランジスタ間を接続するためのトランジスタ間接続配線は、Ｙ方向に延在する。したがって、トランジスタ間接続配線は「Ｙ方向配線」とも呼ばれる。 On the other hand, an inter-transistor connection wiring for connecting two vertical transistors arranged vertically (separated in the Y direction) extends in the Y direction. Therefore, the inter-transistor connection wiring is also referred to as “Y-direction wiring”.

その結果、複数本の活性領域の中央を横断するように配置されたゲート給電配線（Ｘ方向配線）と、上下に（Ｙ方向に離間して）配置されている縦型トランジスタ間を接続するためのトランジスタ間接続配線（Ｙ方向配線）と、が互いに交差することになる。そのため、同一平面上にゲート給電配線（Ｘ方向配線）とトランジスタ間接続配線（Ｙ方向配線）とを形成しようとすると、それらの配線が互いにショートしてしまうので、配線を形成できないこととなる。 As a result, in order to connect between the gate power supply wiring (X direction wiring) arranged so as to cross the center of the plurality of active regions and the vertical transistor arranged vertically (separated in the Y direction). And the inter-transistor connection wiring (Y-direction wiring) cross each other. For this reason, when the gate power supply wiring (X direction wiring) and the inter-transistor connection wiring (Y direction wiring) are formed on the same plane, the wirings are short-circuited with each other, and thus the wiring cannot be formed.

本発明による半導体装置は、第１の方向に複数本並べて配置された活性領域を含む半導体装置であって、複数本の活性領域の各々は、第１の方向と直交する第２の方向に離間して配置された２つの縦型トランジスタと、２つの縦型トランジスタの間に位置する縦型のゲート電極用ダミーピラーと、から成る半導体装置において、複数本の活性領域の中央に位置するゲート電極用ダミーピラーへ給電するために、２つの縦型トランジスタとゲート電極用ダミーピラーとを覆う層間絶縁膜上に形成され、第１の方向へ延在して配置されたゲート給電配線と、２つの縦型トランジスタ間を接続するために、層間絶縁膜上に形成され、第２の方向に延在し、かつゲート給電配線を迂回するように構成されたトランジスタ間接続配線と、を備える。 A semiconductor device according to the present invention includes a plurality of active regions arranged side by side in a first direction, and each of the plurality of active regions is separated in a second direction orthogonal to the first direction. And a vertical gate electrode dummy pillar positioned between the two vertical transistors, and a gate electrode positioned at the center of a plurality of active regions in the semiconductor device. In order to supply power to the dummy pillar, the gate power supply wiring formed on the interlayer insulating film covering the two vertical transistors and the gate electrode dummy pillar and extending in the first direction, and the two vertical transistors And an inter-transistor connection line formed on the interlayer insulating film, extending in the second direction, and configured to bypass the gate power supply line.

また、本発明による半導体装置の製造方法は、半導体基板の第１の方向に並べて配置された複数本の活性領域の各々に、第１の方向と直交する第２の方向で離間して配置された２つの縦型トランジスタと、２つの縦型トランジスタの間の位置する縦長のゲート給電用ダミーピラーとを形成する工程と、複数本の活性領域の中央に位置するゲート電極用ダミーピラーへ給電するために、２つの縦型トランジスタとゲート電極用ダミーピラーとを覆う層間絶縁膜上に、第１の方向へ延在して配置されたゲート給電配線を形成する工程と、２つの縦型トランジスタ間を接続するために、層間絶縁膜上で、第２の方向に延在し、かつゲート給電配線を迂回するように構成されたトランジスタ間接続配線を形成する工程と、を具備する。 In the method of manufacturing a semiconductor device according to the present invention, each of the plurality of active regions arranged side by side in the first direction of the semiconductor substrate is spaced apart in the second direction orthogonal to the first direction. In order to supply power to the gate electrode dummy pillar located at the center of the plurality of active regions, and the step of forming two vertical transistors and a vertically long gate power supply dummy pillar located between the two vertical transistors. A step of forming a gate power supply wiring arranged extending in the first direction on the interlayer insulating film covering the two vertical transistors and the gate electrode dummy pillar is connected between the two vertical transistors. A step of forming an inter-transistor connection wiring extending in the second direction and configured to bypass the gate power supply wiring on the interlayer insulating film.

本発明によると、ゲート給電配線を迂回するようにトランジスタ間接続配線を形成しているので、それらの配線が短絡するのを回避することができる。 According to the present invention, since the inter-transistor connection wiring is formed so as to bypass the gate power supply wiring, it is possible to avoid short-circuiting these wirings.

本発明の第１の実施例による半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１ＡのＡＡ’線における断面図である。It is sectional drawing in the AA 'line of FIG. 1A. 図１ＡのＢＢ’線における断面図である。It is sectional drawing in the BB 'line | wire of FIG. 1A. 図１ＡのＣＣ’線における断面図である。It is sectional drawing in CC 'line | wire of FIG. 1A. シリコン基板に素子分離領域を形成することにより、活性領域を形成する工程を示す平面図である。It is a top view which shows the process of forming an active region by forming an element isolation region in a silicon substrate. 図２ＡのＡＡ’線における断面図である。It is sectional drawing in the AA 'line of FIG. 2A. シリコン基板の全面に第１の絶縁膜および第１のマスク膜（ハードマスク）を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 1st insulating film and a 1st mask film | membrane (hard mask) on the whole surface of a silicon substrate. ハードマスクをパターニングする工程を示す平面図である。It is a top view which shows the process of patterning a hard mask. 図４ＡのＡＡ’線における断面図である。It is sectional drawing in the AA 'line of FIG. 4A. ハードマスクをエッチングマスクに用いて、第１および第２のピラーを同時に形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 1st and 2nd pillar simultaneously using a hard mask as an etching mask. 第１および第２のピラーの内壁面に第１のサイドウォール絶縁膜を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 1st side wall insulating film in the inner wall face of the 1st and 2nd pillar. シリコン基板に、第２の絶縁膜と第１の不純物拡散層とを形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 2nd insulating film and a 1st impurity diffusion layer in a silicon substrate. ゲート絶縁膜とゲート電極とを形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a gate insulating film and a gate electrode. 第１層間絶縁膜を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 1st interlayer insulation film. シリコン基板の全面に第２のマスク膜を形成する工程を示す平面図である。It is a top view which shows the process of forming a 2nd mask film | membrane on the whole surface of a silicon substrate. 図１０ＡのＡＡ’における断面図である。It is sectional drawing in AA 'of FIG. 10A. 第１のマスク膜を除去して第１のスルーホールを形成し、この第１のスルーホールの側面に第２のサイドウォール絶縁膜を形成する工程を示す断面図である。It is sectional drawing which shows the process of removing a 1st mask film | membrane, forming a 1st through hole, and forming a 2nd side wall insulating film in the side surface of this 1st through hole. 第２のピラーの上部にＬＤＤ領域を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a LDD area | region in the upper part of a 2nd pillar. 第１のスルーホールの底部にある第１の絶縁膜に開口部を設けて、第２のピラーを露出させ、第２のピラーの上面から第１のスルーホールの内壁に沿ってシリコンエピタキシャル層を形成する工程を示す断面図である。An opening is provided in the first insulating film at the bottom of the first through hole to expose the second pillar, and the silicon epitaxial layer is formed along the inner wall of the first through hole from the upper surface of the second pillar. It is sectional drawing which shows the process to form. シリコンエピタキシャル層に不純物をイオン注入して、第２の不純物拡散層を形成する工程を示す断面図である。It is sectional drawing which shows the process of ion-implanting an impurity into a silicon epitaxial layer, and forming a 2nd impurity diffusion layer. シリコン基板の全面に第２層間絶縁膜を形成し、ホールを形成する工程を示す平面図である。It is a top view which shows the process of forming a 2nd interlayer insulation film in the whole surface of a silicon substrate, and forming a hole. 図１５ＡのＡＡ’線における断面図である。It is sectional drawing in the AA 'line of FIG. 15A. 図１５ＡのＢＢ’線における断面図である。It is sectional drawing in the BB 'line | wire of FIG. 15A. ホール内の埋め込むように絶縁プラグを形成して、迂回配線を形成するＡＡ’における断面図である。It is sectional drawing in AA 'which forms an insulating plug so that it may embed in a hole, and forms detour wiring. ホール内の埋め込むように絶縁プラグを形成して、迂回配線を形成するＢＢ’における断面図である。It is sectional drawing in BB 'which forms an insulating plug so that it may embed in a hole, and forms detour wiring. 第２層間絶縁膜と第１層間絶縁膜に対してパターンニングを行い、第２乃至第５のスルーホールを形成する工程を示す平面図である。It is a top view which shows the process of patterning with respect to a 2nd interlayer insulation film and a 1st interlayer insulation film, and forming a 2nd thru | or 5th through-hole. 図１７ＡのＡＡ’線における断面図である。It is sectional drawing in the AA 'line of FIG. 17A. 図１７ＡのＢＢ’線における断面図である。It is sectional drawing in the BB 'line | wire of FIG. 17A. 図１７ＡのＣＣ’線における断面図である。It is sectional drawing in CC 'line | wire of FIG. 17A. 第２乃至第５のスルーホールに、それぞれ、コンタクトプラグ、ゲートコンタクトプラグ、ピラーコンタクトプラグ、およびＳＤコンタクトプラグを形成する工程を示す、ＡＡ’線における断面図である。It is sectional drawing in the AA 'line | wire which shows the process of forming a contact plug, a gate contact plug, a pillar contact plug, and SD contact plug in the 2nd thru | or 5th through hole, respectively. 第２乃至第５のスルーホールに、それぞれ、コンタクトプラグ、ゲートコンタクトプラグ、ピラーコンタクトプラグ、およびＳＤコンタクトプラグを形成する工程を示す、ＢＢ’線における断面図である。It is sectional drawing in the BB 'line | wire which shows the process of forming a contact plug, a gate contact plug, a pillar contact plug, and SD contact plug in the 2nd thru | or 5th through hole, respectively. 第２乃至第５のスルーホールに、それぞれ、コンタクトプラグ、ゲートコンタクトプラグ、ピラーコンタクトプラグ、およびＳＤコンタクトプラグを形成する工程を示す、ＣＣ’線における断面図である。It is sectional drawing in CC 'line | wire which shows the process of forming a contact plug, a gate contact plug, a pillar contact plug, and SD contact plug in the 2nd thru | or 5th through hole, respectively. 本発明の第２の実施例による半導体装置の平面図である。It is a top view of the semiconductor device by the 2nd example of the present invention. 図１９ＡのＡＡ’線における断面図である。It is sectional drawing in the AA 'line of FIG. 19A. 図１９ＡのＢＢ’線における断面図である。It is sectional drawing in the BB 'line | wire of FIG. 19A. 図１９ＡのＣＣ’線における断面図である。It is sectional drawing in CC 'line | wire of FIG. 19A.

本発明の概要について説明する。 The outline of the present invention will be described.

本発明の実施の形態に係る半導体装置では、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続している。 In the semiconductor device according to the embodiment of the present invention, a plurality of vertical transistors are connected in series in order to increase the breakdown voltage of the vertical transistors.

このとき、図１Ａに示されているように、上下に（Ｙ方向に離間して）配置された２つの縦型トランジスタ５１と、これら２つの縦型トランジスタの間に位置する縦長のゲート給電用ダミーピラー１ａと、からなる活性領域５０を、Ｘ方向に３本（複数本）並べて配置する場合がある。 At this time, as shown in FIG. 1A, two vertical transistors 51 arranged one above the other (separated in the Y direction), and a vertically long gate power supply located between the two vertical transistors. In some cases, three (plural) active regions 50 including the dummy pillars 1a are arranged side by side in the X direction.

このレイアウトでは全体のエリアを縮小するため、複数本の活性領域５０の中央に位置するゲート給電用ダミーピラー１ａへの接続配線（ゲート供給配線）２３を、複数本の活性領域５０の中央を横断するようにＸ方向に延在して設けることが効率的である。この接続配線（ゲート供給配線）２３は、Ｘ方向配線とも呼ばれる。 In this layout, in order to reduce the entire area, the connection wiring (gate supply wiring) 23 to the gate feeding dummy pillar 1a located at the center of the plurality of active regions 50 crosses the center of the plurality of active regions 50. Thus, it is efficient to extend in the X direction. This connection wiring (gate supply wiring) 23 is also called an X-direction wiring.

なお、配線を引き回せば如何様にでもレイアウトできるが、本発明の実施の形態では、各活性領域５０を接続するためにＸ方向に配線が横断するレイアウトで発生する問題を取り扱っている。したがって、他のレイアウトは考慮していない。 Although the wiring can be laid out in any way, the embodiment of the present invention deals with a problem that occurs in the layout in which the wiring crosses in the X direction in order to connect the active regions 50. Therefore, other layouts are not considered.

一方、上下に（Ｙ方向に離間して）配置されている２つの縦型トランジスタ５１の間を接続するためのトランジスタ間接続配線２１がＹ方向に延在する。このトランジスタ間接続配線２１は、Ｙ方向配線とも呼ばれる。 On the other hand, the inter-transistor connection wiring 21 for connecting the two vertical transistors 51 arranged vertically (separated in the Y direction) extends in the Y direction. This inter-transistor connection wiring 21 is also called a Y-direction wiring.

その結果、複数本の活性領域５０の中央を横断するように、ゲート給電配線（Ｘ方向配線）２３を配置すると、そのゲート給電配線（Ｘ方向配線）２３はトランジスタ間接続配線（Ｙ方向配線）２１と交差することになる。そのため、同一平面上に、Ｘ方向配線２３とＹ方向配線２１とを配線すると、それら配線は互いにショートしてしまうので、形成できないこととなる。 As a result, when the gate power supply wiring (X direction wiring) 23 is disposed so as to cross the center of the plurality of active regions 50, the gate power supply wiring (X direction wiring) 23 becomes the inter-transistor connection wiring (Y direction wiring). Will cross 21. For this reason, if the X-direction wiring 23 and the Y-direction wiring 21 are wired on the same plane, the wirings are short-circuited with each other and cannot be formed.

そこで、本発明の実施形態による半導体装置では、ゲート給電配線（Ｘ方向配線）２３との短絡を回避するために、Ｙ方向配線２１をダミーピラー１ａの側面部に設けられた導電膜（迂回配線）１０Ａ（図１Ｃ参照）を介し、Ｘ方向配線２３の下を潜るように、迂回させる配線構成としている。 Therefore, in the semiconductor device according to the embodiment of the present invention, in order to avoid a short circuit with the gate power supply wiring (X-direction wiring) 23, the Y-direction wiring 21 is a conductive film (detour wiring) provided on the side surface of the dummy pillar 1a. The wiring configuration is such that a detour is made so as to dive under the X-direction wiring 23 via 10A (see FIG. 1C).

以下、添付図面を参照しながら、本発明の第１の実施例について詳細に説明する。 Hereinafter, a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

以下の図面において、各構成を分かり易くするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向とＹ方向はＺ方向と直交する方向であって互いに直交する方向である。尚、Ｘ方向は第１の方向とも呼ばれ、Ｙ方向は第２の方向とも呼ばれる。 In the following drawings, in order to make each configuration easy to understand, the scale and number of each structure are different from the actual structure. In addition, an XYZ coordinate system is set and the arrangement of each component will be described. In this coordinate system, the Z direction is a direction perpendicular to the surface of the silicon substrate, and the X direction and the Y direction are directions orthogonal to the Z direction and orthogonal to each other. The X direction is also called a first direction, and the Y direction is also called a second direction.

図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄは、本発明の第１の実施例に係る半導体装置１００の構成を示す図面である。図１Ａは、本第１の実施例による半導体装置１００の平面図である。図１Ｂは、図１ＡのＡＡ’線における断面図である。同様に、図１Ｃは、図１ＡのＢＢ’線における断面図であり、図１Ｄは、図１ＡのＣＣ’線における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、コンタクトプラグ上に位置している配線並びに層間絶縁膜は、透過状態として輪郭だけを記載している。 1A, 1B, 1C, and 1D are diagrams showing a configuration of a semiconductor device 100 according to a first embodiment of the present invention. FIG. 1A is a plan view of the semiconductor device 100 according to the first embodiment. 1B is a cross-sectional view taken along the line AA ′ of FIG. 1A. Similarly, FIG. 1C is a cross-sectional view taken along line BB ′ in FIG. 1A, and FIG. 1D is a cross-sectional view taken along line CC ′ in FIG. 1A. However, in FIG. 1A, in order to clarify the arrangement state of the constituent elements, only the outline of the wiring and the interlayer insulating film located on the contact plug is described as the transmission state.

図１Ａ〜図１Ｄにおいて、領域５０はトランジスタが配置されている活性領域であり、これ以降は活性領域５０と称する。Ｐ型のシリコン（Ｓｉ）からなる半導体基板１上には、素子分離領域２として、絶縁膜で埋め込まれたＳＴＩ（Shallow Trench Isolation）が設けられており、素子分離領域２によって、活性領域５０が区画されている。 1A to 1D, a region 50 is an active region in which transistors are arranged, and is hereinafter referred to as an active region 50. An STI (Shallow Trench Isolation) embedded with an insulating film is provided as an element isolation region 2 on a semiconductor substrate 1 made of P-type silicon (Si), and the active region 50 is formed by the element isolation region 2. It is partitioned.

活性領域５０には、縦型ＭＯＳトランジスタの構造を有する半導体素子５１が配置されている。半導体素子５１は、縦型トランジスタとも呼ばれる。 A semiconductor element 51 having a vertical MOS transistor structure is disposed in the active region 50. The semiconductor element 51 is also called a vertical transistor.

図１Ａでは、半導体素子（縦型トランジスタ）５１を第１乃至第６の半導体素子５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、および５１ｆとして６個記載している。しかしながら、半導体装置１００を構成する半導体素子５１は６個に限定されるのではなく、半導体装置１００の設計仕様によって、半導体素子５１の個数は異なっている。これ以降、第１乃至第６の半導体素子５１ａ〜５１ｆをまとめて半導体素子５１と称することがある。 In FIG. 1A, six semiconductor elements (vertical transistors) 51 are described as first to sixth semiconductor elements 51a, 51b, 51c, 51d, 51e, and 51f. However, the number of semiconductor elements 51 constituting the semiconductor device 100 is not limited to six, and the number of semiconductor elements 51 varies depending on the design specifications of the semiconductor device 100. Hereinafter, the first to sixth semiconductor elements 51 a to 51 f may be collectively referred to as a semiconductor element 51.

半導体素子５１は、半導体基板１のシリコン表面を凹形状として設けた第２のピラー（半導体の立体柱）１ｂをチャネル領域としている。第２のピラー１ｂの下端周辺部には、Ｎ型の第１の不純物拡散層８が設けられている。この第１の不純物拡散層８は、第２のピラー１ｂのチャネル領域に対して、ソース／ドレイン領域（Ｓ／Ｄ）の一方となっている。第２のピラー１ｂの上方には、Ｎ型の第２の不純物拡散層１９が設けられている。この第２の不純物拡散層１９は、第２のピラー１ｂに対して、Ｓ／Ｄの他方となっている。第２のピラー１ｂの側面には、ゲート絶縁膜９を介して、ゲート電極１０が第２のピラー１ｂの外周を取り囲むように設けられている。このように、第２のピラー１ｂに設けられた縦型ＭＯＳトランジスタとなる半導体素子５１は、第２のピラー１ｂの側面を覆っているゲート絶縁膜９と、ゲート絶縁膜９を覆っているゲート電極１０と、第２のピラー１ｂの下端部に位置した第１の不純物拡散層８と、第２のピラー１ｂの上方に位置した第２の不純物拡散層１９と、から構成されている。 The semiconductor element 51 uses the second pillar (semiconductor solid column) 1b provided with a concave silicon surface of the semiconductor substrate 1 as a channel region. An N-type first impurity diffusion layer 8 is provided around the lower end of the second pillar 1b. The first impurity diffusion layer 8 is one of the source / drain regions (S / D) with respect to the channel region of the second pillar 1b. An N-type second impurity diffusion layer 19 is provided above the second pillar 1b. The second impurity diffusion layer 19 is the other of S / D with respect to the second pillar 1b. A gate electrode 10 is provided on the side surface of the second pillar 1b via the gate insulating film 9 so as to surround the outer periphery of the second pillar 1b. As described above, the semiconductor element 51 which is a vertical MOS transistor provided in the second pillar 1b includes the gate insulating film 9 covering the side surface of the second pillar 1b and the gate covering the gate insulating film 9. The electrode 10 is composed of a first impurity diffusion layer 8 positioned at the lower end of the second pillar 1b, and a second impurity diffusion layer 19 positioned above the second pillar 1b.

第２のピラー１ｂ下端の周囲における半導体基板１の表面には、第２の絶縁膜７が設けられている。この第２の絶縁膜７によって、第１の不純物拡散層８とゲート電極１０の底部が電気的に絶縁されている。素子分離領域２は、第１の不純物拡散層８よりも深く設けられており、素子分離領域２を挟んで隣接する活性領域５０の第１の不純物拡散層８が互いに導通しないようになっている。 A second insulating film 7 is provided on the surface of the semiconductor substrate 1 around the lower end of the second pillar 1b. By this second insulating film 7, the first impurity diffusion layer 8 and the bottom of the gate electrode 10 are electrically insulated. The element isolation region 2 is provided deeper than the first impurity diffusion layer 8 so that the first impurity diffusion layers 8 of the active regions 50 adjacent to each other with the element isolation region 2 interposed therebetween are not electrically connected to each other. .

第２のピラー１ｂの上方に位置している第２の不純物拡散層１９は、ピラーコンタクトプラグ２０を介して、第２の配線２１に接続されている。さらに、第２の不純物拡散層１９はＬＤＤ（Lightly Doped Drain）領域１７を介して、第２のピラー１ｂに接続されている。第２の不純物拡散層１９とゲート電極１０とは、第２のサイドウォール絶縁膜１８と第１の絶縁膜３によって絶縁されている。 The second impurity diffusion layer 19 located above the second pillar 1 b is connected to the second wiring 21 via the pillar contact plug 20. Further, the second impurity diffusion layer 19 is connected to the second pillar 1 b via an LDD (Lightly Doped Drain) region 17. The second impurity diffusion layer 19 and the gate electrode 10 are insulated by the second sidewall insulating film 18 and the first insulating film 3.

さらにゲート電極１０と第２の配線２１は、第１層間絶縁膜１１と第２層間絶縁膜１２で絶縁されている。なお、第２のサイドウォール絶縁膜１８の底部と第２のピラー１ｂの上面との間には、第１の絶縁膜３が設けられている。第２のピラー１ｂの下部周辺に位置している第１の不純物拡散層８は、ＳＤコンタクトプラグ１３を介して、第１の配線１５に接続されている。 Further, the gate electrode 10 and the second wiring 21 are insulated by the first interlayer insulating film 11 and the second interlayer insulating film 12. The first insulating film 3 is provided between the bottom of the second sidewall insulating film 18 and the upper surface of the second pillar 1b. The first impurity diffusion layer 8 located in the lower periphery of the second pillar 1 b is connected to the first wiring 15 through the SD contact plug 13.

活性領域５０内のＹ方向で隣接している半導体素子５１の間には、配線領域５２が設けられている。配線領域５２は、第２のピラー１ｂに隣接して活性領域５０内に設けられた第１のピラー１ａで構成されている。第１のピラー１ａも、半導体基板１のシリコン表面を凹形状として設けられている。第１のピラー１ａは、ゲート給電用ダミーピラーとも呼ばれる。なお配線領域５２は、所定の方向（Ｙ方向）（図１Ａでは上下方向、図１Ｂ、図１Ｃ、図１Ｄでは左右方向）に延在する島状のパターンとなっている。 A wiring region 52 is provided between the semiconductor elements 51 adjacent in the Y direction in the active region 50. The wiring region 52 is composed of the first pillar 1a provided in the active region 50 adjacent to the second pillar 1b. The first pillar 1a is also provided with the silicon surface of the semiconductor substrate 1 having a concave shape. The first pillar 1a is also called a gate-feed dummy pillar. The wiring region 52 has an island-like pattern extending in a predetermined direction (Y direction) (vertical direction in FIG. 1A and horizontal direction in FIGS. 1B, 1C, and 1D).

第１のピラー（ゲート給電用ダミーピラー）１ａの上面は、第１の絶縁膜３を介して、第１のマスク膜４で覆われており、第１のマスク膜４上は第１層間絶縁膜１１と第２層間絶縁膜１２とで覆われている。第１のピラー（ゲート給電用ダミーピラー）１ａの側面を囲むように、ゲート電極１０が設けられている。ここで、第１のピラー（ゲート給電用ダミーピラー）１ａの一方の側面を囲んでいるゲート電極１０の一部は、絶縁プラグ１４で電気的に分離されて、配線１０Ａとなっている。 The upper surface of the first pillar (gate feeding dummy pillar) 1a is covered with the first mask film 4 via the first insulating film 3, and the first mask film 4 is covered with the first interlayer insulating film. 11 and the second interlayer insulating film 12. A gate electrode 10 is provided so as to surround the side surface of the first pillar (dummy pillar for gate feeding) 1a. Here, a part of the gate electrode 10 surrounding one side surface of the first pillar (gate feeding dummy pillar) 1a is electrically separated by the insulating plug 14 to form a wiring 10A.

この配線１０Ａは、第３の配線（ゲート給電配線）３２との短絡を避けるために、第３の配線２３の下を潜るように、迂回しているので、迂回配線と呼ばれる。このような迂回配線１０Ａは、第１のピラー（ゲート給電用ダミーピラー）１ａの側面部に設けられた導電膜からなる。 This wiring 10A is called a bypass wiring because it bypasses under the third wiring 23 in order to avoid a short circuit with the third wiring (gate power supply wiring) 32. Such detour wiring 10A is made of a conductive film provided on the side surface of the first pillar (gate feeding dummy pillar) 1a.

第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの間隔を調整することにより、図１Ｂに示したように、第１のピラー１ａと第２のピラー１ｂとの隣接スペース部をゲート電極１０で充填するように設けることができる。ゲート電極１０は、配線領域５２の側面を囲むようにサイドウォール状に設けられているので、第２のピラー１ｂと対向しない位置でゲートコンタクトプラグ２４を接続して、第３の配線２３に導通させることができる。またゲート電極１０は、素子分離領域２の側面を囲むようにサイドウォール状に設けられて、配線１０Ｂとなっている。 By adjusting the distance between the first pillar (dummy pillar for gate feeding) 1a and the second pillar 1b, as shown in FIG. 1B, the adjacent space portion between the first pillar 1a and the second pillar 1b is changed. It can be provided so as to be filled with the gate electrode 10. Since the gate electrode 10 is provided in a sidewall shape so as to surround the side surface of the wiring region 52, the gate contact plug 24 is connected at a position not facing the second pillar 1 b to be electrically connected to the third wiring 23. Can be made. The gate electrode 10 is provided in a sidewall shape so as to surround the side surface of the element isolation region 2, and serves as a wiring 10 B.

Ｙ方向で隣接している第２の不純物拡散層１９は、夫々ピラーコンタクトプラグ２０を介して第２の配線２１の一方の端部に接続されているが、さらに双方の第２の配線２１の他の端部に接続されたコンタクトプラグ１６と、コンタクトプラグ１６の底部に接続された配線（迂回配線）１０Ａを介して接続されている。このように半導体装置１００では、活性領域５０内で隣接している半導体素子５１が、電気的に直列となるように接続されている。 The second impurity diffusion layers 19 adjacent in the Y direction are connected to one end portion of the second wiring 21 via the pillar contact plug 20, respectively. The contact plug 16 connected to the other end is connected to the contact plug 16 via a wiring (detour wiring) 10A connected to the bottom of the contact plug 16. Thus, in the semiconductor device 100, the semiconductor elements 51 adjacent in the active region 50 are connected so as to be electrically in series.

さらに、Ｘ方向で隣接している第２の半導体素子５１ｂと第３の半導体素子５１ｃ並びに第４の半導体素子５１ｄと第５の半導体素子５１ｅは、第１の配線１５で接続されているので、６個の半導体素子５１ａ〜５１ｆは、電気的に直列となるように接続されている。 Furthermore, the second semiconductor element 51b and the third semiconductor element 51c and the fourth semiconductor element 51d and the fifth semiconductor element 51e which are adjacent in the X direction are connected by the first wiring 15. The six semiconductor elements 51a to 51f are connected so as to be electrically in series.

ここで、配線（迂回配線）１０Ａは、半導体素子５１のゲート電極１０として機能するものではなく、絶縁プラグ１４でゲート電極１０から電気的に分離されて、単なる配線として機能している。絶縁プラグ１４は、第１のピラー（ゲート供給用ダミーピラー）１ａの一方の側面だけに設けているので、絶縁プラグ１４で仕切られた領域内にコンタクトプラグ１６を設けることで、配線１０Ａを迂回配線（導電膜）として機能させている。なお第１のピラー（ゲート供給用ダミーピラー）１ａの他方の側面は、絶縁プラグ１４を設けていないので、ゲート電極１０として機能させている。 Here, the wiring (detour wiring) 10A does not function as the gate electrode 10 of the semiconductor element 51, but is electrically isolated from the gate electrode 10 by the insulating plug 14 and functions as a mere wiring. Since the insulating plug 14 is provided only on one side surface of the first pillar (gate supply dummy pillar) 1a, the contact plug 16 is provided in a region partitioned by the insulating plug 14, thereby bypassing the wiring 10A. It functions as a (conductive film). The other side surface of the first pillar (gate supply dummy pillar) 1 a is not provided with the insulating plug 14, and thus functions as the gate electrode 10.

Ｙ方向に延在している第２の配線２１と配線（迂回配線）１０Ａは、Ｙ方向に延在している配線（迂回配線）１０Ａを覆っている第１層間絶縁膜１１と第２層間絶縁膜１２によって、電気的に絶縁されている。Ｘ方向に延在している第３の配線２３と配線（迂回配線）１０Ａも同様である。 The second wiring 21 and the wiring (detour wiring) 10A extending in the Y direction are the first interlayer insulating film 11 and the second interlayer covering the wiring (detour wiring) 10A extending in the Y direction. The insulating film 12 is electrically insulated. The same applies to the third wiring 23 and the wiring (detour wiring) 10A extending in the X direction.

ここでは、Ｙ方向に延在している第２の配線２１をＹ方向配線とも呼び、Ｘ方向に延在している第３の配線２３をＸ方向配線とも呼ぶ。なお、Ｙ方向配線２１は、第１乃至第６の半導体素子５１ａ〜５１ｆにそれぞれ対応して、第１乃至第６のＹ方向配線２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、および２１ｆに分けられる。また、Ｙ方向配線２１は、半導体素子（縦型トランジスタ）５１から延在しているので、トランジスタ延在配線とも呼ばれる。 Here, the second wiring 21 extending in the Y direction is also referred to as a Y direction wiring, and the third wiring 23 extending in the X direction is also referred to as an X direction wiring. The Y-direction wiring 21 is divided into first to sixth Y-direction wirings 21a, 21b, 21c, 21d, 21e, and 21f corresponding to the first to sixth semiconductor elements 51a to 51f, respectively. The Y-direction wiring 21 is also called a transistor extension wiring because it extends from the semiconductor element (vertical transistor) 51.

Ｙ方向配線２１とＸ方向配線２３とは、第２層間絶縁膜１２上に設けられている。しかしながら、同一線上に配置された第１のＹ方向配線２１ａと第２のＹ方向配線２１ｂは、一対のコンタクトプラグ１６と配線（迂回配線）１０Ａとによって、対向している夫々の端部から第２層間絶縁膜１２の下方へ一旦迂回して接続されているので、Ｘ方向配線２３と交わって短絡することはない。 The Y direction wiring 21 and the X direction wiring 23 are provided on the second interlayer insulating film 12. However, the first Y-direction wiring 21a and the second Y-direction wiring 21b arranged on the same line are connected to each other from the opposite end portions by the pair of contact plugs 16 and the wiring (detour wiring) 10A. Since it is once connected by detouring below the two interlayer insulating film 12, it does not cross the X-direction wiring 23 and short-circuit.

換言すれば、第１の半導体素子５１ａと第２の半導体素子５１ｂとの間を接続するためのトランジスタ間接続配線は、第１のＹ方向配線（トランジスタ延在配線）２１ａ、第２のＹ方向配線（トランジスタ延在配線）２１ｂ、一対のコンタクトプラグ１６、および迂回配線（導電膜）１０Ａから構成される。 In other words, the inter-transistor connection wiring for connecting the first semiconductor element 51a and the second semiconductor element 51b is the first Y-direction wiring (transistor extension wiring) 21a and the second Y-direction. The wiring (transistor extending wiring) 21b, a pair of contact plugs 16, and a detour wiring (conductive film) 10A are included.

なお、同一線上に配置された第３のＹ方向配線２１ｃと第４のＹ方向配線２１ｄ並びに第５のＹ方向配線２１ｅと第６のＹ方向配線２１ｆも同様である。 The same applies to the third Y-direction wiring 21c and the fourth Y-direction wiring 21d as well as the fifth Y-direction wiring 21e and the sixth Y-direction wiring 21f arranged on the same line.

次に、本第１の実施例による半導体装置１００の製造方法について詳細に説明する。 Next, a method for manufacturing the semiconductor device 100 according to the first embodiment will be described in detail.

図２〜図１８は、本第１の実施例による半導体装置１００の製造方法を説明するための工程図である。図２〜図１８の各々（図○）において、図○Ａは、各工程における半導体装置１００の平面図であり、図○Ｂは、図○ＡのＡＡ’線における断面図である。同様に、図○Ｃは、図○ＡのＢＢ’線における断面図であり、図○Ｄは、図○ＡのＣＣ’線における断面図である。なお各工程の説明は、主として図○Ｂの断面図を用いて行い、適宜、図○Ａ、図○Ｃ、および図○Ｄの図面を追加して図○Ｂの補足をする。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。 2 to 18 are process diagrams for explaining a method of manufacturing the semiconductor device 100 according to the first embodiment. In each of FIG. 2 to FIG. 18 (FIG. ○), FIG. ○ A is a plan view of the semiconductor device 100 in each step, and FIG. Similarly, FIG. ○ C is a cross-sectional view taken along line BB ′ in FIG. ○ A, and FIG. ○ D is a cross-sectional view taken along line CC ′ in FIG. ○ A. Each process will be described mainly using the cross-sectional view of FIG. ○ B, and the drawings of FIG. ○ A, FIG. ○ C, and FIG. In FIG. A, in order to clarify the arrangement state of the components, the component that is the base of the uppermost layer is indicated by a broken line.

図２Ａおよび図２Ｂを参照して、半導体装置１００の製造では、まず半導体基板１（以降、シリコン基板１と称する）を用意し、このシリコン基板1にＳＴＩである素子分離領域２を形成することにより、素子分離領域２に囲まれた活性領域５０を形成する。実際のシリコン基板１には多数の活性領域が形成されるが、図２Ｂには１つの活性領域のみを示している。特に限定されるものではないが、本第１の実施例の活性領域５０は矩形状を有している。 2A and 2B, in the manufacture of the semiconductor device 100, first, a semiconductor substrate 1 (hereinafter referred to as a silicon substrate 1) is prepared, and an element isolation region 2 which is an STI is formed on the silicon substrate 1. Thus, the active region 50 surrounded by the element isolation region 2 is formed. Although a large number of active regions are formed in the actual silicon substrate 1, only one active region is shown in FIG. 2B. Although not particularly limited, the active region 50 of the first embodiment has a rectangular shape.

素子分離領域２の形成では、まずシリコン基板１の主面に２７０ｎｍの深さを有する溝をドライエッチング法により形成する。次に、溝の内壁を含むシリコン基板１の全面に薄いシリコン酸化膜（図示せず）を熱酸化法により形成した後、溝の内部を含むシリコン基板１の全面に４００〜５００ｎｍの厚みを有するシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１上の不要なシリコン窒化膜をＣＭＰ（Chemical Mechanical Polishing）により除去して、シリコン窒化膜を溝の内部だけに残すことにより、ＳＴＩとなる素子分離領域２が形成される。 In the formation of the element isolation region 2, first, a groove having a depth of 270 nm is formed on the main surface of the silicon substrate 1 by a dry etching method. Next, after a thin silicon oxide film (not shown) is formed on the entire surface of the silicon substrate 1 including the inner wall of the groove by a thermal oxidation method, the entire surface of the silicon substrate 1 including the interior of the groove has a thickness of 400 to 500 nm. A silicon nitride film is deposited by a CVD (Chemical Vapor Deposition) method. Thereafter, an unnecessary silicon nitride film on the silicon substrate 1 is removed by CMP (Chemical Mechanical Polishing), and the silicon nitride film is left only in the trench, thereby forming an element isolation region 2 to be an STI.

次に、図３Ｂに示されるように、シリコン基板1の全面にシリコン酸化膜である第１の絶縁膜３及びシリコン窒化膜である第１のマスク膜４を形成する。特に限定されるものではないが、第１の絶縁膜３及び第１のマスク膜４はＣＶＤ法で形成することができ、第１の絶縁膜３の膜厚は１０ｎｍ、第１のマスク膜４の膜厚は１２０ｎｍであることが好ましい。本説明においては、第１の絶縁膜３及び第１のマスク膜４の積層膜を単にハードマスク４Ａと呼ぶことがある。ハードマスク４Ａは、エッチング時のマスク膜として機能するものである。 Next, as shown in FIG. 3B, a first insulating film 3 that is a silicon oxide film and a first mask film 4 that is a silicon nitride film are formed on the entire surface of the silicon substrate 1. Although not particularly limited, the first insulating film 3 and the first mask film 4 can be formed by a CVD method. The thickness of the first insulating film 3 is 10 nm, and the first mask film 4 The film thickness is preferably 120 nm. In the present description, the laminated film of the first insulating film 3 and the first mask film 4 may be simply referred to as a hard mask 4A. The hard mask 4A functions as a mask film during etching.

次に、図４Ａおよび図４Ｂに示されるように、フォトリソグラフィとドライエッチング法によって、ハードマスク４Ａをパターニングすることにより、第１および第２のピラー１ａ、１ｂを形成する領域のハードマスク４Ａと、活性領域５０よりも外側の領域にあるハードマスク４Ａを残して、それ以外のハードマスク４Ａを除去する。 Next, as shown in FIGS. 4A and 4B, the hard mask 4A is patterned by photolithography and dry etching, thereby forming the hard mask 4A in the region where the first and second pillars 1a and 1b are to be formed. Then, the hard mask 4A in the region outside the active region 50 is left, and the other hard mask 4A is removed.

次に、図５Ｂに示されるように、パターニングで残留したハードマスク４Ａをエッチングマスクに用いて、ドライエッチング法により、シリコン基板１の露出面を２５０ｎｍまで掘り下げる。このドライエッチングにより、活性領域５０におけるシリコン基板１の露出面に凹部５が形成され、掘り下げられなかった部分は、シリコン基板１の主面に対してほぼ垂直で高さＨ1が２５０ｎｍとなった第１および第２のピラー１ａ、１ｂとなる。このように、第１および第２のピラー１ａ、１ｂは同時に形成されており、第１および第２のピラー１ａ、１ｂの上方にハードマスク４Ａが残存する。 Next, as shown in FIG. 5B, the exposed surface of the silicon substrate 1 is dug down to 250 nm by dry etching using the hard mask 4A remaining after patterning as an etching mask. By this dry etching, a recess 5 is formed on the exposed surface of the silicon substrate 1 in the active region 50, and the portion that has not been dug down is approximately perpendicular to the main surface of the silicon substrate 1 and has a height H1 of 250 nm. The first and second pillars 1a and 1b are obtained. Thus, the first and second pillars 1a and 1b are formed at the same time, and the hard mask 4A remains above the first and second pillars 1a and 1b.

次に、図６Ｂに示されるように、第１および第２のピラー１ａ、１ｂの内壁面に第１のサイドウォール絶縁膜２２を形成する。第１のサイドウォール絶縁膜２２は、凹部５によって露出したシリコン基板1の全面に、シリコン酸化膜である保護絶縁膜２２ａ及びシリコン窒化膜であるキャップ絶縁膜２２ｂを形成した後、エッチバックすることによって形成することができる。このように、第１および第２のピラー１ａ、１ｂの側面部を覆っている保護絶縁膜２２ａ及びキャップ絶縁膜２２ｂの積層膜を第１のサイドウォール絶縁膜２２と称することがある。 Next, as shown in FIG. 6B, a first sidewall insulating film 22 is formed on the inner wall surfaces of the first and second pillars 1a and 1b. The first sidewall insulating film 22 is etched back after a protective insulating film 22a as a silicon oxide film and a cap insulating film 22b as a silicon nitride film are formed on the entire surface of the silicon substrate 1 exposed by the recess 5. Can be formed. As described above, the laminated film of the protective insulating film 22a and the cap insulating film 22b covering the side portions of the first and second pillars 1a and 1b may be referred to as the first sidewall insulating film 22.

なお、活性領域５０の内周面となる素子分離領域２の側面部は、シリコン基板ではないので保護絶縁膜２２ａは形成されないものの、キャップ絶縁膜２２ｂが形成されて、これも第１のサイドウォール絶縁膜２２として機能する。保護絶縁膜２２ａは熱酸化法によって形成し、キャップ絶縁膜２２ｂはＣＶＤ法で形成することができる。特に限定されるものではないが、保護絶縁膜２２ａの膜厚は１０ｎｍ、キャップ絶縁膜２２ｂの膜厚は１５ｎｍであることが好ましい。従って、第１および第２のピラー１ａ、１ｂは２５ｎｍ厚となった第１のサイドウォール絶縁膜２２で覆われているが、活性領域５０における凹部５の底面は、半導体基板１の表面（シリコン面）が露出している。また活性領域５０の内周面も１５ｎｍ厚となった第１のサイドウォール絶縁膜２２で覆われている。 The side surface portion of the element isolation region 2 which is the inner peripheral surface of the active region 50 is not a silicon substrate, and thus the protective insulating film 22a is not formed. However, the cap insulating film 22b is formed, which is also the first sidewall. It functions as the insulating film 22. The protective insulating film 22a can be formed by a thermal oxidation method, and the cap insulating film 22b can be formed by a CVD method. Although not particularly limited, it is preferable that the protective insulating film 22a has a thickness of 10 nm and the cap insulating film 22b has a thickness of 15 nm. Accordingly, the first and second pillars 1a and 1b are covered with the first sidewall insulating film 22 having a thickness of 25 nm, but the bottom surface of the recess 5 in the active region 50 is the surface of the semiconductor substrate 1 (silicon Surface) is exposed. The inner peripheral surface of the active region 50 is also covered with the first sidewall insulating film 22 having a thickness of 15 nm.

次に、図７Ｂに示されるように、活性領域５０の凹部５の底面で露出しているシリコン基板１に、シリコン酸化膜である第２の絶縁膜７を熱酸化により形成する。このとき、第１および第２のピラー１ａ、１ｂの上面及び側面は、それぞれハードマスク４Ａ及び第１のサイドウォール絶縁膜２２によって覆われているので、新たに熱酸化されることはない。また特に限定されるものではないが、第２の絶縁膜７の膜厚は３０ｎｍであることが好ましい。 Next, as shown in FIG. 7B, a second insulating film 7 that is a silicon oxide film is formed on the silicon substrate 1 exposed at the bottom surface of the recess 5 of the active region 50 by thermal oxidation. At this time, the upper and side surfaces of the first and second pillars 1a and 1b are covered with the hard mask 4A and the first sidewall insulating film 22, respectively, so that they are not thermally oxidized again. Although not particularly limited, the thickness of the second insulating film 7 is preferably 30 nm.

次に、第２のピラー１ｂで構成された凹部５の下方に位置したシリコン基板１に、フォトレジストをマスクとしたイオン注入法によって、第１の不純物拡散層８を形成する。第１の不純物拡散層８は、凹部５の底面に形成された第２の絶縁膜７を介して、シリコン基板1中の不純物とは反対の導電型であるＮ型不純物の砒素（Ａｓ）を１×１０^１５〜５×１０^１５atoms/cm^２のドーズ量でイオン注入することにより形成することができる。 Next, the first impurity diffusion layer 8 is formed on the silicon substrate 1 located below the recess 5 constituted by the second pillar 1b by ion implantation using a photoresist as a mask. The first impurity diffusion layer 8 contains N-type impurity arsenic (As) having a conductivity type opposite to the impurity in the silicon substrate 1 through the second insulating film 7 formed on the bottom surface of the recess 5. It can be formed by ion implantation with a dose of 1 × 10 ^{15 to} 5 × 10 ¹⁵ atoms / cm ² .

次に、熱燐酸（Ｈ_３ＰＯ_４）を用いたウェットエッチングより、第１のサイドウォール絶縁膜２２を構成しているキャップ絶縁膜２２ｂを除去する。ここで、第１のマスク膜４が同時にエッチングされるため、ウェットエッチングの時間を調節して、エッチング後に第１のマスク膜４が残存するように設定する。第１および第２のピラー１ａ、１ｂの上部は、ハードマスク４Ａで覆われたままである。引き続き、希フッ酸（ＨＦ）を用いたウェットエッチングによって、第１および第２のピラー１ａ、１ｂの側面に形成された保護絶縁膜２２ａを除去する。ここでも第２の絶縁膜７が同時にエッチングされるため、ウェットエッチングの時間を調節して、エッチング後に第２の絶縁膜７が残存するように設定する。これにより、活性領域５０に形成された第１および第２のピラー１ａ、１ｂの側面が露出した状態となる。 Next, the cap insulating film 22b constituting the first sidewall insulating film 22 is removed by wet etching using hot phosphoric acid (H ₃ PO ₄ ). Here, since the first mask film 4 is simultaneously etched, the wet etching time is adjusted so that the first mask film 4 remains after the etching. The upper portions of the first and second pillars 1a and 1b remain covered with the hard mask 4A. Subsequently, the protective insulating film 22a formed on the side surfaces of the first and second pillars 1a and 1b is removed by wet etching using dilute hydrofluoric acid (HF). Again, since the second insulating film 7 is simultaneously etched, the wet etching time is adjusted so that the second insulating film 7 remains after the etching. As a result, the side surfaces of the first and second pillars 1a and 1b formed in the active region 50 are exposed.

次に、図８Ｂに示されるように、熱酸化法によって、第１および第２のピラー１ａ、１ｂの側面に５ｎｍ厚のシリコン酸化膜であるゲート絶縁膜９を形成する。次に、ＣＶＤ法によって、シリコン基板１上の全面にゲート電極となる不純物を含有した３０ｎｍ厚のポリシリコンを成膜し、全面エッチバックを行うことによって、第１および第２のピラー１ａ、１ｂの側面および活性領域５０の内側面にゲート電極１０を形成する。 Next, as shown in FIG. 8B, a gate insulating film 9 which is a 5 nm thick silicon oxide film is formed on the side surfaces of the first and second pillars 1a and 1b by thermal oxidation. Next, the first and second pillars 1a and 1b are formed by depositing polysilicon having a thickness of 30 nm containing an impurity serving as a gate electrode on the entire surface of the silicon substrate 1 by CVD and performing etch back on the entire surface. The gate electrode 10 is formed on the side surface and the inner side surface of the active region 50.

ここで、第１のピラー１ａと第２のピラー１ｂとの間に形成された凹部５ａの幅をゲート電極１０の膜厚の２倍以下にしておくことで、凹部５ａをゲート電極１０で完全に埋め込むことができる。また、第２のピラー１ｂと素子分離領域２との間に形成された凹部５ｂの幅をゲート電極１０の膜厚の２倍以上にしておくと、凹部５ｂはゲート電極１０で完全に埋め込まれずに残留する。この状態で引き続きエッチバックを行うと、凹部５ｂの底部におけるポリシリコンが除去されて、ゲート電極１０は第２のピラー１ｂと素子分離領域２の側面部に分離される。 Here, by setting the width of the recess 5a formed between the first pillar 1a and the second pillar 1b to be not more than twice the film thickness of the gate electrode 10, the recess 5a is completely formed by the gate electrode 10. Can be embedded in. If the width of the recess 5b formed between the second pillar 1b and the element isolation region 2 is set to be twice or more the film thickness of the gate electrode 10, the recess 5b is not completely embedded in the gate electrode 10. To remain. When etching back is subsequently performed in this state, the polysilicon at the bottom of the recess 5 b is removed, and the gate electrode 10 is separated into the second pillar 1 b and the side surface of the element isolation region 2.

なお、素子分離領域２の側面部に形成されたゲート電極１０は、ゲート電極としては機能しないので、今後、配線１０Ｂと称する。ゲート電極１０としては、タングステン（Ｗ）等の金属膜や、ポリシリコンと金属膜の積層体を用いてもよい。 Since the gate electrode 10 formed on the side surface of the element isolation region 2 does not function as a gate electrode, it will be hereinafter referred to as a wiring 10B. As the gate electrode 10, a metal film such as tungsten (W) or a laminate of polysilicon and a metal film may be used.

次に、図９Ｂに示されるように、シリコン基板１の全面にＣＶＤ法によりシリコン酸化膜からなる第１層間絶縁膜１１を形成した後、第１層間絶縁膜１１の表面をＣＭＰ法により研磨して平坦化する。このとき、第１のマスク膜４がＣＭＰストッパーとしての役割を果すので、第１層間絶縁膜１１の膜厚を確実に制御することができる。このようにして、活性領域５０内は、第１層間絶縁膜１１で埋められた状態となる。 Next, as shown in FIG. 9B, a first interlayer insulating film 11 made of a silicon oxide film is formed on the entire surface of the silicon substrate 1 by a CVD method, and then the surface of the first interlayer insulating film 11 is polished by a CMP method. And flatten. At this time, since the first mask film 4 serves as a CMP stopper, the film thickness of the first interlayer insulating film 11 can be reliably controlled. In this way, the active region 50 is filled with the first interlayer insulating film 11.

次に、図１０Ａおよび図１０Ｂに示されるように、シリコン基板１の全面にシリコン酸化膜からなる第２のマスク膜６を形成する。第２のマスク膜６は、ＣＶＤ法によって形成することができ、その膜厚は２０ｎｍであることが好ましい。次に、第２のピラー１ｂの上方に形成された第１のマスク膜４が露出して、第１のピラー１ａと素子分離領域２の上方の第１のマスク膜４が露出しないように、フォトリソグラフィとドライエッチング法によって第２のマスク膜６をパターニングする。 Next, as shown in FIGS. 10A and 10B, a second mask film 6 made of a silicon oxide film is formed on the entire surface of the silicon substrate 1. The second mask film 6 can be formed by a CVD method, and the film thickness is preferably 20 nm. Next, the first mask film 4 formed above the second pillar 1b is exposed, and the first mask film 4 above the first pillar 1a and the element isolation region 2 is not exposed. The second mask film 6 is patterned by photolithography and dry etching.

次に、図１１Ｂに示されるように、露出した第１のマスク膜４をドライエッチング又はウェットエッチング法により除去することにより、第１の絶縁膜３を底面とした第１のスルーホール２５を形成する。第１のスルーホール２５は、第２のピラー１ｂを形成する際にマスクとして用いた第１のマスク膜４を除去することで形成されることから、第２のピラー１ｂに対して自己整合的に形成されている。従って、ゲート電極１０で囲まれた第１のスルーホール２５の内径は、第２のピラー１ｂの直径に等しくなる。 Next, as shown in FIG. 11B, the exposed first mask film 4 is removed by dry etching or wet etching to form a first through hole 25 with the first insulating film 3 as a bottom surface. To do. Since the first through hole 25 is formed by removing the first mask film 4 used as a mask when forming the second pillar 1b, it is self-aligned with respect to the second pillar 1b. Is formed. Therefore, the inner diameter of the first through hole 25 surrounded by the gate electrode 10 is equal to the diameter of the second pillar 1b.

次に、半導体基板１上の全面にＣＶＤ法によってサイドウォール絶縁膜となるシリコン窒化膜を１０ｎｍの膜厚で成膜してから、全面エッチバックを行い、第１のスルーホール２５の側面に第２のサイドウォール絶縁膜１８を形成する。 Next, a silicon nitride film serving as a sidewall insulating film is formed with a thickness of 10 nm on the entire surface of the semiconductor substrate 1 by the CVD method, and then the entire surface is etched back to form the first through hole 25 on the side surface. Two sidewall insulating films 18 are formed.

次に、図１２Ｂに示されるように、第２のピラー１ｂの上部にＬＤＤ領域１７を形成する。ＬＤＤ領域１７は、第２のピラー１ｂの上面に形成された第１の絶縁膜３を介して、シリコン基板１中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。 Next, as shown in FIG. 12B, an LDD region 17 is formed on the second pillar 1b. The LDD region 17 is formed by shallowly implanting low-concentration impurities having a conductivity type opposite to that in the silicon substrate 1 through the first insulating film 3 formed on the upper surface of the second pillar 1b. Can be formed.

次に、図１３Ｂに示されるように、第１のスルーホール２５をドライエッチングにより掘り下げ、第１のスルーホール２５の底部にある第１の絶縁膜３に開口部を設けて、第２のピラー１ｂの上面を露出させる。そして、第２のピラー１ｂの上面から第１のスルーホール２５の内壁に沿って、シリコンエピタキシャル層１９ａを選択的エピタキシャル成長法により形成する。 Next, as shown in FIG. 13B, the first through hole 25 is dug down by dry etching, an opening is provided in the first insulating film 3 at the bottom of the first through hole 25, and the second pillar is formed. The upper surface of 1b is exposed. Then, a silicon epitaxial layer 19a is formed along the inner wall of the first through hole 25 from the upper surface of the second pillar 1b by a selective epitaxial growth method.

次に、図１４Ｂに示されるように、シリコンエピタキシャル層１９ａへシリコン基板１中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の不純物拡散層１９を形成する。これで、第２の不純物拡散層１９が第２のピラー１ｂに対して自己整合的に形成される。なおここでは、第１のスルーホール２５の側面に第２のサイドウォール絶縁膜１８を形成しているので、ゲート電極１０が第２の不純物拡散層１９と短絡することは無い。ここで、第２のサイドウォール絶縁膜１８で囲われた第２の不純物拡散層１９の直径は、第２のピラー１ｂの直径に等しい。 Next, as shown in FIG. 14B, the second impurity diffusion layer 19 is formed by ion-implanting a high concentration impurity having a conductivity type opposite to the impurity in the silicon substrate 1 into the silicon epitaxial layer 19a. To do. Thus, the second impurity diffusion layer 19 is formed in a self-aligned manner with respect to the second pillar 1b. Here, since the second sidewall insulating film 18 is formed on the side surface of the first through hole 25, the gate electrode 10 is not short-circuited with the second impurity diffusion layer 19. Here, the diameter of the second impurity diffusion layer 19 surrounded by the second sidewall insulating film 18 is equal to the diameter of the second pillar 1b.

次に、図１５Ａ、図１５Ｂおよび図１５Ｃに示されるように、ＣＶＤ法によって、シリコン基板１の全面にシリコン酸化膜を形成した後、ＣＭＰ法によって、シリコン酸化膜の表面を研磨して平坦化する。このとき、第１のマスク膜４がＣＭＰストッパーとしての役割を果すので、第２の不純物拡散層１９は、シリコン酸化膜で埋め込まれた状態となる。 Next, as shown in FIGS. 15A, 15B, and 15C, after a silicon oxide film is formed on the entire surface of the silicon substrate 1 by the CVD method, the surface of the silicon oxide film is polished and planarized by the CMP method. To do. At this time, since the first mask film 4 serves as a CMP stopper, the second impurity diffusion layer 19 is filled with a silicon oxide film.

次に、ＣＶＤ法によって、シリコン基板１の全面にシリコン酸化膜である第２層間絶縁膜１２を形成した後、フォトリソグラフィとドライエッチング法によるパターニングを行って、ホール２６を形成する。ホール２６は、第１のピラー（ゲート給電用ダミーピラー）１ａの一方の側面に設けられたゲート電極１０を貫通して分断し、シリコン基板１まで達している。さらにホール２６は、貫通させたゲート電極１０と接していた第１のピラー（ゲート給電用ダミーピラー）１ａと第１層間絶縁膜１１の一部も除去して、シリコン基板１まで達している。従って、ホール２６の側面には、第１のピラー（ゲート給電用ダミーピラー）１ａとゲート電極１０と第１層間絶縁膜１１の一部が露出しており、ホール２６の底面には、シリコン基板１の一部が露出している。 Next, a second interlayer insulating film 12 that is a silicon oxide film is formed on the entire surface of the silicon substrate 1 by CVD, and then patterned by photolithography and dry etching to form the holes 26. The hole 26 divides through the gate electrode 10 provided on one side surface of the first pillar (gate feeding dummy pillar) 1 a and reaches the silicon substrate 1. Further, the hole 26 reaches the silicon substrate 1 by removing a part of the first pillar (gate feeding dummy pillar) 1 a and the first interlayer insulating film 11 which are in contact with the penetrating gate electrode 10. Accordingly, the first pillar (gate feeding dummy pillar) 1 a, the gate electrode 10, and a part of the first interlayer insulating film 11 are exposed on the side surface of the hole 26, and the silicon substrate 1 is exposed on the bottom surface of the hole 26. A part of is exposed.

次に、図１６Ｂおよび図１６Ｃに示されるように、ＣＶＤ法によって、ホール２６内を埋め込むように絶縁プラグとなるシリコン酸化膜を成膜してから、ＣＭＰ法によって、第２層間絶縁膜１２上の余剰なシリコン酸化膜を除去することにより、絶縁プラグ１４を形成する。第１の絶縁プラグ１４ａと第２の絶縁プラグ１４ｂとで囲まれて分断されたゲート電極１０は、第２のピラー１ｂに接続しているゲート電極１０と電気的に絶縁されている。従って、第１の絶縁プラグ１４ａと第２の絶縁プラグ１４ｂとで囲まれたゲート電極１０は、ゲート電極を構成していないので、今後、配線１０Ａと称する。 Next, as shown in FIGS. 16B and 16C, a silicon oxide film serving as an insulating plug is formed by CVD so as to fill the hole 26, and then the second interlayer insulating film 12 is formed by CMP. The insulating plug 14 is formed by removing the excess silicon oxide film. The gate electrode 10 surrounded and divided by the first insulating plug 14a and the second insulating plug 14b is electrically insulated from the gate electrode 10 connected to the second pillar 1b. Therefore, since the gate electrode 10 surrounded by the first insulating plug 14a and the second insulating plug 14b does not constitute a gate electrode, it is hereinafter referred to as a wiring 10A.

前述したように、この配線１０Ａは、迂回配線や導電膜とも呼ばれる。 As described above, the wiring 10A is also called a bypass wiring or a conductive film.

次に、図１７Ａ、図１７Ｂ、図１７Ｃ、および図１７Ｄに示されるように、フォトリソグラフィとドライエッチング法によって、第２層間絶縁膜１２と第１層間絶縁膜１１に対してパターニングを行い、第２乃至第５のスルーホール２７、２８、２９、および３０を形成する。 Next, as shown in FIGS. 17A, 17B, 17C, and 17D, the second interlayer insulating film 12 and the first interlayer insulating film 11 are patterned by photolithography and dry etching, and the first interlayer insulating film 11 is patterned. Second to fifth through holes 27, 28, 29, and 30 are formed.

第２のスルーホール２７は、絶縁プラグ１４が形成された第１のピラー（ゲート給電用ダミーピラー）１ａの側面において、配線（迂回配線）１０Ａをその途中まで分断している。さらに、第２のスルーホール２７は、途中まで分断した配線（迂回配線）１０Ａと接していた第１のマスク膜４と、第１層間絶縁膜１１の一部も除去している。従って、第２のスルーホール２７の側面には、第１のマスク膜４と配線（迂回配線）１０Ａと第１層間絶縁膜１１の一部が露出しており、第２のスルーホール２７の底面も同様である。 The second through hole 27 divides the wiring (detour wiring) 10 A partway along the side surface of the first pillar (gate feeding dummy pillar) 1 a where the insulating plug 14 is formed. Further, the second through-hole 27 also removes part of the first mask film 4 and the first interlayer insulating film 11 that are in contact with the wiring (detour wiring) 10 A divided partway. Accordingly, the first mask film 4, the wiring (detour wiring) 10 A, and a part of the first interlayer insulating film 11 are exposed on the side surface of the second through hole 27, and the bottom surface of the second through hole 27. Is the same.

第３のスルーホール２８は、絶縁プラグ１４が形成されていない第１のピラー（ゲート給電用ダミーピラー）１ａの側面部上方においてゲート電極１０をその途中まで分断している。さらに、第３のスルーホール２８は、途中まで分断したゲート電極１０と接していた第１のマスク膜４と、第１層間絶縁膜１１の一部も除去している。従って、第３のスルーホール２８の側面には、第１のマスク膜４とゲート電極１０と第１層間絶縁膜１１の一部が露出しており、第３のスルーホール２８の底面も同様である。 The third through hole 28 divides the gate electrode 10 partway above the side surface portion of the first pillar (gate feeding dummy pillar) 1a where the insulating plug 14 is not formed. Further, the third through hole 28 also removes the first mask film 4 that has been in contact with the gate electrode 10 that has been partially divided and a part of the first interlayer insulating film 11. Therefore, a part of the first mask film 4, the gate electrode 10, and the first interlayer insulating film 11 is exposed on the side surface of the third through hole 28, and the bottom surface of the third through hole 28 is the same. is there.

第４のスルーホール２９は、第２層間絶縁膜１２を貫通して、第２の不純物拡散層１９まで達しており、第５のスルーホール３０は、第２層間絶縁膜１２と第１層間絶縁膜１１と第２の絶縁膜７を貫通して、第１の不純物拡散層８まで達している。ここでは、第２乃至第５のスルーホール２７乃至３０を同時に形成したが、別々に形成することもできる。 The fourth through hole 29 penetrates through the second interlayer insulating film 12 and reaches the second impurity diffusion layer 19, and the fifth through hole 30 is formed between the second interlayer insulating film 12 and the first interlayer insulating film. The first impurity diffusion layer 8 is reached through the film 11 and the second insulating film 7. Here, the second to fifth through holes 27 to 30 are formed at the same time, but they can be formed separately.

次に、図１８Ｂ、図１８Ｃ、および図１８Ｄに示されるように、ＣＶＤ法によって、第２乃至第５のスルーホール２７乃至３０の内部を埋め込むようにポリシリコンを成膜して、さらにＣＭＰによって、第２層間絶縁膜１２上の余剰なポリシリコンを除去して、それぞれ、コンタクトプラグ１６、ゲートコンタクトプラグ２４、ピラーコンタクトプラグ２０、およびＳＤコンタクトプラグ１３を形成する。ここで、コンタクトプラグ１６は、配線（迂回配線）１０Ａに接続され、ゲートコンタクトプラグ２４は、ゲート電極１０に接続される。また、ピラーコンタクトプラグ２０は、第２の不純物拡散層１９に接続され、ＳＤコンタクトプラグ１３は、第１の不純物拡散層８に接続される。 Next, as shown in FIG. 18B, FIG. 18C, and FIG. 18D, a polysilicon film is formed so as to fill the insides of the second to fifth through holes 27 to 30 by CVD, and further by CMP. Excess polysilicon on the second interlayer insulating film 12 is removed to form a contact plug 16, a gate contact plug 24, a pillar contact plug 20, and an SD contact plug 13, respectively. Here, the contact plug 16 is connected to the wiring (bypass wiring) 10 A, and the gate contact plug 24 is connected to the gate electrode 10. The pillar contact plug 20 is connected to the second impurity diffusion layer 19, and the SD contact plug 13 is connected to the first impurity diffusion layer 8.

次に、図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄに示されるように、シリコン基板１の全面にＣＶＤ法、スパッタ法、メッキ法などによって、金属膜を形成し、さらにフォトリソグラフィとドライエッチング法によって、金属膜をパターニングして、第１乃至第３の配線１５、２１、２３を形成する。ここで、金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。 Next, as shown in FIG. 1A, FIG. 1B, FIG. 1C, and FIG. 1D, a metal film is formed on the entire surface of the silicon substrate 1 by CVD, sputtering, plating, etc., and then photolithography and dry etching are performed. The metal film is patterned by the method to form first to third wirings 15, 21, and 23. Here, as the material of the metal film, tungsten (W), aluminum (Al), copper (Cu), or the like can be used.

第１の配線１５は、ＳＤコンタクトプラグ１３に接続され、第３の配線２３はゲートコンタクトプラグ２４に接続される。さらに、第２の配線２１は、コンタクトプラグ１６とピラーコンタクトプラグ２０とに接続される。 The first wiring 15 is connected to the SD contact plug 13, and the third wiring 23 is connected to the gate contact plug 24. Further, the second wiring 21 is connected to the contact plug 16 and the pillar contact plug 20.

これらの工程によって、図１Ａから図１Ｄに示した半導体装置１００となる。 By these steps, the semiconductor device 100 shown in FIGS. 1A to 1D is obtained.

次に、第１の実施例の効果について説明する。 Next, the effect of the first embodiment will be described.

以上の構成による第１の実施例による半導体装置１００によれば、第１のピラー（ゲート給電用ダミーピラー）１ａの一方の側面に設けられたゲート電極１０は、その一部を絶縁プラグ１４によって電気的に分離することで、迂回配線１０Ａとして利用することができる。すなわち、迂回配線１０Ａとコンタクトプラグ１６とを用いて、第２層間絶縁膜１２上に設けられた第２の配線（Ｙ方向配線）２１を第２層間絶縁膜１２の下方へ迂回させることで、第２の配線（Ｙ方向配線）２１が第２層間絶縁膜１２上に設けられた第３の配線（Ｘ方向配線）２３と短絡するのを回避させることができる。 According to the semiconductor device 100 according to the first embodiment having the above configuration, a part of the gate electrode 10 provided on one side surface of the first pillar (gate feeding dummy pillar) 1a is electrically connected by the insulating plug 14. Therefore, it can be used as the bypass wiring 10A. That is, by using the bypass wiring 10 A and the contact plug 16, the second wiring (Y-direction wiring) 21 provided on the second interlayer insulating film 12 is bypassed below the second interlayer insulating film 12. The second wiring (Y-direction wiring) 21 can be prevented from being short-circuited with the third wiring (X-direction wiring) 23 provided on the second interlayer insulating film 12.

以下、添付図面を参照しながら、本発明の第２の実施例について詳細に説明する。 Hereinafter, a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

図１９Ａ、図１９Ｂ、図１９Ｃ、および図１９Ｄは、本発明の第２の実施例に係る半導体装置１００の構成を示す図面である。図１９Ａは、本第２の実施例による半導体装置１００の平面図である。図１９Ｂは、図１９ＡのＡＡ’線における断面図である。同様に、図１９Ｃは、図１９ＡのＢＢ’線における断面図であり、図１９Ｄは、図１９ＡのＣＣ’線における断面図である。但し、図１９Ａでは、構成要素の配置状況を明確にするため、コンタクトプラグ上に位置している配線並びに層間絶縁膜は、透過状態として輪郭だけを記載している。 19A, 19B, 19C, and 19D are drawings showing the configuration of the semiconductor device 100 according to the second embodiment of the present invention. FIG. 19A is a plan view of the semiconductor device 100 according to the second embodiment. FIG. 19B is a cross-sectional view taken along the line AA ′ of FIG. 19A. Similarly, FIG. 19C is a cross-sectional view taken along line BB ′ in FIG. 19A, and FIG. 19D is a cross-sectional view taken along line CC ′ in FIG. 19A. However, in FIG. 19A, in order to clarify the arrangement state of the constituent elements, only the outline of the wiring and the interlayer insulating film located on the contact plug is described as the transmission state.

図１９Ａ〜図１９Ｄにおいて、領域５０はトランジスタが配置されている活性領域であり、これ以降は活性領域５０と称する。Ｐ型のシリコン（Ｓｉ）からなる半導体基板１上には、素子分離領域２として、絶縁膜で埋め込まれたＳＴＩ（Shallow Trench Isolation）が設けられており、素子分離領域２によって、活性領域５０が区画されている。 In FIG. 19A to FIG. 19D, a region 50 is an active region in which a transistor is arranged, and is hereinafter referred to as an active region 50. An STI (Shallow Trench Isolation) embedded with an insulating film is provided as an element isolation region 2 on a semiconductor substrate 1 made of P-type silicon (Si), and the active region 50 is formed by the element isolation region 2. It is partitioned.

図１９Ａでは、半導体素子（縦型トランジスタ）５１を第１乃至第６の半導体素子５１ａ、５１ｂ、５１ｃ、５１ｄ、５１e、および５１ｆとして６個記載している。しかしながら、半導体装置１００を構成する半導体素子５１は６個に限定されるのではなく、半導体装置１００の設計仕様によって、半導体素子５１の個数は異なっている。これ以降、第１乃至第６の半導体素子５１ａ〜５１ｆをまとめて半導体素子５１と称することがある。 In FIG. 19A, six semiconductor elements (vertical transistors) 51 are described as first to sixth semiconductor elements 51a, 51b, 51c, 51d, 51e, and 51f. However, the number of semiconductor elements 51 constituting the semiconductor device 100 is not limited to six, and the number of semiconductor elements 51 varies depending on the design specifications of the semiconductor device 100. Hereinafter, the first to sixth semiconductor elements 51 a to 51 f may be collectively referred to as a semiconductor element 51.

半導体素子５１は、半導体基板１のシリコン表面を凹形状として設けた第２のピラー（半導体の立体柱）１ｂをチャネル領域としている。第２のピラー１ｂの下端周辺部には、Ｎ型の第１の不純物拡散層８が設けられている。この第１の不純物拡散層８は、第２のピラー１ｂのチャネル領域に対して、ソース／ドレイン領域（Ｓ／Ｄ）の一方となっている。第２のピラー１ｂの上方には、Ｎ型の第２の不純物拡散層１９が設けられている。この第２の不純物拡散層１９は、第２のピラー１ｂに対して、Ｓ／Ｄの他方となっている。第２のピラー１ｂの側面には、ゲート絶縁膜９を介して、ゲート電極１０が第２のピラー１ｂの外周を取り囲むように設けられている。このように、第２のピラー１ｂに設けられた縦型ＭＯＳトランジスタとなる半導体素子５１は、第２のピラー１ｂの側面を覆っているゲート絶縁膜９と、ゲート絶縁膜９を覆っているゲート電極１０と、第２のピラー１ｂの下端部に位置した第１の不純物拡散層８と、第２のピラー１ｂの上方に位置した第２の不純物拡散層１９と、で構成されている。 The semiconductor element 51 uses the second pillar (semiconductor solid column) 1b provided with a concave silicon surface of the semiconductor substrate 1 as a channel region. An N-type first impurity diffusion layer 8 is provided around the lower end of the second pillar 1b. The first impurity diffusion layer 8 is one of the source / drain regions (S / D) with respect to the channel region of the second pillar 1b. An N-type second impurity diffusion layer 19 is provided above the second pillar 1b. The second impurity diffusion layer 19 is the other of S / D with respect to the second pillar 1b. A gate electrode 10 is provided on the side surface of the second pillar 1b via the gate insulating film 9 so as to surround the outer periphery of the second pillar 1b. As described above, the semiconductor element 51 which is a vertical MOS transistor provided in the second pillar 1b includes the gate insulating film 9 covering the side surface of the second pillar 1b and the gate covering the gate insulating film 9. The electrode 10 is composed of a first impurity diffusion layer 8 located at the lower end of the second pillar 1b, and a second impurity diffusion layer 19 located above the second pillar 1b.

第２のピラー１ｂの上方に位置している第２の不純物拡散層１９は、ピラーコンタクトプラグ２０を介して、第２の配線２１と電気的に接続されている。さらに、第２の不純物拡散層１９はＬＤＤ（Lightly Doped Drain）領域１７を介して、第２のピラー１ｂと電気的に接続されている。第２の不純物拡散層１９とゲート電極１０とは、第２のサイドウォール絶縁膜１８と第１の絶縁膜３によって絶縁されている。 The second impurity diffusion layer 19 located above the second pillar 1 b is electrically connected to the second wiring 21 through the pillar contact plug 20. Further, the second impurity diffusion layer 19 is electrically connected to the second pillar 1 b via an LDD (Lightly Doped Drain) region 17. The second impurity diffusion layer 19 and the gate electrode 10 are insulated by the second sidewall insulating film 18 and the first insulating film 3.

さらにゲート電極１０と第２の配線２１は、第１層間絶縁膜１１と第２層間絶縁膜１２で絶縁されている。なお、第２のサイドウォール絶縁膜１８の底部と第２のピラー１ｂの上面との間には、第１の絶縁膜３が設けられている。第２のピラー１ｂの下部周辺に位置している第１の不純物拡散層８は、ＳＤコンタクトプラグ１３を介して、第１の配線１５と電気的に接続されている。 Further, the gate electrode 10 and the second wiring 21 are insulated by the first interlayer insulating film 11 and the second interlayer insulating film 12. The first insulating film 3 is provided between the bottom of the second sidewall insulating film 18 and the upper surface of the second pillar 1b. The first impurity diffusion layer 8 located in the lower periphery of the second pillar 1 b is electrically connected to the first wiring 15 through the SD contact plug 13.

活性領域５０内のＹ方向で隣接している第２のピラー１ｂの間には、第１のピラー１ａが設けられている。第１のピラー１ａは、ゲート給電用ダミーピラーとも呼ばれる。第１のピラー（ゲート給電用ダミーピラー）１ａも、半導体基板１のシリコン表面を凹形状として設けられている。なお第１のピラー（ゲート給電用ダミーピラー）１ａは、所定の方向（Ｙ方向）（図１９Ａでは上下方向、図１９Ｂ、図１９Ｃ、および図１９Ｄでは左右方向）に延在する島状のパターンとなっている。 Between the second pillars 1b adjacent in the Y direction in the active region 50, the first pillars 1a are provided. The first pillar 1a is also called a gate-feed dummy pillar. The first pillar (gate feeding dummy pillar) 1 a is also provided with the silicon surface of the semiconductor substrate 1 having a concave shape. The first pillar (gate feeding dummy pillar) 1a has an island-shaped pattern extending in a predetermined direction (Y direction) (vertical direction in FIG. 19A, horizontal direction in FIGS. 19B, 19C, and 19D). It has become.

第１のピラー（ゲート給電用ダミーピラー）１ａの上面は、第１の絶縁膜３を介して、第１のマスク膜４で覆われている。第１のマスク膜４上は、第１層間絶縁膜１１と第２層間絶縁膜１２で覆われている。第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの側面を囲むように、ゲート電極１０が設けられている。第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの間隔を調整することにより、図１９Ｂに示したように、第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの隣接スペース部をゲート電極１０で充填するように設けることができる。 The upper surface of the first pillar (gate feeding dummy pillar) 1 a is covered with the first mask film 4 via the first insulating film 3. The first mask film 4 is covered with a first interlayer insulating film 11 and a second interlayer insulating film 12. A gate electrode 10 is provided so as to surround the side surfaces of the first pillar (dummy pillar for gate feeding) 1a and the second pillar 1b. By adjusting the distance between the first pillar (gate feeding dummy pillar) 1a and the second pillar 1b, as shown in FIG. 19B, the first pillar (gate feeding dummy pillar) 1a and the second pillar 1b. Can be provided so as to be filled with the gate electrode 10.

ゲート電極１０は、第１のピラー（ゲート給電用ダミーピラー）１ａの側面を囲むようにサイドウォール状に設けられているので、第２のピラー１ｂと対向しない位置でゲートコンタクトプラグ２４を接続して、第３の配線２３に導通させることができる。また、素子分離領域２の側面を囲むように、配線（迂回配線）１０Ａがサイドウォール状に設けられている。配線（迂回配線）１０Ａは、ゲート電極１０と対峙するように設けられているが、第１層間絶縁膜１１によって絶縁されている。また配線１０Ａは、コンタクトプラグ１６を介して、第２の配線（Ｙ方向配線）２１と電気的に接続されている。 Since the gate electrode 10 is provided in a sidewall shape so as to surround the side surface of the first pillar (gate feeding dummy pillar) 1a, the gate contact plug 24 is connected at a position not facing the second pillar 1b. The third wiring 23 can be made conductive. Further, a wiring (detour wiring) 10A is provided in a sidewall shape so as to surround the side surface of the element isolation region 2. The wiring (detour wiring) 10 A is provided so as to face the gate electrode 10, but is insulated by the first interlayer insulating film 11. Further, the wiring 10 A is electrically connected to the second wiring (Y direction wiring) 21 through the contact plug 16.

活性領域５０内のＹ方向で隣接している第２の不純物拡散層１９は、夫々ピラーコンタクトプラグ２０を介して第２の配線２１の一方の端部に接続されているが、さらに双方の第２の配線２１の他の端部に接続されたコンタクトプラグ１６と、コンタクトプラグ１６の底部に接続された配線（迂回配線）１０Ａを介して、電気的に接続されている。このように半導体装置１００では、活性領域５０内で隣接している半導体素子５１が、電気的に直列となるように接続されている。 The second impurity diffusion layer 19 adjacent in the Y direction in the active region 50 is connected to one end portion of the second wiring 21 through the pillar contact plug 20. The contact plug 16 connected to the other end of the second wiring 21 and the wiring (detour wiring) 10A connected to the bottom of the contact plug 16 are electrically connected. Thus, in the semiconductor device 100, the semiconductor elements 51 adjacent in the active region 50 are connected so as to be electrically in series.

さらに、Ｘ方向で隣接している第２の半導体素子５１ｂと第３の半導体素子５１ｃ並びに第４の半導体素子５１ｄと第５の半導体素子５１ｅは、第１の配線１５で接続されているので、６個の半導体素子５１ａ〜５１ｆは、電気的に直列となるように接続されている。Ｙ方向に延在している第２の配線２１と配線１０Ａは、配線１０Ａを覆っている第１層間絶縁膜１１と第２層間絶縁膜１２によって、電気的に絶縁されており、Ｘ方向に延在している第３の配線２３と配線１０Ａ並びにＸ方向に延在している第１の配線１５と配線１０Ａも同様である。 Furthermore, the second semiconductor element 51b and the third semiconductor element 51c and the fourth semiconductor element 51d and the fifth semiconductor element 51e which are adjacent in the X direction are connected by the first wiring 15. The six semiconductor elements 51a to 51f are connected so as to be electrically in series. The second wiring 21 and the wiring 10A that extend in the Y direction are electrically insulated by the first interlayer insulating film 11 and the second interlayer insulating film 12 that cover the wiring 10A, and in the X direction. The same applies to the third wiring 23 and the wiring 10A that extend, and the first wiring 15 and the wiring 10A that extend in the X direction.

ここでは、Ｙ方向に延在している第２の配線２１をＹ方向配線とも呼び、Ｘ方向に延在している第３の配線２３をＸ方向配線とも呼ぶ。また、第１乃至第６の半導体素子５１ａ〜５１ｆから延在しているＹ方向配線２１を、それぞれ、第１乃至第６のＹ方向配線２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、および２１ｆと呼ぶことにする。第２の配線（Ｙ方向配線）２１は、半導体素子（縦型トランジスタ）５１から延在しているので、トランジスタ延在配線とも呼ばれる。 Here, the second wiring 21 extending in the Y direction is also referred to as a Y direction wiring, and the third wiring 23 extending in the X direction is also referred to as an X direction wiring. The Y-direction wirings 21 extending from the first to sixth semiconductor elements 51a to 51f are respectively referred to as first to sixth Y-direction wirings 21a, 21b, 21c, 21d, 21e, and 21f. I will decide. Since the second wiring (Y-direction wiring) 21 extends from the semiconductor element (vertical transistor) 51, it is also called a transistor extended wiring.

また、Ｙ方向配線２１とＸ方向配線２３は、第２層間絶縁膜１２上に設けられている。しかしながら、同一線上に配置された第１のＹ方向配線２１ａと第２のＹ方向配線２１ｂは、コンタクトプラグ１６と配線（迂回配線）１０Ａとによって、対向している夫々の端部から第２層間絶縁膜１２の下方へ一旦迂回してから接続されているので、Ｘ方向配線２３と交わって短絡することはない。 The Y direction wiring 21 and the X direction wiring 23 are provided on the second interlayer insulating film 12. However, the first Y-direction wiring 21a and the second Y-direction wiring 21b arranged on the same line are connected to the second interlayer from the opposite ends by the contact plug 16 and the wiring (detour wiring) 10A. Since the connection is made after detouring to the lower side of the insulating film 12, there is no short circuit across the X-direction wiring 23.

したがって、第２の実施例による半導体装置１００も、上述した第１の実施例による半導体装置１００と同様の効果を奏する。 Therefore, the semiconductor device 100 according to the second embodiment also has the same effect as the semiconductor device 100 according to the first embodiment described above.

以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.

１半導体基板（シリコン基板）
１ａ第１のピラー（ゲート給電用ダミーピラー）
１ｂ第２のピラー
２素子分離領域（ＳＴＩ）
３第１の絶縁膜（シリコン酸化膜）
４第１のマスク膜（シリコン窒化膜）
４Ａハードマスク
５凹部
５ａ凹部
５ｂ凹部
６第２のマスク膜（シリコン酸化膜）
７第２の絶縁膜（シリコン酸化膜）
８第１の不純物拡散層
９ゲート絶縁膜（シリコン酸化膜）
１０ゲート電極
１０Ａ配線（迂回配線；導電膜）
１０Ｂ配線
１１第１層間絶縁膜（シリコン酸化膜）
１２第２層間絶縁膜（シリコン酸化膜）
１３ＳＤコンタクトプラグ
１４絶縁プラグ
１４ａ第１の絶縁プラグ
１４ｂ第２の絶縁プラグ
１５第１の配線
１６コンタクトプラグ
１７ＬＬＤ領域
１８第２のサイドウォール絶縁膜
１９第２の不純物拡散層
１９ａシリコンエピタキシャル層
２０ピラーコンタクトプラグ
２１第２の配線（Ｙ方向配線；トランジスタ延在配線）
２１ａ第１のＹ方向配線
２１ｂ第２のＹ方向配線
２１ｃ第３のＹ方向配線
２１ｄ第４のＹ方向配線
２１ｅ第５のＹ方向配線
２１ｆ第６のＹ方向配線
２２第１のサイドウォール絶縁膜
２２ａ保護絶縁膜（シリコン酸化膜）
２２ｂキャップ絶縁膜（シリコン窒化膜）
２３第３の配線（Ｘ方向配線；ゲート給電配線）
２４ゲートコンタクトプラグ
２５第１のスルーホール
２６ホール
２７第２のスルーホール
２８第３のスルーホール
２９第４のスルーホール
３０第５のスルーホール
５０活性領域
５１半導体素子（縦型トランジスタ）
５１ａ第１の半導体素子
５１ｂ第２の半導体素子
５１ｃ第３の半導体素子
５１ｄ第４の半導体素子
５１ｅ第５の半導体素子
５１ｆ第６の半導体素子
５２配線領域
１００半導体装置
ＸＸ方向（第１の方向）
ＹＹ方向（第２の方向）
ＺＺ方向 1 Semiconductor substrate (silicon substrate)
1a First pillar (dummy pillar for gate feeding)
1b Second pillar 2 Element isolation region (STI)
3 First insulating film (silicon oxide film)
4 First mask film (silicon nitride film)
4A hard mask 5 recess 5a recess 5b recess 6 second mask film (silicon oxide film)
7 Second insulating film (silicon oxide film)
8 First impurity diffusion layer 9 Gate insulating film (silicon oxide film)
10 gate electrode 10A wiring (bypass wiring; conductive film)
10B wiring 11 first interlayer insulating film (silicon oxide film)
12 Second interlayer insulating film (silicon oxide film)
13 SD contact plug 14 Insulating plug 14a First insulating plug 14b Second insulating plug 15 First wiring 16 Contact plug 17 LLD region 18 Second sidewall insulating film 19 Second impurity diffusion layer 19a Silicon epitaxial layer 20 Pillar contact plug 21 Second wiring (Y-direction wiring; transistor extended wiring)
21a 1st Y direction wiring 21b 2nd Y direction wiring 21c 3rd Y direction wiring 21d 4th Y direction wiring 21e 5th Y direction wiring 21f 6th Y direction wiring 22 1st side wall insulating film 22a Protective insulating film (silicon oxide film)
22b Cap insulating film (silicon nitride film)
23 Third wiring (X-direction wiring; gate power supply wiring)
24 gate contact plug 25 first through hole 26 hole 27 second through hole 28 third through hole 29 fourth through hole 30 fifth through hole 50 active region 51 semiconductor element (vertical transistor)
51a 1st semiconductor element 51b 2nd semiconductor element 51c 3rd semiconductor element 51d 4th semiconductor element 51e 5th semiconductor element 51f 6th semiconductor element 52 Wiring area | region 100 Semiconductor device X X direction (1st direction) )
Y Y direction (second direction)
Z Z direction

Claims

A semiconductor device including a plurality of active regions arranged side by side in a first direction, wherein each of the plurality of active regions is spaced apart in a second direction orthogonal to the first direction In a semiconductor device comprising two vertical transistors and a vertical gate electrode dummy pillar positioned between the two vertical transistors,
The first direction is formed on an interlayer insulating film covering the two vertical transistors and the gate electrode dummy pillar to supply power to the gate electrode dummy pillar located in the center of the plurality of active regions. A gate power supply wiring arranged extending to
An inter-transistor connection wiring formed on the interlayer insulating film for connecting the two vertical transistors, extending in the second direction, and configured to bypass the gate power supply wiring; ,
A semiconductor device comprising:

The inter-transistor connection wiring is
Two transistor extending wires formed on the interlayer insulating film and extending from the two vertical transistors,
In order to avoid a short circuit with the gate power supply wiring, a detour wiring for detouring under the gate power supply wiring,
A pair of contact plugs connecting between the two transistor extension wirings and the bypass wiring;
The semiconductor device according to claim 1, comprising:

The semiconductor device according to claim 2, wherein the bypass wiring is made of a conductor film provided on a side wall portion of the gate electrode dummy pillar.

The semiconductor device according to claim 2, wherein the bypass wiring is formed of a conductor film provided in a sidewall shape so as to surround a side surface of an element isolation region that partitions each active region.

Two vertical transistors disposed in a second direction perpendicular to the first direction in each of a plurality of active regions arranged side by side in the first direction of the semiconductor substrate; Forming a vertically elongated gate-fed dummy pillar located between the vertical transistors;
In order to supply power to the gate electrode dummy pillar located at the center of the plurality of active regions, the power supply extends in the first direction on an interlayer insulating film covering the two vertical transistors and the gate electrode dummy pillar. Forming a gate power supply wiring that is disposed,
In order to connect the two vertical transistors, an inter-transistor connection line extending in the second direction and configured to bypass the gate power supply line is formed on the interlayer insulating film. Process,
A method for manufacturing a semiconductor device comprising:

The step of forming the inter-transistor connection wiring includes:
Forming a bypass wiring that bypasses under the gate power supply wiring in order to avoid a short circuit with the gate power supply wiring;
Forming a pair of contact plugs in the interlayer insulating film so as to be connected to the bypass wiring;
Forming two transistor extension wirings extending from the two vertical transistors so as to be connected to the pair of contact plugs on the interlayer insulating film;
The manufacturing method of the semiconductor device of Claim 5 containing this.

The method of manufacturing a semiconductor device according to claim 6, wherein the bypass wiring is made of a conductor film provided on a side wall portion of the dummy pillar for gate electrode.

The method of manufacturing a semiconductor device according to claim 6, wherein the bypass wiring is made of a conductor film provided in a sidewall shape so as to surround a side surface of an element isolation region that partitions each active region.